JP7618580B2 - オンパッケージの高バンド幅共振スイッチドキャパシタ電圧レギュレータ - Google Patents

オンパッケージの高バンド幅共振スイッチドキャパシタ電圧レギュレータ Download PDF

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Description

電圧レギュレータは、コンピュータシステムで広く使用されている。例えば、壁又はバッテリからの供給電圧は、最初にステップダウン変圧器又はレギュレータによって変換されて、プロセッサへ入力可能な供給レベルへ下げられる。一例で、複数のステップダウン電圧レギュレータが、バッテリ又は壁電源をプロセッサ用の入力源へ変換するために使用される。今日、ステップダウンレギュレートされた電圧を生成するために使用される電圧レギュレータは、バンド幅が数百ｋＨｚ（キロヘルツ）であるバック又はバック派生ＤＣ－ＤＣコンバータであり、マザーボード上にアセンブルされている大きいパッシブコンポーネントを必要とする。
本開示の実施形態は、以下で与えられている詳細な説明から及び本開示の様々な実施形態の添付の図面からより十分に理解される。なお、本開示の実施形態は、本開示を特定の実施形態に限定するよう理解されるべきではなく、説明及び理解のみのためである。
いくつかの実施形態に従って、入力電源をプロセッサ又はシステム・オン・チップへ供給する共振スイッチドキャパシタスタートポロジを備えたシステムを表す。 本開示のいくつかの実施形態に従って、７：１共振スイッチドキャパシタスタートポロジを表す。 いくつかの実施形態に従って、７：１共振スイッチドキャパシタスタートポロジのアクティブデバイスのレイアウトを表す。 いくつかの実施形態に従って、６：１共振スイッチドキャパシタスタートポロジのためのスイッチングトランジスタ及びオフダイキャパシタを含むダイの上面図を表す。 本開示のいくつかの実施形態に従って、７：１共振スイッチドキャパシタスタートポロジのアクティブデバイスのためのスイッチング制御信号を生成するレベルシフタの機能図を表す。 本開示のいくつかの実施形態に従って、分散した受信エンドを備えた７：１共振スイッチドキャパシタスタートポロジを表す。 いくつかの実施形態に従って、図６の７：１共振スイッチドキャパシタスタートポロジの整合されたレイアウトを表す。 いくつかの実施形態に従って、７：１共振スイッチドキャパシタスタートポロジの起動動作及び特性を示すプロットを表す。 本開示のいくつかの実施形態に従って、高バンド幅共振スイッチキャパシタＶＲから電力を受け取るスマートデバイス又はコンピュータシステム又はＳｏＣ（System-on-Chip）を表す。
いくつかの実施形態は、プロセッサ（例えば、system-on-chip（ＳＯＣ））用の入力電源（例えば、１．８Ｖ）をバッテリ又は他のソースなどのより高い電力の供給源（例えば、１２．６Ｖ）から生成するＮ：１（Ｎは３以上といった整数である）共振スタートポロジコンバータを開示する。従来のスイッチドキャパシタ回路は、充放電損失を欠点とする。これらの損失は、高い変換効率を可能にする寄生インダクタンスによって取り除かれる。
Ｎ：１共振スタートポロジは、高い自己共振周波数キャパシタと、例えば、２００ＭＨｚで、切り替わる小さいインダクタとを使用する。いくつかの実施形態で、小さいインダクタは、寄生インダクタンスによって実現され得る。Ｎ：１共振スタートポロジのアーキテクチャは、パッケージ上でパッシブデバイス（例えば、キャパシタ）を収容することを可能にする。そのようなものとして、共振スタートポロジに基づくレギュレータは、ディスクリートインダクタ及びキャパシタを含むマザーボード上の電圧レギュレータとは対照的に、オンダイ及びオンパッケージ部品の組み合わせによって実現され得る。いくつかの実施形態で、Ｎ：１共振スタートポロジのキャパシタはマルチレイヤセラミックキャパシタ（multilayer ceramic capacitors，ＭＬＣＣ）として実装される。いくつかの実施形態で、Ｎが小さい値（例えば、２、３）であるとき、キャパシタはオンダイで製造可能である。Ｎ：１共振スタートポロジに基づくレギュレータのアーキテクチャは、高いバンド幅をもたらす。例えば、従来のステップダウン電圧レギュレータと比べて、Ｎ：１共振スタートポロジに基づくレギュレータは１０倍高いバンド幅を示す。他の技術的効果は、様々な実施形態及び図から明らかとなる。
以下の記載では、多数の詳細が、本開示の実施形態のより完全な説明を与えるよう議論されている。なお、当業者に明らかなように、本開示の実施形態は、これらの具体的な詳細によらずに実施されてもよい。他の事例では、よく知られている構造及びデバイスは、本開示の実施形態を不明りょうにしないように、詳細にではなく、ブロック図形式で示される。
実施形態の対応する図面で、信号は線により表されることに留意されたい。いくつかの線は、より主要な信号パスを示すために、より太くされていることがあり、かつ／あるいは、主な情報フロー方法を示すために、１つ以上の端部で矢印を有していることがある。そのような表示は、限定であるよう意図されない。むしろ、線は、回路又は論理ユニットのより容易な理解を促すよう、１つ以上の例示的な実施形態に関連して使用される。設計ニーズ又は好みによって決定づけられる、如何なる提示された信号も、実際には、どちらか一方の方向で移動することができる１つ以上の信号を有することができ、如何なる適切なタイプの信号スキームでも実装されてよい。
本明細書を通じて、及び特許請求の範囲で、「接続される」（connected）という用語は、如何なる中間デバイスもなしで、接続されているモノの間の、電気的、機械的、又は磁気的な接続などの直接の接続を意味する。
「結合される」（coupled）という用語は、接続されているモノの間の直接の電気的、機械的、又は磁気的な接続、あるいは、１つ以上の受動的又は能動的な中間デバイスを通じた間接的な接続のような、直接的又は間接的な接続を意味する。
「隣接する」（adjacent）という用語は、ここでは、一般的に、他のモノの隣にある（例えば、直ぐ隣にあるか、又は１つ以上のモノが間に存在して近くにある）か、あるいは、他のモノに隣接している（例えば、それと境を接している）モノの位置を指している。
「回路」又は「モジュール」という用語は、所望の機能をもたらすように互いと協調するよう配置されている１つ以上のパッシブ及び／又はアクティブコンポーネントを指すことができる。
「信号」という用語は、少なくとも１つの電流信号、電圧信号、磁気信号、又はデータ／クロック信号を指すことができる。「１つの」（a又はan）及び「前記」（the）の意味は、複数参照を含む。「～において」（in）の意味は、「～の中に」（in）及び「～の上に」（on）を含む。
「スケーリング」（scaling）という用語は、一般的に、設計（回路図及びレイアウト）を１つのプロセス技術から他のプロセス技術へ変換することを指し、その後に、レイアウト面積が低減されることであってもよい。いくつかの場合に、スケーリングは、設計を１つのプロセス技術から他のプロセス技術へアップサイジングすることも指し、その後に、レイアウト面積を増大させることであってもよい。「スケーリング」という用語は、一般的に、同じ技術ノード内でレイアウト及びデバイスをダウンサイジング及びアップサイジングすることも指す。「スケーリング」という用語は、他のパラメータ、例えば、電源レベルに対する信号周波数の調整（例えば、減速又は加速、すなわち、夫々、スケーリングダウン又はスケーリングアップ）も指すことができる。「実質的に」（substantially）、「近い」（close）、「おおよそ」（approximately）、「近い」（near）、及び「約」（about）という用語は、一般的に、目標値の＋／－１０％内にあることを指す。
別なふうに特定されない限りは、共通の対象について記載するための「第１」、「第２」、及び「第３」などの序数形容詞の使用は、単に、同じ対象の異なるインスタンスが言及されていることを示し、そのように記載されている対象が、時間的に、空間的に、順位付けにおいて、又は何らかの他の方法で、所与の順序になければならないこと暗示することを意図するものではない。
本開示の目的のために、「Ａ及び／又はＢ」及び「Ａ又はＢ」という言い回しは、（Ａ）、（Ｂ）、又は（ＡとＢ）を意味する。本開示の目的のために、「Ａ、Ｂ、及び／又はＣ」という言い回しは、（Ａ）、（Ｂ）、（Ｃ）、（ＡとＢ）、（ＡとＣ）、（ＢとＣ）、又は（ＡとＢとＣ）を意味する。
本明細書中及び特許請求の範囲中の「左」（left）、「右」（right）、「前」（front）、「後ろ」（back）、「上」（top）、「下」（bottom）、「上方」（over）、「下方」（under）などの用語は、存在する場合には、便宜的に使用され、必ずしも、恒久的な相対位置を説明するためではない。
いずれかの他の図の要素と同じ参照番号（又は名称）を有している図の要素は、記載されているのと同様の如何なる様態でも動作又は機能することができるが、そのように限定されないことが指摘される。
実施形態の目的のために、ここで記載されている様々な回路及びロジックブロックにおけるトランジスタは、金属酸化膜半導体（ＭＯＳ）トランジスタ又はそれらの派生物であり、ＭＯＳトランジスタは、ドレイン、ソース、ゲート、及びバルク端子を含む。トランジスタ及び／又はＭＯＳトランジスタ派生物には、Ｔｒｉ－Ｇａｔｅ及びＦｉｎＦＥＴトランジスタ、Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ円筒トランジスタ、トンネルＦＥＴ（ＴＦＥＴ）、スクエアワイヤ（Square Wire）、若しくは長方形リボン（Rectangular Ribbon）トランジスタ、強誘電体ＦＥＴ（ＦｅＦＥＴ）、又はカーボンナノチューブ若しくはスピントロニクスデバイスのようなトランジスタ機能を実装する他のデバイスも含まれる。ＭＯＳＦＥＴは対称なソース及びドレイン端子を有し、つまり、それらは同じ端子であり、ここでは交換可能に使用される。他方で、ＴＦＥＴデバイスは、非対称なソース及びドレイン端子を有している。当業者に明らかなように、他のトランジスタ、例えば、バイポーラ接合トランジスタ（ＢＪＴ ＰＮＰ／ＮＰＮ）、ＢｉＣＭＯＳ、ＣＭＯＳなどが、本開示の範囲から外れずに使用されてもよい。
図１は、いくつかの実施形態に従って、入力電源をプロセッサ又はシステム・オン・チップへ供給する共振スイッチドキャパシタスタートポロジを備えたシステム１００を表す。システム１００は、電源１０１（例えば、バッテリ又は１２．６Ｖ供給）と、Ｎ：１共振スイッチキャパシタ電圧コンバータ（例えば、７：１共振スイッチドキャパシタスタートポロジ）と、負荷（例えば、ＳＯＣ１０５のプロセッサ）とを有する。電源１０１は、入力電源電圧Ｖｉｎを供給レール１０３でコンバータ１０２へ供給する。この入力電源電圧Ｖｉｎは、次いで、コンバータ１０２によって、例えば、１．８Ｖに下げられて、調整された出力電源Ｖｏｕｔとして出力供給レール１０４で供給される。Ｖｏｕｔは、次いで、負荷（例えば、プロセッサ１０５又はＳＯＣ）によって入力供給Ｖｉｎとして使用される。入力供給は、低ドロップアウトレギュレータ（ＬＤＯ）又は完全集積（fully integrated）スイッチング電圧レギュレータ（ＦＩＶＲ）１０５ａなどのレギュレータによって受電され、調整された出力供給Ｖｏｕｔは、プロセッサ１０５の１つ以上のドメインへ供給される。これらの電力ドメインは、プロセッサコア、キャッシュ、Ｉ／Ｏ回路などのようなロジック１０５ｂを含んでよい。
図２は、本開示のいくつかの実施形態に従って、Ｎ：１共振スイッチドキャパシタスタートポロジ２００を表す。この例では、Ｎ＝７である。しかし、入力供給電圧及び所望の出力供給電圧に応じて、Ｎは異なる数字であることができる。いくつかの実施形態で、７：１共振スイッチドキャパシタスタートポロジ２００は、入力セクション及び送信エンド２０１を有する。この例では、６つの入力セクション２０１１～２０１６が示されており、これらはラダー隊形で結合されている。ラダー構成の各セクション又はステップは、２つの異なる電源レールの間に結合された第１及び第２インバータ並びにキャパシタを有する。各インバータの出力は、対応するキャパシタへも結合されている。いくつかの実施形態で、デバイス（例えば、インバータのトランジスタ）は、圧膜ゲートプロセスで製造される。圧膜ゲートは、トランジスタが高いゲート電圧（例えば、１．８Ｖ）で動作することを可能にする。他の実施形態では、他のタイプのプロセス技術が、１．８Ｖといった高い電圧を操作又は処理することができるデバイスを提供するために使用されてもよい。いくつかの実施形態で、電源レール間のキャパシタは、オンダイキャパシタとして実装されてもよい。
例えば、キャパシタＣ１～Ｃ７は、金属－絶縁体－金属（ＭＩＭ）キャパシタ、金属キャパシタ、強誘電体キャパシタ、トランジスタベースのキャパシタ、又はそれらの組み合わせとして実装される。これらのオンダイキャパシタＣ１～Ｃ７は、Ｎ：１共振スイッチドキャパシタスタートポロジ２００の様々なロジックのトランジスタと同じダイに形成される。
いくつかの実施形態で、インバータのｎ型トランジスタは、ディープＮウェル（Deep N-Well，ＤＮＷ）内のＰウェル（P-Well，ＰＷ）に置かれている。いくつかの実施形態で、インバータのｐ型トランジスタは、ＤＮＷ内のＮウェル（ＮＷ）に置かれている。ラダーのセクションごとに、ＮＷ／ＰＷ及びＤＮＷは、より高い電圧をそのセクションで供給する電源レールにバイアスをかけられる。ここで、寄生逆並列ダイオードが、位相シフト制御を可能にするフリーホイーリングパスについて示されるようにＦＥＴ（Field-Effect-Transistors）により有効にされる。様々な実施形態で、ソース領域がラダーノードに関係しているラダーのｎ型及びｐ型デバイスも、ラダー電圧でバイアスをかけられているＤＮＷを共有し得る。
第１入力セクション２０１１は、第１電源レール（バッテリ又は電源１０１から１２．６Ｖを供給するレール）及び第２電源レール（例えば、１０．８Ｖを供給するレール）へ結合された第１及び第２インバータ並びにキャパシタＣ１を有する。第１インバータは、直列に結合されているｐ型トランジスタＭＰ１ａ及びｎ型トランジスタＭＮ１ａを有する。第２インバータは、直列に結合されているｐ型トランジスタＭＰ１ｂ及びｎ型トランジスタＭＮ１ｂを有する。第１インバータは、スイッチング信号ｃｌｋ１２６（例えば、クロック）によって制御可能であり、一方、第２インバータは、スイッチング信号ｃｌｋｂ１２６によって制御可能であり、ｃｌｋ１２６はｃｌｋｂ１２６の反転である。スイッチング信号ｃｌｋ１２６及びｃｌｋｂ１２６は、第１及び第２電源レールの電圧の間を切り替える。例えば、ｃｌｋ１２６及びｃｌｋｂ１２６は、１２．６Ｖと１０．８Ｖとの間を切り替える。第１インバータの出力は、キャパシタＣ１ａの第１端子へ結合され、一方、第２インバータの出力は、キャパシタＣ１ｂの第１端子へ結合される。
第２入力セクション２０１２は、第２電源レール（例えば、１０．８Ｖを供給するレール）及び第３電源レール（例えば、９Ｖを供給するレール）へ結合された第１及び第２インバータ並びにキャパシタＣ２を有する。第２セクション２０１２の第１インバータは、直列に結合されているｐ型トランジスタＭＰ２ａ及びｎ型トランジスタＭＮ２ａを有する。第２インバータは、直列に結合されているｐ型トランジスタＭＰ２ｂ及びｎ型トランジスタＭＮ２ｂを有する。第１インバータは、スイッチング信号ｃｌｋ１０８（例えば、クロック）によって制御可能であり、一方、第２インバータは、スイッチング信号ｃｌｋｂ１０８によって制御可能であり、ｃｌｋ１０８はｃｌｋｂ１０８の反転である。スイッチング信号ｃｌｋ１０８及びｃｌｋｂ１０８は、第２及び第３電源レールの電圧の間を切り替える。例えば、ｃｌｋ１０８及びｃｌｋｂ１０８は、１０．８Ｖと９Ｖとの間を切り替える。第１インバータの出力は、キャパシタＣ２ａの第１端子へ結合され、一方、第２インバータの出力は、キャパシタＣ２ｂの第１端子へ結合される。
第３入力セクション２０１３は、第３電源レール（例えば、９Ｖを供給するレール）及び第４電源レール（例えば、７．２Ｖを供給するレール）へ結合された第１及び第２インバータ並びにキャパシタＣ３を有する。第３セクション２０１３の第１インバータは、直列に結合されているｐ型トランジスタＭＰ３ａ及びｎ型トランジスタＭＮ３ａを有する。第２インバータは、直列に結合されているｐ型トランジスタＭＰ３ｂ及びｎ型トランジスタＭＮ３ｂを有する。第１インバータは、スイッチング信号ｃｌｋ９（例えば、クロック）によって制御可能であり、一方、第２インバータは、スイッチング信号ｃｌｋｂ９によって制御可能であり、ｃｌｋ９はｃｌｋｂ９の反転である。スイッチング信号ｃｌｋ９及びｃｌｋｂ９は、第３及び第４電源レールの電圧の間を切り替える。例えば、ｃｌｋ９及びｃｌｋｂ９は、９Ｖと７．２Ｖとの間を切り替える。第１インバータの出力は、キャパシタＣ３ａの第１端子へ結合され、一方、第２インバータの出力は、キャパシタＣ３ｂの第１端子へ結合される。
第４入力セクション２０１４は、第４電源レール（例えば、７．２Ｖを供給するレール）及び第５電源レール（例えば、５．４Ｖを供給するレール）へ結合された第１及び第２インバータ並びにキャパシタＣ４を有する。第４セクション２０１４の第１インバータは、直列に結合されているｐ型トランジスタＭＰ４ａ及びｎ型トランジスタＭＮ４ａを有する。第２インバータは、直列に結合されているｐ型トランジスタＭＰ４ｂ及びｎ型トランジスタＭＮ４ｂを有する。第１インバータは、スイッチング信号ｃｌｋ７２（例えば、クロック）によって制御可能であり、一方、第２インバータは、スイッチング信号ｃｌｋｂ７２によって制御可能であり、ｃｌｋ７２はｃｌｋｂ７２の反転である。スイッチング信号ｃｌｋ７２及びｃｌｋｂ７２は、第４及び第５電源レールの電圧の間を切り替える。例えば、ｃｌｋ７２及びｃｌｋｂ７２は、７．２Ｖと５．４Ｖとの間を切り替える。第１インバータの出力は、キャパシタＣ４ａの第１端子へ結合され、一方、第２インバータの出力は、キャパシタＣ４ｂの第１端子へ結合される。
第５入力セクション２０１５は、第５電源レール（例えば、５．４Ｖを供給するレール）及び第６電源レール（例えば、３．６Ｖを供給するレール）へ結合された第１及び第２インバータ並びにキャパシタＣ５を有する。第５セクション２０１５の第１インバータは、直列に結合されているｐ型トランジスタＭＰ５ａ及びｎ型トランジスタＭＮ５ａを有する。第２インバータは、直列に結合されているｐ型トランジスタＭＰ５ｂ及びｎ型トランジスタＭＮ５ｂを有する。第１インバータは、スイッチング信号ｃｌｋ５４（例えば、クロック）によって制御可能であり、一方、第２インバータは、スイッチング信号ｃｌｋｂ５４によって制御可能であり、ｃｌｋ５４はｃｌｋｂ５４の反転である。スイッチング信号ｃｌｋ５４及びｃｌｋｂ５４は、第５及び第６電源レールの電圧の間を切り替える。例えば、ｃｌｋ５４及びｃｌｋｂ５４は、５．４Ｖと３．６Ｖとの間を切り替える。第１インバータの出力は、キャパシタＣ５ａの第１端子へ結合され、一方、第２インバータの出力は、キャパシタＣ５ｂの第１端子へ結合される。
第６入力セクション２０１６は、第６電源レール（例えば、３．６Ｖを供給するレール）及び第７電源レール（例えば、１．８Ｖを供給するレール）へ結合された第１及び第２インバータ並びにキャパシタＣ６を有する。第６セクション２０１６の第１インバータは、直列に結合されているｐ型トランジスタＭＰ６ａ及びｎ型トランジスタＭＮ６ａを有する。第２インバータは、直列に結合されているｐ型トランジスタＭＰ６ｂ及びｎ型トランジスタＭＮ６ｂを有する。第１インバータは、スイッチング信号ｃｌｋ３６（例えば、クロック）によって制御可能であり、一方、第２インバータは、スイッチング信号ｃｌｋｂ３６によって制御可能であり、ｃｌｋ３６はｃｌｋｂ３６の反転である。スイッチング信号ｃｌｋ３６及びｃｌｋｂ３６は、第６及び第７電源レールの電圧の間を切り替える。例えば、ｃｌｋ３６及びｃｌｋｂ３６は、３．６Ｖと１．８Ｖとの間を切り替える。第１インバータの出力は、キャパシタＣ６ａの第１端子へ結合され、一方、第２インバータの出力は、キャパシタＣ６ｂの第１端子へ結合される。
様々な実施形態で、ラダーの最後の入力セクション、この例では、セクション２０１６は、出力セクション又は受信エンド２０２へ結合される。出力セクション２０２は、第７電源レール（例えば、１．８Ｖの調整された出力電圧Ｖｏｕｔを供給するレール）と接地電源レールとの間に結合された第１及び第２インバータ並びにキャパシタＣ７を有する。出力セクション２０２の第１インバータは、直列に結合されているｐ型トランジスタＭＰ７ａ及びｎ型トランジスタＭＮ７ａを有する。第２インバータは、直列に結合されているｐ型トランジスタＭＰ７ｂ及びｎ型トランジスタＭＮ７ｂを有する。第１インバータは、スイッチング信号ｃｌｋｒ（例えば、クロック）によって制御可能であり、一方、第２インバータは、スイッチング信号ｃｌｋｂｒによって制御可能であり、ｃｌｋｒはｃｌｋｂｒの反転である。スイッチング信号ｃｌｋｒ及びｃｌｋｂｒは、Ｖｏｕｔ及び接地電源レールの電圧の間を切り替える。例えば、ｃｌｋｒ及びｃｌｋｂｒは、１．８Ｖと０Ｖとの間を切り替える。第１インバータの出力は、キャパシタＣ１ａ、Ｃ２ａ、Ｃ３ａ、Ｃ４ａ、Ｃ５ａ、及びＣ６ａへ結合される。第２インバータの出力は、キャパシタＣ１ｂ、Ｃ２ｂ、Ｃ３ｂ、Ｃ４ｂ、Ｃ５ｂ、及びＣ６ｂへ結合される。ここで、Ｌｐは、高い変換効率を可能にする寄生インダクタンスである。
様々な実施形態で、スイッチング信号ｃｌｋ１２６、ｃｌｋ１０８、ｃｌｋ９、ｃｌｋ７２、ｃｌｋ５４、ｃｌｋ３６、及びそれらの夫々の相補的なスイッチング信号ｃｌｋｂ１２６、ｃｌｋｂ１０８、ｃｌｋｂ９、ｃｌｋｂ７２、ｃｌｋｂ５４、ｃｌｋｂ３６は、レベルシフタによって生成される。本例におけるこれらのスイッチング信号の信号振幅は１．８Ｖである。他の例では、電源レールの他の電圧レベルが使用されてもよく、これらの電圧の差（スイッチング信号の信号振幅を決定する）は、インバータトランジスタによって許容され得る程度である。Ｎ：１共振スイッチドキャパシタスタートポロジ２００は、レギュレータのドライバ側である。当業者に明らかなように、スイッチング信号発生器や、Ｖｏｕｔから、ｃｌｋｒ及びｃｌｋｂｒの位相を調整するフィードバックシステムへの制御ループ、のような他のコンポーネントは、示されていないが存在する。他のスイッチング信号（例えば、ｃｌｋ１２６、ｃｌｋ１０８、ｃｌｋ９、ｃｌｋ７２、ｃｌｋ５４、ｃｌｋ３６、及びそれらの夫々の相補的なスイッチング信号ｃｌｋｂ１２６、ｃｌｋｂ１０８、ｃｌｋｂ９、ｃｌｋｂ７２、ｃｌｋｂ５４、ｃｌｋｂ３６）に対してｃｌｋｒ及びｃｌｋｂｒの位相を調整することによって、Ｖｏｕｔは調整される。
図２は、Ｎ＝７を参照して記載されているが、いくつかの実施形態では、Ｎが小さい数（２、３）である場合に、全てのパッシブ（例えば、キャパシタ）が全体的にオンダイで製造可能である。
図３は、いくつかの実施形態に従って、７：１共振スイッチドキャパシタスタートポロジのアクティブデバイスのレイアウト３００を表す。レイアウト３００は、ラダーセクションのアクティブデバイスを形成するセルの反復を示す。ラダーのインバータのｎ型デバイスは、ディープＮウェル（ＤＮＷ）３０１内のＰウェル（ＰＷ３０４）に置かれている。いくつかの実施形態で、インバータのｐ型トランジスタは、ＤＮＷ３０１内のＮウェル（ＮＷ）３０２に置かれている。ｐアクティブ及びｎアクティブ拡散領域は、パターン３０３によって示されている。ラダーのセクションごとに、ＤＮＷ３０１及びＮＷ／ＰＷ３０２／３０４は、より高い電圧をそのセクションで供給するタップ３０５を介して電源レールにバイアスをかけられる。様々な実施形態で、ソース領域がラダーノードに関係しているラダーのｎ型及びｐ型デバイスも、ラダー電圧でバイアスをかけられているＤＮＷを共有し得る。様々な実施形態で、デバイスのマッチングは、示されるように、同じレイアウトセルを使用することによって、達成される。
図４は、いくつかの実施形態に従って、６：１共振スイッチドキャパシタスタートポロジのためのスイッチングトランジスタ及びオフダイキャパシタを有するダイの上面図４００を表す。アクティブデバイス４０１は、中央に製造されており、一方、４０２として示されているキャパシタＣ２ａ、Ｃ３ａ、Ｃ４ａ、Ｃ５ａ、及びＣ６ａ並びに４０３として示されているキャパシタＣ２ｂ、Ｃ３ｂ、Ｃ４ｂ、Ｃ５ｂ、及びＣ６ｂは、４０１の両側に位置している。キャパシタＣ２～Ｃ７も、本例ではアクティブデバイスの外に位置している。キャパシタは、いくつかの実施形態に従って、パッケージ上に位置することができる。この例は６：１であるから、第１電源レールは１０．８Ｖを供給する。
図５は、本開示のいくつかの実施形態に従って、７：１共振スイッチドキャパシタスタートポロジのアクティブデバイスのレイアウト３００のためのスイッチング制御信号を生成するレベルシフタの機能図５００を表す。様々な実施形態で、スイッチング信号はレベルシフタ５０１によって生成される。レベルシフタ５０１は、入力クロック又は入力スイッチング信号及び様々な電源（例えば、第１、第２、第３、第４、第５、第６、及び第７電源レール）を受け取って、各スイッチング信号のレール間振幅が同じ（例えば、１．８Ｖ）であるように、特定の電源レールの電圧間を切り替えるスイッチング信号を生成する。ここで、スイッチング信号ｃｌｋ１２６、ｃｌｋ１０８、ｃｌｋ９、ｃｌｋ７２、ｃｌｋ５４、ｃｌｋ３６、及びそれらの夫々の相補的なスイッチング信号ｃｌｋｂ１２６、ｃｌｋｂ１０８、ｃｌｋｂ９、ｃｌｋｂ７２、ｃｌｋｂ５４、ｃｌｋｂ３６は、レベルシフタ５０１によって生成される。いくつかの実施形態で、各スイッチング信号の位相は整列される。例えば、スイッチング信号ｃｌｋ１２６、ｃｌｋ１０８、ｃｌｋ９、ｃｌｋ７２、ｃｌｋ５４、ｃｌｋ３６は互いに整列され、一方、スイッチング信号ｃｌｋｂ１２６、ｃｌｋｂ１０８、ｃｌｋｂ９、ｃｌｋｂ７２、ｃｌｋｂ５４、ｃｌｋｂ３６は互いに整列される。
図６は、本開示のいくつかの実施形態に従って、分散した受信エンドを備えた７：１共振スイッチドキャパシタスタートポロジ６００を表す。ここで、受信エンドセクション２０２は分けられて、ラダーの各セクションに分配される。この例では、６つのラダーセクション６０１１から６０１６が示されている。ただし、Ｎ：１共振スイッチドキャパシタスタートポロジについては、ラダーはＮ個のセクションを有することになる。いくつかの実施形態で、セクション２０２のインバータは、示されるように、分けられて、キャパシタＣ１ａからＣ６ａ及びキャパシタＣ１ｂからＣ６ｂの第２端子へ結合される。ここで、Ｌｐは寄生インダクタンスである。この実施形態では、キャパシタＣ１ａ、Ｃ２ａ、Ｃ３ａ、Ｃ４ａ、Ｃ５ａ、及びＣ６ａの第２端子を結合するのではなく、これらのキャパシタの夫々の第２端子は、セクション２０２の第１インバータの分割されたバージョンへ結合されている。同様に、キャパシタＣ１ｂ、Ｃ２ｂ、Ｃ３ｂ、Ｃ４ｂ、Ｃ５ｂ、及びＣ６ｂの第２端子を結合するのでは、これらのキャパシタの夫々の第２端子は、セクション２０２の第２インバータの分割されたバージョンへ結合されている。
例えば、セクション６０１１で、クロック信号ｃｌｋｒによって制御されるトランジスタＭＰ７ａ及びＭＮ７ａを有する受信エンドの第１インバータの入力は、キャパシタＣ１ａの第２端子へ結合され、セクション６０１２で、クロック信号ｃｌｋｒによって制御されるトランジスタＭＰ８ａ及びＭＮ８ａを有する受信エンドの第１インバータの入力は、キャパシタＣ２ａの第２端子へ結合され、セクション６０１３で、クロック信号ｃｌｋｒによって制御されるトランジスタＭＰ９ａ及びＭＮ９ａを有する受信エンドの第１インバータの入力は、キャパシタＣ３ａの第２端子へ結合され、セクション６０１４で、クロック信号ｃｌｋｒによって制御されるトランジスタＭＰ１０ａ及びＭＮ１０ａを有する受信エンドの第１インバータの入力は、キャパシタＣ４ａの第２端子へ結合され、セクション６０１５で、クロック信号ｃｌｋｒによって制御されるトランジスタＭＰ１１ａ及びＭＮ１１ａを有する受信エンドの第１インバータの入力は、キャパシタＣ５ａの第２端子へ結合され、セクション６０１６で、クロック信号ｃｌｋｒによって制御されるトランジスタＭＰ１２ａ及びＭＮ１２ａを有する受信エンドの第１インバータの入力は、キャパシタＣ６ａの第２端子へ結合される。
この例を続けると、セクション６０１１で、クロック信号ｃｌｋｂｒによって制御されるトランジスタＭＰ７ｂ及びＭＮ７ｂを有する受信エンドの第２インバータの入力は、キャパシタＣ１ｂの第２端子へ結合され、セクション６０１２で、クロック信号ｃｌｋｂｒによって制御されるトランジスタＭＰ８ｂ及びＭＮ８ｂを有する受信エンドの第２インバータの入力は、キャパシタＣ２ｂの第２端子へ結合され、セクション６０１３で、クロック信号ｃｌｋｂｒによって制御されるトランジスタＭＰ９ｂ及びＭＮ９ｂを有する受信エンドの第２インバータの入力は、キャパシタＣ３ｂの第２端子へ結合され、セクション６０１４で、クロック信号ｃｌｋｂｒによって制御されるトランジスタＭＰ１０ｂ及びＭＮ１０ｂを有する受信エンドの第２インバータの入力は、キャパシタＣ４ｂの第２端子へ結合され、セクション６０１５で、クロック信号ｃｌｋｂｒによって制御されるトランジスタＭＰ１１ｂ及びＭＮ１１ｂを有する受信エンドの第２インバータの入力は、キャパシタＣ５ｂの第２端子へ結合され、セクション６０１６で、クロック信号ｃｌｋｂｒによって制御されるトランジスタＭＰ１２ｂ及びＭＮ１２ｂを有する受信エンドの第２インバータの入力は、キャパシタＣ６ｂの第２端子へ結合される。
図７は、いくつかの実施形態に従って、４つの連結された位相による図６の７：１共振スイッチドキャパシタスタートポロジの整合されたレイアウト７００を表す。レイアウト４００と比較して、ここでは、キャパシタ及びアクティブデバイスは、干渉がより少なくなりかつレイアウトがより最適になる小電流ループをもたらす。ユニットサイズのＰＭＯＳ－ＮＭＯＳ対は、そのドライバとともに、レイアウトが最適化されており、その場合に、それらは、全ての高電圧及び低電圧段（rungs）を形成するよう配置されている。ウェルタップは、示されるように、段の最大電圧にバイアスをかけられており、よく整合された対称的なレイアウトもたらす。よく整合されたレイアウトにより、デバイス間のばらつきは小さくなり、結果がより予測可能にある。ここで、レイアウトは、レイアウトセルの再利用を可能にするよう中央に沿って対称である。
図８は、いくつかの実施形態に従って、７：１共振スイッチドキャパシタスタートポロジの起動動作及び特性を示すプロット８００を表す。ここで、ｘ軸は時間であり、ｙ軸は電圧である。１．８ＶのＩ／Ｏ電源は、全てのノード電圧を充電するスタートアップスキームに電力を供給し、その間、入力電源はパワーゲーティングされる。最も高いノードが許容制限内で入力電源レベルに近づくと、入力電源が適用される。プロット８００は、トランジスタの電圧限界を破らずに各ラダーセクションがその内部ノードを充電することを示す。波形８０１は、第２電源レールへ結合されているセクション６０１１のキャパシタノードＣ１での電圧を表し、波形８０２は、第３電源レールへ結合されているセクション６０１２のキャパシタノードＣ２での電圧を表し、波形８０３は、第４電源レールへ結合されているセクション６０１３のキャパシタノードＣ３での電圧を表し、波形８０４は、第５電源レールへ結合されているセクション６０１４のキャパシタノードＣ４での電圧を表し、波形８０５は、第６電源レールへ結合されているセクション６０１５のキャパシタノードＣ５での電圧を表し、波形８０６は、第７電源レールへ結合されているセクション６０１６のキャパシタノードＣ６での電圧を表す。ここで、回路の起動は１．８Ｖ電源を使用する。
図９は、本開示のいくつかの実施形態に従って、高バンド幅共振スイッチドキャパシタＶＲから電力を受け取るスマートデバイス又はコンピュータシステム又はＳｏＣ（System-on-Chip）を表す。いずれかの他の図の要素と同じ参照番号（又は名称）を有している図の要素は、記載されているのと同様の如何なる様態でも動作又は機能することができるが、そのように限定されないことが指摘される。
いくつかの実施形態で、デバイス２４００は、コンピューティングタブレット、携帯電話機又はスマートフォン、ラップトップ、デスクトップ、インターネット・オブ・シングス（ＩｏＴ）デバイス、サーバ、ウェアラブルデバイス、セットトップボックス、ワイヤレス対応電子リーダ、などのような適切なコンピューティングデバイスを表す。特定のコンポーネントが一般的に示されており、そのようなデバイスの全てのコンポーネントがデバイス２４００で示されているわけでない、ことが理解されるだろう。
例において、デバイス２４００は、ＳｏＣ（System-on-Chip）２４０１を有する。ＳＯＣ２４０１の境界の例は、図９では点線を用いて表されており、いくつかの例示的なコンポーネントがＳＯＣ２４０１内に含まれているように表されているが、ＳＯＣ２４０１は、デバイス２４００の如何なる適切なコンポーネントも含んでもよい。
いくつかの実施形態で、デバイス２４００はプロセッサ２４０４を含む。プロセッサ２４０４は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラム可能なロジックデバイス、プロセッシングコア、又は他のプロセッシング手段などの１つ以上の物理デバイスを含むことができる。プロセッサ２４０４によってプロセッシング動作は、アプリケーション及び／又はデバイス機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。プロセッシング動作は、人間ユーザによる若しくは他のデバイスによるＩ／Ｏ（input/output）に関する動作、電力管理に関する動作、コンピューティングデバイス２４００を他のデバイスへ接続することに関する動作、及び／又は同様のものを含む。プロセッシング動作は、オーディオＩ／Ｏ及び／又はディスプレイＩ／Ｏに関する動作も含んでもよい。
いくつかの実施形態で、プロセッサ２４０４は、複数のプロセッシングコア（コアとも呼ばれる）２４０８ａ、２４０８ｂ、２４０８ｃを含む。ただ３つのコア２４０８ａ、２４０８ｂ、２４０８ｃが図９には表されている、プロセッサ２４０４は、いくつでも適当な数のプロセッシングコアを含んでもよく、例えば、数十又は数百のプロセッシングコアを含んでもよい。プロセッサコア２４０８ａ、２４０８ｂ、２４０８ｃは、単一集積回路（ＩＣ）チップで実装されてもよい。更に、チップは、１つ以上の共有及び／又はプライベートキャッシュ、バス又はインターコネクション、グラフィクス及び／又はメモリコントローラ、あるいは、他のコンポーネントを含んでもよい。
いくつかの実施形態で、プロセッサ２４０４はキャッシュ２４０６を含む。例において、キャッシュ２４０６のセクションは、個々のコア２４０８に専用であってもよい（例えば、コア２４０８ａに専用のキャッシュ２４０６の第１セクション、コア２４０８ｂに専用のキャッシュ２４０６の第２セクション、など）。例において、キャッシュ２４０６の１つ以上のセクションは、コア２４０８の２つ以上の間で共有されてもよい。キャッシュ２４０６は、異なるレベル、例えば、レベル１（Ｌ１）キャッシュ、レベル２（Ｌ２）キャッシュ、レベル３（Ｌ３）キャッシュ、などで分けられてもよい。
いくつかの実施形態で、プロセッサコア２４０４は、コア２４０４による実行のために命令（条件分岐を伴った命令を含む）をフェッチするフェッチユニットを含んでもよい。命令は、メモリ２４３０などの如何なる記憶デバイスからもフェッチされ得る。プロセッサコア２４０４は、フェッチされた命令をデコードするデコードユニットも含んでもよい。例えば、デコードユニットは、フェッチされた命令を複数のミクロ命令にデコードし得る。プロセッサコア２４０４は、デコードされた命令を記憶することに関連した様々な動作を実行するスケジュールユニットを含んでもよい。例えば、スケジュールユニットは、命令がディスパッチの準備ができるまで、例えば、デコードされた命令の全てのソース値が利用可能になるまで、デコードユニットからのデータをホールドしてもよい。一実施形態で、スケジュールユニットは、デコードされた命令を実行のために実行ユニットへスケジュール及び／又は発行（若しくはディスパッチ）してもよい。
実行ユニットは、命令が（例えば、デコードユニットによって）デコードされて（例えば、スケジュールユニットによって）ディスパッチされた後に、ディスパッチされた命令を実行してよい。実施形態で、実行ユニットは、１つよりも多い実行ユニット（例えば、イメージング計算ユニット、グラフィクス計算ユニット、汎用計算ユニット、など）を含んでもよい。実行ユニットは、加算、減算、乗算、及び／又は除算などの様々な算術演算を実行してもよく、１つ以上の演算論理装置（arithmetic logic units，ＡＬＵ）を含んでもよい。実施形態で、コプロセッサ（図示せず）が、実行ユニットとともに様々な算術演算を実行してもよい。
更に、実行ユニットは、順不同で命令を実行してよい。従って、プロセッサコア２４０４は、一実施形態で、アウト・オブ・オーダー（out-of-order）プロセッサコアであってもよい。プロセッサコア２４０４は、リタイヤメント（retirement）ユニットも含んでもよい。リタイヤメントユニットは、命令がコミットされた後に実行済みの命令を回収してよい。実施形態で、実行済みの命令のリタイヤメントは、プロセッサ状態が命令の実行からコミットされること、命令によって使用されていた物理レジスタが割り当て解除されること、などをもたらし得る。プロセッサコア２４０４は、１つ以上のバスを介したプロセッサコア２４０４のコンポーネントと他のコンポーネントとの間の通信を可能にするバスユニットも含んでもよい。プロセッサコア２４０４は、コア２４０４の様々なコンポーネントによってアクセスされるデータ（例えば、割り当てられたアプリケーション（app）特性及び／又はサブシステム状態（モード）関連付けに関連した値）を記憶する１つ以上のレジスタも含んでもよい。
いくつかの実施形態で、デバイス２４００はコネクティビティ回路２４３１を有する。例えば、コネクティビティ回路２４３１は、例えば、デバイス２４００が外部デバイスと通信することを可能にするハードウェアデバイス（有線及び／又は無線コネクタ及び通信ハードウェア）及び／又はソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。デバイス２４００は、他のコンピューティングデバイス、ワイヤレスアクセスポイント又は基地局などのような外部デバイスとは分離していてよい。
例において、コネクティビティ回路２４３１は、多種多様なタイプのコネクティビティを含んでよい。一般化するよう、コネクティビティ回路２４３１は、セルラーコネクティビティ回路、ワイヤレスコネクティビティ回路、などを含んでもよい。コネクティビティ回路２４３１のセルラーコネクティビティ回路は、一般的に、ＧＳＭ（global system for mobile communications）又は変形若しくは派生、ＣＤＭＡ（code division multiple access）又は変形若しくは派生、ＴＤＭ（time division multiplexing）又は変形若しくは派生、３ＧＰＰ（3rd Generation Partnership Project）ＵＭＴＳ（Universal Mobile Telecommunications Systems）システム又は変形若しくは派生、３ＧＰＰ ＬＴＥ（Long Term Evolution）システム又は変形若しくは派生、３ＧＰＰ ＬＴＥ－Ａ（LTE-Advanced）システム又は変形若しくは派生、５Ｇ（5th Generation）ワイヤレスシステム又は変形若しくは派生、５Ｇモバイルネットワークシステム又は変形若しくは派生、５Ｇ ＮＲ（New Radio）システム又は変形若しくは派生、あるいは、他のセルラーサービス標準規格により提供されるモノのような、無線キャリアによって供給されるセルラーネットワークコネクティビティを指す。コネクティビティ回路２４３１のワイヤレスコネクティビティ回路（又はワイヤレスインターフェース）は、セルラーではないワイヤレスコネクティビティを指し、パーソナル・エリア・ネットワーク（例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）、近距離通信、など）、ローカル・エリア・ネットワーク（例えば、Ｗｉ－Ｆｉ）、及び／又はワイド・エリア・ネットワーク（例えば、ＷｉＭａｘ）、及び／又は他のワイヤレス通信を含むことができる。例において、コネクティビティ回路２４３１は、有線又は無線インターフェースなどのネットワークインターフェースを含むことができ、例えば、それにより、システム実施形態は、ワイヤレスデバイス、例えば、携帯電話機又はパーソナルデジタルアシスタントに組み込まれ得る。
いくつかの実施形態で、デバイス２４００は、１つ以上のＩ／Ｏデバイスとの相互作用に関係があるハードウェアデバイス及び／又はソフトウェアコンポーネントを表すコントロールハブ２４３２を有する。例えば、プロセッサ２４０４は、ディスプレイ２４２２、１つ以上の周辺機器２４２４、記憶デバイス２４２８、１つ以上の他の外部デバイス２４２９などとコントロールハブ２４３２を介して通信し得る。コントロールハブ２４３２は、チップセット、プラットフォームコントロールハブ（ＰＣＨ）、及び／又は同様のものであってよい。
例えば、コントロールハブ２４３２は、デバイス２４００へ接続する追加のデバイスのための１つ以上の接続ポイントを表し、例えば、これを通じて、ユーザはシステムと相互作用し得る。例えば、デバイス２４００に取り付けられ得るデバイス（例えば、デバイス２４２９）は、マイクロホンデバイス、スピーカ又はステレオシステム、オーディオデバイス、ビデオシステム若しくは他のディスプレイデバイス、キーボード若しくはキーパッドデバイス、又はカードリーダ若しくは他のデバイスなどの特定のアプリケーションとともに使用される他のＩ／Ｏデバイスを含む。
上述されたように、コントロールハブ２４３２は、オーディオデバイス、ディスプレイ２４２２、などと相互作用することができる。例えば、マイクロホン又は他のオーディオデバイスによる入力は、デバイス２４００の１つ以上のアプリケーション又は機能に対する入力又はコマンドを与えることができる。更に、オーディオ出力は、ディスプレイ出力の代わりに又はそれに加えて供給され得る。他の例では、ディスプレイ２４２２がタッチスクリーンを含む場合に、ディスプレイ２４２２は入力デバイスとしても動作し、それは、少なくとも部分的に、コントロールハブ２４３２によって管理され得る。また、コントロールハブ２４３２によって管理されるＩ／Ｏ機能をもたらすようコンピューティングデバイス２４００には追加のボタン又はスイッチも存在することができる。一実施形態で、コントロールハブ２４３２は、加速度計、カメラ、光センサ若しくは他の環境センサ、又はデバイス２４００に含まれ得る他のハードウェアなどのデバイスを管理する。入力は、その動作（例えば、ノイズ除去、輝度検出のためのディスプレイの調整、カメラのフラッシュの適用、又は他の機構）に作用するようシステムに環境入力を供給するとともに、直接的なユーザインタラクションの部分であることができる。
いくつかの実施形態で、コントロールハブ２４３２は、任意の適切な通信プロトコル、例えば、ＰＣＩｅ（Peripheral Component Interconnect Express）、ＵＳＢ（Universal Serial Bus）、Ｔｈｕｎｄｅｒｂｏｌｔ、ＨＤＭＩ（登録商標）（Universal Serial Bus）、Ｆｉｒｅｗｉｒｅ、などを用いて様々なデバイスへ結合してもよい。
いくつかの実施形態で、ディスプレイ２４２２は、ユーザがデバイス２４００と相互作用するための視覚及び／又は触覚ディスプレイを提供するハードウェア（例えば、ディスプレイデバイス）及びソフトウェア（例えば、ドライバ）を表す。ディスプレイ２４２２は、ディスプレイインターフェース、ディスプレイスクリーン、及び／又はユーザに表示を提供するために使用されるハードウェアデバイスを含んでもよい。いくつかの実施形態で、ディスプレイ２４２２は、出力及び入力の両方をユーザに提供するタッチスクリーン（又はタッチパッド）デバイスを含む。例において、ディスプレイ２４２２は、プロセッサコア２４０４と直接に通信してもよい。ディスプレイ２４２２は、モバイル電子機器若しくはラップトップデバイスで見られるような内蔵ディスプレイデバイス、又はディスプレイインターフェース（例えば、ＤｉｓｐｌａｙＰｏｒｔなど）を介して取り付けられた外付けディスプレイデバイス、のうちの１つ以上であることができる。一実施形態で、ディスプレイ２４２２は、仮想現実（ＶＲ）アプリケーション又は拡張現実（ＡＲ）アプリケーションで使用される立体視ディスプレイデバイスなどのヘッドマウント型ディスプレイ（ＨＭＤ）であることができる。
いくつかの実施形態で、図に表されいないが、プロセッサ２４０４に加えて（又はそれに代えて）、デバイス２４００は、１つ以上のグラフィクスプロセッシングコアを有するグラフィクス・プロセッシング・ユニット（ＧＰＵ）を含んでもよく、それは、ディスプレイ２４２２でコンテンツを表示する１つ以上の態様を制御し得る。
コントロールハブ２４３２（又はプラットフォームコントロールハブ）は、例えば、周辺機器２４２４への周辺機器接続を行うよう、ソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）とともに、ハードウェアインターフェース及びコネクタを含んでもよい。
デバイス２４００は、他のコンピューティングデバイスへの周辺機器であるとともに、それへ接続された周辺機器を有することもできる、ことが理解されるだろう。デバイス２４００は、デバイス２４００でのコンテンツの管理（例えば、ダウンロード及び／又はアップロード、変更、同期化）などの目的のために、他のコンピューティングデバイスへ接続するための“ドッキング”コネクタを有してもよい。更に、ドッキングコネクタは、コンピューティングデバイス２４００が、例えば、オーディオビジュアル又は他のシステムへの、コンテンツ出力を制御することを可能にする特定の周辺機器へ接続することをデバイス２４００に可能にし得る。
独自仕様のドッキングコネクタ又は他の独自仕様の接続ハードウェアに加えて、デバイス２４００は、共通の又は標準規格に基づいたコネクタを介して周辺機器接続を行うことができる。共通タイプには、ＵＳＢコネクタ（多種多様なハードウェアインターフェースのいずれかを含むことができる）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、ＨＤＭＩ、Ｆｉｒｅｗｉｒｅ、又は他のタイプが含まれ得る。
いくつかの実施形態で、コネクティビティ回路２４３１は、例えば、プロセッサ２４０４へ直接に結合されることに加えて、又はそれに代えて、コントロールハブ２４３２へ結合されてもよい。いくつかの実施形態で、ディスプレイ２４２２は、例えば、プロセッサ２４０４へ直接に結合されることに加えて、又はそれに代えて、コントロールハブ２４３２へ結合されてもよい。
いくつかの実施形態で、デバイス２４００は、メモリインターフェース２４３４を介してプロセッサ２４０４へ結合されているメモリ２４３０を有する。メモリ２４３０は、デバイス２４００で情報を記憶するためのメモリデバイスを含む。
いくつかの実施形態で、メモリ２４３０は、様々な実施形態を参照して記載されている安定したクロッキングを維持する装置を含む。メモリは、不揮発性（メモリデバイスへの電力が中断される場合に状態が変化しない）及び／又は揮発性（メモリデバイスへの電力が中断される場合に状態が不定である）のメモリデバイスを含むことができる。メモリデバイス２４３０は、動的ランダムアクセスメモリ（ＤＲＡＭ）デバイス、静的ランダムアクセスメモリ（ＳＲＡＭ）デバイス、フラッシュメモリデバイス、相変化メモリデバイス、又はプロセスメモリとして機能するよう適切な性能を有しているその他メモリデバイスであることができる。一実施形態で、メモリ２４３０は、１つ以上のプロセッサ２４０４がアプリケーション又はプロセスを実行するときに使用されるデータ及び命令を記憶するよう、デバイス２４００のためのシステムメモリとして動作することができる。メモリ２４３０は、デバイス２４００のアプリケーション及び機能の実行に関連したシステムデータ（長期又は一時にかかわらず）とともに、アプリケーションデータ、ユーザデータ、音楽、写真、文書、又は他のデータを記憶することができる。
様々な実施形態及び例の要素は、コンピュータ実行可能命令（例えば、ここで論じられている任意の他のプロセスを実装する命令）を記憶するマシン読み出し可能な媒体（例えば、メモリ２４３０）としても供給される。マシン読み出し可能な媒体（例えば、メモリ２４３０）は、フラッシュメモリ、光ディスク、ＣＤ－ＲＯＭ、ＤＶＤ ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気若しくは光学式カード、相変化メモリ（ＰＣＭ）又は電子的な若しくはコンピュータ実行可能な命令を記憶するのに適した他のタイプのマシン読み出し可能な媒体を含み得るが、これらに限られない。例えば、本開示の実施形態は、遠隔のコンピュータ（例えば、サーバ）から通信リンク（例えば、モデム又はネットワーク接続）を介してデータ信号によって要求元のコンピュータ（例えば、クライアント）へ伝送され得るコンピュータプログラム（例えば、ＢＩＯＳ）としてダウンロードされてもよい。
いくつかの実施形態で、デバイス２４００は、例えば、デバイス２４００の様々なコンポーネントの温度を測定するための、温度測定回路２４４０を有する。例において、温度測定回路２４４０は、埋め込まれても、あるいは、温度が測定及び監視されるべきである様々なコンポーネントへ結合されても又は取り付けられてもよい。例えば、温度測定回路２４４０は、コア２４０８ａ、２４０８ｂ、２４０８ｃ、電圧レギュレータ２４１４、メモリ２４３０、ＳＯＣ２４０１のマザーボード、及び／又はデバイス２４００の任意の適切なコンポーネントのうちの１つ以上の（又はその内部の）温度を測定し得る。
いくつかの実施形態で、デバイス２４００は、例えば、デバイス２４００の１つ以上のコンポーネントによって消費されている電力を測定するための、電力測定回路２４４２を有する。例において、電力を測定することに加えて、又はそれに変えて、電力測定回路２４４２は、埋め込まれても、あるいは、電力、電圧、及び／又は電流消費が測定及び監視されるべきである様々なコンポーネントへ結合されても又は取り付けられてもよい。例えば、電力測定回路２４４２は、１つ以上の電圧レギュレータ２４１４によって供給されている電力、電流、及び／又は電圧、ＳＯＣ２４０１へ供給されている電力、デバイス２４００へ供給されている電力、デバイス２４００のプロセッサ２４０４（又は任意の他のコンポーネント）によって消費されている電力などを測定し得る。
いくつかの実施形態で、デバイス２４００は、一般的に電圧レギュレータ（voltage regulator，ＶＲ）２４１４と呼ばれる１つ以上の電圧レギュレータ回路を有する。ＶＲ２４１４は、適切な電圧レベルで信号を生成し、信号は、デバイス２４００の任意の適切なコンポーネントへ供給され得る。単に一例として、ＶＲ２４１４は、デバイス２４００のプロセッサ２４０４へ信号を供給するものとして表されている。いくつかの実施形態で、ＶＲ２４１４は、１つ以上の電圧識別（ＶＩＤ）信号を受信し、ＶＩＤ信号に基づき、適切なレベルで電圧信号を生成する。様々なタイプのＶＲが、ＶＲ２４１４のために利用されてよい。例えば、ＶＲ２４１４は、“バック”（buck）ＶＲ、“ブースト”（boost）ＶＲ、バック及びブーストＶＲの組み合わせ、低ドロップアウト（ＬＤＯ）レギュレータ、スイッチングＤＣ－ＤＣレギュレータ、などを含んでもよい。バックＶＲは、一般に、入力電圧が１よりも小さい比率で出力電圧へ変換される必要がある配電用途で使用される。ブーストＶＲは、一般に、入力電圧が１よりも大きい比率で出力電圧へ変換される必要がある配電用途で使用される。いくつかの実施形態で、各プロセッサコアは、それ自体のＶＲを有しており、それは、ＰＣＵ２４１０ａ及び／又はＰＭＩＣ２４１２によって制御される。いくつかの実施形態で、各コアは、電力管理のための効率的な制御を提供するよう、分散したＬＤＯのネットワークを有している。ＬＤＯは、デジタル、アナログ、又はデジタル若しくはアナログＬＤＯの組み合わせであることができる。
デバイス２４００の各電圧レギュレータは、入力供給Ｖｉｎを受け、特定の電力ドメインのための調整された電源電圧を生成する。様々な実施形態で、入力供給Ｖｉｎは、バッテリ２４１８などの外部ソースから高電圧（例えば、１２．６Ｖ）を受けるＮ：１スタートポロジ（star topology）１０２（例えば、２００、６００）によって生成される。
いくつかの実施形態で、デバイス２４００は、一般にクロック発生器２４１６と呼ばれる１つ以上のクロック発生回路を有する、クロック発生器２４１６は、適切な周波数レベルでクロック信号を生成し、クロック信号は、デバイス２４００の任意の適切なコンポーネントへ供給され得る。単に一例として、クロック発生器２４１６は、デバイス２４００のプロセッサ２４０４へクロック信号を供給するものとして表されている。いくつかの実施形態で、クロック発生器２４１６は、１つ以上の周波数識別（ＦＩＤ）信号を受信し、ＦＩＤ信号に基づき、適切な周波数でクロック信号を生成する。
いくつかの実施形態で、デバイス２４００は、コンバータ１０２を介してデバイス２４００の様々なコンポーネントへ電力を供給するバッテリ２４１８を有する。単に一例として、バッテリ２４１８は、コンバータ１０２を介してプロセッサ２４０４へ電力を供給するものとして表されている。図には表されていないが、デバイス２４００は、ＡＣアダプタから受け取られた交流（ＡＣ）電源に基づき、例えば、バッテリを再充電するよう、充電回路を有してもよい。
いくつかの実施形態で、デバイス２４００は、電力制御ユニット（ＰＣＵ）２４１０（例えば、電力管理ユニット（ＰＭＵ）、電力コントローラ、などとも呼ばれる）を有する。例において、ＰＣＵ２４１０のいくつかのセクションは、１つ以上のプロセッシングコア２４０８によって実装されてもよく、ＰＣＵ２４１０のこれらのセクションは、破線ボックスを用いて象徴的に表されており、ＰＣＵ２４１０ａで標記されている。例において、ＰＣＵ２４１０のその他のセクションは、プロセッシングコア２４０８の外で実装されてもよく、ＰＣＵ２４１０のこれらのセクションは、破線ボックスを用いて象徴的に表されており、ＰＣＵ２４１０ｂで標記されている。ＰＣＵ２４１０は、デバイス２４００のための様々な電力管理動作を実装してもよい。ＰＣＵ２４１０は、デバイス２４００の様々な電力管理動作を実装するよう、ソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）に加えて、ハードウェアインターフェース、ハードウェア回路、コネクタ、レジスタなどを含んでもよい。
いくつかの実施形態で、デバイス２４００は、例えば、デバイス２４００の様々な電力管理動作を実装するよう、電力管理集積回路（ＰＭＩＣ）２４１２を有する。いくつかの実施形態で、ＰＭＩＣ２４１２は、再設定可能な電力管理ＩＣ（ＰＲＭＩＣ）及び／又はＩＭＶＰ（Intel Mobile Voltage Positioning）である。例において、ＰＭＩＣは、プロセッサ２４０４とは別個のＩＣチップ内にある。ＰＭＩＣ２４１２は、デバイス２４００のための様々な電力管理動作を実装してよい。ＰＭＩＣ２４１２は、デバイス２４００のための様々な電力管理動作を実装するよう、ソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）とともに、ハードウェアインターフェース、ハードウェア回路、コネクタ、レジスタ、などを含んでもよい。
例において、デバイス２４００は、ＰＣＵ２４１０又はＰＭＩＣ２４１２の一方又は両方を有する。例において、ＰＣＵ２４１０又はＰＭＩＣ２４１２のいずれか一方は、デバイス２４００に存在しなくてもよく、従って、これらのコンポーネントは破線で表されている。
デバイス２４００の様々な電力管理動作は、ＰＣＵ２４１０によって、ＰＭＩＣ２４１２によって、又はＰＣＵ２４１０及びＰＭＩＣ２４１２の組み合わせによって実行されてもよい。例えば、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、デバイス２４００の様々なコンポーネントのための電力状態（例えば、Ｐ状態）を選択してもよい。例えば、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、デバイス２４００の様々なコンポーネントのための電力状態（例えば、ＡＣＰＩ（Advanced Configuration and Power Interface）仕様に従う）を選択してもよい。単に一例として、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、デバイス２４００の様々なコンポーネントにスリープ状態へ、アクティブ状態へ、適切なＣ状態（例えば、ＡＣＰＩ仕様に従って、Ｃ０状態、又は他の適切なＣ状態）へ、など遷移させ得る。例において、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、例えば、夫々、ＶＩＤ信号及び／又はＦＩＤ信号を出力することによって、ＶＲ２４１４によって出力される電圧及び／又はクロック発生器によって出力されるクロック信号の周波数を制御してもよい。例において、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、バッテリ電力利用、バッテリ２４１８の充電、電力節約動作に関連した機構を制御してもよい。
クロック発生器２４１６は、位相ロックドループ（ＰＬＬ）、周波数ロックドループ（ＦＬＬ）、又は任意の適切なクロックソースを有することができる。いくつかの実施形態で、プロセッサ２４０４の各コアは、それ自体のクロックソースを有している。そのようなものとして、各コアは、他のコアの動作の周波数に依存しない周波数で動作することができる。いくつかの実施形態で、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、適応的又は動的な周波数スケーリング又は調整を実行する。例えば、プロセッサコアのクロック周波数は、コアがその最大電力消費閾値又は限界で動作していない場合に増大することができる。いくつかの実施形態で、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、プロセッサの各コアの動作条件を決定し、コアが目標性能レベルを下回って動作しているとＰＣＵ２４１０及び／又はＰＭＩＣ２４１２が決定する場合には、コアクロッキングソース（例えば、そのコアのＰＬＬ）がロックを失わずに、日和見的に、そのコアの周波数及び／又は電源電圧を調整する。例えば、コアが、そのコア又はプロセッサ２４０４に割り当てられている総電流を下回る電流を電源レールから引き込んでいる場合には、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、（例えば、クロック周波数及び／又は電源電圧レベルを増大させることによって）そのコア又はプロセッサ２４０４のための電力引き込みを一時的に増大させることができ、それにより、コア又はプロセッサ２４０４は、より高い性能レベルで実行することができる。そのようなものとして、電圧及び／又は周波数は、製品信頼性を侵害することなしにプロセッサ２４０４のために一時的に増大し得る。
例において、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、例えば、電力測定回路２４４２や温度測定回路２４４０からの測定、バッテリ２４１８の充電レベル、及び／又は電力管理に使用され得る任意の他の適切な情報を受け取ることに少なくとも部分的に基づいて、電力管理動作を実行してもよい。そのために、ＰＭＩＣ２４１２は、システム／プラットフォームの電力／温度挙動に対して影響を有している１つ以上の因子の様々な値／変動を検知／検出するよう１つ以上のセンサへ通信可能に結合されている。１つ以上の因子の例には、電流、電圧ドループ、温度、動作周波数、動作電圧、電力消費量、コア間通信活動、などがある。これらのセンサの１つ以上は、コンピューティングシステムの１つ以上のコンポーネント又はロジック／ＩＰブロックと物理的に近接して（及び／又は熱的に接触／結合して）設けられてもよい。更に、センサは、センサの１つ以上によって検出された値に少なくとも部分的に基づいてプロセッサコアエネルギを管理することをＰＣＵ２４１０及び／又はＰＭＩＣ２４１２に可能にするよう、少なくとも１つの実施形態で、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２へ直接に結合されてもよい。
デバイス２４００のソフトウェアスタックの例も表されている（なお、ソフトウェアスタックの全ての要素が表されているわけではない）。単に一例として、プロセッサ２４０４は、アプリケーションプログラム２４５０、オペレーティングシステム２４５２、１つ以上の電力管理（ＰＭ）特有アプリケーションプログラム（例えば、一般に，ＰＭアプリケーション２４５８と呼ばれる）、及び／又は同様のものを実行してもよい。ＰＭアプリケーション２４５８は、ＰＣＵ２４１０及びＰＭＩＣ２４１２によっても実行されてよい。ＯＳ２４５２も、１つ以上のＰＭアプリケーション２４５６ａ、２４５６ｂ、２４５６ｃを含んでもよい。ＯＳ２４５２は、様々なドライバ２４５４ａ、２４５４ｂ、２４５４ｃも含んでもよく、それらのいくつかは、電力管理目的に特有であってよい。いくつかの実施形態で、デバイス２４００は、基本入出力システム（ＢＩＯＳ）２４２０を更に有してもよい。ＢＩＯＳ２４２０は、ＯＳ２４５２と（例えば、１つ以上のドライバ２４５４を介して）通信しても、プロセッサ２４０４などと通信してもよい。
例えば、ＰＭアプリケーション２４５８、２４５６、ドライバ２４５４、ＢＩＯＳ２４２０などの１つ以上は、例えば、デバイス２４００の様々なコンポーネントの電圧及び／又は周波数を制御するよう、デバイス２４００の様々なコンポーネントのウェイクアップ状態、スリープ状態、及び／又は任意の他の適切な電力状態を制御するよう、バッテリ電力利用、バッテリ２４１８の充電、電力節約動作に関連した機構、などを制御するよう、電力管理特有のタスクを実装するために使用されてもよい。
「実施形態」、「一実施形態」、「いくつかの実施形態」、又は「他の実施形態」への明細書中の言及は、実施形態に関連して記載されている特定の特徴、構造、または特性が少なくともいくつかの実施形態に含まれるが、必ずしも全ての実施形態にではないことを意味する。「実施形態」、「一実施形態」、又は「いくつかの実施形態」の様々な出現は、必ずしも全てが同じ実施形態に言及しているわけではない。明細書で、コンポーネント、特徴、構造、又は特性が含まれて「よい」、含まれ「得る」、又は含まれる「ことがある」（may、might、could）などと述べられる場合に、その特定のコンポーネント、特徴、構造、又は特性は含まれる必要がない。明細書又は特許請求の範囲で「１つの」（a又はan）要素が言及される場合に、それは、要素がただ１つしかないことを意味するわけではない。明細書又は特許請求の範囲で「更なる」又は「追加の」（additional）要素が言及される場合に、それは、追加の要素が１つよりも多く存在することを妨げない。
更に、特定の特徴、構造、機能、又は特性は、１つ以上の実施形態で如何なる適切な様態でも組み合わされてもよい。例えば、２つの実施形態に関連した特定の特徴、構造、機能、又は特性が相互排他的でない限りは、第１実施形態は第２実施形態と組み合わされてもよい。
本開示は、その具体的な実施形態に関連して記載されてきたが、そのような実施形態の多くの代替、変更及び変形は、上記の記載に照らして当業者に明らかであろう。本開示の実施形態は、添付の特許請求の範囲の広い範囲内に入るように全てのそのような代替、変更、及び変形を包含するよう意図される。
更に、集積回路（ＩＣ）チップ及び他のコンポーネントへよく知られている電力／接地接続は、例えば、説明及び議論を簡単にするために、かつ、開示を不明りょうにしないように、提示されている図の中で示されても示されなくてもよい。更に、配置は、開示を不明りょうにしないように、また、そのようなブロック図配置の実施に関する詳細が、本開示が実装されるべきであるプラットフォームに大いに依存するという事実を鑑みて（すなわち、そのような詳細は、当業者の範囲内に十分にあるべきである）、ブロック図形式で示されてもよい。具体的な詳細（例えば、回路）が開示の例示的な実施形態を記載するために示されている場合に、当業者に当然ながら、開示は、それらの具体的な詳細によらずに、又はその変形により、実施可能である。よって、記載は、限定ではなく例示として見なされるべきである。
以下の例は、様々な実施形態を説明するために与えられている。これらの例は、如何なる適切な様態でも互いに依存することができる。
例１：装置であって、
直列に結合された少なくとも４つの回路のチェーンと、
前記チェーンの最後の回路へ結合されたレシーバ回路と、
前記チェーンへ結合されたレベルシフタと
を有し、
前記チェーンの各回路は、
第１電源レールと第２電源レールとの間に並列に結合された第１インバータ及び第２インバータであり、前記第１インバータが第１クロックを受け取り、前記第２インバータが、前記第１クロックの反転である第２クロックを受け取り、前記第１クロック及び前記第２クロックが前記第１電源レール及び前記第２電源レールの電圧の間を切り替える、前記第１インバータ及び前記第２インバータと、
前記第１電源レール及び前記第２電源レールへ結合されたキャパシタと
を有し、
前記レシーバ回路は、
前記チェーンの前記最後の回路の前記第２電源レールと接地との間に並列に結合された第１インバータ及び第２インバータと、
前記チェーンの前記最後の回路の前記第２電源レール及び接地へ結合されたキャパシタと
を有し、
前記レベルシフタは、入力クロックを受け取り、該入力クロックから前記第１クロック及び前記第２クロックを生成する、
装置。
例２：例１の装置であって、
前記チェーンの各回路の前記第１インバータの出力及び前記第２インバータの出力は、夫々、第１キャパシタ及び第２キャパシタへ結合される、
装置。
例３：例２の装置であって、
前記レシーバ回路の前記第１インバータの出力及び前記第２インバータの出力は、前記チェーンの各回路の前記第１キャパシタ及び前記第２キャパシタへ結合される、
装置。
例４：例１の装置であって、
前記レシーバ回路の前記第１インバータは、第３クロックを受け取り、
前記レシーバ回路の前記第２インバータは、前記第３クロックの反転である第４クロックを受け取り、
前記第３クロック及び前記第４クロックは、前記チェーンの前記最後の回路の前記第２電源レールの電圧と接地との間を切り替える、
装置。
例５：例４の装置であって、
前記第３クロック及び前記第４クロックの位相は、前記第１クロック及び前記第２クロックの位相に対して調整される、
装置。
例６：例５の装置であって、
出力電源を調整するよう前記第３クロック及び前記第４クロックの位相を制御するコントローラを有する、
装置。
例７：例１の装置であって、
前記チェーンの各回路の前記キャパシタは、オフダイで位置付けられ、
前記レシーバ回路の前記キャパシタは、オフダイで位置付けられる、
装置。
例８：装置であって、
直列に結合された少なくとも４つの回路のチェーンを有し、前記チェーンの各回路は、
第１電源レールと第２電源レールとの間に並列に結合された第１インバータ及び第２インバータであり、前記第１インバータが第１クロックを受け取り、前記第２インバータが、前記第１クロックの反転である第２クロックを受け取り、前記第１クロック及び前記第２クロックが前記第１電源レール及び前記第２電源レールの電圧の間を切り替える、前記第１インバータ及び前記第２インバータと、
前記第１電源レール及び前記第２電源レールへ結合されたキャパシタと
を有し、
前記チェーンの最後の回路の前記第２電源レールと接地との間に結合された第１のインバータの組を有し、前記第１のインバータの組の各インバータは、第１キャパシタを介して前記チェーンの対応する回路の前記第１インバータへ結合され、
前記チェーンの前記最後の回路の前記第２電源レールと接地との間に結合された第２のインバータの組を有し、前記第２のインバータの組の各インバータは、第２キャパシタを介して前記チェーンの対応する回路の前記第２インバータへ結合される、
装置。
例９：例８の装置であって、
前記第１のインバータの組の各インバータは、第３クロックを受け取り、
前記第２のインバータの組の各インバータは、前記第３クロックの反転である第４クロックを受け取り、
前記第３クロック及び前記第４クロックは、前記チェーンの前記最後の回路の前記第２電源レールの電圧と接地との間を切り替える、
装置。
例１０：例９の装置であって、
前記第３クロック及び前記第４クロックの位相は、前記第１クロック及び前記第２クロックの位相に対して調整される、
装置。
例１１：例１０の装置であって、
出力電源を調整するよう前記第３クロック及び前記第４クロックの位相を制御するコントローラを有する、
装置。
例１２：例８の装置であって、
前記チェーンへ結合されたレベルシフタを有し、
前記レベルシフタは、入力クロックを受け取り、該入力クロックから前記第１クロック及び前記第２クロックを生成する、
装置。
例１３：システムであって、
バッテリ又は電源と、
第１電圧レギュレータと、
前記第１電圧レギュレータの出力へ結合されたプロセッサであり、前記第１電圧レギュレータは、調整された入力電源を前記プロセッサへ供給する、前記プロセッサと、
前記プロセッサへ結合されたメモリと
を有し、
前記第１電圧レギュレータは、直列に結合された少なくとも４つの回路のチェーンを有し、前記チェーンの各回路が、
第１電源レールと第２電源レールとの間に並列に結合された第１インバータ及び第２インバータであり、前記第１インバータが第１クロックを受け取り、前記第２インバータが、前記第１クロックの反転である第２クロックを受け取り、前記第１クロック及び前記第２クロックが前記第１電源レール及び前記第２電源レールの電圧の間を切り替える、前記第１インバータ及び前記第２インバータと、
前記第１電源レール及び前記第２電源レールへ結合されたキャパシタと
を有し、
前記第１電圧レギュレータは、前記チェーンの最後の回路の前記第２電源レールと接地との間に結合された第１のインバータの組を有し、前記第１のインバータの組の各インバータが、第１キャパシタを介して前記チェーンの対応する回路の前記第１インバータへ結合され、
前記第１電圧レギュレータは、前記チェーンの前記最後の回路の前記第２電源レールと接地との間に結合された第２のインバータの組を有し、前記第２のインバータの組の各インバータは、第２キャパシタを介して前記チェーンの対応する回路の前記第２インバータへ結合される、
システム。
例１４：例１３のシステムであって、
前記プロセッサは、調整された入力電源を前記第１電圧レギュレータから受け取る電圧レギュレータ又は低ドロップアウトレギュレータを含む、
システム。
例１５：例１３のシステムであって、
前記第１のインバータの組の各インバータは、第３クロックを受け取り、
前記第２のインバータの組の各インバータは、前記第３クロックの反転である第４クロックを受け取り、
前記第３クロック及び前記第４クロックは、前記チェーンの前記最後の回路の前記第２電源レールの電圧と接地との間を切り替える、
システム。
例１６：例１５のシステムであって、
前記第３クロック及び前記第４クロックの位相は、前記第１クロック及び前記第２クロックの位相に対して調整される、
システム。
例１７：例１５のシステムであって、
出力電源を調整するよう前記第３クロック及び前記第４クロックの位相を制御するコントローラを有する、
システム。
例１８：例１３のシステムであって、
前記第１電圧レギュレータは、前記チェーンへ結合されたレベルシフタを有し、
前記レベルシフタは、入力クロックを受け取り、該入力クロックから前記第１クロック及び前記第２クロックを生成する、
システム。
例１９：装置であって、
直列に結合されたｐ型デバイス及びｎ型デバイスの第１チェーンであり、前記第１チェーンは４つのｐ型デバイス及び４つのｎ型デバイスを有し、前記第１チェーンの第１のｐ型デバイスは第１電源レールへ結合され、前記第１チェーンの最後のｎ型デバイスは第２電源レールへ結合される、前記第１チェーンと、
直列に結合されたｐ型デバイス及びｎ型デバイスの第２チェーンであり、前記第２チェーンは４つのｐ型デバイス及び４つのｎ型デバイスを有し、前記第２チェーンの第１のｐ型デバイスは前記第１電源レールへ結合され、前記第２チェーンの最後のｎ型デバイスは前記第２電源レールへ結合される、前記第２チェーンと、
前記第２電源レール及び接地へ結合されたレシーバと
を有し、
前記レシーバは、
前記第１チェーンの前記最後のｎ型デバイスへ結合された第１インバータと、
前記第２チェーンの前記最後のｎ型デバイスへ結合された第２インバータと
を有する、
装置。
例２０：例１９の装置であって、
前記第１チェーンは、
前記第１のｐ型デバイス及び該第１のｐ型デバイスと直列に結合された第１のｎ型デバイスを有する第１インバータと、
第２のｐ型デバイスと該第２のｐ型デバイスと直列に結合された第２のｎ型デバイスを有する第２インバータと
を有し、
前記第１チェーンの前記第１のｎ型デバイスは、第３電源レールで前記第２チェーンの第２のｐ型デバイスへ結合される、
装置。
要約は、技術的開示の性質及び主旨を読者が確認することを可能にするよう与えられている。要約は、特許請求の範囲の範囲及び意味を限定するために使用されないという理解の下で提出される。続く特許請求の範囲は、これをもって詳細な説明に組み込まれ、各請求項は、別個の実施形態として独立している。
［優先権の主張］
本願は、２０１９年６月１３日付けで出願された、発明の名称が「ON-PACKAGE HIGH-BANDWIDTH RESONANT SWITCHED CAPACITOR VOLTAGE REGULATOR」である米国特許出願第１６／４４０９０１号の優先権を主張するものである。この米国出願は、全ての目的のためにその全文を参照により援用される。

Claims (16)

  1. 直列に結合された少なくとも４つの回路のチェーンと、
    前記チェーンの最後の回路へ結合されたレシーバ回路と、
    前記チェーンへ結合されたレベルシフタと
    を有し、
    前記チェーンの各回路は、
    第１電源レールと第２電源レールとの間に並列に結合された第１インバータ及び第２インバータであり、前記第１インバータが第１クロックを受け取り、前記第２インバータが、前記第１クロックの反転である第２クロックを受け取り、前記第１クロック及び前記第２クロックが前記第１電源レール及び前記第２電源レールの電圧の間を切り替える、前記第１インバータ及び前記第２インバータと、
    前記第１電源レール及び前記第２電源レールへ結合されたキャパシタと
    を有し、
    前記レシーバ回路は、
    前記チェーンの前記最後の回路の前記第２電源レールと接地との間に並列に結合された第１インバータ及び第２インバータと、
    前記チェーンの前記最後の回路の前記第２電源レール及び接地へ結合されたキャパシタと
    を有し、
    前記レシーバ回路の前記第１インバータは、第３クロックを受け取り、前記レシーバ回路の前記第２インバータは、前記第３クロックの反転である第４クロックを受け取り、前記第３クロック及び前記第４クロックは、前記チェーンの前記最後の回路の前記第２電源レールの電圧と接地との間を切り替え、前記第３クロック及び前記第４クロックの位相は、前記第１クロック及び前記第２クロックの位相に対して調整され、
    前記レベルシフタは、入力クロックを受け取り、該入力クロックから前記第１クロック及び前記第２クロックを生成する、
    装置。
  2. 前記チェーンの各回路の前記第１インバータの出力及び前記第２インバータの出力は、夫々、第１キャパシタ及び第２キャパシタへ結合される、
    請求項１に記載の装置。
  3. 前記レシーバ回路の前記第１インバータの出力及び前記第２インバータの出力は、前記チェーンの各回路の前記第１キャパシタ及び前記第２キャパシタへ結合される、
    請求項２に記載の装置。
  4. 出力電源を調整するよう前記第３クロック及び前記第４クロックの位相を制御するコントローラを有する、
    請求項１乃至３のうちいずれか一項に記載の装置。
  5. 前記チェーンの各回路の前記キャパシタは、オフダイで位置付けられ、
    前記レシーバ回路の前記キャパシタは、オフダイで位置付けられる、
    請求項１乃至４のうちいずれか一項に記載の装置。
  6. 前記チェーンの各回路の前記第１インバータ及び前記第２インバータの夫々は、前記第１電源レールへ結合されるｐ型デバイスと、該ｐ型デバイスと直列に結合され、前記第２電源レールへ結合されるｎ型デバイスとの対を有する、
    請求項１乃至５のうちいずれか一項に記載の装置。
  7. 電圧レギュレータを実装する装置であって、
    直列に結合された少なくとも４つの回路のチェーンを有し、前記チェーンの各回路は、
    第１電源レールと第２電源レールとの間に並列に結合された第１インバータ及び第２インバータであり、前記第１インバータが第１クロックを受け取り、前記第２インバータが、前記第１クロックの反転である第２クロックを受け取り、前記第１クロック及び前記第２クロックが前記第１電源レール及び前記第２電源レールの電圧の間を切り替える、前記第１インバータ及び前記第２インバータと、
    前記第１電源レール及び前記第２電源レールへ結合されたキャパシタと
    を有し、
    前記チェーンの最後の回路の前記第２電源レールと接地との間に結合された第１のインバータの組を有し、前記第１のインバータの組の各インバータは、第１キャパシタを介して前記チェーンの対応する回路の前記第１インバータへ結合され、
    前記チェーンの前記最後の回路の前記第２電源レールと接地との間に結合された第２のインバータの組を有し、前記第２のインバータの組の各インバータは、第２キャパシタを介して前記チェーンの対応する回路の前記第２インバータへ結合される、
    装置。
  8. 前記第１のインバータの組の各インバータは、第３クロックを受け取り、
    前記第２のインバータの組の各インバータは、前記第３クロックの反転である第４クロックを受け取り、
    前記第３クロック及び前記第４クロックは、前記チェーンの前記最後の回路の前記第２電源レールの電圧と接地との間を切り替える、
    請求項７に記載の装置。
  9. 前記第３クロック及び前記第４クロックの位相は、前記第１クロック及び前記第２クロックの位相に対して調整される、
    請求項８に記載の装置。
  10. 出力電源を調整するよう前記第３クロック及び前記第４クロックの位相を制御するコントローラを有する、
    請求項９に記載の装置。
  11. 前記チェーンへ結合されたレベルシフタを有し、
    前記レベルシフタは、入力クロックを受け取り、該入力クロックから前記第１クロック及び前記第２クロックを生成する、
    請求項９乃至１０のうちいずれか一項に記載の装置。
  12. バッテリ又は電源と、
    請求項１乃至６のうちいずれか一項に記載の装置を有する電圧レギュレータと、
    前記電圧レギュレータの出力へ結合されたプロセッサであり、前記電圧レギュレータは、調整された入力電源を前記プロセッサへ供給する、前記プロセッサと、
    前記プロセッサへ結合されたメモリと
    を有するシステム。
  13. バッテリ又は電源と、
    請求項７乃至１１のうちいずれか一項に記載の装置を有する電圧レギュレータと、
    前記電圧レギュレータの出力へ結合されたプロセッサであり、前記電圧レギュレータは、調整された入力電源を前記プロセッサへ供給する、前記プロセッサと、
    前記プロセッサへ結合されたメモリと
    を有するシステム。
  14. 電圧レギュレータを構成する方法であって、
    直列に少なくとも４つの回路のチェーンを結合することと、
    前記チェーンの最後の回路へレシーバ回路を結合することと、
    前記チェーンへレベルシフタを結合することと、
    前記レベルシフタによって入力クロックを受けることと、
    前記入力クロックから第１クロック及び第２クロックを生成することと
    を有し、
    前記チェーンの各回路は、
    第１電源レールと第２電源レールとの間に並列に結合された第１インバータ及び第２インバータであり、前記第１インバータが前記第１クロックを受け取り、前記第２インバータが、前記第１クロックの反転である前記第２クロックを受け取り、前記第１クロック及び前記第２クロックが前記第１電源レール及び前記第２電源レールの電圧の間を切り替える、前記第１インバータ及び前記第２インバータと、
    前記第１電源レール及び前記第２電源レールへ結合されたキャパシタと
    を有し、
    前記レシーバ回路は、
    前記チェーンの前記最後の回路の前記第２電源レールと接地との間に並列に結合された第１インバータ及び第２インバータと、
    前記チェーンの前記最後の回路の前記第２電源レール及び接地へ結合されたキャパシタと
    を有し、
    前記レシーバ回路の前記第１インバータは、第３クロックを受け取り、前記レシーバ回路の前記第２インバータは、前記第３クロックの反転である第４クロックを受け取り、前記第３クロック及び前記第４クロックは、前記チェーンの前記最後の回路の前記第２電源レールの電圧と接地との間を切り替え、前記第３クロック及び前記第４クロックの位相は、前記第１クロック及び前記第２クロックの位相に対して調整される、
    方法。
  15. 前記チェーンの各回路の前記第１インバータの出力及び前記第２インバータの出力を、夫々、第１キャパシタ及び第２キャパシタへ結合することを有する、
    請求項１４に記載の方法。
  16. 前記レシーバ回路の前記第１インバータの出力及び前記第２インバータの出力を前記チェーンの各回路の前記第１キャパシタ及び前記第２キャパシタへ結合することを有する、
    請求項１５に記載の方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11442484B2 (en) 2019-01-04 2022-09-13 Silergy Semiconductor Technology (Hangzhou) Ltd Voltage regulator
CN109782839B (zh) * 2019-01-04 2020-07-07 南京矽力微电子技术有限公司 电压调节器
WO2022236774A1 (zh) * 2021-05-13 2022-11-17 华为数字能源技术有限公司 谐振开关电容变换器及供电系统
CN115882567A (zh) * 2023-01-05 2023-03-31 昂宝电子（上海）有限公司 用于usb快充充电器的快充控制芯片
CN116014848A (zh) * 2023-01-05 2023-04-25 昂宝电子（上海）有限公司 用于usb快充充电器的快充控制芯片
US20240405671A1 (en) * 2023-05-30 2024-12-05 Intel Corporation Voltage converters using a switch capacitor voltage converter

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008289266A (ja) 2007-05-17 2008-11-27 Mitsubishi Electric Corp Ｄｃ／ｄｃ電力変換装置
JP2013523055A (ja) 2010-03-22 2013-06-13 クゥアルコム・インコーポレイテッド スイッチドキャパシタ回路のためのディスクリートタイムオペレーショナルトランスコンダクタンス増幅器
JP2016502689A (ja) 2012-09-10 2016-01-28 日本テキサス・インスツルメンツ株式会社 不揮発性論理アレイからのカスタマイズ可能なバックアップ及び復元
US20180097486A1 (en) 2016-09-08 2018-04-05 The Regents Of The University Of California Switched Capacitor House of Cards Power Amplifier
JP2018512038A (ja) 2015-04-17 2018-04-26 ライオン セミコンダクター インク． 非対称型スイッチングコンデンサレギュレータ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7760010B2 (en) 2007-10-30 2010-07-20 International Business Machines Corporation Switched-capacitor charge pumps
US9634577B2 (en) 2008-11-11 2017-04-25 Massachusetts Institute Of Technology Inverter/power amplifier with capacitive energy transfer and related techniques
EP4318909A3 (en) * 2011-05-05 2024-03-06 PSEMI Corporation Dc-dc converter with modular stages
US10381924B2 (en) * 2011-05-05 2019-08-13 Psemi Corporation Power converters with modular stages
US8724353B1 (en) 2013-03-15 2014-05-13 Arctic Sand Technologies, Inc. Efficient gate drivers for switched capacitor converters
US9806604B2 (en) * 2013-09-19 2017-10-31 Philips Lighting Holding B.V. Compact power conversion device with continuous output regulation range
KR101697855B1 (ko) 2015-03-30 2017-01-19 숭실대학교산학협력단 H-브리지 멀티 레벨 인버터

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008289266A (ja) 2007-05-17 2008-11-27 Mitsubishi Electric Corp Ｄｃ／ｄｃ電力変換装置
JP2013523055A (ja) 2010-03-22 2013-06-13 クゥアルコム・インコーポレイテッド スイッチドキャパシタ回路のためのディスクリートタイムオペレーショナルトランスコンダクタンス増幅器
JP2016502689A (ja) 2012-09-10 2016-01-28 日本テキサス・インスツルメンツ株式会社 不揮発性論理アレイからのカスタマイズ可能なバックアップ及び復元
JP2018512038A (ja) 2015-04-17 2018-04-26 ライオン セミコンダクター インク． 非対称型スイッチングコンデンサレギュレータ
US20180097486A1 (en) 2016-09-08 2018-04-05 The Regents Of The University Of California Switched Capacitor House of Cards Power Amplifier

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