JP7622063B2 - コンパレータ及びアナログ－デジタル変換器 - Google Patents

コンパレータ及びアナログ－デジタル変換器 Download PDF

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Description

本開示は、コンパレータ及びアナログ－デジタル変換器に関する。
サンプリングスイッチと、２つの差動入力信号対が入力されるコンパレータと、デジタル－アナログ変換器（以下、ＤＡＣ）とを備えた逐次比較型アナログ－デジタル変換器（以下、逐次比較型ＡＤＣ）が知られている（非特許文献１参照）。この種のコンパレータは、一方の差動入力信号対の差信号と、他方の差動入力信号対の差信号とに応じた信号を保持する。コンパレータが保持した信号によりＤＡＣが制御され、ＤＡＣの出力信号に基づいて２つの差動入力信号対が生成される。
"An Oversampling SAR ADC With DAC Mismatch Error Shaping Achieving 105 dB SFDR and 101 dB SNDR Over 1 kHz BW in 55 nm CMOS"（IEEE Journal of Solid-State Circuit, 2016）
コンパレータの内部には、一方の差動入力信号対の差信号を生成する比較器と、他方の差動入力信号対の差信号を生成する比較器とが設けられているが、各比較器を構成するトランジスタの製造ばらつきにより、ゲインミスマッチが生じる。ゲインミスマッチは、一方の差動入力信号対のコモン電圧と、他方の差動入力信号対のコモン電圧とがずれている場合にも生じる。ゲインミスマッチが生じると、ＡＤＣのＳ／Ｎ比が低下したり、安定性が悪くなる。
そこで、本開示では、ゲインミスマッチを検出可能なコンパレータ及びアナログ－デジタル変換器を提供するものである。
上記の課題を解決するために、本開示によれば、第１差動入力信号対を比較する第１比較回路と、
第２差動入力信号対を比較する第２比較回路と、
前記第１比較回路にて前記第１差動入力信号対を比較するとともに前記第２比較回路にて前記第２差動入力信号対を比較するか、又は、前記第１比較回路と前記第２比較回路とのゲイン差を比較するかを切り替える切替回路と、を備えるコンパレータが提供される。
記第１比較回路のゲイン及び前記第２比較回路のゲインを補正する補正回路を備えてもよい。
前記補正回路は、前記ゲイン差がより小さくなるように前記第１比較回路のゲイン及び前記第２比較回路のゲインを補正してもよい。
前記切替回路で切り替えられた差動信号を伝送する比較出力ノード対を備え、
前記補正回路は、前記ゲイン差がより小さくなるように、前記比較出力ノード対の一方のノードから前記切替回路及び前記第１比較回路を通って基準電位ノードに至る放電経路の放電速度と、前記比較出力ノード対の他方のノードから前記切替回路及び前記第２比較回路を通って前記基準電位ノードに至る放電経路の放電速度とを調整してもよい。
前記第１比較回路と前記基準電位ノードとの間に接続される第１可変容量と、
前記第２比較回路と前記基準電位ノードとの間に接続される第２可変容量と、を備え、
前記補正回路は、前記第１可変容量及び前記第２可変容量の少なくとも一方の容量値を調整することにより、前記放電速度を調整してもよい。
前記第１比較回路は、
前記第１差動入力信号対の差信号を生成する第１トランジスタ対と、
前記第１トランジスタ対と前記基準電位ノードとを接続するか否かを切り替える第１切替回路と、を有し、
前記第２比較回路は、
前記第２差動入力信号対の差信号を生成する第２トランジスタ対と、
前記第２トランジスタ対と前記基準電位ノードとを接続するか否かを切り替える第２切替回路と、を有し、
前記補正回路は、前記第１切替回路及び前記第２切替回路の少なくとも一方を切り替えるタイミングを調整することにより、前記放電速度を調整してもよい。
前記第１比較回路は、前記第１差動入力信号対の差信号に応じて前記基準電位ノードに流れる電流を調整可能な第１電流源を有し、
前記第２比較回路は、前記第２差動入力信号対の差信号に応じて前記基準電位ノードに流れる電流を調整可能な第２電流源を有し、
前記補正回路は、前記第１電流源及び前記第２電流源の少なくとも一方から前記基準電位ノードに流れる電流を調整することにより、前記放電速度を調整してもよい。
前記第１比較回路は、前記第１差動入力信号対の差信号に応じた第１差動出力信号対を生成する第１トランジスタ対を有し、
前記第２比較回路は、前記第２差動入力信号対の差信号に応じた第２差動出力信号対を生成する第２トランジスタ対を有し、
前記補正回路は、前記第１トランジスタ対及び前記第２トランジスタ対の中の少なくとも一つのトランジスタのゲート幅を調整することにより、前記放電速度を調整してもよい。
前記第１比較回路は、前記第１差動入力信号対の差信号に応じた第１差動出力信号対を生成する第１トランジスタ対を有し、
前記第２比較回路は、前記第２差動入力信号対の差信号に応じた第２差動出力信号対を生成する第２トランジスタ対を有し、
前記ゲイン差は、前記第１トランジスタ対のトランスコンダクタンスと、前記第１差動入力信号対のコモン電圧との積と、前記第２トランジスタ対のトランスコンダクタンスと、前記第２差動入力信号対のコモン電圧との積との差分であってもよい。
前記切替回路で切り替えられた差動信号を伝送する比較出力ノード対と、
前記比較出力ノード対の前記差動信号を保持するラッチ回路と、を備えてもよい。
前記比較出力ノード対にそれぞれ配置され、前記差動信号の波形整形を行う第１波形整形回路及び第２波形整形回路を備え、
前記ラッチ回路は、前記第１波形整形回路及び前記第２波形整形回路が波形整形した差動信号を保持してもよい。
前記第１波形整形回路及び前記第２波形整形回路のそれぞれは、インバータであってもよい。
前記ラッチ回路は、
前記第１比較回路にて前記第１差動入力信号対を比較するとともに前記第２比較回路にて前記第２差動入力信号対を比較する際に前記比較出力ノード対上の前記差動信号を保持する第１ラッチ部と、
前記第１比較回路と前記第２比較回路とのゲイン差を比較する際に前記比較出力ノード対上の前記差動信号を保持する第２ラッチ部と、を有してもよい。
前記ラッチ回路は、前記比較出力ノード対よりも電圧レベルの高い電源電圧ノードと、前記比較出力ノード対との間に接続されてもよい。
前記切替回路は、前記第１比較回路にて前記第１差動入力信号対を比較するとともに前記第２比較回路にて前記第２差動入力信号対を比較する第１動作モードと、前記第１比較回路と前記第２比較回路とのゲイン差を比較する第２動作モードとを、交互に繰り返してもよい。
前記切替回路は、動作開始時に前記第１動作モードを行い、その後、前記第２動作モード及び前記第１動作モードの順に切替動作を繰り返してもよい。
前記切替回路は、動作開始時に前記第２動作モードを行い、その後、前記第１動作モード及び前記第２動作モードの順に切替動作を繰り返してもよい。
前記第１比較回路は、前記第１差動入力信号対の差信号に応じた第１差動出力信号対を生成する第１トランジスタ対を有し、
前記第２比較回路は、前記第２差動入力信号対の差信号に応じた第２差動出力信号対を生成する第２トランジスタ対を有し、
前記切替回路は、前記第１比較回路と前記第２比較回路とのゲイン差を比較する際には、前記第１トランジスタ対のゲート同士を短絡し、かつ前記第２トランジスタ対のゲート同士を短絡してもよい。
前記切替回路で切り替えられた差動信号を伝送する比較出力ノード対を備え、
前記第１比較回路は、第１出力ノード及び第２出力ノードを有し、
前記第２比較回路は、第３出力ノード及び第４出力ノードを有し、
前記切替回路は、前記第１比較回路にて前記第１差動入力信号対を比較するとともに前記第２比較回路にて前記第２差動入力信号対を比較する際には、前記第１出力ノード及び前記第３出力ノードを前記比較出力ノード対の一方のノードに接続するとともに、前記第２出力ノード及び前記第４出力ノードを前記比較出力ノード対の他方のノードに接続し、前記第１比較回路と前記第２比較回路とのゲイン差を比較する際には、前記第１出力ノード及び前記第２出力ノードを前記比較出力ノード対の一方のノードに接続するとともに、前記第３出力ノード及び前記第４出力ノードを前記比較出力ノード対の他方のノードに接続してもよい。
本開示の一態様では、差動入力信号対の一方の信号をサンプリングするか否かを切り替える第１サンプリングスイッチと、
サンプリングされた前記一方の信号を複数ビットからなるデジタル信号に１ビットずつ順に変換するとともに、未変換のビットに応じた電圧レベルの信号を出力する第１デジタル－アナログ変換器と、
前記差動入力信号対の他方の信号をサンプリングするか否かを切り替える第２サンプリングスイッチと、
サンプリングされた前記他方の信号を複数ビットからなるデジタル信号に１ビットずつ順に変換するとともに、未変換のビットに応じた電圧レベルの信号を出力する第２デジタル－アナログ変換器と、
前記第１デジタル－アナログ変換器の出力信号と、前記第２デジタル－アナログ変換器の出力信号とをサンプリングして出力するフィルタ回路と、
前記第１デジタル－アナログ変換器の出力信号と前記第２デジタル－アナログ変換器の出力信号とを対とする第１差動入力信号対の差信号と、前記フィルタ回路から出力された第２差動入力信号対の差信号と、に応じた信号を出力するコンパレータと、
前記コンパレータの出力信号に基づいて、前記第１デジタル－アナログ変換器及び前記第２デジタル－アナログ変換器を制御する制御回路と、を備え
前記コンパレータは、
前記第１差動入力信号対を比較する第１比較回路と、
前記第２差動入力信号対を比較する第２比較回路と、
前記第１比較回路にて前記第１差動入力信号対を比較するとともに前記第２比較回路にて前記第２差動入力信号対を比較するか、又は、前記第１比較回路と前記第２比較回路とのゲイン差を比較するかを切り替える切替回路と、を有するアナログ－デジタル変換器が提供される。
前記第１サンプリングスイッチ及び前記第２サンプリングスイッチによる前記差動入力信号対のサンプリングと、前記第１デジタル－アナログ変換器及び前記第２デジタル－アナログ変換器による前記デジタル信号への変換と、前記ゲイン差の比較と、前記ゲイン差の補正とが順繰りに繰り返し行われてもよい。
第１の実施形態によるコンパレータの回路図。 一比較例によるコンパレータの回路図。 コンパレータの比較動作時の比較出力信号対の波形図。 コンパレータの比較動作時の比較出力信号対の波形図。 第１比較回路のゲインと第２比較回路のゲインとを比較した図。 コンパレータを備えた逐次比較型ＡＤＣの回路図。 図５の第１ＤＡＣの出力ノード電圧と第２ＤＡＣの出力ノード電圧の電圧波形図。 図６のＡＤＣの動作タイミングを示すタイミング図。 図５のＡＤＣの処理手順を示すフローチャート。 図５のＡＤＣの処理手順の一変形例を示すフローチャート。 第２の実施形態によるコンパレータの回路図。 第３の実施形態によるコンパレータの回路図。 第４の実施形態によるコンパレータの回路図。 第５の実施形態によるコンパレータの回路図。 第６の実施形態によるコンパレータの回路図。 第７の実施形態によるコンパレータの回路図。 第８の実施形態によるコンパレータの回路図。 第９の実施形態によるコンパレータの回路図。
以下、図面を参照して、コンパレータ及びアナログ－デジタル変換器の実施形態について説明する。以下では、コンパレータ及びアナログ－デジタル変換器の主要な構成部分を中心に説明するが、コンパレータ及びアナログ－デジタル変換器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
（第１の実施形態）
図１は第１の実施形態によるコンパレータ１の回路図である。図２は一比較例によるコンパレータ１０１の回路図である。図１及び図２のコンパレータ１、１０１は、後述するように、例えば逐次比較型ＡＤＣで用いられるが、図１及び図２のコンパレータ１、１０１の用途は必ずしもＡＤＣには限らない。図１及び図２のコンパレータ１、１０１には、２つの差動入力信号対（以下、第１差動入力信号対Vin_p、Vin_nと第２差動入力信号対Vns_p、Vns_nと呼ぶ）が入力される。コンパレータ１、１０１は、第１差動入力信号対Vin_p、Vin_nの差信号と、第２差動入力信号対Vns_p、Vns_nの差信号とに応じた差動出力信号対Ｖout_p、Ｖout_nを出力する。このように、図１及び図２のコンパレータ１、１０１は、２つの差動入力信号対（Vin_p、Vin_n），（Vns_p、Vns_n）の比較動作を行うダイナミックコンパレータである。
以下では、図１のコンパレータ１の構成及び動作を説明する前に、図２のコンパレータ１０１の構成及び動作を説明する。図２のコンパレータ１０１は、第１比較回路２と、第２比較回路３を備えている。
第１比較回路２は、第１差動入力信号対Vin_p、Vin_nの差信号に応じた第１差動出力信号対を出力する。第１比較回路２は、第１差動入力信号対Vin_p、Vin_nがゲートに入力される第１トランジスタ対Ｑ１１、Ｑ１２と、スイッチとして機能するトランジスタＱ１３とを有する。トランジスタＱ１３のゲートにはクロック信号Clkが入力されており、クロック信号Clkがハイ電位のときにトランジスタＱ１３はオンし、第１比較回路２は比較動作を行う。
第２比較回路３は、第２差動入力信号対Vns_p、Vns_nの差信号に応じた第２差動出力信号対を出力する。第２比較回路３は、第２差動入力信号対Vns_p、Vns_nがゲートに入力される第２トランジスタ対Ｑ２１、Ｑ２２と、スイッチとして機能するトランジスタＱ２３とを有する。トランジスタＱ２３のゲートに入力されるクロック信号Clkがハイ電位のときに第２比較回路３は比較動作を行う。
第１トランジスタ対Ｑ１１、Ｑ１２の各ドレインは、比較出力ノード対ｎ１、ｎ２に接続されている。同様に、第２トランジスタ対Ｑ２１、Ｑ２２の各ドレインも、同じ比較出力ノード対ｎ１、ｎ２に接続されている。本明細書では、比較出力ノード対ｎ１、ｎ２上の電圧信号を、比較出力信号対Vgm_p、Vgm_nと呼ぶ。比較出力ノード対ｎ１、ｎ２には、プルアップ回路４とラッチ回路５が接続されている。
プルアップ回路４はトランジスタ対Ｑ１、Ｑ２を有し、クロック信号Clkがローレベルのときに、比較出力ノード対ｎ１、ｎ２をハイ電位にプルアップする。このように、プルアップ回路４は、第１比較回路２と第２比較回路３が比較動作を行っていないときに比較出力ノード対ｎ１、ｎ２をハイ電位にプルアップする。
ラッチ回路５は、トランジスタＱ３１～Ｑ４０を有する。ラッチ回路５は、比較出力ノード対ｎ１、ｎ２の放電速度の差に応じて、ラッチ出力の論理を決定する。より具体的には、比較出力オード対ｎ１、ｎ２のうち、放電速度が速い方のノードがハイ電位に、遅い方のノードがロー電位になる。
次に、図２のコンパレータ１０１の動作を説明する。クロック信号Clkがローレベルからハイレベルに遷移すると、図２のコンパレータ１０１は比較動作を開始する。クロック信号Clkがローレベルの間は、比較出力ノード対ｎ１、ｎ２は、ハイ電位にプルアップされている。クロック信号Clkがハイレベルに遷移すると、比較出力ノード対ｎ１、ｎ２上の電位Vgm_p、Vgm_nは、第１トランジスタ対Ｑ１１、Ｑ１２の一方のトランジスタと、第２トランジスタ対Ｑ２１、Ｑ２２の一方のトランジスタがオンすることで、放電により低下していく。
第１トランジスタ対Ｑ１１、Ｑ１２の各トランジスタのトランスコンダクタンスをgm_in、第２トランジスタ対Ｑ２１、Ｑ２２の各トランジスタのトランスコンダクタンスをgm_nsとすると、（Vin_p×gm_in＋Vns_p×gm_ns）＞（Vin_n×gm_in＋Vns_n×gm_ns）のとき、Vgm_pの放電速度＞Vgm_nの放電速度となる。逆に、（Vin_p×gm_in＋Vns_p×gm_ns）＜（Vin_n×gm_in ＋Vns_n×gm_ns）のとき、Vgm_pの放電速度＜Vgm_nの放電速度となる。
このように、比較出力信号対Vgm_p、Vgm_nの放電速度は、第１差動入力信号対Vin_p、Vin_n及び第２差動入力信号対Vns_p、Vns_nの電位と、第１トランジスタ対Ｑ１１、Ｑ１２及び第２トランジスタ対Ｑ２１、Ｑ２２のトランスコンダクタンスとに依存する。
図３Ａ及び図３Ｂはコンパレータ１０１の比較動作時の比較出力信号対Ｖgm_pとＶgm_nの波形図である。図３Ａは（Vin_p×gm_in＋Vns_p×gm_ns）＞（Vin_n×gm_in ＋Vns_n×gm_ns）のときの波形図、図３Ｂは（Vin_p×gm_in＋Vns_p×gm_ns）＜（Vin_n×gm_in ＋Vns_n×gm_ns）のときの波形図である。
比較出力信号対Vgm_p、Vgm_n Vgm_p、Vgm_nの放電速度の差によって、コンパレータ１０１の後段側のラッチ回路５のラッチ出力の論理が決まる。Ｖgm_pの放電速度＞Ｖgm_nの放電速度であれば、Ｖout_p＝High／Ｖout_n＝Lowになる。Ｖgm_pの放電速度＜Ｖgm_nの放電速度であれば、Ｖout_p＝Low／Ｖout_n＝Highになる。
図１及び図２のコンパレータ１、１０１は、後述するように逐次比較型ＡＤＣの内部で用いることができる。逐次比較型ＡＤＣでは、Ａ／Ｄ変換を行うべき差動のアナログ入力信号をサンプリングして、最上位ビット側から順にデジタル変換した電圧を第１差動入力信号対Vin_p、Vin_nとし、後述する容量ＤＡＣに残留した電圧をフィルタリングした後の差動信号を第２差動入力信号対Vns_p、Vns_nとして、コンパレータ１、１０１で比較動作を行う。
ところが、図２のコンパレータ１０１では、第１差動入力信号対Vin_p、Vin_nを比較する第１比較回路２のゲインと、第２差動入力信号対Vns_p、Vns_nを比較する第２比較回路３のゲインとがずれるゲインミスマッチが問題となりうる。
図４は図２のコンパレータ１０１における第１比較回路２のゲインと第２比較回路３のゲインとを比較した図である。図４の横軸は第２差動入力信号対Vns_p、Vns_nの電位差、縦軸は第１差動入力信号対Vin_p、Vin_nの電位差である。図４の破線ｗ１は、第１差動入力信号対Vin_p、Vin_nの電位差の絶対値と第２差動入力信号対Vns_p、Vns_nの電位差の絶対値が等しい場合を示している。
図４の破線ｗ１よりも上の領域は、第１差動入力信号対Vin_p、Vin_nの電位差の絶対値が第２差動入力信号対Vns_p、Vns_nの電位差の絶対値よりも大きい場合であり、この場合はラッチ回路５の出力電位Vout_pはハイ電位、Vout_nはロー電位になる。一方、図４の破線ｗ１よりも下の領域は、第１差動入力信号対Vin_p、Vin_nの電位差の絶対値が第２差動入力信号対Vns_p、Vns_nの電位差の絶対値よりも小さい場合であり、この場合はラッチ回路５の出力電位Vout_pはロー電位、Vout_nはハイ電位になる。
図４において、第１比較回路２内の第１トランジスタ対Ｑ１１、Ｑ１２のトランスコンダクタンスgm_inと第１差動入力信号対Vin_p、Vin_nのコモン電圧Vin_cmとの積gm_in×Vin_cmが、第２比較回路３内の第２トランジスタ対Ｑ２１、Ｑ２２のトランスコンダクタンスgm_nsと第２差動入力信号対Vns_p、Vns_nのコモン電圧Vns_cmとの積gm_ns×Vns_cmと等しければ、図４の破線ｗ１の特性が得られるが、実際にはgm_in×Vin_cmはgm_ns×Vns_cmと同一にはならず、例えば図４の実線ｗ２のような特性になる。
図４の実線ｗ２の場合、第２差動入力信号対Vns_p、Vns_nの電位差Vns_p－Vns_n＝1mVの場合に、Vin_p－Vin_n＞-1.1mVであれば、コンパレータ１０１の出力電圧Vout_pはハイ電位、Vout_nはロー電位になる。Vin_p－Vin_n＜1.1mVであれば、Vout_pはロー電位、Vout_nはハイ電位になる。
図４の実線ｗ２のような特性は、コンパレータ１０１内の第１比較回路２と第２比較回路３にゲイン差すなわちゲインミスマッチがあるために生じる。ゲイン差とは、より正確には、gm_in×Vin_cmとgm_ns×Vns_cmに差異があることを指す。図４の実線ｗ２のような特性を持つコンパレータ１０１は、非理想性のコンパレータである。ゲイン差のあるコンパレータは、Ｓ／Ｎなどの性能が低下し、安定性が悪くなるおそれがある。このため、ゲインミスマッチをできるだけ抑えたコンパレータが望ましい。
ゲイン差が発生する主な要因は、上述したように、gm_in×Vin_cmとgm_ns×Vns_cmが一致しないためである。gm_in×Vin_cmとgm_ns×Vns_cmが一致しない要因は複数考えられる。その要因の一つは、コンパレータ１０１を半導体基板上に形成する際の製造プロセスのばらつきである。製造プロセスのばらつきにより、第１トランジスタ対Ｑ１１、Ｑ１２のトランスコンダクタンスgm_inと第２トランジスタ対Ｑ２１、Ｑ２２のトランスコンダクタンスgm_nsがずれてしまう。
また、他の要因として、第１差動入力信号対Vin_p、Vin_nのコモン電圧Vin_cmと第２差動入力信号対Vns_p、Vns_nのコモン電圧Vns_cmとがずれることが挙げられる。第１差動入力信号対Vin_p、Vin_nのコモン電圧Vin_cmは、ＡＤＣに入力される差動入力信号対のコモン電圧に依存し、第２差動入力信号対Vns_p、Vns_nのコモン電圧Vns_cmは、ＡＤＣ内のフィルタ回路の特性に依存するため、両コモン電圧が一致する保証はない。
第１比較回路２内の第１トランジスタ対Ｑ１１、Ｑ１２と第２比較回路３内の第２トランジスタ対Ｑ２１、Ｑ２２のトランスコンダクタンスgm_in、gm_nsは、μCox×(W／L)×(Vgs－Vth)という式で表される。μは移動度、Coxはゲート酸化膜厚、Wはゲート幅、Lはゲート長、Vgsはゲート－ソース間電圧、Vthは閾値電圧である。このうち、移動度μ、酸化膜厚Cox、ゲート幅W、ゲート長L、閾値電圧Vthは、製造ばらつきによって変化するパラメータである。ゲート－ソース間電圧Vgsは第１差動入力信号対Vin_p、Vin_nや第２差動入力信号対Vns_p、Vns_nのコモン電圧に依存するパラメータである。
このように、製造ばらつきやコモン電圧の変動は、コンパレータ１０１のゲイン差すなわちゲインミスマッチを生じさせ、コンパレータ１のＳ／Ｎ比の低下や安定性の悪化を招くおそれがある。
図１のコンパレータ１は、製造ばらつきやコモン電圧の変動に対する対策を施したことを特徴としている。以下、図１のコンパレータ１の構成及び動作を説明する。図１のコンパレータ１は、第１比較回路２と、第２比較回路３と、切替回路６とを備えている。
第１比較回路２は、第１差動入力信号対Vin_p、Vin_nを比較する。第１比較回路２は、第１差動入力信号対Vin_p、Vin_nの差信号に応じた第１差動出力信号対を生成する第１トランジスタ対Ｑ１１、Ｑ１２を有する。第２比較回路３は、第２差動入力信号対Vns_p、Vns_nを比較する。第２比較回路３は、第２差動入力信号対Vns_p、Vns_nの差信号に応じた第２差動出力信号対を生成する第２トランジスタ対Ｑ２１、Ｑ２２を有する。
切替回路６は、第１比較回路２にて第１差動入力信号対Vin_p、Vin_nを比較するとともに第２比較回路３にて第２差動入力信号対Vns_p、Vns_nを比較するか、又は、第１比較回路２と第２比較回路３とのゲイン差を比較するかを切り替える。
本実施形態によるコンパレータ１は、補正回路７を備えている。補正回路７は、第１比較回路２のゲイン及び第２比較回路３のゲインを補正する。補正回路７は、ゲイン差がより小さくなるように第１比較回路２のゲインと第２比較回路３のゲインを補正する。補正回路７は、後述するように、ＡＤＣ内の制御回路に内蔵することができる。
本実施形態によるコンパレータ１は、切替回路６で切り替えられた差動信号を伝送する比較出力ノード対ｎ１、ｎ２を備えている。補正回路７は、ゲイン差がより小さくなるように、比較出力ノード対ｎ１、ｎ２の一方のノードｎ１の電圧が切替回路６及び第１比較回路２を通って基準電位ノードに放電される際の放電速度と、比較出力ノード対ｎ１、ｎ２の他方のノードｎ２の電圧が切替回路６及び第２比較回路３を通って基準電位ノードに放電される際の放電速度とを調整する。
図１の第１比較回路２は、第１差動入力信号対Vin_p、Vin_nの差信号に応じた差動出力信号対を生成する第１トランジスタ対Ｑ１１、Ｑ１２を有する。第１トランジスタ対Ｑ１１、Ｑ１２は、例えば一対のＮＭＯＳトランジスタである。本明細書では、第１トランジスタ対Ｑ１１、Ｑ１２を構成する一対のＮＭＯＳトランジスタのトランスコンダクタンスgm_inが互いに等しいものとする。
第１トランジスタ対Ｑ１１、Ｑ１２のソースと基準電位ノード（例えば接地ノード）との間には、スイッチとして機能するＮＭＯＳトランジスタが接続されている。このトランジスタのゲートにはクロック信号Clkが入力されている。
図１の第２比較回路３は、第２差動入力信号対Vns_p、Vns_nの差信号に応じた差動出力信号対を生成する第２トランジスタ対Ｑ２１、Ｑ２２を有する。第２トランジスタ対Ｑ２１、Ｑ２２は、例えば一対のＮＭＯＳトランジスタである。本明細書では、第２トランジスタ対Ｑ２１、Ｑ２２を構成する一対のＮＭＯＳトランジスタのトランスコンダクタンスgm_nsが互いに等しいものとする。
第２トランジスタ対Ｑ２１、Ｑ２２のソースと基準電位ノード（例えば接地ノード）との間には、スイッチとして機能するＮＭＯＳトランジスタが接続されている。このトランジスタのゲートにはクロック信号Clkが入力されている。
クロック信号Clkがロー電位の間は、第１比較回路２と第２比較回路３は比較動作を行わず、クロック信号Clkがロー電位からハイ電位に遷移すると、第１比較回路２と第２比較回路３は比較動作を開始する。
図１のコンパレータ１では、第１比較回路２の出力ノード対と第２比較回路３の出力ノード対は、切替回路６を介して比較出力ノード対ｎ１、ｎ２に接続されている。第１比較回路２の出力ノード対からは第１差動出力信号対が出力され、第２比較回路３の出力ノード対からは第２差動出力信号対が出力される。
図１の切替回路６は、第１比較回路２にて前記第１差動入力信号対Vin_p、Vin_nを比較するとともに前記第２比較回路３にて前記第２差動入力信号対Vns_p、Vns_nを比較する第１動作モード（以下では、通常比較モードとも呼ぶ）と、第１比較回路２と前記第２比較回路３とのゲイン差を比較するかを切り替える第２動作モード（以下では、ゲイン比較モードとも呼ぶ）の切替を行う。
切替回路６は、第１～第４スイッチ対６ａ、６ｂ、６ｃ、６ｄを有する。第１スイッチ対６ａを構成する２つのスイッチＳＷ１，ＳＷ２と、第２スイッチ対６ｂを構成する２つのスイッチＳＷ３，ＳＷ４は、通常比較モードのときにオンする。スイッチＳＷ１の一端はトランジスタＱ１１のドレインに接続され、他端は比較出力ノードｎ１に接続されている。スイッチＳＷ２の一端はトランジスタＱ１２のドレインに接続され、他端は比較出力ノードｎ２に接続されている。スイッチＳＷ３の一端はトランジスタＱ２１のドレインに接続され、他端は比較出力ノードｎ１に接続されている。スイッチＳＷ４の一端はトランジスタＱ２２のドレインに接続され、他端は比較出力ノードｎ２に接続されている。
第３スイッチ対６ｃを構成する２つのスイッチＳＷ５，ＳＷ６と、第４スイッチ対６ｄを構成する２つのスイッチＳＷ７，ＳＷ８は、ゲイン比較モードのときにオンする。スイッチＳＷ５の一端はトランジスタＱ１１のドレインに接続され、他端は比較出力ノードｎ１に接続されている。スイッチＳＷ６の一端はトランジスタＱ１２のドレインに接続され、他端は比較出力ノードｎ１に接続されている。スイッチＳＷ７の一端はトランジスタＱ２１のドレインに接続され、他端は比較出力ノードｎ２に接続されている。スイッチＳＷ８の一端はトランジスタＱ２２のドレインに接続され、他端は比較出力ノードｎ２に接続されている。
通常比較モードでは、第１比較回路２から出力された第１差動出力信号対は切替回路６を介して比較出力ノード対ｎ１、ｎ２に供給されるとともに、第２比較回路３から出力された第２差動出力信号対は切替回路６を介して比較出力ノード対ｎ１、ｎ２に供給される。
一方、ゲイン比較モードでは、第１比較回路２から出力された第１差動出力信号対は切替回路６を介して比較出力ノードｎ１に供給されるとともに、第２比較回路３から出力された第２差動出力信号対は切替回路６を介して比較出力ノードｎ２に供給される。
図１のコンパレータ１は、第１比較回路２内の第１トランジスタ対Ｑ１１、Ｑ１２のソースと基準電位ノード（例えば接地ノード）の間に接続された第１可変容量Ｃ１と、第２比較回路３内の第２トランジスタ対Ｑ２１、Ｑ２２のソースと基準電位ノード（例えば接地ノード）の間に接続された第２可変容量Ｃ２とを備えている。これら第１可変容量Ｃ１と第２可変容量Ｃ２の容量値は、補正回路７により調整可能である。補正回路７は、第１比較回路２と第２比較回路３とのゲイン差がより小さくなるように、第１可変容量Ｃ１と第２可変容量Ｃ２の容量値を調整する。ここで、ゲイン差とは、第１トランジスタ対Ｑ１１、Ｑ１２のトランスコンダクタンスgm_inと第１差動入力信号対Vin_p、Vin_nのコモン電圧Vin_cmとの積gm_in×Vin_cmと、第２トランジスタ対Ｑ２１、Ｑ２２のトランスコンダクタンスgm_nsと第２差動入力信号対Vns_p、Vns_nのコモン電圧Vns_cmとの積gm_ns×Vns_cmとの差分である。
補正回路７は、第１可変容量Ｃ１の容量値と第２可変容量Ｃ２の容量値を個別に制御することができる。補正回路７は、後述するＡＤＣ内の制御回路の内部に設けることができる。上述したように、第１比較回路２と第２比較回路３は、クロック信号Clkがロー電位からハイ電位に遷移すると、比較動作を開始するが、第１可変容量Ｃ１と第２可変容量Ｃ２の容量値を可変制御することで、第１比較回路２と第２比較回路３が比較動作を開始するタイミングを調整することができる。すなわち、補正回路７が第１可変容量Ｃ１と第２可変容量Ｃ２の容量値を個別に制御することで、比較出力ノード対ｎ１、ｎ２の一方のノードの放電速度と、他方のノードの放電速度とを個別に調整できる。第１可変容量Ｃ１の容量値を小さくするほど、比較出力ノードｎ１の放電速度を高速化することができる。同様に、第２可変容量Ｃ２の容量値を小さくするほど、比較出力ノードｎ２の放電速度を高速化することができる。
ラッチ回路５のラッチ出力の論理は、比較出力ノード対ｎ１、ｎ２の一方のノードと他方のノードの放電速度の違いによって大小関係が決まる。第１比較回路２と第２比較回路３に上述したゲイン差がある場合に、補正回路７により第１可変容量Ｃ１と第２可変容量Ｃ２の容量値を個別に制御することで、ゲイン差がより小さくなるように、比較出力ノード対ｎ１、ｎ２の一方のノードの放電速度と他方のノードの放電速度を設定できる。
例えば、gm_ns×Vns_cm＜gm_in×Vin_cmの場合には、第２比較回路３に接続された第２可変容量Ｃ２の容量値を少しずつ小さくして、比較出力ノードノードｎ２の放電速度を徐々に高速化する。比較出力ノード対ｎ１、ｎ２の放電速度がほぼ等しくなると、ゲイン比較モードでの補正回路７による補正処理を終了する。この状態では、ゲイン差がなくなっており、その後に通常比較モードを行うことで、ゲイン差の影響を受けずに、第１差動入力信号対Vin_p、Vin_n及び第２差動入力信号対Vns_p、Vns_nの比較処理を行うことができる。
図１のコンパレータ１では、補正回路７により第１可変容量Ｃ１の容量値と第２可変容量Ｃ２の容量値を制御することにより、図４の破線ｗ１のような特性を持たせることができる。
図５は本実施形態によるコンパレータ１を備えた逐次比較型ＡＤＣ１１の回路図である。図５の逐次比較型ＡＤＣ１１は、差動入力信号対Vad_p、Vad_nを５ビットのデジタル信号に変換する例を示している。なお、逐次比較型ＡＤＣ１１のビット数は任意である。また、逐次比較型ＡＤＣ１１の回路構成は、図５に示すものに限定されない。
図５の逐次比較型ＡＤＣ１１は、第１サンプリングスイッチ１２と、第２サンプリングスイッチ１３と、第１デジタル－アナログ変換器（以下、第１ＤＡＣ）１４と、第２デジタル－アナログ変換器（第２ＤＡＣ）１５と、フィルタ回路１６と、コンパレータ１と、制御回路（ＳＡＲロジック）１７とを備えている。本明細書では、第１ＤＡＣ１４と第２ＤＡＣ１５を総称して容量ＤＡＣ１８と呼ぶ。
第１サンプリングスイッチ１２は、差動入力信号対Vad_p、Vad_nの一方の信号Vad_pをサンプリングするか否かを切り替える。第２サンプリングスイッチ１３は、差動入力信号対Vad_p、Vad_nの他方の信号Vad_nをサンプリングするか否かを切り替える。
第１ＤＡＣ１４は、サンプリングされた一方の信号Vad_pを複数ビットからなるデジタル信号に１ビットずつ順に変換するとともに、未変換のビットに応じた電圧レベルの信号を出力する。
第１ＤＡＣ１４は、２のべき乗倍ずつ容量が異なる５つのキャパシタＣ１～Ｃ５と、各キャパシタＣ１～Ｃ５に接続される３つのスイッチ（第１～第３スイッチ）ＳＷ１１～ＳＷ１３とを有する。第１スイッチＳＷ１１は、キャパシタＣ１～Ｃ５の一端を０Ｖに設定するか否かを切り替える。第２スイッチＳＷ１２は、キャパシタＣ１～Ｃ５の一端をコモン電圧Ｖcomに設定するか否かを切り替える。第３スイッチＳＷ１３は、キャパシタＣ１～Ｃ５の一端を基準電圧Ｖrefに設定するか否かを切り替える。コモン電圧Ｖcomは、例えば基準電圧Ｖrefの１／２の電圧レベルである。
第１～第３スイッチＳＷ１１～ＳＷ１３は、制御回路１７からの制御信号に基づいて、オン又はオフが切り替えられる。制御回路１７は、比較動作の開始時点では第２スイッチＳＷ１２をオンする。その後、制御回路１７は、第１ＤＡＣ１４の出力ノード電圧（第１差動入力信号対Vin_p、Vin_nの一方）Vin_pを下げたい場合には第１スイッチＳＷ１１をオンし、第１ＤＡＣ１４の出力ノード電圧（第１差動入力信号対Vin_p、Vin_nの一方）Vin_pを上げたい場合には第３スイッチＳＷ１３をオンする。
第２ＤＡＣ１５は、サンプリングされた他方の信号を複数ビットからなるデジタル信号に１ビットずつ順に変換するとともに、未変換のビットに応じた電圧レベルの信号を出力する。第２ＤＡＣ１５は、第１ＤＡＣ１４と同様に構成されており、第１ＤＡＣ１４と同様に制御回路１７からの制御信号に基づいて第１～第３スイッチＳＷ１１～ＳＷ１３を切り替える。
フィルタ回路１６は、第１ＤＡＣ１４の出力信号と第２ＤＡＣ１５の出力信号とをサンプリングして出力する。フィルタ回路１６から出力される差動出力信号対が第２差動入力信号対Vns_p、Vns_nである。
コンパレータ１は、図１に示す構成を備えている。コンパレータ１には、第１ＤＡＣ１４の出力信号と第２ＤＡＣ１５の出力信号とを対とする第１差動入力信号対Vin_p、Vin_nと、フィルタ回路１６から出力された第２差動入力信号対Vns_p、Vns_nとが入力される。コンパレータ１は、第１差動入力信号対Vin_p、Vin_nの差信号と、第２差動入力信号対Vns_p、Vns_nの差信号とに応じた差動出力信号対Vout_p、Vout_nを出力する。
制御回路１７は、コンパレータ１の差動出力信号対に基づいて、第１ＤＡＣ１４及び第２ＤＡＣ１５内の第１～第３スイッチＳＷ１１～ＳＷ１３の切替制御を行う。制御回路１７は、図１等に示した補正回路７を内蔵することができる。以下では、制御回路１７が補正回路７を内蔵する例を説明する。制御回路１７は、コンパレータ１の差動出力信号対に基づいて、信号Sw_comp、信号Sw_gain、信号Comp_end、信号Gain_cal_in、信号Gain_cal_nsを生成する。信号Sw_compは、通常比較モードのときにハイ電位になる信号である。信号Sw_gainは、ゲイン比較モードのときにハイ電位になる信号である。信号Comp_endは、ゲイン比較モード時にゲイン差がなくなったときにハイ電位になる信号である。信号Gain_cal_inは、ゲイン比較モードでの調整後の第１可変容量Ｃ１の容量値を調整する信号である。信号Gain_gain_nsは、ゲイン比較モードでの調整後の第２可変容量Ｃ２の容量値を調整する信号である。
コンパレータ１に入力されるクロック信号Clkのタイミングは、第１サンプリングスイッチ１２及び第２サンプリングスイッチ１３の切替信号Clk_smplと、コンパレータ１の差動出力信号対と、信号Comp_endとによって設定される。クロック信号Clkのタイミングを設定するために、図５のＡＤＣ１１は、インバータ３１，３２と、ＮＯＲゲート３３と、ＡＮＤゲート３４，３５とを備えている。なお、これらの論理ゲートは、他の論理回路素子に置換可能である。
図６は、図５の第１ＤＡＣ１４の出力ノード電圧（第１差動入力信号対Vin_p、Vin_nの一方）Vin_pと、第２ＤＡＣ１５の出力ノード電圧（第１差動入力信号対Vin_p、Vin_nの他方）Vin_nの電圧波形図である。まず初めは、第１サンプリングスイッチ１２と第２サンプリングスイッチ１３をともにオンして、差動入力信号対Vad_p、Vad_nをサンプリングする。このとき、各キャパシタＣ１～Ｃ５の一端は第２スイッチＳＷ１２を介して、第１差動入力信号対Vin_p、Vin_nのコモン電圧Ｖcomに設定される。これにより、容量ＤＡＣ１８には、差動入力信号対Vad_p、Vad_nの差信号に応じた電荷が蓄積される。容量ＤＡＣ１８を構成する第１ＤＡＣ１４の出力信号と第２ＤＡＣ１５の出力信号は、コンパレータ１に入力される第１差動入力信号対Vin_p、Vin_nである。また、フィルタ回路１６の差動出力信号は、コンパレータ１に入力される第２差動入力信号対Vns_p、Vns_nである。
その後、第１サンプリングスイッチ１２と第２サンプリングスイッチ１３をともにオフにして、コンパレータ１による比較動作を開始する。容量ＤＡＣ１８の出力は、サンプリングされた差動入力信号対Vad_p、Vad_nの差信号に応じて、図６に示すように上記ビットから順に第１差動入力信号の電位差が小さくなるように制御され、第１差動入力信号の電位差は徐々にゼロに近づいていく。
制御が完了すると、容量ＤＡＣ１８に残留した電圧がフィルタ回路１６でサンプリングされて、フィルタ回路１６の出力電圧（第２差動入力信号）を変化させる。通常は、容量ＤＡＣ１８の制御完了時の残留電圧は非常に小さい電圧レベルであり、フィルタ回路１６は、小さい電圧レベルの信号を出力し続ける。すなわち、第２差動入力信号対Vns_p、Vns_nの差信号（Vns_p－Vns_n）≒０という状態を保持する。
図７は図６のＡＤＣ１１の動作タイミングを示すタイミング図である。時刻ｔ１～ｔ２では、信号Clk_smplがハイになり、第１サンプリングスイッチ１２と第２サンプリングスイッチ１３がオンする。これにより、第１ＤＡＣ１４と第２ＤＡＣ１５は、差動入力信号Vad_p、Vad_nをサンプリングする。時刻ｔ２で第１サンプリングスイッチ１２と第２サンプリングスイッチ１３はオフし、差動入力信号Vad_p、Vad_nのサンプリングは終了する。また、時刻ｔ２で信号Sw_compはハイ電位に遷移し、コンパレータ１内の切替回路６は、第１比較回路２から出力された第１差動出力信号対を比較出力ノード対ｎ１、ｎ２に接続し、第２比較回路３から出力された第２差動出力信号対を比較出力ノード対ｎ１、ｎ２に接続する。
時刻ｔ３でクロック信号Clkがロー電位からハイ電位に遷移すると、図５のコンパレータ１は比較動作を開始する。コンパレータ１内の第１比較回路２と第２比較回路３は、クロック信号Clkがハイ電位の期間のみ、比較動作を行う。時刻ｔ３以降、クロック信号Clkがロー電位からハイ電位に遷移するたびに、第１ＤＡＣ１４と第２ＤＡＣ１５は、サンプリングされた差動入力電圧を、上位ビットから順に、１ビットずつデジタル値に変換する。より詳細には、第１比較回路２は、第１ＤＡＣ１４と第２ＤＡＣ１５の出力電圧（第１差動入力信号対Vin_p、Vin_n）の差信号Vin_p－Vin_nが正か負かを判別し、その判別結果を示す差動出力信号対を出力する。制御回路１７は、第１ＤＡＣ１４と第２ＤＡＣ１５の出力電圧（第２差動入力信号対Vns_p、Vns_n）の差信号Vin_p－Vin_nがゼロに近づくように、第１ＤＡＣ１４と第２ＤＡＣ１５の最上位ビットから順に各ビットの値を制御する。これにより、図６に示したように、第１差動入力信号対Vin_p、Vin_nの差信号は次第にゼロに近づく。
時刻ｔ４で、第１ＤＡＣ１４と第２ＤＡＣ１５によるＤ／Ａ変換処理が終了すると、信号Sw_compはロー電位に遷移するとともに、信号Sw_gainが所定の期間だけハイ電位になる。信号Sw_gainがハイ電位になると、ゲイン比較モードになり、切替回路６は、第１比較回路２から出力された第１差動出力信号対を比較出力ノード対ｎ１、ｎ２の一方に接続し、第２比較回路３から出力された第２差動出力信号対を比較出力ノード対ｎ１、ｎ２の他方に接続する。
時刻ｔ５になると、信号Comp_endがハイ電位になり、それ以降は、第１比較回路２と第２比較回路３にクロック信号Clkが供給されなくなる。
時刻ｔ６になると、ゲイン比較モードにおける比較結果をもとに、補正回路７は、gm_in×Vin_cm とgm_ns×Vns_cmの差が小さくなるように、第１可変容量Ｃ１の容量値と第２可変容量Ｃ２の容量値を制御する。ゲイン調整信号Gain_cal_inは第１可変容量Ｃ１の容量値を指定する信号であり、ゲイン調整信号Gain_cal_nsは第２可変容量Ｃ２の容量値を指定する信号である。時刻ｔ６前後で、ゲイン調整信号Gain_cal_inにて第１可変容量Ｃ１の容量値設定が切り替わるとともに、ゲイン調整信号Gain_cal_nsにて第２可変容量Ｃ２の容量値設定が切り替わる。その後、時刻ｔ７以降では、時刻ｔ１～ｔ６と同様の動作を繰り返す。
図８は図５のＡＤＣ１１の処理手順を示すフローチャートであり、図６のタイミング図に準拠したものである。ＡＤＣ１１に電源電圧が供給されると、まず、外部から入力された差動入力信号対Vad_p、Vad_nをサンプリングする（ステップＳ１）。次に、通常比較モードに設定して、サンプリングされた電圧に基づいて、第１ＤＡＣ１４と第２ＤＡＣ１５の容量を制御して、最上位ビットから１ビットずつ順にデジタル値に変換する（ステップＳ２）。次に、ゲイン比較モードに設定して、第１比較回路２のゲインと第２比較回路３のゲインを比較して（ステップＳ３）、ゲイン差がなくなるように第１可変容量Ｃ１と第２可変容量Ｃ２の容量値を制御する（ステップＳ４）。ゲイン差がなくなると、ステップＳ２以降の処理を繰り返す。
図８の処理順序の一部を入れ替えてもよい。図９は図５のＡＤＣ１１の処理手順の一変形例を示すフローチャートである。ＡＤＣ１１に電源電圧を供給後、まず、ゲイン比較モードに設定して、第１比較回路２のゲインと第２比較回路３のゲインを比較して（ステップＳ１１）、ゲイン差がなくなるように第１可変容量Ｃ１と第２可変容量Ｃ２の容量値を制御する（ステップＳ１２）。ゲイン差がなくなると、外部から入力された差動入力信号対Vad_p、Vad_nをサンプリングする（ステップＳ１３）。次に、通常比較モードに設定して、サンプリングされた電圧に基づいて、第１ＤＡＣ１４と第２ＤＡＣ１５の容量を制御して、最上位ビットから１ビットずつ順にデジタル値に変換する（ステップＳ１４）。最下位ビットまでデジタル値に変換すると、ステップＳ１１以降の処理を繰り返す。
このように、図８は、ＡＤＣ１１に電源電圧が供給されると、まず最初に差動入力信号対のサンプリング及びＡ／Ｄ変換を行った後にゲイン比較及びゲイン補正を行うの対し、図９は、まず最初にゲイン比較及びゲイン補正を行った後に、サンプリング及びＡ／Ｄ変換を行う点で異なる。しかしながら、図８と図９は、ＡＤＣ１１に電源電圧が供給された直後の動作が異なるだけで、サンプリング及びＡ／Ｄ変換を行うたびに、ゲイン比較及びゲイン補正を行う点では共通する。
上述したように、第１の実施形態では、コンパレータ１内の第１比較回路２と第２比較回路３のゲイン差がなくなるように、第１可変容量Ｃ１の容量値と第２可変容量Ｃ２の容量値を制御するため、製造ばらつきにより、第１比較回路２内の第１トランジスタ対Ｑ１１、Ｑ１２のトランスコンダクタンスと第２比較回路３内の第２トランジスタ対Ｑ２１、Ｑ２２のトランスコンダクタンスに差異があっても、また、第１比較回路２に入力される第１差動入力信号対Vin_p、Vin_nのコモン電圧と、第２比較回路３に入力される第２差動入力信号対Vns_p、Vns_nのコモン電圧に差異があっても、gm_in×Vin_cm とgm_ns×Vns_cmが等しくなるように制御でき、ＡＤＣ１１及びコンパレータ１のＳ／Ｎ比を向上でき、かつ安定性も高くなる。
（第２の実施形態）
図１のコンパレータ１では、第１比較回路２に入力される第１差動入力信号対Vin_p、Vin_nの電圧レベルが大きい場合や、第２比較回路３に入力される第２差動入力信号対Vns_p、Vns_nの電圧レベルが大きい場合に正しい比較結果を出力しない場合が起こりうる。そこで、第２の実施形態では、このような不具合が起きないようにしたものである。
図１０は第２の実施形態によるコンパレータ１ａの回路図である。図１０のコンパレータ１ａは、図５のコンパレータ１の代わりに用いることができ、これにより図５と同様の動作を行うＡＤＣ１１を構成することができる。
図１０のコンパレータ１ａは、切替回路６の構成が図１のコンパレータ１と一部異なっている。図１０の切替回路６は、図１の切替回路６のスイッチ構成に加えて、第１トランジスタ対Ｑ１１、Ｑ１２のゲート同士を短絡するか否かを切り替えるスイッチＳＷ９と、第２トランジスタ対Ｑ２１、Ｑ２２のゲート同士を短絡するか否かを切り替えるスイッチＳＷ１０とを有する。これらスイッチＳＷ９，ＳＷ１０は、通常比較モード時はオフであり、ゲイン比較モード時にオンする。これらスイッチＳＷ９，ＳＷ１０がオンすると、第１トランジスタ対Ｑ１１、Ｑ１２のゲート同士は短絡され、同様に、第２トランジスタのゲート同士は短絡される。よって、第１トランジスタ対Ｑ１１、Ｑ１２のゲート同士は同電位になり、第２トランジスタ対Ｑ２１、Ｑ２２のゲート同士も同電位になる。
ゲイン比較モード時は、第１トランジスタ対Ｑ１１、Ｑ１２と第２トランジスタ対Ｑ２１、Ｑ２２のトランスコンダクタンスの違いと、第１差動入力信号対Vin_p、Vin_nと第２差動入力信号対Vns_p、Vns_nのコモン電圧の違いを補正するものであり、第１トランジスタ対Ｑ１１、Ｑ１２のゲート同士を短絡し、かつ第２トランジスタ対Ｑ２１、Ｑ２２のゲート同士を短絡しても、補正処理を行うことができる。むしろ、第１差動入力信号対Vin_p、Vin_n同士を短絡し、かつ第２差動入力信号同士を短絡した状態でゲイン比較及びゲイン補正を行うことで、第１トランジスタ対Ｑ１１、Ｑ１２のゲート間や第２トランジスタ対Ｑ２１、Ｑ２２のゲート間に大きな電圧が印加されなくなり、第１比較回路２と第２比較回路３が誤った比較結果を出力するおそれがなくなる。
（第３の実施形態）
第３の実施形態によるコンパレータ１ｂは、第１及び第２の実施形態によるコンパレータ１とは、トランジスタの導電型を逆にしたものである。
図１１は第３の実施形態によるコンパレータ１ｂの回路図である。図１１のコンパレータ１ｂは、図５のコンパレータ１の代わりに用いることができ、これにより図５と同様の動作を行うＡＤＣ１１を構成することができる。
図１１のコンパレータ１ｂは、図１のコンパレータ１内の各トランジスタの導電型を逆にした構成を有する。図１１のコンパレータ１ｂ内の第１比較回路２は、２つのＰＭＯＳトランジスタからなる第１トランジスタ対Ｑ１１ａ、Ｑ１２ａを有する。電源電圧ノードと第１トランジスタ対Ｑ１１ａ、Ｑ１２ａのソースとの間には、ＰＭＯＳトランジスタＱ１３ａからなるスイッチと、第１可変容量Ｃ１とが接続されている。図１１のコンパレータ１ｂ内の第２比較回路３は、２つのＰＭＯＳトランジスタからなる第２トランジスタ対Ｑ２１ａ、Ｑ２２ａを有する。電源電圧ノードと第２トランジスタ対Ｑ２１ａ、Ｑ２２ａのソースとの間には、ＰＭＯＳトランジスタＱ２３ａからなるスイッチと、第２可変容量Ｃ２とが接続されている。
第１トランジスタ対Ｑ１１ａ、Ｑ１２ａのドレイン及び第２トランジスタ対Ｑ２１ａ、Ｑ２２ａのドレインと比較出力ノード対ｎ１、ｎ２の間には、切替回路６が接続されている。切替回路６と基準電圧ノード（例えば接地ノード）との間には、プルダウン回路８が接続されている。図１１のラッチ回路５は、図１のラッチ回路５とは異なる導電型のトランジスタを有する。
図１１のコンパレータ１ｂは、トランジスタの導電型が図１のコンパレータ１とは逆であるものの、回路の動作としては同じである。ゲイン比較モード時にゲイン差がゼロになるように、第１可変容量Ｃ１の容量値と第２可変容量Ｃ２の容量値を制御するため、製造ばらつきにより第１トランジスタ対Ｑ１１ａ、Ｑ１２ａと第２トランジスタ対Ｑ２１ａ、Ｑ２２ａのトランスコンダクタンスに差異が生じても、また、第１差動入力信号対Vin_p、Vin_nのコモン電圧と第２差動入力信号対Vns_p、Vns_nのコモン電圧にずれがあっても、gm_in×Vin_cm とgm_ns×Vns_cmが等しくなるように制御でき、ＡＤＣ１１のＳ／Ｎ比を向上でき、かつ安定性も向上できる。
なお、図１１のコンパレータ１ｂと同様に、図１０のコンパレータ１ａ内の各トランジスタの導電型を逆にしてもよい。
（第４の実施形態）
第４の実施形態は、ラッチ回路５の接続場所が図１のコンパレータ１とは異なるものである。
図１２は第４の実施形態によるコンパレータ１ｃの回路図である。図１２のコンパレータ１ｃは、電源電圧ノードと比較出力ノード対ｎ１、ｎ２との間に接続されたラッチ回路５を備えている。ラッチ回路５内のトランジスタの導電型は、図１のラッチ回路５内のトランジスタとは逆になっている。図１２のコンパレータ１ｃは、図５のコンパレータ１の代わりに用いることができ、これにより図５と同様の動作を行うＡＤＣ１１を構成することができる。
図１２のコンパレータ１ｃは、図１のコンパレータ１と同様の切替回路６、第１可変容量Ｃ１、第２可変容量Ｃ２及び補正回路７を備えているため、図１のコンパレータ１と同様に、ゲイン比較モード時にgm_in×Vin_cm とgm_ns×Vns_cmが等しくなるように制御でき、ＡＤＣ１１のＳ／Ｎ比を向上でき、かつ安定性も向上できる。
（第５の実施形態）
第５の実施形態は、比較出力ノード対ｎ１、ｎ２で伝送される信号のドライブ能力を高めて、ラッチ回路５のラッチ動作を高速化するものである。
図１３は第５の実施形態によるコンパレータ１ｄの回路図である。図１３のコンパレータ１ｄは、比較出力ノード対ｎ１、ｎ２に接続されたインバータＩＶ１，ＩＶ２を備えている。これらインバータＩＶ１，ＩＶ２は、信号の論理を反転して出力するが、その際に、出力信号波形を急峻にする波形整形を行う。このように、これらインバータＩＶ１，ＩＶ２は、波形整形回路として機能する。インバータＩＶ１，ＩＶ２の代わりに、種々の論理演算素子（例えば、ＮＡＮＤ素子やＮＯＲ素子など）を用いてもよい。図１３のコンパレータ１ｄは、図５のコンパレータ１の代わりに用いることができ、これにより図５と同様の動作を行うＡＤＣ１１を構成することができる。
図１３のように、比較出力ノード対ｎ１、ｎ２にインバータＩＶ１，ＩＶ２を設けると、信号の論理が反転するため、ラッチ回路５の内部構成を図１とは異なるものにする必要がある。図１３のラッチ回路５は、比較出力ノード対ｎ１、ｎ２に接続されるゲートを有する２つのＮＭＯＳトランジスタＱ４１，Ｑ４２と、これらＮＭＯＳトランジスタＱ４１，Ｑ４２のソースと基準電圧ノード（例えば接地ノード）との間に接続される２つのＮＭＯＳトランジスタＱ４３，Ｑ４４と、これらＮＭＯＳトランジスタＱ４３，Ｑ４４のドレインと電源電圧ノードとの間に接続されるＰＭＯＳトランジスタＱ４５～Ｑ４８とを有する。
このように、図１３のコンパレータ１ｄは、比較出力ノード対ｎ１、ｎ２にインバータＩＶ１，ＩＶ２を接続するため、比較出力ノード対ｎ１、ｎ２の信号の波形整形を行うことができ、ラッチ回路５のラッチ動作を高速化することができる。
（第６の実施形態）
第６の実施形態は、第１可変容量Ｃ１及び第２可変容量Ｃ２の代替手段を設けたものである。
図１４は第６の実施形態によるコンパレータ１ｅの回路図である。図１４のコンパレータ１ｅは、図５のコンパレータ１の代わりに用いることができ、これにより図５と同様の動作を行うＡＤＣ１１を構成することができる。図１４のコンパレータ１ｅは、図１の第１可変容量Ｃ１及び第２可変容量Ｃ２の代わりに、第１比較回路２内のスイッチであるトランジスタＱ１３がオンするタイミングを制御する第１可変遅延バッファ２１と、第２比較回路３内のスイッチであるトランジスタＱ２３がオンするタイミングを制御する第２可変遅延バッファ２２とを備えている。
第１可変遅延バッファ２１は、信号Gain_cal_inにより、入力されたクロック信号Clkを出力するまでの遅延時間を可変制御する。同様に、第２可変遅延バッファ２２は、信号Gain_cal_nsにより、入力されたクロック信号Clkを出力するまでの遅延時間を可変制御する。ゲイン比較モード時には、第１可変遅延バッファ２１の出力がハイ電位になるタイミングに応じて、比較出力ノードｎ１から第１比較回路２内のトランジスタＱ１１又はＱ１２とトランジスタＱ１３を通って接地ノードに至る放電経路の放電速度が変化する。同様に、ゲイン比較モード時には、第２可変遅延バッファ２２の出力がハイ電位になるタイミングに応じて、比較出力ノードｎ２から第２比較回路３内のトランジスタＱ２１又はＱ２２とトランジスタＱ２３を通って接地ノードに至る放電経路の放電速度が変化する。
よって、第１可変遅延バッファ２１と第２可変遅延バッファ２２の遅延時間を個別に制御することにより、第１比較回路２と第２比較回路３とのゲイン差がゼロになるように調整できる。
第１可変遅延バッファ２１と第２可変遅延バッファ２２の遅延時間の調整は補正回路７が行う。補正回路７は、第１可変遅延バッファ２１と第２可変遅延バッファ２２の遅延時間を調整することにより、スイッチであるトランジスタＱ１３、Ｑ２３が基準電位ノード（例えば接地ノード）に短絡されるタイミングを調整して、比較出力ノードｎ１、ｎ２の放電速度を調整する。
図１４のコンパレータ１ｅでは、第１可変容量Ｃ１と第２可変容量Ｃ２の代わりに、第１可変遅延バッファ２１と第２可変遅延バッファ２２の遅延時間の調整でゲイン差をゼロにするため、図１のコンパレータ１よりもコンパレータ１ｅの回路面積を縮小することができる。
（第７の実施形態）
第７の実施形態は、第１可変容量Ｃ１及び第２可変容量Ｃ２の代替手段を設けたものである。
図１５は第７の実施形態によるコンパレータ１ｆの回路図である。図１５のコンパレータ１ｆは、図５のコンパレータ１の代わりに用いることができ、これにより図５と同様の動作を行うＡＤＣ１１を構成することができる。図１５のコンパレータ１ｆは、図１の第１可変容量Ｃ１及び第２可変容量Ｃ２の代わりに、第１比較回路２内に第１可変電流源２３を設けるとともに、第２比較回路３内に第２可変電流源２４を設けている。
第１可変電流源２３は、第１比較回路２内のトランジスタＱ１３のソースと基準電圧ノード（例えば接地ノード）の間に接続されている。また、第２可変電流源２４は、第２比較回路３内のトランジスタＱ２３のソースと基準電圧ノードとの間に接続されている。第１可変電流源２３は、信号Gain_cal_inにより電流値が制御される。第２可変電流源２４は、信号Gain_cal_nsにより電流値が制御される。
図１５のコンパレータ１ｆでは、第１可変電流源２３と第２可変電流源２４を流れる電流値を個別に制御することにより、比較出力ノード対ｎ１、ｎ２の放電速度を調整できる。よって、図１のコンパレータ１ｆと同様に、ゲイン比較モード時にgm_in×Vin_cm とgm_ns×Vns_cmが等しくなるように制御でき、ＡＤＣ１１のＳ／Ｎ比を向上でき、かつ安定性も向上できる。
（第８の実施形態）
第８の実施形態は、第１可変容量Ｃ１及び第２可変容量Ｃ２の代替手段を設けたものである。
図１６は第８の実施形態によるコンパレータ１ｇの回路図である。図１６のコンパレータ１ｇは、図５のコンパレータ１の代わりに用いることができ、これにより図５と同様の動作を行うＡＤＣ１１を構成することができる。図１６のコンパレータ１ｇは、図１の第１可変容量Ｃ１及び第２可変容量Ｃ２の代わりに、第１比較回路２内の第１トランジスタ対Ｑ１１ｓ、Ｑ１２ｓのサイズを可変制御でき、かつ第２比較回路３内の第２トランジスタ対Ｑ２１ｓ、Ｑ２２ｓのサイズを可変制御できるようにしている。
サイズとは、例えばゲート幅である。複数のトランジスタのうち任意の数のトランジスタを選択可能なスイッチを設けて、スイッチの切替により、任意の数のトランジスタを直列又は並列接続した回路を一つのトランジスタとして扱うことで、実質的にトランジスタのゲート幅を可変調整することができる。
図１６のコンパレータ１ｇにおいても、図１のコンパレータ１ｇと同様に、ゲイン比較モード時にgm_in×Vin_cm とgm_ns×Vns_cmが等しくなるように制御でき、ＡＤＣ１１のＳ／Ｎ比を向上でき、かつ安定性も向上できる。
（第９の実施形態）
第９の実施形態は、通常比較モード用のラッチ回路５と、ゲイン比較モード用のラッチ回路５とを別個に設けるものである。
図１７は第９の実施形態によるコンパレータ１ｈの回路図である。図１７のコンパレータ１ｈは、ラッチ回路５の構成が異なる他は、図１のコンパレータ１ｈと同様に構成されている。図１７のコンパレータ１ｈは、図５のコンパレータ１の代わりに用いることができ、これにより図５と同様の動作を行うＡＤＣ１１を構成することができる。
図１７のコンパレータ１ｈは、比較出力ノード対ｎ１、ｎ２に接続された２つのラッチ回路５（以下、第１ラッチ回路５ａと第２ラッチ回路５ｂと呼ぶ）を備えている。第１ラッチ回路５ａと第２ラッチ回路５ｂの内部構成は、基本的には図１のラッチ回路５と同じであるが、切替動作のためのＮＡＮＤゲート３６，３７を有する。
第１ラッチ回路５ａ内のＮＡＮＤゲート３６は、信号Sw_gainがハイ電位のときに、クロック信号Clkを反転出力して、第１ラッチ回路５ａ内に供給する。第１ラッチ回路５ａは、信号Sw_gainがハイ電位のときにラッチ動作を行う。
第２ラッチ回路５ｂ内のＮＡＮＤゲート３７は、信号Sw_compがハイ電位のときに、クロック信号Clkを反転出力して、第２ラッチ回路５ｂ内に供給する。第２ラッチ回路５ｂは、信号Sw_compがハイ電位のときにラッチ動作を行う。
図１７のように、通常比較モード用の第１ラッチ回路５ａと、ゲイン比較用の第２ラッチ回路５ｂを設けることで、通常比較モードが終了した後、第１ラッチ回路５ａを初期化することなく、ゲイン比較用の第２ラッチ回路５ｂでラッチ動作を行うことができるため、通常比較モードとゲイン比較モードの切替を迅速に行うことができる。
上述した図１５～図１７における第１可変容量Ｃ１及び第２可変容量Ｃ２の代替手段は、図１のコンパレータ１だけでなく、図１０～図１４のコンパレータ１ａ、１ｂ、１ｃ、１ｄ、１ｅにも適用可能である。
なお、本技術は以下のような構成を取ることができる。
（１）第１差動入力信号対を比較する第１比較回路と、
第２差動入力信号対を比較する第２比較回路と、
前記第１比較回路にて前記第１差動入力信号対を比較するとともに前記第２比較回路にて前記第２差動入力信号対を比較するか、又は、前記第１比較回路と前記第２比較回路とのゲイン差を比較するかを切り替える切替回路と、を備えるコンパレータ。
（２）記第１比較回路のゲイン及び前記第２比較回路のゲインを補正する補正回路を備える、（１）に記載のコンパレータ。
（３）前記補正回路は、前記ゲイン差がより小さくなるように前記第１比較回路のゲイン及び前記第２比較回路のゲインを補正する、（２）に記載のコンパレータ。
（４）前記切替回路で切り替えられた差動信号を伝送する比較出力ノード対を備え、
前記補正回路は、前記ゲイン差がより小さくなるように、前記比較出力ノード対の一方のノードから前記切替回路及び前記第１比較回路を通って基準電位ノードに至る放電経路の放電速度と、前記比較出力ノード対の他方のノードから前記切替回路及び前記第２比較回路を通って前記基準電位ノードに至る放電経路の放電速度とを調整する、（３）に記載のコンパレータ。
（５）前記第１比較回路と前記基準電位ノードとの間に接続される第１可変容量と、
前記第２比較回路と前記基準電位ノードとの間に接続される第２可変容量と、を備え、
前記補正回路は、前記第１可変容量及び前記第２可変容量の少なくとも一方の容量値を調整することにより、前記放電速度を調整する、（４）に記載のコンパレータ。
（６）前記第１比較回路は、
前記第１差動入力信号対の差信号を生成する第１トランジスタ対と、
前記第１トランジスタ対と前記基準電位ノードとを接続するか否かを切り替える第１切替回路と、を有し、
前記第２比較回路は、
前記第２差動入力信号対の差信号を生成する第２トランジスタ対と、
前記第２トランジスタ対と前記基準電位ノードとを接続するか否かを切り替える第２切替回路と、を有し、
前記補正回路は、前記第１切替回路及び前記第２切替回路の少なくとも一方を切り替えるタイミングを調整することにより、前記放電速度を調整する、（４）に記載のコンパレータ。
（７）前記第１比較回路は、前記第１差動入力信号対の差信号に応じて前記基準電位ノードに流れる電流を調整可能な第１電流源を有し、
前記第２比較回路は、前記第２差動入力信号対の差信号に応じて前記基準電位ノードに流れる電流を調整可能な第２電流源を有し、
前記補正回路は、前記第１電流源及び前記第２電流源の少なくとも一方から前記基準電位ノードに流れる電流を調整することにより、前記放電速度を調整する、（４）に記載のコンパレータ。
（８）前記第１比較回路は、前記第１差動入力信号対の差信号に応じた第１差動出力信号対を生成する第１トランジスタ対を有し、
前記第２比較回路は、前記第２差動入力信号対の差信号に応じた第２差動出力信号対を生成する第２トランジスタ対を有し、
前記補正回路は、前記第１トランジスタ対及び前記第２トランジスタ対の中の少なくとも一つのトランジスタのゲート幅を調整することにより、前記放電速度を調整する、（４）に記載のコンパレータ。
（９）前記第１比較回路は、前記第１差動入力信号対の差信号に応じた第１差動出力信号対を生成する第１トランジスタ対を有し、
前記第２比較回路は、前記第２差動入力信号対の差信号に応じた第２差動出力信号対を生成する第２トランジスタ対を有し、
前記ゲイン差は、前記第１トランジスタ対のトランスコンダクタンスと、前記第１差動入力信号対のコモン電圧との積と、前記第２トランジスタ対のトランスコンダクタンスと、前記第２差動入力信号対のコモン電圧との積との差分である、（１）乃至（７）のいずれか一項に記載のコンパレータ。
（１０）前記切替回路で切り替えられた差動信号を伝送する比較出力ノード対と、
前記比較出力ノード対の前記差動信号を保持するラッチ回路と、を備える、（１）乃至（３）のいずれか一項に記載のコンパレータ。
（１１）前記比較出力ノード対にそれぞれ配置され、前記差動信号の波形整形を行う第１波形整形回路及び第２波形整形回路を備え、
前記ラッチ回路は、前記第１波形整形回路及び前記第２波形整形回路が波形整形した差動信号を保持する、（９）に記載のコンパレータ。
（１２）前記第１波形整形回路及び前記第２波形整形回路のそれぞれは、インバータである、（１１）に記載のコンパレータ。
（１３）前記ラッチ回路は、
前記第１比較回路にて前記第１差動入力信号対を比較するとともに前記第２比較回路にて前記第２差動入力信号対を比較する際に前記比較出力ノード対上の前記差動信号を保持する第１ラッチ部と、
前記第１比較回路と前記第２比較回路とのゲイン差を比較する際に前記比較出力ノード対上の前記差動信号を保持する第２ラッチ部と、を有する、（１０）乃至（１２）のいずれか一項に記載のコンパレータ。
（１４）前記ラッチ回路は、前記比較出力ノード対よりも電圧レベルの高い電源電圧ノードと、前記比較出力ノード対との間に接続される、（１３）に記載のコンパレータ。
（１５）前記切替回路は、前記第１比較回路にて前記第１差動入力信号対を比較するとともに前記第２比較回路にて前記第２差動入力信号対を比較する第１動作モードと、前記第１比較回路と前記第２比較回路とのゲイン差を比較する第２動作モードとを、交互に繰り返す、（１）乃至（１４）のいずれか一項に記載のコンパレータ。
（１６）前記切替回路は、動作開始時に前記第１動作モードを行い、その後、前記第２動作モード及び前記第１動作モードの順に切替動作を繰り返す、（１５）に記載のコンパレータ。
（１７）前記切替回路は、動作開始時に前記第２動作モードを行い、その後、前記第１動作モード及び前記第２動作モードの順に切替動作を繰り返す、（１５）に記載のコンパレータ。
（１８）前記第１比較回路は、前記第１差動入力信号対の差信号に応じた第１差動出力信号対を生成する第１トランジスタ対を有し、
前記第２比較回路は、前記第２差動入力信号対の差信号に応じた第２差動出力信号対を生成する第２トランジスタ対を有し、
前記切替回路は、前記第１比較回路と前記第２比較回路とのゲイン差を比較する際には、前記第１トランジスタ対のゲート同士を短絡し、かつ前記第２トランジスタ対のゲート同士を短絡する、（１）乃至（１７）のいずれか一項に記載のコンパレータ。
（１９）前記切替回路で切り替えられた差動信号を伝送する比較出力ノード対を備え、
前記第１比較回路は、第１出力ノード及び第２出力ノードを有し、
前記第２比較回路は、第３出力ノード及び第４出力ノードを有し、
前記切替回路は、前記第１比較回路にて前記第１差動入力信号対を比較するとともに前記第２比較回路にて前記第２差動入力信号対を比較する際には、前記第１出力ノード及び前記第３出力ノードを前記比較出力ノード対の一方のノードに接続するとともに、前記第２出力ノード及び前記第４出力ノードを前記比較出力ノード対の他方のノードに接続し、前記第１比較回路と前記第２比較回路とのゲイン差を比較する際には、前記第１出力ノード及び前記第２出力ノードを前記比較出力ノード対の一方のノードに接続するとともに、前記第３出力ノード及び前記第４出力ノードを前記比較出力ノード対の他方のノードに接続する、（１）乃至（３）のいずれか一項に記載のコンパレータ。
（２０）差動入力信号対の一方の信号をサンプリングするか否かを切り替える第１サンプリングスイッチと、
サンプリングされた前記一方の信号を複数ビットからなるデジタル信号に１ビットずつ順に変換するとともに、未変換のビットに応じた電圧レベルの信号を出力する第１デジタル－アナログ変換器と、
前記差動入力信号対の他方の信号をサンプリングするか否かを切り替える第２サンプリングスイッチと、
サンプリングされた前記他方の信号を複数ビットからなるデジタル信号に１ビットずつ順に変換するとともに、未変換のビットに応じた電圧レベルの信号を出力する第２デジタル－アナログ変換器と、
前記第１デジタル－アナログ変換器の出力信号と、前記第２デジタル－アナログ変換器の出力信号とをサンプリングして出力するフィルタ回路と、
前記第１デジタル－アナログ変換器の出力信号と前記第２デジタル－アナログ変換器の出力信号とを対とする第１差動入力信号対の差信号と、前記フィルタ回路から出力された第２差動入力信号対の差信号と、に応じた信号を出力するコンパレータと、
前記コンパレータの出力信号に基づいて、前記第１デジタル－アナログ変換器及び前記第２デジタル－アナログ変換器を制御する制御回路と、を備え
前記コンパレータは、
前記第１差動入力信号対を比較する第１比較回路と、
前記第２差動入力信号対を比較する第２比較回路と、
前記第１比較回路にて前記第１差動入力信号対を比較するとともに前記第２比較回路にて前記第２差動入力信号対を比較するか、又は、前記第１比較回路と前記第２比較回路とのゲイン差を比較するかを切り替える切替回路と、を有するアナログ－デジタル変換器。 （２１）前記第１サンプリングスイッチ及び前記第２サンプリングスイッチによる前記差動入力信号対のサンプリングと、前記第１デジタル－アナログ変換器及び前記第２デジタル－アナログ変換器による前記デジタル信号への変換と、前記ゲイン差の比較と、前記ゲイン差の補正とが順繰りに繰り返し行われる、（２０）に記載のアナログ－デジタル変換器。
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、１ｇ、１ｈ、１０１ コンパレータ、２ 第１比較回路、３ 第２比較回路、４ プルアップ回路、５ ラッチ回路、５ａ 第１ラッチ回路、５ｂ 第２ラッチ回路、６ 切替回路、６ａ 第１スイッチ対、６ｂ 第２スイッチ対、６ｃ 第３スイッチ対、６ｄ 第４スイッチ対、７ 補正回路、１１ ＡＤＣ、１２ 第１サンプリングスイッチ、１３ 第２サンプリングスイッチ、１４ 第１ＤＡＣ、１５ 第２ＤＡＣ、１６ フィルタ回路、１７ 制御回路、１８ 容量ＤＡＣ

Claims (21)

  1. 第１差動入力信号対を比較する第１比較回路と、
    第２差動入力信号対を比較する第２比較回路と、
    前記第１比較回路にて前記第１差動入力信号対を比較するとともに前記第２比較回路にて前記第２差動入力信号対を比較するか、又は、前記第１比較回路と前記第２比較回路とのゲイン差を比較するかを切り替える切替回路と、を備えるコンパレータ。
  2. 記第１比較回路のゲイン及び前記第２比較回路のゲインを補正する補正回路を備える、請求項１に記載のコンパレータ。
  3. 前記補正回路は、前記ゲイン差がより小さくなるように前記第１比較回路のゲイン及び前記第２比較回路のゲインを補正する、請求項２に記載のコンパレータ。
  4. 前記切替回路で切り替えられた差動信号を伝送する比較出力ノード対を備え、
    前記補正回路は、前記ゲイン差がより小さくなるように、前記比較出力ノード対の一方のノードから前記切替回路及び前記第１比較回路を通って基準電位ノードに至る放電経路の放電速度と、前記比較出力ノード対の他方のノードから前記切替回路及び前記第２比較回路を通って前記基準電位ノードに至る放電経路の放電速度とを調整する、請求項３に記載のコンパレータ。
  5. 前記第１比較回路と前記基準電位ノードとの間に接続される第１可変容量と、
    前記第２比較回路と前記基準電位ノードとの間に接続される第２可変容量と、を備え、
    前記補正回路は、前記第１可変容量及び前記第２可変容量の少なくとも一方の容量値を調整することにより、前記放電速度を調整する、請求項４に記載のコンパレータ。
  6. 前記第１比較回路は、
    前記第１差動入力信号対の差信号を生成する第１トランジスタ対と、
    前記第１トランジスタ対と前記基準電位ノードとを接続するか否かを切り替える第１切替回路と、を有し、
    前記第２比較回路は、
    前記第２差動入力信号対の差信号を生成する第２トランジスタ対と、
    前記第２トランジスタ対と前記基準電位ノードとを接続するか否かを切り替える第２切替回路と、を有し、
    前記補正回路は、前記第１切替回路及び前記第２切替回路の少なくとも一方を切り替えるタイミングを調整することにより、前記放電速度を調整する、請求項４に記載のコンパレータ。
  7. 前記第１比較回路は、前記第１差動入力信号対の差信号に応じて前記基準電位ノードに流れる電流を調整可能な第１電流源を有し、
    前記第２比較回路は、前記第２差動入力信号対の差信号に応じて前記基準電位ノードに流れる電流を調整可能な第２電流源を有し、
    前記補正回路は、前記第１電流源及び前記第２電流源の少なくとも一方から前記基準電位ノードに流れる電流を調整することにより、前記放電速度を調整する、請求項４に記載のコンパレータ。
  8. 前記第１比較回路は、前記第１差動入力信号対の差信号に応じた第１差動出力信号対を生成する第１トランジスタ対を有し、
    前記第２比較回路は、前記第２差動入力信号対の差信号に応じた第２差動出力信号対を生成する第２トランジスタ対を有し、
    前記補正回路は、前記第１トランジスタ対及び前記第２トランジスタ対の中の少なくとも一つのトランジスタのゲート幅を調整することにより、前記放電速度を調整する、請求項４に記載のコンパレータ。
  9. 前記第１比較回路は、前記第１差動入力信号対の差信号に応じた第１差動出力信号対を生成する第１トランジスタ対を有し、
    前記第２比較回路は、前記第２差動入力信号対の差信号に応じた第２差動出力信号対を生成する第２トランジスタ対を有し、
    前記ゲイン差は、前記第１トランジスタ対のトランスコンダクタンスと、前記第１差動入力信号対のコモン電圧との積と、前記第２トランジスタ対のトランスコンダクタンスと、前記第２差動入力信号対のコモン電圧との積との差分である、請求項１に記載のコンパレータ。
  10. 前記切替回路で切り替えられた差動信号を伝送する比較出力ノード対と、
    前記比較出力ノード対の前記差動信号を保持するラッチ回路と、を備える、請求項１に記載のコンパレータ。
  11. 前記比較出力ノード対にそれぞれ配置され、前記差動信号の波形整形を行う第１波形整形回路及び第２波形整形回路を備え、
    前記ラッチ回路は、前記第１波形整形回路及び前記第２波形整形回路が波形整形した差動信号を保持する、請求項１０に記載のコンパレータ。
  12. 前記第１波形整形回路及び前記第２波形整形回路のそれぞれは、インバータである、請求項１１に記載のコンパレータ。
  13. 前記ラッチ回路は、
    前記第１比較回路にて前記第１差動入力信号対を比較するとともに前記第２比較回路にて前記第２差動入力信号対を比較する際に前記比較出力ノード対の前記差動信号を保持する第１ラッチ部と、
    前記第１比較回路と前記第２比較回路とのゲイン差を比較する際に前記比較出力ノード対の前記差動信号を保持する第２ラッチ部と、を有する、請求項１０に記載のコンパレータ。
  14. 前記ラッチ回路は、前記比較出力ノード対よりも電圧レベルの高い電源電圧ノードと、前記比較出力ノード対との間に接続される、請求項１３に記載のコンパレータ。
  15. 前記切替回路は、前記第１比較回路にて前記第１差動入力信号対を比較するとともに前記第２比較回路にて前記第２差動入力信号対を比較する第１動作モードと、前記第１比較回路と前記第２比較回路とのゲイン差を比較する第２動作モードとを、交互に繰り返す、請求項１に記載のコンパレータ。
  16. 前記切替回路は、動作開始時に前記第１動作モードを行い、その後、前記第２動作モード及び前記第１動作モードの順に切替動作を繰り返す、請求項１５に記載のコンパレータ。
  17. 前記切替回路は、動作開始時に前記第２動作モードを行い、その後、前記第１動作モード及び前記第２動作モードの順に切替動作を繰り返す、請求項１５に記載のコンパレータ。
  18. 前記第１比較回路は、前記第１差動入力信号対の差信号に応じた第１差動出力信号対を生成する第１トランジスタ対を有し、
    前記第２比較回路は、前記第２差動入力信号対の差信号に応じた第２差動出力信号対を生成する第２トランジスタ対を有し、
    前記切替回路は、前記第１比較回路と前記第２比較回路とのゲイン差を比較する際には、前記第１トランジスタ対のゲート同士を短絡し、かつ前記第２トランジスタ対のゲート同士を短絡する、請求項１に記載のコンパレータ。
  19. 前記切替回路で切り替えられた差動信号を伝送する比較出力ノード対を備え、
    前記第１比較回路は、第１出力ノード及び第２出力ノードを有し、
    前記第２比較回路は、第３出力ノード及び第４出力ノードを有し、
    前記切替回路は、前記第１比較回路にて前記第１差動入力信号対を比較するとともに前記第２比較回路にて前記第２差動入力信号対を比較する際には、前記第１出力ノード及び前記第３出力ノードを前記比較出力ノード対の一方のノードに接続するとともに、前記第２出力ノード及び前記第４出力ノードを前記比較出力ノード対の他方のノードに接続し、前記第１比較回路と前記第２比較回路とのゲイン差を比較する際には、前記第１出力ノード及び前記第２出力ノードを前記比較出力ノード対の一方のノードに接続するとともに、前記第３出力ノード及び前記第４出力ノードを前記比較出力ノード対の他方のノードに接続する、請求項１に記載のコンパレータ。
  20. 差動入力信号対の一方の信号をサンプリングするか否かを切り替える第１サンプリングスイッチと、
    サンプリングされた前記一方の信号を複数ビットからなるデジタル信号に１ビットずつ順に変換するとともに、未変換のビットに応じた電圧レベルの信号を出力する第１デジタル－アナログ変換器と、
    前記差動入力信号対の他方の信号をサンプリングするか否かを切り替える第２サンプリングスイッチと、
    サンプリングされた前記他方の信号を複数ビットからなるデジタル信号に１ビットずつ順に変換するとともに、未変換のビットに応じた電圧レベルの信号を出力する第２デジタル－アナログ変換器と、
    前記第１デジタル－アナログ変換器の出力信号と、前記第２デジタル－アナログ変換器の出力信号とをサンプリングして出力するフィルタ回路と、
    前記第１デジタル－アナログ変換器の出力信号と前記第２デジタル－アナログ変換器の出力信号とを対とする第１差動入力信号対の差信号と、前記フィルタ回路から出力された第２差動入力信号対の差信号と、に応じた信号を出力するコンパレータと、
    前記コンパレータの出力信号に基づいて、前記第１デジタル－アナログ変換器及び前記第２デジタル－アナログ変換器を制御する制御回路と、を備え
    前記コンパレータは、
    前記第１差動入力信号対を比較する第１比較回路と、
    前記第２差動入力信号対を比較する第２比較回路と、
    前記第１比較回路にて前記第１差動入力信号対を比較するとともに前記第２比較回路にて前記第２差動入力信号対を比較するか、又は、前記第１比較回路と前記第２比較回路とのゲイン差を比較するかを切り替える切替回路と、を有するアナログ－デジタル変換器。
  21. 前記第１サンプリングスイッチ及び前記第２サンプリングスイッチによる前記差動入力信号対のサンプリングと、前記第１デジタル－アナログ変換器及び前記第２デジタル－アナログ変換器による前記デジタル信号への変換と、前記ゲイン差の比較と、前記ゲイン差の補正とが順繰りに繰り返し行われる、請求項２０に記載のアナログ－デジタル変換器。
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