JP7626189B2 - 超接合半導体装置 - Google Patents

超接合半導体装置 Download PDF

Info

Publication number
JP7626189B2
JP7626189B2 JP2023204281A JP2023204281A JP7626189B2 JP 7626189 B2 JP7626189 B2 JP 7626189B2 JP 2023204281 A JP2023204281 A JP 2023204281A JP 2023204281 A JP2023204281 A JP 2023204281A JP 7626189 B2 JP7626189 B2 JP 7626189B2
Authority
JP
Japan
Prior art keywords
region
semiconductor
conductivity type
type
column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023204281A
Other languages
English (en)
Other versions
JP2024009372A (ja
Inventor
敏明 坂田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JP2024009372A publication Critical patent/JP2024009372A/ja
Application granted granted Critical
Publication of JP7626189B2 publication Critical patent/JP7626189B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H10D30/635—Vertical IGFETs having no inversion channels, e.g. vertical accumulation channel FETs [ACCUFET] or normally-on vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

この発明は、超接合半導体装置に関する。
通常のｎ型チャネル縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）では、半導体基板内に形成される複数の半導体層のうち、ｎ型伝導層（ドリフト層）が最も高抵抗の半導体層である。このｎ型ドリフト層の電気抵抗が縦型ＭＯＳＦＥＴ全体のオン抵抗に大きく影響を与えている。縦型ＭＯＳＦＥＴ全体のオン抵抗の低減は、ｎ型ドリフト層の厚みを薄くし電流経路を短くすることで実現できる。
しかし、縦型ＭＯＳＦＥＴは、オフ状態において空乏層が高抵抗のｎ型ドリフト層まで広がることで、耐圧を保持する機能も有している。このため、オン抵抗低減のためにｎ型ドリフト層を薄くした場合、オフ状態における空乏層の広がる距離が短くなるため、低い印加電圧で破壊電界強度に達しやすくなり、耐圧が低下する。一方、縦型ＭＯＳＦＥＴの耐圧を高くするためには、ｎ型ドリフト層の厚みを増加させる必要があり、オン抵抗が増加する。このようなオン抵抗と耐圧の関係をトレードオフ関係と呼び、トレードオフ関係にある両者をともに向上させることは一般的に難しい。このオン抵抗と耐圧とのトレードオフ関係は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタ、ダイオード等の半導体装置においても同様に成立することが知られている。
上述のような問題を解決する半導体装置の構造として、超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ：スーパージャンクション）構造が知られている。例えば、超接合構造を有するＭＯＳＦＥＴ（以下、ＳＪ－ＭＯＳＦＥＴ）が知られている。図１９は、従来のＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。
図１９に示すように、ＳＪ－ＭＯＳＦＥＴ１５０は、高不純物濃度のｎ+型半導体基板１０１にｎ型ドリフト層１０２を成長させたウエハを材料とする。このウエハ表面からｎ型ドリフト層１０２を貫きｎ+型半導体基板１０１に到達するｐ型カラム領域１０４が設けられている。
また、ｎ型ドリフト層１０２中に、基板主面に垂直な方向に延び、かつ基板主面に平行な面において狭い幅を有するｐ型領域（ｐ型カラム領域１０４）とｎ型領域（隣り合うｐ型カラム領域１０４に挟まれたｎ型ドリフト層１０２の部分、以下ｎ型カラム領域１０３と称する）とを基板主面に平行な面において交互に繰り返し並べた並列構造（以降、並列ｐｎ領域と称する）を有している。並列ｐｎ領域を構成するｐ型カラム領域１０４およびｎ型カラム領域１０３は、ｎ型ドリフト層１０２に対応して不純物濃度を高めた領域である。並列ｐｎ領域では、ｐ型カラム領域１０４およびｎ型カラム領域１０３に含まれる不純物濃度を略等しくすることで、オフ状態において擬似的にノンドープ層を作り出して高耐圧化を図ることができる。
ＳＪ－ＭＯＳＦＥＴ１５０の、素子が形成されオン状態のときに電流が流れる活性領域１３０側の並列ｐｎ領域上には、ｐ型ベース領域１０５が設けられる。ｐ型ベース領域１０５の内部に、ｎ+型ソース領域１０６が設けられている。また、ｐ型ベース領域１０５およびｎ型カラム領域１０３の表面にわたってゲート絶縁膜１０７が設けられている。ゲート絶縁膜１０７の表面上には、ゲート電極１０８が設けられており、ゲート電極１０８を覆うように絶縁膜１１３が設けられている。また、ｎ+型ソース領域１０６上にソース電極１１０が設けられ、ｎ+型半導体基板１０１の裏面にドレイン電極１１４が設けられている。
ＳＪ－ＭＯＳＦＥＴ１５０の、活性領域１３０の周囲を囲むエッジ終端領域１４０には、ｎ型ドリフト層１０２中に、活性領域１３０同様に並列ｐｎ領域および絶縁膜１１３が設けられ、ｎ+型半導体基板１０１の裏面にドレイン電極１１４が設けられている。
また、パワー半導体素子においては、活性領域１３０と同様に、エッジ終端領域１４０も耐圧を保持しなければならない。エッジ終端領域１４０において高耐圧を得るために、公知の技術として、フィールドプレート、リサーフ（ＲＥＳＵＲＦ）、ガードリングなどを形成した構造が知られている。図１９は、リサーフ構造を有するＳＪ－ＭＯＳＦＥＴ１５０を示している。ＳＪ－ＭＯＳＦＥＴ１５０では、耐圧保持する時にはリサーフ領域１１７が部分的に、もしくは完全に空乏化することでエッジ終端領域１４０の電界集中を緩和することができる。また、リサーフ領域１１７を並列ｐｎ領域と接続してもよい。この場合、リサーフ領域１１７に接続される並列ｐｎ領域の接合部から空乏層が伸張して、低電圧でドリフト層が完全空乏化する。電圧が上昇するとともに並列ｐｎ領域はガードリング効果を果たし、隣接する並列ｐｎ領域から更に空乏層が伸張し、空乏層同士が結合して完全空乏化の際の空乏層が形成されることで高耐圧を確保する。
例えば、素子部にｎ型ピラー層２及びｐ型ピラー層３を備え、素子終端部にｎ型ピラー層１０およびｐ型ピラー層１１を備えたＳＪ－ＭＯＳＦＥＴにおいて、素子終端部のｎ型ピラー層１０およびｐ型ピラー層１１の上面に高抵抗ｎ-型層１２が設けられ、素子部のｎ型ピラー層２と高抵抗ｎ-型層１２との間に最外部ｐ型ピラー層１４を備え、また、素子部と素子終端部との境界にはｐ型ベース層４が設けられ、ｐ型ベース層４に隣接してＲＥＳＵＲＦ層１３が設けられている半導体装置が公知である（例えば、下記特許文献１参照）。
また、素子活性部１の中央部の第１の並列ｐｎ層１２の繰り返しピッチＰ１より素子周縁部３の第２の並列ｐｎ層１５の繰り返しピッチＰ２が狭いＳＪ－ＭＯＳＦＥＴにおいて、第１の並列ｐｎ層１２と第２の並列ｐｎ層１５の境目に複数の第１のｐ型領域１４と第２のｐ型領域１７にわたってｐベース領域５を備え、第２の並列ｐｎ層１５と第１主面との間には第１の並列ｐｎ層１２を囲むｎ-表面領域１９が設けられ、また、ｎ-表面領域１９の第１主面側には２本以上のｐ型ガードリング領域２０が互いに離れて設けられている半導体装置が公知である（例えば、下記特許文献２参照）。
また、周辺領域１２０のｐ型ピラー領域６がｐ型接続領域１７に接し、ｐ型接続領域１７はボディ領域５’を介してソース電極１０とオーミックコンタクトし、ｐ型接続領域１７と第１主面１０１との間にはｎ型空乏化可能半導体領域１８を備え、ｎ型空乏化可能半導体領域１８はｐｎカラムの終端と最外周に設けられたフィールドストッパ領域８との間の低ドープ半導体領域２より高いドーピング濃度を有する半導体装置が公知である（例えば、下記特許文献３参照）。
特開２００６－５２７５号公報 特開２０１３－１４９７６１号公報 米国特許第９２８１３９２号
並列ｐｎ領域において、ｎ型カラム領域１０３の不純物量がｐ型カラム領域１０４の不純物量とほぼ等しいとき（チャージバランスが”１”の状態）、ＳＪ－ＭＯＳＦＥＴ１５０の耐圧が最大値となる。しかしながら、半導体装置の製造ばらつきにより、並列ｐｎ領域の不純物量はばらつきやすい。これにより、チャージバランスが片寄り、耐圧低下が生じやすい。さらに、リサーフ領域１１７の不純物量および不純物の拡散深さのばらつきも加わることで、さらに耐圧低下が生じやすい。これにより、素子耐圧の低い個体が発生しやすいという問題点がある。
この発明は、上述した従来技術による問題点を解消するため、製造ばらつきに対する耐圧低下を抑制することができる超接合半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合半導体装置は、次の特徴を有する。電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する超接合半導体装置である。第１導電型の半導体基板と、前記半導体基板のおもて面上に設けられた前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、前記第１半導体層の上面に設けられた、第１導電型の第１カラムと第２導電型の第２カラムとが前記おもて面に平行な面において繰り返し交互に配置され、前記活性領域に設けられる第１並列ｐｎ構造と、前記第１半導体層内に設けられた、第１導電型の第３カラムと第２導電型の第４カラムとが前記おもて面に平行な面において繰り返し交互に配置され、前記終端構造部に設けられる第２並列ｐｎ構造と、を有し、前記第１半導体層の表面と前記第２並列ｐｎ構造の間に設けられ、前記活性領域の側から第１領域と該第１領域の外側に離して設けられる第２領域と、を有する第２導電型の第１半導体領域と、前記活性領域の前記第１並列ｐｎ構造の前記第２導電型の第２カラムの表面に設けられた、第２導電型の第２半導体領域と、前記第２半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第３半導体領域と、前記第２半導体領域に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第２半導体領域と接触する面と反対側の表面に設けられたゲート電極と、を備える。前記第２導電型の第４カラムの表面は、前記第２半導体領域の下面より前記半導体基板側に設けられ、前記第１半導体領域の前記第１領域の下面は、前記第２導電型の第４カラムの複数と接する。前記第１半導体領域の前記第２領域の下面は、前記活性領域から離れるほど前記半導体基板から離れる。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合半導体装置は、次の特徴を有する。電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する超接合半導体装置である。第１導電型の半導体基板と、前記半導体基板のおもて面上に設けられた前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、前記第１半導体層の上面に設けられた、第１導電型の第１カラムと第２導電型の第２カラムとが前記おもて面に平行な面において繰り返し交互に配置され、前記活性領域に設けられる第１並列ｐｎ構造と、前記第１半導体層内に設けられた、第１導電型の第３カラムと第２導電型の第４カラムとが前記おもて面に平行な面において繰り返し交互に配置され、前記終端構造部に設けられる第２並列ｐｎ構造と、を有し、前記第１半導体層の表面と前記第２並列ｐｎ構造の間に設けられ、前記活性領域の側から第１領域と該第１領域の外側に離して設けられる第２領域と、を有する第２導電型の第１半導体領域と、前記活性領域の前記第１並列ｐｎ構造の前記第２導電型の第２カラムの表面に設けられた、第２導電型の第２半導体領域と、前記第２半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第３半導体領域と、前記第２半導体領域に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第２半導体領域と接触する面と反対側の表面に設けられたゲート電極と、を備える。前記第２導電型の第４カラムの表面は、前記第２半導体領域の下面より前記半導体基板側に設けられ、前記第１半導体領域の前記第１領域の下面は、前記第２導電型の第４カラムの複数と接する。前記第１半導体領域の前記第２領域は、前記活性領域に近いほど不純物濃度が高くなっている。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１半導体領域の前記第２領域の下面は、前記活性領域の側の端部が前記第１半導体領域の前記第１領域の下面の深さと等しいことを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１半導体領域の前記第２領域において、前記活性領域から離れた外側の領域は前記第２導電型の第４カラムと接しないことを特徴とすることを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１半導体領域の前記第１領域および前記第２領域は、前記第１領域の幅と前記第２領域の幅との比が、３：７～５：５であることを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１半導体領域の前記第１領域および前記第２領域の平面形状は環状であることを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記活性領域の前記第１並列ｐｎ構造の前記第１カラムの幅および前記第２カラムの幅は、前記終端構造部の前記第２並列ｐｎ構造の前記第３カラムの幅および前記第４カラムの幅より広いことを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１半導体領域の、前記半導体基板と反対側の表面に第１導電型の第４半導体領域を備えることを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記第４半導体領域は、前記第２領域の前記半導体基板と反対側の表面全面に設けられることを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１半導体領域の前記第２領域は、前記活性領域に近いほど不純物濃度が高くなっていることを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１半導体領域の前記第２領域は前記第４カラムの複数と接することを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１半導体領域の前記第１領域と前記第２領域の間に、前記第１領域と前記第２領域に接しない前記第４カラムを有することを特徴とする。
上述した発明によれば、リサーフ領域（第２導電型の第１半導体領域）は、２つ以上に分割されている。これにより、ストッパー電極に近い側のリサーフ領域が緩衝となり、急峻な耐圧低下を緩和することができる。このため、製造ばらつきに対する耐圧低下を抑制することが可能となる。また、保護膜上に電荷が蓄積された場合に、リサーフ領域が分割された点で等電位線の移動が停止し、電荷の影響が局所化される。このため、半導体装置の保護膜上に電荷が蓄積された場合の耐圧変動を抑制することができる。
また、等電位線の移動が、リサーフ領域が分割された点で停止するため、リサーフ領域を４つに分割することで、リサーフ領域を２つに分割した形態よりも電荷の影響を局所化でき、半導体装置の保護膜上に電荷が蓄積された場合の耐圧変動をより抑制することができる。また、リサーフ領域を、素子外側に行くほど、幅が狭く、不純物濃度が低くなる形状にすることで、半導体装置の保護膜上に電荷が蓄積された場合の耐圧変動をより抑制することができる。
本発明にかかる超接合半導体装置によれば、製造ばらつきに対する耐圧低下を抑制することができるという効果を奏する。
実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。 実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図１のＡ－Ａ’部分の平面図である。 実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図１のＢ－Ｂ’部分の平面図である。 実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図１のＢ－Ｂ’部分の他の平面図である。 実施の形態２にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。 比較例のＳＪ－ＭＯＳＦＥＴの電位分布の内部状態を示す断面図である。 実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの電位分布の内部状態を示す断面図である。 実施の形態２にかかるＳＪ－ＭＯＳＦＥＴの電位分布の内部状態を示す断面図である。 実施の形態１および２にかかるＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その１）。 実施の形態１および２にかかるＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その２）。 実施の形態１および２にかかるＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その３）。 実施の形態１および２にかかるＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その４）。 実施の形態１および２にかかるＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その５）。 実施の形態１および２にかかるＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その６）。 実施の形態３にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。 実施の形態４にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。 実施の形態４にかかるＳＪ－ＭＯＳＦＥＴのリサーフ層の詳細構造を示す断面図である。 実施の形態１、３、４にかかるＳＪ－ＭＯＳＦＥＴおよび比較例のＳＪ－ＭＯＳＦＥＴにおけるチャージバランスと耐圧との関係を示すグラフである。 実施の形態１、３、４にかかるＳＪ－ＭＯＳＦＥＴおよび比較例のＳＪ－ＭＯＳＦＥＴにおける表面電荷と耐圧との関係を示すグラフである。 従来のＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる超接合半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同じとは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
本発明にかかる超接合半導体装置について、ＳＪ－ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。図２は、実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図１のＡ－Ａ’部分の平面図である。また、図３は、実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図１のＢ－Ｂ’部分の平面図である。また、図４は、実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図１のＢ－Ｂ’部分の他の平面図である。図１は、図２～図４のａ－ａ’部分の断面図である。
図１に示すＳＪ－ＭＯＳＦＥＴ５０は、シリコン（Ｓｉ）からなる半導体基体（シリコン基体：半導体チップ）のおもて面（後述するｐ型ベース領域５側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えたＳＪ－ＭＯＳＦＥＴ５０である。このＳＪ－ＭＯＳＦＥＴ５０は、活性領域３０と、活性領域３０の周囲を囲むエッジ終端領域４０とを備える。活性領域３０は、オン状態のときに電流が流れる領域である。エッジ終端領域４０は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。図１の活性領域３０には、１つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。なお、活性領域３０とエッジ終端領域４０の境界はｐ型ベース領域５の端部とする。
ｎ+型半導体基板（第１導電型の半導体基板）１は、例えばリン（Ｐ）がドーピングされたシリコン単結晶基板である。ｎ型ドリフト層（第１導電型の第１半導体層）２は、ｎ+型半導体基板よりも低い不純物濃度で、例えばリンがドーピングされている低濃度ｎ型ドリフト層である。以下、ｎ+型半導体基板１とｎ型ドリフト層２とを併せて半導体基体とする。半導体基体のおもて面側には、ＭＯＳゲート構造（素子構造）が形成されている。また、半導体基体の裏面には、ドレイン電極１４が設けられている。
ＳＪ－ＭＯＳＦＥＴ５０の活性領域３０側には、第１並列ｐｎ領域が設けられている。第１並列ｐｎ領域は、ｎ型カラム領域３ａとｐ型カラム領域４ａとが交互に繰り返し配置されている。ｐ型カラム領域４ａは、ｎ型ドリフト層２の表面からｎ+型半導体基板層１の表面に達しないように設けられている。図２～図４に示すように、活性領域３０におけるｎ型カラム領域３ａとｐ型カラム領域４ａの平面形状は、ストライプ形状である。
また、ｎ型ドリフト層２の表面層中にｐ型カラム領域４ａと接して、選択的にｐ型ベース領域（第２導電型の第２半導体領域）５が設けられ、ｐ型ベース領域５の表面層中には、ｎ+型ソース領域（第１導電型の第３半導体領域）６が選択的に設けられている。ｐ型ベース領域５の、ｎ+型ソース領域６とｎ型カラム領域３ａとに挟まれた部分の表面には、ゲート絶縁膜７を介してゲート電極８が設けられている。ゲート電極８は、ゲート絶縁膜７を介して、ｎ型カラム領域３ａの表面上に設けられていてもよい。
絶縁膜１３は、半導体基体のおもて面側に、ゲート電極８を覆うように設けられている。ソース電極１０は、層間絶縁膜（不図示）に開口されたコンタクトホールを介して、ｎ+型ソース領域６およびｐ型ベース領域５に接し、ｎ+型ソース領域６およびｐ型ベース領域５と電気的に接続される。
ソース電極１０は、絶縁膜１３によって、ゲート電極８と電気的に絶縁されている。ソース電極１０上には、選択的に例えばポリイミドからなるパッシベーション膜などの保護膜（不図示）が設けられている。
ソース電極１０よりも外側（エッジ終端領域４０側）にソース電極１０と離して、フィールドプレート電極１５が配置されている。また、フィールドプレート電極１５は、活性領域３０とエッジ終端領域４０との境界に沿った略環状に設けられる。フィールドプレート電極１５は、ゲート電極８に電気的に接続されるゲート配線の役割をしてもよい。
ＳＪ－ＭＯＳＦＥＴ５０のエッジ終端領域４０側にも、第２並列ｐｎ領域が設けられている。図３に示すように、エッジ終端領域４０におけるｎ型カラム領域３ｂとｐ型カラム領域４ｂの平面形状は、ストライプ形状であってもよく、図４に示すように、エッジ終端領域４０におけるｎ型カラム領域３ｂとｐ型カラム領域４ｂの平面形状は、矩形形状であってもよい。
また、図１～図４に示すように、活性領域３０におけるｎ型カラム領域３ａの幅とｐ型カラム領域４ａの幅は、それぞれエッジ終端領域４０におけるｎ型カラム領域３ｂの幅とｐ型カラム領域４ｂの幅より広くなっている。これにより、エッジ終端領域４０における第２並列ｐｎ構造の不純物濃度を、活性領域３０における第１並列ｐｎ領域の不純物濃度よりも低くすることができる。このため、エッジ終端領域４０の耐圧を活性領域３０の耐圧よりも高くすることができる。
第２並列ｐｎ領域の外側には、ｎ型ドリフト層２が第２並列ｐｎ領域を取り囲むように設けられ、ｎ型ドリフト層２の表面にチャネルストッパーとして機能するｎ+型領域（不図示）が設けられてもよい。第２並列ｐｎ領域の表面にリサーフ領域（第２導電型の第１半導体領域）１７が設けられている。リサーフ領域１７およびｎ型ドリフト層２の表面に絶縁膜１３が設けられている。また、ｎ+型領域の表面にストッパー電極１６が設けられている。
図１および図２に示すように、実施の形態１では、リサーフ領域１７は、フィールドプレート電極１５の外端部に平面視で重なるように、ストッパー電極１６の方向へ延び、２つ以上に分割されている。図１の例では、リサーフ領域１７は、活性領域３０に近い第１リサーフ領域１７ａと、活性領域３０からは離れた第２リサーフ領域１７ｂの２つに分割されている。
図２に示すように第１リサーフ領域１７ａおよび第２リサーフ領域１７ｂの平面形状は環状に設けられている。また、第１リサーフ領域１７ａおよび第２リサーフ領域１７ｂは、第２並列ｐｎ領域のｐ型カラム領域４ａに電気的に接続している。さらに図１に示すように第１リサーフ領域１７ａと第２リサーフ領域１７ｂとの間には、第１リサーフ領域１７ａおよび第２リサーフ領域１７ｂに接続していないｐ型カラム領域４ｂが配置されてもよい。
また、第１リサーフ領域１７ａおよび第２リサーフ領域１７ｂとその上部の絶縁膜１３との間には、ｎ型領域１８が設けられている。なお、活性領域３０側の第１リサーフ領域１７ａの端部２５は絶縁膜１３に接していてもよい。また、第１リサーフ領域１７ａの端部２５は、フィールドプレート電極１５に電気的に接続されてもよい。第１リサーフ領域１７ａの端部２５は、環状に設けられてもよい。
上述したように、耐圧保持する時にリサーフ領域１７が部分的に、または完全に空乏化することでエッジ終端領域４０の電界集中を緩和することができる。リサーフ領域１７を分割することで、リサーフ領域１７内の電位を互いに分担することができ、電界強度が部分的に上昇する。このため、製造ばらつきにより、第２並列ｐｎ領域においてｐ型の不純物が多いチャージバランスとなった場合、または、リサーフ領域１７のｐ型の不純物の濃度が上昇した場合でもストッパー電極１６に近い側のリサーフ領域１７ｂが緩衝となり、急峻な耐圧低下を緩和することができる。このため、製造ばらつきに対する耐圧低下を抑制することが可能となる。
（実施の形態２）
図５は、実施の形態２にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。図５のＡ－Ａ’部分は、実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図２の平面図と同じである。また、実施の形態２にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図５のＢ－Ｂ’部分は、実施の形態１にかかる実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図３の平面図と同じである。また、実施の形態２にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図５のＢ－Ｂ’部分の他の平面図は、図４の平面図と同じである。
実施の形態２は、第１リサーフ領域１７ａと第２リサーフ領域１７ｂとの間に第１リサーフ領域１７ａおよび第２リサーフ領域１７ｂに接続していないｐ型カラム領域４ｂが配置されていない点が異なる。
実施の形態２は、第１リサーフ領域１７ａと第２リサーフ領域１７ｂとの間に第１リサーフ領域１７ａおよび第２リサーフ領域１７ｂに接続していないｐ型カラム領域４ｂが配置されていなくても、実施の形態１と同じ効果を得ることができる。
また、１つのＳＪ－ＭＯＳＦＥＴ５０内に、図１に示す第１リサーフ領域１７ａと第２リサーフ領域１７ｂとの間に第１リサーフ領域１７ａおよび第２リサーフ領域１７ｂに接続していないｐ型カラム領域４ｂが配置されている部分と、図５に示す第１リサーフ領域１７ａと第２リサーフ領域１７ｂとの間に第１リサーフ領域１７ａおよび第２リサーフ領域１７ｂに接続していないｐ型カラム領域４ｂが配置されていない部分が混在してもよい。
ただし、混在する場合は、第１リサーフ領域１７ａと第２リサーフ領域１７ｂとの間が分離されている。また、第１リサーフ領域１７ａの幅ｗ１と活性領域３０から離れた第２リサーフ領域１７ｂの幅ｗ２が後述する関係を満たす。
また、図１に示すＳＪ－ＭＯＳＦＥＴ５０は、モールド樹脂等の封止樹脂で封止された形態で使用される。封止樹脂とＳＪ－ＭＯＳＦＥＴ５０の密着性が十分でない場合、封止樹脂とＳＪ－ＭＯＳＦＥＴ５０との間に、水分等のイオン性の物質が侵入する場合がある。この場合、ＳＪ－ＭＯＳＦＥＴ５０の保護膜上に電荷が蓄積された状態となる。
図６は、比較例のＳＪ－ＭＯＳＦＥＴの電位分布の内部状態を示す断面図である。比較例のＳＪ－ＭＯＳＦＥＴは、リサーフ領域１１７が第１リサーフ領域１７ａと第２リサーフ領域１７ｂに分割されていない点が実施の形態１にかかるＳＪ－ＭＯＳＦＥＴと異なる。図６に示すように、リサーフ領域１１７が分割されないと、リサーフ領域１１７上に等電位線６０がほぼ均等に並んでいる。このような状態に、表面保護膜７０上に電荷が蓄積されると、等電位線６０が内側（活性領域３０側）または外側（ストッパー電極１６側）に移動する。例えば、正の電荷が蓄積されると内側に移動し、負の電荷が蓄積されると外側に移動する。この場合、リサーフ領域１１７の端部に等電位線６０が密の箇所が発生して、耐圧が変動してしまう。
図７Ａは、実施の形態１にかかるＳＪ－ＭＯＳＦＥＴの電位分布の内部状態を示す断面図である。図７Ａに示すように、リサーフ領域１７が分割されると、分割された点で等電位線６０の間隔が広くなっている。このような状態で表面保護膜７０上に電荷が蓄積されると、等電位線６０が内側または外側に移動しても、分割された点で等電位線６０の移動が停止する。これにより、電荷による影響を局所的にすることができる。このため、半導体装置の保護膜上に電荷が蓄積された場合の耐圧変動を抑制することができる。また、分割された点で等電位線６０の移動が停止するため、リサーフ領域１７の分割が多いほど、電荷が蓄積された場合の耐圧変動を抑制することができる。
図７Ｂは、実施の形態２にかかるＳＪ－ＭＯＳＦＥＴの電位分布の内部状態を示す図である。図７Ｂは、図７Ａと同じ効果を得ることができる。
また、図１および図５のようにリサーフ領域１７を２つに分割する場合、活性領域３０に近い第１リサーフ領域１７ａの幅ｗ１と活性領域３０から離れた第２リサーフ領域１７ｂの幅ｗ２との比は、３：７～５：５の範囲であることが好ましい。ここで、第１リサーフ領域１７ａの幅ｗ１とは、第１リサーフ領域１７ａの内側から外側への長さのことである。第２リサーフ領域１７ｂの幅ｗ２も同様である。つまり、第１リサーフ領域１７ａの幅ｗ１が３であり、第２リサーフ領域１７ｂの幅ｗ２が７である場合から、第１リサーフ領域１７ａの幅ｗ１が５であり第２リサーフ領域１７ｂの幅ｗ２が５である場合までの範囲が好ましい。
耐圧を保持するためにはリサーフ領域が完全に空乏化することが望ましいが、リサーフ領域が部分的に空乏化することでも耐圧を保持することができる。図７Ａおよび図７Ｂに示すように活性領域３０側にある第１リサーフ領域１７ａが部分的に空乏化する場合、図６に示すようにリサーフ領域１１７が完全に空乏化する場合と比べて全体的に等電位線６０の間隔が広くなる傾向がある。また、第１リサーフ領域１７ａと第２リサーフ領域１７ｂに挟まれた領域では等電位線６０の間隔が狭くなる（密になる）。これにより、第２リサーフ領域１７ｂの等電位線６０の間隔が広くなるため電界が緩和される。ストッパー電極１６に近い側で電界が緩和されることで、表面電荷による耐圧の低下を抑えることができる。
さらに、リサーフ領域１７を２つに分割する場合、表面電荷による耐圧の低下を少なくさせるため、活性領域３０に近い第１リサーフ領域１７ａの幅ｗ１が、活性領域３０から離れた第２リサーフ領域１７ｂの幅ｗ２より短いことが好ましい。また、リサーフ領域１７を３つ以上に分割する場合は、表面電荷による耐圧の低下を少なくさせるため、ストッパー電極１６に近い側のリサーフ領域の幅を最も長くすることが好ましい。
また、リサーフ領域１７と絶縁膜１３との間にｎ型領域１８を設けることで、表面電荷によるエッジ終端領域４０の耐圧の変動をより安定させることができる。また、ｎ型領域１８により、絶縁膜１３にホール（正孔）が侵入することを減少させることができる。
（実施の形態１および２にかかる超接合半導体装置の製造方法）
次に、実施の形態１および２にかかる超接合半導体装置の製造方法について説明する。図８～図１３は、実施の形態１および２にかかるＳＪ－ＭＯＳＦＥＴ５０の製造途中の状態を示す断面図である。まず、シリコンからなりｎ+型ドレイン層となるｎ+型半導体基板１を用意する。次に、ｎ+型半導体基板１のおもて面上に、ｎ+型半導体基板１より不純物濃度の低いｎ型層２ａをエピタキシャル成長させる。ここまでの状態が図８に記載される。
ｎ型層２ａの不純物濃度は、例えば、１．０×１０14／ｃｍ3以上１．０×１０17／ｃｍ3以下となるようにｎ型不純物をドーピングさせてエピタキシャル成長させてもよい。
次に、ｎ型層２ａの表面上に、フォトリソグラフィ技術によって所定の開口幅を有するイオン注入用マスク２０ａを例えばフォトレジストで形成する。この際、活性領域の開口幅ｗ１１および開口部のピッチＰ１をエッジ終端領域の開口幅ｗ１２および開口部のピッチＰ２よりも広くする。このイオン注入用マスク２０ａをマスクとして、ｐ型不純物、例えばホウ素（Ｂ）のイオン注入２１を行い、ｎ型層２ａの表面層に、ｐ型領域１９を形成する。ここまでの状態が図９に記載される。次に、イオン注入用マスク２０ａを除去する。
次に、ｎ型層２ａのおもて面側に、ｎ型層２ａと同程度の不純物濃度のｎ型層２ｂをエピタキシャル成長させる。次に、ｎ型層２ｂの表面上に、フォトリソグラフィ技術によって所定の開口幅を有するイオン注入用マスク２０ａを例えばフォトレジストで形成する。この際、活性領域の開口幅ｗ１１および開口部のピッチＰ１をエッジ終端領域の開口幅ｗ１２および開口部のピッチＰ２よりも広くする。このイオン注入用マスク２０ａをマスクとして、ｐ型不純物、例えばホウ素（Ｂ）のイオン注入２１を行い、ｎ型層２ｂの表面層に、ｐ型領域１９を形成する。次に、イオン注入用マスク２０ａを除去する。
次に、ｎ型層２ｂのおもて面側に、ｎ型層２ｂと同程度の不純物濃度のｎ型層２ｃをエピタキシャル成長させる。次に、ｎ型層２ｃの表面上に、フォトリソグラフィ技術によって所定の開口幅を有するイオン注入用マスク２０ａを例えばフォトレジストで形成する。この際、活性領域の開口幅ｗ１１および開口部のピッチＰ１をエッジ終端領域の開口幅ｗ１２および開口部のピッチＰ２よりも広くする。このイオン注入用マスク２０ａをマスクとして、ｐ型不純物、例えばホウ素（Ｂ）のイオン注入２１を行い、ｎ型層２ｃの表面層に、ｐ型領域１９を形成する。次に、イオン注入用マスク２０ａを除去する。
次に、ｎ型層２ｃのおもて面側に、ｎ型層２ｃと同程度の不純物濃度のｎ型層２ｄをエピタキシャル成長させる。次に、ｎ型層２ｄの表面上に、フォトリソグラフィ技術によって所定の開口幅を有するイオン注入用マスク２０ａを例えばフォトレジストで形成する。この際、活性領域の開口幅ｗ１１および開口部のピッチＰ１をエッジ終端領域の開口幅ｗ１２および開口部のピッチＰ２よりも広くする。このイオン注入用マスク２０ａをマスクとして、ｐ型不純物、例えばホウ素（Ｂ）のイオン注入２１を行い、ｎ型層２ｄの表面層に、ｐ型領域１９を形成する。これにより、ｎ型層２ａ～ｎ型層２ｄとｐ型領域１９からなる下部の第１および第２並列ｐｎ領域が形成される。ここまでの状態が図１０に記載される。
図１０の例では、イオン注入、エピタキシャル成長を４回繰り返した例を示すが、これに限定されるものではなく、イオン注入、エピタキシャル成長の回数は、耐圧等の目標特性に応じて適宜変更できる。
次に、イオン注入用マスク２０ａを除去する。次に、ｎ型層２ｄのおもて面側に、ｎ型層２ｄと不純物濃度が同程度のｎ型層２ｅをエピタキシャル成長させる。次に、ｎ型層２ｅの表面上に、フォトリソグラフィ技術によって所定の開口幅を有するイオン注入用マスク２０ｂを例えばフォトレジストで形成する。この際、エッジ終端領域の開口幅ｗ１３および開口部のピッチＰ３をｎ型層２ａ～ｎ型層２ｄ上に形成したマスクのエッジ終端領域の開口幅ｗ１２および開口部のピッチＰ２よりも狭くする。また、リサーフ領域１７が第１リサーフ領域１７ａと第２リサーフ領域１７ｂに分けられる箇所のフォトレジスト幅ｗ１５は、エッジ終端領域のフォトレジスト幅ｗ１４（＝Ｐ３－ｗ１３）より広くする。このイオン注入用マスク２０ｂをマスクとして、ｐ型不純物、例えばホウ素（Ｂ）のイオン注入２１を行い、ｎ型層２ｅの表面層に、ｐ型領域１９を形成する。これにより活性領域３０にｎ型層２ｅとｐ型領域１９からなる上部の第１および第２並列ｐｎ領域が形成され、エッジ終端領域４０にリサーフ領域１７が形成される。ここまでの状態が図１１に記載される。次に、イオン注入用マスク２０ｂを除去する。
次に、ｎ型層２ｅのおもて面側に、ｎ型層２ｅと不純物濃度が同程度のｎ型層２ｆをエピタキシャル成長させる。ここまでの状態が図１２に記載される。
次に、ｐ型領域１９を活性化させるための熱処理（アニール）を行う。この熱処理により、注入された不純物が拡散され、拡散された不純物が縦方向につながることで、ｐ型カラム領域４ａ、４ｂが形成される。また、ｎ型層２ｅに形成されたｐ型領域１９は互いの間隔が狭いため、拡散された不純物が横方向につながり、リサーフ領域１７が形成される。
ここで、エッジ終端領域４０では、活性領域３０よりもマスクの開口幅が狭いため、１つの箇所に注入される不純物量が少なく、拡散量が少ない。このため、熱処理時に不純物がｎ型領域２ｆの表面に到達しない。このため、リサーフ領域１７の上部にｎ型領域１８が形成された状態になる。一方、活性領域３０では、不純物量が多く、拡散量が多いため、不純物がｎ型領域２ｆの表面に到達し、ｐ型カラム領域４ａが表面に露出する。不純物量により活性領域３０でも、不純物がｎ型領域２ｆの表面に到達しない場合があるが、ｐ型ベース領域５を形成する際に、イオン注入を行うため、活性領域３０では、ｐ型カラム領域４ａとｐ型ベース領域５が連結して、ｐ型領域が表面に露出する。ここまでの状態が図１３に記載される。
次に、活性領域３０側のｎ型カラム領域３ａおよびｐ型カラム領域４ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｐ型の不純物をイオン注入する。それによって、ｐ型カラム領域４ａの表面領域全体およびｎ型カラム領域３ａの表面領域の一部に、ｐ型ベース領域５が形成される。次に、ｐ型ベース領域５を形成するためのイオン注入時に用いたマスクを除去する。
次に、ｐ型ベース領域５の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｎ型の不純物をイオン注入する。それによって、ｐ型ベース領域５の表面領域の一部に、ｎ+型ソース領域６が形成される。次に、ｎ+型ソース領域６を形成するためのイオン注入時に用いたマスクを除去する。
次に、ｐ型ベース領域５およびｎ+型ソース領域６を活性化させるための熱処理（アニール）を行う。また、ｐ型ベース領域５およびｎ+型ソース領域６を形成する順序は種々変更可能である。
次に、半導体基体のおもて面側を熱酸化し、ゲート絶縁膜７を形成する。次に、ゲート絶縁膜７上に、ゲート電極８として、例えばリンがドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐ型ベース領域５のｎ+型ソース領域６とｎ型カラム領域３ａに挟まれた部分上に多結晶シリコン層を残す。このとき、ｎ型カラム領域３ａ上に多結晶シリコン層を残してもよい。
次に、ゲート電極８を覆うように、絶縁膜１３として、例えば、リンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を成膜する。次に、絶縁膜１３およびゲート絶縁膜７をパターニングして選択的に除去する。例えば、ｎ+型ソース領域６上の絶縁膜１３およびゲート絶縁膜７を除去することによって、コンタクトホールを形成し、ｎ+型ソース領域６を露出させる。次に、層間絶縁膜９の平担化を行うために熱処理（リフロー）を行う。
次に、スパッタによりソース電極１０、フィールドプレート電極１５およびストッパー電極１６を成膜し、フォトリソグラフィおよびエッチングによりソース電極１０、フィールドプレート電極１５およびストッパー電極１６をパターニングする。このとき、コンタクトホール内にソース電極１０を埋め込み、ｎ+型ソース領域６とソース電極１０とを電気的に接続させる。なお、コンタクトホール内にはバリアメタルを介してタングステンプラグなどを埋め込んでもよい。
次に、ｎ+型半導体基板１の表面（半導体基体の裏面）に、ドレイン電極１４として、例えばニッケル膜を成膜する。そして、熱処理し、ｎ+型半導体基板１とドレイン電極１４とのオーミック接合を形成する。これにより、図１に示したＳＪ－ＭＯＳＦＥＴ５０が完成する。
以上、説明したように、実施の形態１および２によれば、リサーフ領域は、２つ以上に分割されている。これにより、ストッパー電極に近い側のリサーフ領域が緩衝となり、急峻な耐圧低下を緩和することができる。このため、製造ばらつきに対する耐圧低下を抑制することが可能となる。また、保護膜上に電荷が蓄積された場合に、リサーフ領域が分割された点で等電位線の移動が停止し、電荷の影響が局所化される。このため、半導体装置の保護膜上に電荷が蓄積された場合の耐圧変動を抑制することができる。
（実施の形態３）
図１４は、実施の形態３にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。実施の形態３は、リサーフ領域１７を第１リサーフ領域１７ａ、第２リサーフ領域１７ｂ、第３リサーフ領域１７ｃおよび第４リサーフ領域１７ｄの４つに分割した点で、実施の形態１および実施の形態２と異なる。
実施の形態３において、第１リサーフ領域１７ａの幅ｗ１、第２リサーフ領域１７ｂの幅ｗ２、第３リサーフ領域１７ｃの幅ｗ３および第４リサーフ領域１７ｄの幅ｗ４は、ｗ１≦ｗ２≦ｗ３≦ｗ４の関係性を有することが好ましい。図１４において、第１リサーフ領域１７ａの端部２５はｐ型ベース領域５の一部であり、第１リサーフ領域１７ａは、ｐ型ベース領域５を介してフィールドプレート電極１５ａに接続されてもよい。同様に、第２リサーフ領域１７ｂ、第３リサーフ領域１７ｃおよび第４リサーフ領域１７ｄは、それぞれｐ型ベース領域５を介してフィールドプレート電極１５ｂ、フィールドプレート電極１５ｃ、フィールドプレート電極１５ｄに接続されてもよい。
フィールドプレート電極１５ａは、ゲート電極８に電気的に接続されるゲート電極の役割をしてもよい。ただし、フィールドプレート電極１５ｂ、１５ｃ、１５ｄがゲート電極８に電気的に接続されるとゲート電極８と同電位になり耐圧が維持できなくなる。よって、フィールドプレート電極１５ｂ、１５ｃ、１５ｄは、ゲート電極８には電気的に接続されない。
なお、第３リサーフ領域１７ｃの両端に配置されるｐ型カラム領域４ｃ、ｐ型カラム領域４ｄは、第３リサーフ領域１７ｃに接していてもよく、接していなくてもよい。
以上、説明したように、実施の形態３では、リサーフ領域を４つに分割している。これにより、実施の形態１および２と同様に、急峻な耐圧低下を緩和することができ、製造ばらつきに対する耐圧低下を抑制することが可能となる。さらに、等電位線の移動が、リサーフ領域が分割された点で停止するため、実施の形態３は、リサーフ領域を２つに分割した実施の形態１および２よりも電荷の影響を局所化できる。このため、実施の形態３は、半導体装置の保護膜上に電荷が蓄積された場合の耐圧変動を実施の形態１および２よりも抑制することができる。
（実施の形態４）
図１５は、実施の形態４にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。実施の形態４は、第４リサーフ領域１７ｄの不純物濃度および外側のｐ型カラム領域４ｂの長さが実施の形態３と異なる。実施の形態４においても、実施の形態３と同様に、第１リサーフ領域１７ａの幅ｗ１、第２リサーフ領域１７ｂの幅ｗ２、第３リサーフ領域１７ｃの幅ｗ３および第４リサーフ領域１７ｄの幅ｗ４は、ｗ１≦ｗ２≦ｗ３≦ｗ４の関係性を有することが好ましい。
図１５に示すように実施の形態４において、エッジ終端領域４０における第２並列ｐｎ構造は、素子内側（活性領域３０側）の内側構造Ｓ１と、内側構造Ｓ１より活性領域３０から離れている、素子外側（ストッパー電極１６側）の外側構造Ｓ２とから構成されている。外側構造Ｓ２のｐ型カラム領域４ｂのｎ型ドリフト層の表面からの長さｔ２は、内側構造Ｓ１のｐ型カラム領域４ｂのｎ型ドリフト層の表面からの長さｔ１より短くなっていてもよく、同じ長さでもよい（長さｔ２は長さｔ１以下であればよい（ｔ２≦ｔ１））。なお、第３リサーフ領域１７ｃの両端に配置されるｐ型カラム領域４ｃ、ｐ型カラム領域４ｄは、第３リサーフ領域１７ｃに接していてもよく、接していなくてもよい。
図１６は、実施の形態４にかかるＳＪ－ＭＯＳＦＥＴのリサーフ層の詳細構造を示す断面図である。図１６は、第４リサーフ領域１７ｄの拡大図である。図１６に示すように、第４リサーフ領域１７ｄは、素子外側に行くほど、幅が狭くなっている。また、第４リサーフ領域１７ｄは、素子外側に行くほど、不純物濃度が低くなっている。第４リサーフ領域１７ｄは、素子内側（活性領域３０に近い側）の第１部分１７ｄ１と、第１部分１７ｄ１より活性領域３０から離れた第２部分１７ｄ２と、第２部分１７ｄ２より活性領域３０から離れた、素子外側の第３部分１７ｄ３とを有する。第１部分１７ｄ１のリサーフ領域中心深さｔ３から表面までの（拡散）距離をｄ１、不純物濃度をＤ１、第２部分１７ｄ２のリサーフ領域中心深さｔ３から表面までの（拡散）距離をｄ２、不純物濃度をＤ２、第３部分１７ｄ３のリサーフ領域中心深さｔ３から表面までの（拡散）距離をｄ３、不純物濃度をＤ３とする。この場合、ｄ１＞ｄ２＞ｄ３およびＤ１：Ｄ２＝１．５：１～１．２：１、Ｄ２：Ｄ３＝１：０．７５～１：０．５となることが好ましい。
実施の形態４では、第４リサーフ領域１７ｄのみを、素子外側に行くほど、幅が狭く、不純物濃度が低くなる形状にしているが、内側の第１リサーフ領域１７ａ、第２リサーフ領域１７ｂ、第３リサーフ領域１７ｃを同様の形状にしてもよい。
以上、説明したように、実施の形態４では、第４リサーフ領域を、素子外側に行くほど、幅が狭く、不純物濃度が低くなる形状にしている。これにより、実施の形態４は、半導体装置の保護膜上に電荷が蓄積された場合の耐圧変動を実施の形態１～３よりも抑制することができる。
図１７は、実施の形態１、３、４にかかるＳＪ－ＭＯＳＦＥＴおよび比較例のＳＪ－ＭＯＳＦＥＴにおけるチャージバランスと耐圧との関係を示すグラフである。比較例のＳＪ－ＭＯＳＦＥＴは、図６に示すようにリサーフ領域１１７が第１リサーフ領域１７ａと第２リサーフ領域１７ｂに分割されていない点が実施の形態１にかかるＳＪ－ＭＯＳＦＥＴと異なる。図１７において、縦軸はＳＪ－ＭＯＳＦＥＴの耐圧を示し、単位はＶである。横軸はチャージバランスを示し、チャージバランス”１”が第１および第２並列ｐｎ領域において、ｎ型カラム領域３ａ、３ｂの不純物量がｐ型カラム領域４ａ、４ｂの不純物量とほぼ等しいときの状態を示し、チャージバランス”１”より原点に近い方（（ｎリッチ）側）がｎ型の不純物量がより多い状態を示し、チャージバランス”１”より原点から遠い方（（ｐリッチ）側）がｐ型の不純物量がより多い状態を示す。
図１７に示すように、チャージバランス”１”の場合、実施の形態１、３、４にかかるＳＪ－ＭＯＳＦＥＴは比較例のＳＪ－ＭＯＳＦＥＴと同等の耐圧である。また、実施の形態１、３、４にかかるＳＪ－ＭＯＳＦＥＴは、チャージバランスが片寄った状態（ｎ型／ｐ型の不純物量のいずれかがより多くなった状態）でも、比較例のＳＪ－ＭＯＳＦＥＴよりも耐圧の低下が少なくなっている。また、実施の形態３、４にかかるＳＪ－ＭＯＳＦＥＴは、チャージバランスが片寄った状態で、実施の形態１のＳＪ－ＭＯＳＦＥＴよりも耐圧の低下が少なくなっている。
なお、実施の形態２にかかるＳＪ－ＭＯＳＦＥＴにおいても同じ効果が得られる。また、１つのＳＪ－ＭＯＳＦＥＴ内に、実施の形態１にかかる図１に示す断面形状と実施の形態２にかかる図５に示す断面形状とが混在していても同じ効果が得られる。
図１８は、実施の形態１、３、４にかかるＳＪ－ＭＯＳＦＥＴおよび比較例ＳＪ－ＭＯＳＦＥＴにおける表面電荷と耐圧との関係を示すグラフである。図１８において、縦軸はＳＪ－ＭＯＳＦＥＴの耐圧を示し、単位はＶである。横軸は表面電荷を示す。横軸において、０の場所が表面電荷ゼロの状態を示し、０の場所より原点に近い方（マイナス（－）側）が負の電荷がより多い状態を示し、０の場所より原点から遠い方（プラス（＋）側）が正の電荷がより多い状態を示す。また、図１８は、チャージバランス”１”の場合での表面電荷と耐圧との関係を示している。表面電荷とは、超接合半導体装置（ＳＪ－ＭＯＦＥＴ）の最表面に配置される表面保護膜（例えば、図６、図７Ａおよび図７Ｂに示す表面保護膜７０等）に蓄積される電荷である。
図１８に示すように、表面電荷ゼロの状態の場合、実施の形態１、３、４にかかるＳＪ－ＭＯＳＦＥＴは比較例のＳＪ－ＭＯＳＦＥＴと同等の耐圧である。実施の形態１にかかるＳＪ－ＭＯＳＦＥＴは、負の電荷がより多い状態でも、比較例のＳＪ－ＭＯＳＦＥＴと同等の耐圧である。一方、実施の形態１にかかるＳＪ－ＭＯＳＦＥＴは、正の電荷がより多い状態では、比較例のＳＪ－ＭＯＳＦＥＴよりも耐圧の低下が少なくなっている。
実施の形態３、４にかかるＳＪ－ＭＯＳＦＥＴは、負の電荷がより多い状態でも、正の電荷がより多い状態でも、比較例のＳＪ－ＭＯＳＦＥＴよりも耐圧の低下が少なくなっている。また、実施の形態３にかかるＳＪ－ＭＯＳＦＥＴは、正の電荷がより多い状態では、もっとも耐圧の低下が少なくなっている。実施の形態４にかかるＳＪ－ＭＯＳＦＥＴは、負の電荷がより多い状態では、もっとも耐圧の低下が少なくなっている。
なお、実施の形態２にかかるＳＪ－ＭＯＳＦＥＴにおいても同じ効果が得られる。また、１つのＳＪ－ＭＯＳＦＥＴ内に、実施の形態１にかかる図１に示す断面形状と実施の形態２にかかる図５に示す断面形状とが混在していても同じ効果が得られる。
以上において本発明では、シリコン基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、半導体の種類（例えば、炭化珪素（ＳｉＣ）など）、基板主面の面方位などを種々変更可能である。また、本発明では、各実施の形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
以上のように、本発明にかかる超接合半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１、１０１ ｎ+型半導体基板
２、１０２ ｎ型ドリフト層
２ａ～２ｆ ｎ型層
３ａ、３ｂ、１０３ ｎ型カラム領域
４ａ、４ｂ、４ｃ、４ｄ１０４ ｐ型カラム領域
５、１０５ ｐ型ベース領域
６、１０６ ｎ+型ソース領域
７、１０７ ゲート絶縁膜
８、１０８ ゲート電極
１０、１１０ ソース電極
１３、１１３ 絶縁膜
１４、１１４ ドレイン電極
１５ フィールドプレート電極
１５ａ フィールドプレート電極
１５ｂ フィールドプレート電極
１５ｃ フィールドプレート電極
１５ｄ フィールドプレート電極
１６ ストッパー電極
１７、１１７ リサーフ領域
１７ａ 第１リサーフ領域
１７ｂ 第２リサーフ領域
１７ｃ 第３リサーフ領域
１７ｄ 第４リサーフ領域
１８ ｎ型領域
１９ ｐ型領域
２０ａ、２０ｂ イオン注入用マスク
２１ イオン注入
２５ 第１リサーフ領域の端部
３０、１３０ 活性領域
４０、１４０ エッジ終端領域
５０、１５０ ＳＪ－ＭＯＳＦＥＴ
６０ 等電位線
７０ 表面保護膜
ｗ１ 第１リサーフ領域の幅
ｗ２ 第２リサーフ領域の幅
ｗ３ 第３リサーフ領域の幅
ｗ４ 第４リサーフ領域の幅
ｗ１１ 活性領域の開口幅
ｗ１２ エッジ終端領域の開口幅
ｗ１３ エッジ終端領域の開口幅
ｗ１４ エッジ終端領域のフォトレジスト幅
ｗ１５ 第１リサーフ領域１７ａと第２リサーフ領域１７ｂに分けられる箇所のフォトレジスト幅
Ｐ１ 開口部のピッチ（活性領域）
Ｐ２ 開口部のピッチ（エッジ終端領域）
Ｐ３ 開口部のピッチ（エッジ終端領域）

Claims (12)

  1. 電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する超接合半導体装置であって、
    第１導電型の半導体基板と、
    前記半導体基板のおもて面上に設けられた前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の上面に設けられた、第１導電型の第１カラムと第２導電型の第２カラムとが前記おもて面に平行な面において繰り返し交互に配置され、前記活性領域に設けられる第１並列ｐｎ構造と、
    前記第１半導体層内に設けられた、第１導電型の第３カラムと第２導電型の第４カラムとが前記おもて面に平行な面において繰り返し交互に配置され、前記終端構造部に設けられる第２並列ｐｎ構造と、を有し、
    前記第１半導体層の表面と前記第２並列ｐｎ構造の間に設けられ、前記活性領域の側から第１領域と該第１領域の外側に離して設けられる第２領域と、を有する第２導電型の第１半導体領域と、
    前記活性領域の前記第１並列ｐｎ構造の前記第２導電型の第２カラムの表面に設けられた、第２導電型の第２半導体領域と、
    前記第２半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第３半導体領域と、
    前記第２半導体領域に接触するゲート絶縁膜と、
    前記ゲート絶縁膜の前記第２半導体領域と接触する面と反対側の表面に設けられたゲート電極と、を備え、
    前記第２導電型の第４カラムの表面は、前記第２半導体領域の下面より前記半導体基板側に設けられ、
    前記第１半導体領域の前記第１領域の下面は、前記第２導電型の第４カラムの複数と接し、
    前記第１半導体領域の前記第２領域の下面は、前記活性領域から離れるほど前記半導体基板から離れることを特徴とする超接合半導体装置。
  2. 前記第１半導体領域の前記第２領域の下面は、前記活性領域の側の端部が前記第１半導体領域の前記第１領域の下面の深さと等しいことを特徴とする請求項１に記載の超接合半導体装置。
  3. 前記第１半導体領域の前記第２領域において、前記活性領域から離れた外側の領域は前記第２導電型の第４カラムと接しないことを特徴とする請求項２に記載の超接合半導体装置。
  4. 前記第１半導体領域の前記第１領域および前記第２領域は、前記第１領域の幅と前記第２領域の幅との比が、３：７～５：５であることを特徴とする請求項１に記載の超接合半導体装置。
  5. 前記第１半導体領域の前記第１領域および前記第２領域の平面形状は環状であることを特徴とする請求項１に記載の超接合半導体装置。
  6. 前記活性領域の前記第１並列ｐｎ構造の前記第１カラムの幅および前記第２カラムの幅は、前記終端構造部の前記第２並列ｐｎ構造の前記第３カラムの幅および前記第４カラムの幅より広いことを特徴とする請求項１に記載の超接合半導体装置。
  7. 前記第１半導体領域の、前記半導体基板と反対側の表面に第１導電型の第４半導体領域を備えることを特徴とする請求項１に記載の超接合半導体装置。
  8. 前記第４半導体領域は、前記第２領域の前記半導体基板と反対側の表面全面に設けられることを特徴とする請求項７に記載の超接合半導体装置。
  9. 前記第１半導体領域の前記第２領域は、前記活性領域に近いほど不純物濃度が高くなっていることを特徴とする請求項１に記載の超接合半導体装置。
  10. 前記第１半導体領域の前記第２領域は前記第４カラムの複数と接することを特徴とする請求項１に記載の超接合半導体装置。
  11. 前記第１半導体領域の前記第１領域と前記第２領域の間に、前記第１領域と前記第２領域に接しない前記第４カラムを有することを特徴とする請求項１０に記載の超接合半導体装置。
  12. 電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する超接合半導体装置であって、
    第１導電型の半導体基板と、
    前記半導体基板のおもて面上に設けられた前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の上面に設けられた、第１導電型の第１カラムと第２導電型の第２カラムとが前記おもて面に平行な面において繰り返し交互に配置され、前記活性領域に設けられる第１並列ｐｎ構造と、
    前記第１半導体層内に設けられた、第１導電型の第３カラムと第２導電型の第４カラムとが前記おもて面に平行な面において繰り返し交互に配置され、前記終端構造部に設けられる第２並列ｐｎ構造と、を有し、
    前記第１半導体層の表面と前記第２並列ｐｎ構造の間に設けられ、前記活性領域の側から第１領域と該第１領域の外側に離して設けられる第２領域と、を有する第２導電型の第１半導体領域と、
    前記活性領域の前記第１並列ｐｎ構造の前記第２導電型の第２カラムの表面に設けられた、第２導電型の第２半導体領域と、
    前記第２半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第３半導体領域と、
    前記第２半導体領域に接触するゲート絶縁膜と、
    前記ゲート絶縁膜の前記第２半導体領域と接触する面と反対側の表面に設けられたゲート電極と、を備え、
    前記第２導電型の第４カラムの表面は、前記第２半導体領域の下面より前記半導体基板側に設けられ、
    前記第１半導体領域の前記第１領域の下面は、前記第２導電型の第４カラムの複数と接し、
    前記第１半導体領域の前記第２領域は、前記活性領域に近いほど不純物濃度が高くなっていることを特徴とする超接合半導体装置。
JP2023204281A 2019-04-12 2023-12-01 超接合半導体装置 Active JP7626189B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019076689 2019-04-12
JP2019076689 2019-04-12
JP2019173822A JP7524527B2 (ja) 2019-04-12 2019-09-25 超接合半導体装置および超接合半導体装置の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2019173822A Division JP7524527B2 (ja) 2019-04-12 2019-09-25 超接合半導体装置および超接合半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2024009372A JP2024009372A (ja) 2024-01-19
JP7626189B2 true JP7626189B2 (ja) 2025-02-04

Family

ID=72831842

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2019173822A Active JP7524527B2 (ja) 2019-04-12 2019-09-25 超接合半導体装置および超接合半導体装置の製造方法
JP2023204281A Active JP7626189B2 (ja) 2019-04-12 2023-12-01 超接合半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2019173822A Active JP7524527B2 (ja) 2019-04-12 2019-09-25 超接合半導体装置および超接合半導体装置の製造方法

Country Status (2)

Country Link
JP (2) JP7524527B2 (ja)
CN (1) CN111816694B (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7647452B2 (ja) * 2021-08-31 2025-03-18 株式会社デンソー 半導体装置およびその製造方法
JP2023114930A (ja) * 2022-02-07 2023-08-18 富士電機株式会社 炭化珪素半導体装置
JP2023139378A (ja) * 2022-03-22 2023-10-04 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2025028616A1 (ja) * 2023-08-03 2025-02-06 ローム株式会社 半導体装置
WO2025239371A1 (ja) * 2024-05-16 2025-11-20 住友電気工業株式会社 炭化珪素半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009187994A (ja) 2008-02-04 2009-08-20 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2013149761A (ja) 2012-01-18 2013-08-01 Fuji Electric Co Ltd 半導体装置
JP2014232838A (ja) 2013-05-30 2014-12-11 住友電気工業株式会社 炭化珪素半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4865260B2 (ja) * 2005-06-23 2012-02-01 株式会社豊田中央研究所 半導体装置
JP5718627B2 (ja) 2010-03-15 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置
JP5915076B2 (ja) * 2011-10-21 2016-05-11 富士電機株式会社 超接合半導体装置
WO2016002963A1 (ja) * 2014-07-04 2016-01-07 富士電機株式会社 半導体装置
JP6870516B2 (ja) 2017-07-18 2021-05-12 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7113601B2 (ja) 2017-08-10 2022-08-05 新電元工業株式会社 半導体装置及び半導体装置の製造方法
JP2019054170A (ja) * 2017-09-15 2019-04-04 株式会社東芝 半導体装置
JP7150539B2 (ja) * 2018-09-15 2022-10-11 株式会社東芝 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009187994A (ja) 2008-02-04 2009-08-20 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2013149761A (ja) 2012-01-18 2013-08-01 Fuji Electric Co Ltd 半導体装置
JP2014232838A (ja) 2013-05-30 2014-12-11 住友電気工業株式会社 炭化珪素半導体装置

Also Published As

Publication number Publication date
CN111816694A (zh) 2020-10-23
CN111816694B (zh) 2025-04-18
JP2020174170A (ja) 2020-10-22
JP2024009372A (ja) 2024-01-19
JP7524527B2 (ja) 2024-07-30

Similar Documents

Publication Publication Date Title
JP7505217B2 (ja) 超接合半導体装置および超接合半導体装置の製造方法
JP7626189B2 (ja) 超接合半導体装置
US8957502B2 (en) Semiconductor device
JP5741567B2 (ja) 半導体装置
US11322607B2 (en) Semiconductor device
JP4289123B2 (ja) 半導体装置
CN105097934B (zh) 半导体器件及其制造方法
JP7293750B2 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
US20150179764A1 (en) Semiconductor device and method for manufacturing same
US20100025760A1 (en) Semiconductor device
US20220344455A1 (en) Semiconductor device
US11430862B2 (en) Superjunction semiconductor device including parallel PN structures and method of manufacturing thereof
US10707301B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP7290973B2 (ja) 半導体装置
US20230246102A1 (en) Superjunction semiconductor device
US20230187489A1 (en) Silicon carbide semiconductor device
US20230299131A1 (en) Superjunction semiconductor device
US12520551B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
KR20200105350A (ko) 수퍼 정션 반도체 장치 및 이의 제조 방법
JP7697255B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US20260068247A1 (en) Superjunction semiconductor device
WO2025057544A1 (ja) 炭化珪素半導体装置
WO2025192194A1 (ja) 炭化珪素半導体装置
JP2023088816A (ja) 炭化珪素半導体装置
KR20130011006A (ko) 전력 반도체 소자

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231201

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240718

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240927

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20241224

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250106

R150 Certificate of patent or registration of utility model

Ref document number: 7626189

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150