JP7626687B2 - 検出装置 - Google Patents

Description

本発明は、検出装置に関する。

特許文献１には、マイクロレンズと光センサとの間に、開口が設けられた遮光層を有する光学撮像装置について記載されている。このような光センサとして、ＰＩＮ型のフォトダイオードが知られている。ＰＩＮ型のフォトダイオードは、ｐ型半導体層、ｉ型半導体層及びｎ型半導体層が積層された構造を有する。

米国特許出願公開第２０２０／００８９９２８号明細書

ＰＩＮ型のフォトダイオードは、センサ面積を大きくすることで光電流を増大し検出感度を向上させることができる。一方で、センサ面積を大きくするとフォトダイオードと走査線との距離が小さくなり、寄生容量が増大する可能性がある。この寄生容量によりフォトダイオードからの出力信号のばらつきが生じ、検出精度が低下する場合がある。

本発明は、検出精度を向上させることが可能な検出装置を提供することを目的とする。

本発明の一態様の検出装置は、基板と、前記基板に設けられた複数のトランジスタと、第１方向に延在する複数の走査線と、前記第１方向と交差する第２方向に延在する複数の信号線と、複数の前記走査線及び複数の前記信号線で囲まれた領域にそれぞれ設けられ、ｐ型半導体層、ｉ型半導体層及びｎ型半導体層を含む複数のフォトダイオードと、前記走査線に重なって、前記第１方向に延在するシールド配線と、を有し、前記シールド配線は、複数の前記信号線のうち前記トランジスタに電源電位を供給する電源信号線と電気的に接続される。

本発明の一態様の検出装置は、基板と、前記基板に設けられた複数のトランジスタと、第１方向に延在する複数の走査線と、前記第１方向と交差する第２方向に延在する複数の信号線と、複数の前記走査線及び複数の前記信号線で囲まれた領域にそれぞれ設けられ、ｐ型半導体層、ｉ型半導体層及びｎ型半導体層を含む複数のフォトダイオードと、前記走査線に重なって前記第１方向に延在し、固定電位が供給されるシールド配線と、を有している。

図１Ａは、第１実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図１Ｂは、変形例１に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図１Ｃは、変形例２に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図１Ｄは、変形例３に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図２は、第１実施形態に係る検出装置を示す平面図である。 図３は、第１実施形態に係る検出装置の構成例を示すブロック図である。 図４は、検出素子を示す回路図である。 図５は、検出素子の動作例を示すタイミング波形図である。 図６は、複数の検出素子を示す平面図である。 図７は、１つの検出素子が有するフォトダイオードの平面図である。 図８は、図６のＶＩＩＩ－ＶＩＩＩ’断面図である。 図９は、第１実施形態に係る検出装置の、複数の検出素子と、走査線駆動回路及び信号線選択回路との接続関係を示す回路図である。 図１０は、検出素子の読出期間の動作例を示すタイミング波形図である。 図１１は、第２実施形態に係る複数の検出素子を示す平面図である。 図１２は、図１１のＸＩＩ－ＸＩＩ’断面図である。 図１３は、第２実施形態に係る検出素子を示す回路図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、本開示の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本開示と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

図１Ａは、実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１Ｂは、変形例１に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１Ｃは、変形例２に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１Ｄは、変形例３に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。

図１Ａに示すように、照明装置付き検出機器１２０は、検出装置１と、照明装置１２１と、を有する。検出装置１は、アレイ基板２と、光学フィルタ７と、接着層１２５と、カバー部材１２２と、を有する。つまり、アレイ基板２の表面に垂直な方向において、アレイ基板２、光学フィルタ７、接着層１２５、カバー部材１２２の順に積層されている。接着層１２５は、透光性を有し且つ光学フィルタ７とカバー部材１２２とを接着させるものであればよい。なお、検出領域ＡＡに相当する領域に接着層１２５は無い構造であっても構わない。検出領域ＡＡに接着層１２５が無い場合、検出領域ＡＡの外側の周辺領域ＧＡに相当する領域で接着層１２５がカバー部材１２２と光学フィルタ７とを接着させ、検出領域ＡＡには空気層が設けられている構造となる。また、検出領域ＡＡに設けられる接着層１２５は、単に光学フィルタ７の保護層と言い換えてもよい。

図１Ａにおいて、照明装置１２１は、検出装置１のカバー部材１２２を兼ねる導光板と、カバー部材１２２（導光板）の一方端又は両端に並ぶ複数の光源１２３を有する、いわゆるサイドライト型のフロントライトである。当該カバー部材１２２は、光を照射する光照射面１２１ａを有している。この照明装置１２１によれば、カバー部材１２２の光照射面１２１ａから検出対象である指Ｆｇに向けて光Ｌ１が照射される。光源として、例えば、所定の色の光を発する発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）が用いられる。

また、図１Ｂに示すように、照明装置１２１は、検出装置１の検出領域ＡＡの直上に１又は複数の光源（例えば、ＬＥＤ）を有するものであってもよく、光源を備えた照明装置１２１はカバー部材１２２としても機能する。

また、照明装置１２１は、図１Ｂの例に限らず、図１Ｃに示すように、光源をカバー部材１２２の側方や上方に設けられていてもよく、指Ｆｇの側方や上方から指Ｆｇに光Ｌ１を照射してもよい。

さらには、図１Ｄに示すように、照明装置１２１は、検出装置１の検出領域に設けられた光源（例えば、ＬＥＤ）を有する、いわゆる直下型のバックライトであってもよい。この場合、照明装置１２１の導光板は検出装置１のカバー部材１２２とは別部材となり、検出装置１の下方に配置される。

照明装置１２１から照射された光Ｌ１は、検出対象である指Ｆｇにより光Ｌ２として反射される。検出装置１は、指Ｆｇで反射された光Ｌ２（光Ｌ２の陰影、又は反射光の強さ）を検知することで、指Ｆｇの表面の凹凸（例えば、指紋）を検出する。さらに、検出装置１は、指紋の検出に加え、指Ｆｇの内部で反射した光Ｌ２を検出することで、生体に関する情報を検出してもよい。生体に関する情報は、例えば、静脈等の血管像や脈拍、脈波等である。照明装置１２１からの光Ｌ１の色は、検出対象に応じて異ならせてもよい。なお、本実施形態においては、検出装置１は指Ｆｇ（指紋）を被検出体（検出対象）としているが、被検出体としては指Ｆｇのみならず、掌や手首、足裏等、生体の一部で有ればその部位は問わない。

カバー部材１２２は、アレイ基板２及び光学フィルタ７を保護するための部材であり、アレイ基板２及び光学フィルタ７を覆っている。上述のように、カバー部材１２２が照明装置１２１の導光板を兼ねる構造でもよい。図１Ｃ及び図１Ｄに示すカバー部材１２２が照明装置１２１と分離されている構造においては、カバー部材１２２は、例えばガラス基板である。なお、カバー部材１２２はガラス基板に限定されず、樹脂基板や樹脂フィルム等であってもよく、これらの基板やフィルムを積層した複数層からなる構成でもよい。また、カバー部材１２２が設けられていなくてもよい。この場合、アレイ基板２及び光学フィルタ７の表面に絶縁膜等の保護層が設けられ、指Ｆｇは検出装置１の保護層に接する。

光学フィルタ７は、指Ｆｇ等の被検出体で反射された光Ｌ２のうち、第３方向Ｄｚに進行する成分をアレイ基板２のフォトダイオード３０（図６、７参照）に向けて透過させ、斜め方向に進行する成分を遮蔽する光学素子である。光学フィルタ７は、コリメートアパーチャ、あるいは、コリメータとも呼ばれる。なお、光学フィルタ７は、設けられなくてもよい。

なお、上記照明装置付き検出機器１２０は、図１Ｂに示すように、照明装置１２１に換えて表示パネル１２６が設けられていてもよい。表示パネル１２６は、例えば、有機ＥＬディスプレイパネル（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）や無機ＥＬディスプレイパネル（マイクロＬＥＤ、ミニＬＥＤ）であってもよい。或いは、表示パネル１２６は、表示素子として液晶素子を用いた液晶表示パネル（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）や、表示素子として電気泳動素子を用いた電気泳動型表示パネル（ＥＰＤ：Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ Ｄｉｓｐｌａｙ）であってもよい。この場合、表示パネル１２６から照射された表示光（光Ｌ１）が指Ｆｇで反射され、当該反射光は表示パネル１２６を通り抜けて光学フィルタ７に到達する。かかる点を鑑みると、表示パネル１２６は、少なくとも検出領域ＡＡに光透過性の基板や積層膜によって構成される光透過部を有していることが好ましい。そして、かかる光Ｌ２に基づいて、指Ｆｇの指紋や生体に関する情報を検出することができる。

図２は、実施形態に係る検出装置を示す平面図である。なお、図２以下で示す、第１方向Ｄｘは、基板２１と平行な面内の一方向である。第２方向Ｄｙは、基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、基板２１の法線方向である。なお、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。

図２に示すように、検出装置１は、アレイ基板２（基板２１）と、センサ部１０と、走査線駆動回路１５と、信号線選択回路１６と、検出回路４８と、制御回路１０２と、電源回路１０３と、を有する。

基板２１には、配線基板１１０を介して制御基板１０１が電気的に接続される。配線基板１１０は、例えば、フレキシブルプリント基板やリジット基板である。配線基板１１０には、検出回路４８が設けられている。制御基板１０１には、制御回路１０２及び電源回路１０３が設けられている。制御回路１０２は、例えばＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やその他のＩＣチップである。制御回路１０２は、センサ部１０、走査線駆動回路１５及び信号線選択回路１６に制御信号を供給し、センサ部１０の動作を制御する。電源回路１０３は、電源電位ＶＤＤや基準電位ＶＣＯＭ（図４参照）等の電圧信号をセンサ部１０、走査線駆動回路１５及び信号線選択回路１６に供給する。なお、本実施形態においては、検出回路４８が配線基板１１０に配置される場合を例示したがこれに限られない。検出回路４８は、基板２１の上に配置されてもよい。また、検出回路４８に制御回路１０２及び電源回路１０３の一部又は全部を組み込む構成も採用可能である。

基板２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡ内には、センサ部１０の各素子（検出素子３）が設けられている。周辺領域ＧＡは、検出領域ＡＡの外側の領域であり、各素子（検出素子３）が設けられない領域である。すなわち、周辺領域ＧＡは、検出領域ＡＡの外周と基板２１の外縁部との間の領域である。周辺領域ＧＡ内には、走査線駆動回路１５及び信号線選択回路１６が設けられる。走査線駆動回路１５は、検出領域ＡＡの左右辺の一方に沿って周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。なお、当該走査線駆動回路１５は後述の如く第２方向Ｄｙに沿って検出領域ＡＡの両側に設けられる構成も採用可能である。信号線選択回路１６は、検出領域ＡＡの下辺に沿って設けられ、センサ部１０と検出回路４８との間に設けられる。

センサ部１０の複数の検出素子３は、それぞれ、センサ素子として１又は複数のフォトダイオード３０を有する光センサである。フォトダイオード３０は、光電変換素子であり、それぞれに照射される光に応じた電気信号を出力する。より具体的には、フォトダイオード３０は、ＰＩＮ（Ｐｏｓｉｔｉｖｅ Ｉｎｔｒｉｎｓｉｃ Ｎｅｇａｔｉｖｅ）フォトダイオードである。また、フォトダイオード３０はＯＰＤ（Ｏｒｇａｎｉｃ Ｐｈｏｔｏ Ｄｉｏｄｅ）と言い換えてもよい。検出素子３は、検出領域ＡＡにマトリクス状に配列される。各検出素子３が有するフォトダイオード３０は、走査線駆動回路１５から供給されるゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）に従って検出を行う。各フォトダイオード３０は、それぞれに照射される光に応じて電気信号を変化させ、当該電気信号の変化が各検出素子３における検出信号Ｖｄｅｔとして信号線選択回路１６に出力される。検出装置１は、各検出素子３からの検出信号Ｖｄｅｔに基づいて生体に関する情報を検出する。

図３は、実施形態に係る検出装置の構成例を示すブロック図である。図３に示すように、検出装置１は、検出制御回路１１と検出部４０と、を有する。検出制御回路１１の機能の一部又は全部は、制御回路１０２に含まれる。また、検出部４０のうち、検出回路４８以外の機能の一部又は全部は、制御回路１０２に含まれる。

検出制御回路１１は、走査線駆動回路１５、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御回路１１は、スタート信号ＳＴＶ、クロック信号ＣＫ等の各種制御信号を走査線駆動回路１５に供給する。また、検出制御回路１１は、選択信号ＡＳＷ等の各種制御信号を信号線選択回路１６に供給する。

走査線駆動回路１５は、各種制御信号に基づいて複数の走査線（読出制御走査線ＧＬｒｄ、リセット制御走査線ＧＬｒｓｔ（図４参照））を駆動する回路である。走査線駆動回路１５は、複数の走査線を順次又は同時に選択し、選択された走査線にゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）を供給する。これにより、走査線駆動回路１５は、走査線に接続された検出素子３を選択する。

信号線選択回路１６は、複数の出力信号線ＳＬ（図４参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、例えばマルチプレクサである。信号線選択回路１６は、検出制御回路１１から供給される選択信号ＡＳＷに基づいて、選択された出力信号線ＳＬと検出回路４８とを接続する。これにより、信号線選択回路１６は、フォトダイオード３０の検出信号Ｖｄｅｔを検出部４０に出力する。

検出部４０は、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、記憶回路４６と、検出タイミング制御回路４７と、を備える。検出タイミング制御回路４７は、検出制御回路１１から供給される制御信号に基づいて、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、が同期して動作するように制御する。

検出回路４８は、例えばアナログフロントエンド回路（ＡＦＥ：Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ）である。検出回路４８は、少なくとも検出信号増幅回路４２及びＡ／Ｄ変換回路４３の機能を有する信号処理回路である。検出信号増幅回路４２は、検出信号Ｖｄｅｔを増幅する回路であり、例えば、積分回路である。Ａ／Ｄ変換回路４３は、検出信号増幅回路４２から出力されるアナログ信号をデジタル信号に変換する。

信号処理回路４４は、検出回路４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理回路４４は、指Ｆｇが検出面に接触又は近接した場合に、検出回路４８からの信号に基づいて指Ｆｇや掌の表面の凹凸（指紋、掌紋）を検出できる。また、信号処理回路４４は、検出回路４８からの信号に基づいて生体に関する情報を検出してもよい。生体に関する情報は、例えば、指Ｆｇや掌の血管像、脈波、脈拍、血中酸素飽和度等である。

記憶回路４６は、信号処理回路４４で演算された信号を一時的に保存する。記憶回路４６は、例えばＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、レジスタ回路等であってもよい。

座標抽出回路４５は、センサ部１０の各検出素子３から出力される検出信号Ｖｄｅｔを組み合わせて、指Ｆｇ等の表面の凹凸の形状を示す二次元情報を生成する。なお、座標抽出回路４５は、検出座標を算出せずにセンサ出力Ｖｏとして検出信号Ｖｄｅｔを出力してもよい。

次に、検出装置１の回路構成例について説明する。図４は、検出素子を示す回路図である。図４に示すように、検出素子３は、フォトダイオード３０、リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆを有する。リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆは、１つのフォトダイオード３０に対応して設けられる。リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆは、それぞれｎ型ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。なお、図４においては１つのフォトダイオード３０が示されているが、後述のように検出素子３が複数のフォトダイオード３０を有する構成も採用可能である。或いは、これら複数のフォトダイオード３０が並列的に接続されていることをもってこれら複数のフォトダイオード３０を１のフォトダイオード３０と捉えること可能である（この場合、以下に示す通り、複数のフォトダイオード３０夫々は部分フォトダイオード３０Ｓとして説明される）。

フォトダイオード３０のアノードには、基準電位ＶＣＯＭが印加される。フォトダイオード３０のカソードは、ノードＮ１に接続される。ノードＮ１は、容量Ｃｓ、リセットトランジスタＭｒｓｔのソース又はドレインの一方及びソースフォロワトランジスタＭｓｆのゲートに接続される。さらにノードＮ１には、寄生容量Ｃｐ、Ｃ１、入力容量Ｃｒｓｔ、Ｃｓｆが存在する。フォトダイオード３０に光が入射した場合、フォトダイオード３０から出力された信号（電荷）は、容量Ｃｓに蓄積される。

ここで、容量Ｃｓは、例えば、フォトダイオード３０のｐ型半導体層３３とｎ型半導体層３２（図７参照）との間に形成される容量である。寄生容量Ｃｐ、Ｃ１は、容量Ｃｓに付加された容量であり、アレイ基板２に設けられた各種配線、電極間に形成される容量である。より具体的には、寄生容量Ｃ１は、フォトダイオード３０のカソード（ｎ型半導体層３２）と、走査線（例えば、読出制御走査線ＧＬｒｄ）との間に形成される容量である。また、入力容量Ｃｒｓｔ、Ｃｓｆは、それぞれ、リセットトランジスタＭｒｓｔ及びソースフォロワトランジスタＭｓｆを入力側からみた容量であり、より具体的には、ゲート－ソース間容量とゲート－ドレイン間容量とを合わせた容量である。

リセットトランジスタＭｒｓｔのゲートは、リセット制御走査線ＧＬｒｓｔに接続される。リセットトランジスタＭｒｓｔのソース又はドレインの他方には、リセット電位Ｖｒｓｔが供給される。リセットトランジスタＭｒｓｔがリセット制御信号ＲＳＴに応答してオン（導通状態）になると、ノードＮ１の電位がリセット電位Ｖｒｓｔにリセットされる。基準電位ＶＣＯＭは、リセット電位Ｖｒｓｔよりも低い電位を有しており、フォトダイオード３０は、逆バイアス駆動される。

ソースフォロワトランジスタＭｓｆは、電源電位ＶＤＤが供給される端子と読出トランジスタＭｒｄ（ノードＮ２）との間に接続される。ソースフォロワトランジスタＭｓｆのゲートは、ノードＮ１に接続される。ソースフォロワトランジスタＭｓｆのゲートには、フォトダイオード３０で発生した信号（電荷）が供給される。これにより、ソースフォロワトランジスタＭｓｆは、フォトダイオード３０で発生した信号（電荷）に応じた電圧信号を読出トランジスタＭｒｄに出力する。なお、以下では、電源電位ＶＤＤとして所定の電位を有する固定電位（直流電位）が採用されているが、所定の電位間を所定の周期で振動する交流波形を有するものを電源電位として採用することも可能である。

読出トランジスタＭｒｄは、ソースフォロワトランジスタＭｓｆのソース（ノードＮ２）と出力信号線ＳＬ（ノードＮ３）との間に接続される。読出トランジスタＭｒｄのゲートは、読出制御走査線ＧＬｒｄに接続される。読出トランジスタＭｒｄが読出制御信号ＲＤに応答してオンになると、ソースフォロワトランジスタＭｓｆから出力される信号、すなわち、フォトダイオード３０で発生した信号（電荷）に応じた電圧信号が、検出信号Ｖｄｅｔとして出力信号線ＳＬに出力される。

なお、図４に示す例では、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄは、それぞれ、２つのトランジスタが直列に接続されて構成されたいわゆるダブルゲート構造である。ただし、これに限定されず、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄは、シングルゲート構造でもよく、３つ以上のトランジスタが直列に接続されたマルチゲート構造でもよい。また、１つの検出素子３の回路は、リセットトランジスタＭｒｓｔ、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄの３つのトランジスタを有する構成に限定されない。検出素子３は、２つ、又は、４つ以上のトランジスタを有していてもよい。

図５は、検出素子の動作例を示すタイミング波形図である。図５に示すように、検出素子３は、リセット期間Ｐｒｓｔ、露光期間Ｐｃｈ及び読出期間Ｐｄｅｔの順に検出を実行する。電源回路１０３は、リセット期間Ｐｒｓｔ、露光期間Ｐｃｈ及び読出期間Ｐｄｅｔに亘って、基準電位ＶＣＯＭをフォトダイオード３０のアノードに供給する。

走査線駆動回路１５は、時刻ｔ０に、リセット制御走査線ＧＬｒｓｔに供給されるリセット制御信号ＲＳＴをハイ（高レベル電圧）とし、リセット期間Ｐｒｓｔが開始する。リセット期間Ｐｒｓｔにおいて、リセットトランジスタＭｒｓｔがオン（導通状態）となり、ノードＮ１の電位がリセット電位Ｖｒｓｔの電位に上昇する。

走査線駆動回路１５は、時刻ｔ１に、読出制御走査線ＧＬｒｄに供給される読出制御信号ＲＤをハイ（高レベル電圧）とする。これにより、読出トランジスタＭｒｄがオン（導通状態）となる。

走査線駆動回路１５は、時刻ｔ２に、リセット制御信号ＲＳＴをロウ（低レベル電圧）とし、リセット期間Ｐｒｓｔが終了する。時刻ｔ２において、リセットトランジスタＭｒｓｔがオフ（非導通状態）となる。ノードＮ１の電位は、フォトダイオード３０に照射された光に応じた信号が蓄積されて、（Ｖｒｓｔ－ΔＶｎ１）に低下する。なお、ΔＶｎ１は、フォトダイオード３０に照射された光に応じた信号（電圧変動分）である。

時刻ｔ３において出力信号線ＳＬから出力される検出信号Ｖｄｅｔの電位は、（Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｒｄｏｎ）となる。なお、Ｖｔｈｓｆは、ソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆである。Ｖｒｄｏｎは、読出トランジスタＭｒｄのオン抵抗に起因する電圧降下である。

走査線駆動回路１５は、時刻ｔ３に、読出制御信号ＲＤをロウ（低レベル電圧）とする。これにより、読出トランジスタＭｒｄがオフ（非導通状態）となり、ノードＮ２の電位は一定となり、出力信号線ＳＬから出力される検出信号Ｖｄｅｔの電位もロウ（低レベル電圧）となる。

走査線駆動回路１５は、時刻ｔ４に、再び読出制御信号ＲＤをハイ（高レベル電圧）とする。これにより、読出トランジスタＭｒｄがオン（導通状態）となり、露光期間Ｐｃｈが終了し、読出期間Ｐｄｅｔが開始する。読出期間Ｐｄｅｔに出力される検出信号Ｖｄｅｔ２の電位は、時刻ｔ３に取得された検出信号Ｖｄｅｔ１の電位から信号ΔＶｎ１分低下し、（Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｒｄｏｎ－ΔＶｎ１）となる。

検出部４０は、時刻ｔ３での検出信号Ｖｄｅｔ１と、時刻ｔ５での検出信号Ｖｄｅｔ２との差分の信号（ΔＶｎ１）に基づいて、フォトダイオード３０に照射された光を検出できる。例えば、図５に示す信号ΔＶｎ１ａは、照度が低い場合に生じる信号（電圧変動分）であり、信号ΔＶｎ１ｂは、照度が高い場合に生じる信号（電圧変動分）である。検出装置１は、検出素子３単位で、信号ΔＶｎ１ａと、信号ΔＶｎ１ｂとの差分に基づいて光Ｌ２の強さを検出できる。かかる検出素子３個々の検出結果を集積することにより、例えば検出面に接触又は近接対向する指の指紋や血管像（静脈パターン）等を検出することができる。

なお、図５では、１つの検出素子３の動作例を示しているが、走査線駆動回路１５が、リセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄを順次、時分割的に走査することで、検出領域ＡＡ全体の検出素子３で検出することができる。また、信号線選択回路１６が、複数の出力信号線ＳＬを順次又は同時に選択し、選択された出力信号線ＳＬと検出回路４８とを接続することで、検出領域ＡＡ全体の検出素子３で検出することができる。信号線選択回路１６の構成及び動作例については、後述する。

ここで、フォトダイオード３０に付加される容量の合計を容量Ｃｎ１とすると、容量Ｃｎ１は、下記の式（１）で表される。なお、容量Ｃｓ、寄生容量Ｃｐ、入力容量Ｃｒｓｔ、Ｃｓｆは、図４で上述したフォトダイオード３０のカソード（ノードＮ１）に等価的に接続された各種容量である。
Ｃｎ１＝Ｃｓ＋Ｃｒｓｔ＋Ｃｓｆ＋Ｃｐ＋Ｃ１ ・・・ （１）

信号ΔＶｎ１は、下記の式（２）で表される。なお、ΔＱは、露光期間Ｐｃｈに蓄積された電荷を表し、Ｉｐは、フォトダイオード３０に照射された光に応じて流れる光電流を表し、Ｔは、露光時間（時刻ｔ３から時刻ｔ４までの期間）を表す。
ΔＶｎ１＝ΔＱ／Ｃｎ１＝（Ｉｐ×Ｔ）／Ｃｎ１ ・・・ （２）

式（２）に示すように、容量Ｃｎ１を小さくすることで、信号ΔＶｎ１を大きくすることができる。すなわち、同じ検出条件で、同じ被検出体を検出した場合であっても、容量Ｃｎ１を小さくすることで、検出装置１の検出感度を向上できる。あるいは、容量Ｃｎ１のばらつきを小さくすることで、信号ΔＶｎ１のばらつきを小さくすることができる。すなわち、寄生容量Ｃ１を抑制することで、検出装置１の検出ばらつきを抑制できることが示された。

次に、検出素子３の平面構成及び断面構成について説明する。図６は、複数の検出素子を示す平面図である。なお、図６では、図面を見やすくするために、フォトダイオード３０及び各トランジスタの構成を一部省略して示している。

図６に示すように、１つの検出素子３は、２つの走査線（読出制御走査線ＧＬｒｄ、リセット制御走査線ＧＬｒｓｔ）と、４つの信号線（出力信号線ＳＬ、電源信号線ＳＬｓｆ、リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍ）とを含む。検出素子３は、さらに第１シールド配線ＳＬｓｆ－ａと、第２シールド配線ＳＬｒｓｔ－ａと、を含む。

読出制御走査線ＧＬｒｄ及びリセット制御走査線ＧＬｒｓｔは、第１方向Ｄｘに延在し、第２方向Ｄｙに並んで配置される。出力信号線ＳＬ、電源信号線ＳＬｓｆ、リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍは、第２方向Ｄｙに延在し、第１方向Ｄｘに並んで配置される。

検出素子３は、２つの走査線（読出制御走査線ＧＬｒｄとリセット制御走査線ＧＬｒｓｔ）と、２つの信号線（例えば、隣接する検出素子３の２つの電源信号線ＳＬｓｆ）とで囲まれた領域で規定される。

図６に示すように、フォトダイオード３０は、複数の部分フォトダイオード３０Ｓ－１、３０Ｓ－２、・・・、３０Ｓ－８を有する。部分フォトダイオード３０Ｓ－１、３０Ｓ－２、・・・、３０Ｓ－８は、三角格子状に配置される。

より具体的には、部分フォトダイオード３０Ｓ－１、３０Ｓ－２、３０Ｓ－３は、第２方向Ｄｙに配列される。部分フォトダイオード３０Ｓ－４、３０Ｓ－５は、第２方向Ｄｙに配列され、部分フォトダイオード３０Ｓ－１、３０Ｓ－２、３０Ｓ－３で構成される素子列と第１方向Ｄｘに隣り合う。部分フォトダイオード３０Ｓ－６、３０Ｓ－７、３０Ｓ－８は、第２方向Ｄｙに配列され、部分フォトダイオード３０Ｓ－４、３０Ｓ－５で構成される素子列と第１方向Ｄｘに隣り合う。隣接する素子列間で、部分フォトダイオード３０Ｓの第２方向Ｄｙでの位置が、互い違いに配置される。

部分フォトダイオード３０Ｓ－１、３０Ｓ－２、・・・、３０Ｓ－８には、それぞれ、光学フィルタ７を通して光Ｌ２が入射する。部分フォトダイオード３０Ｓ－１、３０Ｓ－２、・・・、３０Ｓ－８は、電気的に接続され、１つのフォトダイオード３０として機能する。つまり、部分フォトダイオード３０Ｓ－１、３０Ｓ－２、・・・、３０Ｓ－８のそれぞれが出力する信号が統合されて、フォトダイオード３０から１つの検出信号Ｖｄｅｔが出力される。なお以下の説明では、部分フォトダイオード３０Ｓ－１、３０Ｓ－２、・・・、３０Ｓ－８を区別して説明する必要が無い場合には、単に部分フォトダイオード３０Ｓと表す。

図６に示すように、第１方向Ｄｘで、電源信号線ＳＬｓｆ、出力信号線ＳＬ、リセット信号線ＳＬｒｓｔ、基準信号線ＳＬｃｏｍ、電源信号線ＳＬｓｆ、・・・の順に繰り返し配列される。部分フォトダイオード３０Ｓ－１、３０Ｓ－２、３０Ｓ－３は、第１方向Ｄｘで、基準信号線ＳＬｃｏｍと、隣接する検出素子３に接続された電源信号線ＳＬｓｆとの間に配置される。部分フォトダイオード３０Ｓ－４、３０Ｓ－５、・・・、３０Ｓ－８は、第１方向Ｄｘで、出力信号線ＳＬとリセット信号線ＳＬｒｓｔとの間に配置される。また、各部分フォトダイオード３０Ｓは、第２方向Ｄｙで読出制御走査線ＧＬｒｄと、リセット制御走査線ＧＬｒｓｔとの間に配置される。

第１シールド配線ＳＬｓｆ－ａ及び第２シールド配線ＳＬｒｓｔ－ａは、それぞれ読出制御走査線ＧＬｒｄに重なって、第１方向Ｄｘに延在する。第１シールド配線ＳＬｓｆ－ａ及び第２シールド配線ＳＬｒｓｔ－ａは、各信号線（電源信号線ＳＬｓｆ、出力信号線ＳＬ、リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍ）と同層に設けられ、それぞれ、複数の信号線のうち各トランジスタに固定電位（電源電位ＶＤＤ又はリセット電位Ｖｒｓｔ）を供給する信号線と電気的に接続される。これにより、第１シールド配線ＳＬｓｆ－ａ及び第２シールド配線ＳＬｒｓｔ－ａには、所定の固定電位が供給される。

より詳細には、第１シールド配線ＳＬｓｆ－ａは、電源信号線ＳＬｓｆと接続され、電源信号線ＳＬｓｆと交差する方向（第１方向Ｄｘ）に延在する。第１シールド配線ＳＬｓｆ－ａには、電源信号線ＳＬｓｆと同じ電位を有する信号（電源電位ＶＤＤ）が供給される。第１シールド配線ＳＬｓｆ－ａは、電源信号線ＳＬｓｆから、第１方向Ｄｘの一方（図６右側）に延在する部分と、第１方向Ｄｘの他方（図６左側）に延在する部分とを含む。これにより、第１シールド配線ＳＬｓｆ－ａは、第１方向Ｄｘの一方（図６右側）で、電源信号線ＳＬｓｆと出力信号線ＳＬとの間に位置する読出制御走査線ＧＬｒｄを覆うとともに、第１方向Ｄｘの他方（図６右側）で、電源信号線ＳＬｓｆと基準信号線ＳＬｃｏｍとの間に位置する読出制御走査線ＧＬｒｄを覆う。また、第１シールド配線ＳＬｓｆ－ａは、出力信号線ＳＬ及び基準信号線ＳＬｃｏｍと離隔して設けられる。

第２シールド配線ＳＬｒｓｔ－ａは、リセット信号線ＳＬｒｓｔと接続されリセット信号線ＳＬｒｓｔと交差する方向である第１方向Ｄｘに延在する。第２シールド配線ＳＬｒｓｔ－ａには、リセット信号線ＳＬｒｓｔと同じ電位を有する信号（リセット電位Ｖｒｓｔ）が供給される。第２シールド配線ＳＬｒｓｔ－ａは、第１方向Ｄｘの他方（図６左側）に延在し、リセット信号線ＳＬｒｓｔと出力信号線ＳＬとの間に位置する読出制御走査線ＧＬｒｄを覆う。また、第２シールド配線ＳＬｒｓｔ－ａは、出力信号線ＳＬと離隔して設けられる。

言い換えると、複数の信号線のうちフォトダイオード３０からの検出信号Ｖｄｅｔを出力する出力信号線ＳＬは、第１方向Ｄｘで、第１シールド配線ＳＬｓｆ－ａと第２シールド配線ＳＬｒｓｔ－ａとの間に配置され、第１シールド配線ＳＬｓｆ－ａ及び第２シールド配線ＳＬｒｓｔ－ａと離隔して設けられる。また、複数の信号線のうちフォトダイオード３０に基準電位ＶＣＯＭを供給する基準信号線ＳＬｃｏｍは、第１方向Ｄｘで、第１シールド配線ＳＬｓｆ－ａと第２シールド配線ＳＬｒｓｔ－ａとの間に配置され、第１シールド配線ＳＬｓｆ－ａ及び第２シールド配線ＳＬｒｓｔ－ａと離隔して設けられる。

また、第１シールド配線ＳＬｓｆ－ａ及び第２シールド配線ＳＬｒｓｔ－ａの、それぞれの第２方向Ｄｙでの幅は、読出制御走査線ＧＬｒｄの第２方向Ｄｙでの幅よりも大きい。第１シールド配線ＳＬｓｆ－ａには、部分フォトダイオード３０Ｓ－３と隣り合う領域で、幅方向（第２方向Ｄｙ）に凹む凹部ＳＬｓｆ－ｂが形成される。また、第２シールド配線ＳＬｒｓｔ－ａには、部分フォトダイオード３０Ｓ－８と隣り合う領域で、幅方向（第２方向Ｄｙ）に凹む凹部ＳＬｒｓｔ－ｂが形成される。これにより、第１シールド配線ＳＬｓｆ－ａ及び第２シールド配線ＳＬｒｓｔ－ａは、部分フォトダイオード３０Ｓと非重畳に設けられ、部分フォトダイオード３０Ｓとのショートが発生することを抑制できる。

読出制御走査線ＧＬｒｄには、第２方向Ｄｙに延在する分岐部ＧＬｒｄ－ａが接続され分岐部ＧＬｒｄ－ａには、読出トランジスタＭｒｄのゲート電極８４（図７参照）が接続される。分岐部ＧＬｒｄ－ａは、電源信号線ＳＬｓｆと重なって設けられる。

電源信号線ＳＬｓｆは、分岐部ＧＬｒｄ－ａと重なる部分で、分岐部ＧＬｒｄ－ａと重ならない部分よりも大きい幅を有する拡幅部ＳＬｓｆ－ｃを有する。これにより、分岐部ＧＬｒｄ－ａの全体が拡幅部ＳＬｓｆ－ｃで覆われる。

このような構成により、第１シールド配線ＳＬｓｆ－ａは、読出制御走査線ＧＬｒｄを覆って設けられ、電源信号線ＳＬｓｆから固定電位が供給される。第２シールド配線ＳＬｒｓｔ－ａは、読出制御走査線ＧＬｒｄを覆って設けられ、リセット信号線ＳＬｒｓｔから固定電位が供給される。第１シールド配線ＳＬｓｆ－ａ及び第２シールド配線ＳＬｒｓｔ－ａは、読出制御走査線ＧＬｒｄのほとんどの領域を覆う。

これにより、読出制御走査線ＧＬｒｄとフォトダイオード３０（特に、部分フォトダイオード３０Ｓ－３、３０Ｓ－８）との間に形成される寄生容量Ｃ１（図５参照）を抑制することができる。この結果、上述した式（２）に示すように、検出装置１の検出感度を向上させることができる。読出制御走査線ＧＬｒｄに読出制御信号ＲＤが供給され、読出制御走査線ＧＬｒｄの電位が変化した場合にも、寄生容量Ｃ１が抑制されているので、ノードＮ１（フォトダイオード３０のカソード）の電位の変化が抑制される。また、読出制御走査線ＧＬｒｄと、複数の部分フォトダイオード３０Ｓとの配置関係（距離）のばらつきにより生じる寄生容量Ｃ１のばらつきを抑制することができ、結果として、検出装置１の検出ばらつきを抑制できる。

次に、フォトダイオード３０及び各トランジスタの詳細な構成について説明する。図７は、１つの検出素子が有するフォトダイオードの平面図である。図７では、フォトダイオード３０及び検出素子３が有する各トランジスタの平面構成を拡大して示す。なお、図７において、部分フォトダイオード３０Ｓ－１、３０Ｓ－２、・・・、３０Ｓ－８のそれぞれに重畳して設けられた開口ＯＰ１は、光学フィルタ７（図１各図参照）の導光部に対応しており、開口ＯＰ１と重なる領域でそれぞれ光Ｌ２が照射される。

部分フォトダイオード３０Ｓは、それぞれｉ型半導体層３１、ｎ型半導体層３２及びｐ型半導体層３３を含む。ｉ型半導体層３１及びｎ型半導体層３２は、例えば、アモルファスシリコン（ａ－Ｓｉ）である。ｐ型半導体層３３は、例えば、ポリシリコン（ｐ－Ｓｉ）である。なお、半導体層の材料は、これに限定されず、ポリシリコン、微結晶シリコン等であってもよい。

ｎ型半導体層３２は、ａ－Ｓｉに不純物がドープされてｎ＋領域を形成する。ｐ型半導体層３３は、ｐ－Ｓｉに不純物がドープされてｐ＋領域を形成する。ｉ型半導体層３１は、例えば、ノンドープの真性半導体であり、ｎ型半導体層３２及びｐ型半導体層３３よりも低い導電性を有する。

また、図７では、ｐ型半導体層３３とｉ型半導体層３１（及びｎ型半導体層３２）とが互いに重畳すると共に直接接続された実効的なセンサ領域である第１領域Ｒ１を点線で示している。部分フォトダイオード３０Ｓは、それぞれ、少なくとも第１領域Ｒ１を有して構成される。言い換えると、複数の（図７においては８つの）第１領域Ｒ１は、平面視で三角格子状に配置される。光学フィルタ７の開口ＯＰ１は、第１領域Ｒ１と重畳して設けられる。

部分フォトダイオード３０Ｓは、平面視で、それぞれ円形状又は半円形状で形成される。ただし、これに限定されず、部分フォトダイオード３０Ｓは、多角形状等であってもよい。また、複数の部分フォトダイオード３０Ｓは、互いに異なる形状を有していてもよい。

第２方向Ｄｙに配列された部分フォトダイオード３０Ｓ－１、３０Ｓ－２、３０Ｓ－３のｎ型半導体層３２は、連結部ＣＡ１により電気的に接続される。部分フォトダイオード３０Ｓ－１、３０Ｓ－２、３０Ｓ－３のｐ型半導体層３３は、連結部ＣＡ２により電気的に接続される。

また、部分フォトダイオード３０Ｓ－４、３０Ｓ－５、３０Ｓ－６、３０Ｓ－７、３０Ｓ－８のｎ型半導体層３２（ｉ型半導体層３１）は、基部ＢＡ１により電気的に接続される。部分フォトダイオード３０Ｓ－４、３０Ｓ－５、３０Ｓ－６、３０Ｓ－７、３０Ｓ－８のｐ型半導体層３３は、基部ＢＡ２により電気的に接続される。基部ＢＡ１、基部ＢＡ２は、略五角形状に形成され、頂点の位置に部分フォトダイオード３０Ｓ－４、３０Ｓ－５、３０Ｓ－６、３０Ｓ－７、３０Ｓ－８が設けられる。なお、基部ＢＡ１、基部ＢＡ２は、連続して形成された五角形状に限定されず、他の形状であってもよい。基部ＢＡ１、基部ＢＡ２は、中央部分にｎ型半導体層３２及びｐ型半導体層３３が形成されず環状に形成されてもよい。

基部ＢＡ１と、部分フォトダイオード３０Ｓ－１、３０Ｓ－２、３０Ｓ－３のｉ型半導体層３１及びｎ型半導体層３２とは、第１方向Ｄｘで離隔して配置される。一方、部分フォトダイオード３０Ｓ－４、３０Ｓ－５、３０Ｓ－６、３０Ｓ－７、３０Ｓ－８のｐ型半導体層３３に接続される基部ＢＡ２と、部分フォトダイオード３０Ｓ－１、３０Ｓ－２、３０Ｓ－３のｐ型半導体層３３とは、リセット信号線ＳＬｒｓｔと基準信号線ＳＬｃｏｍの下方を第１方向Ｄｘに沿って通過する連結部ＣＡ２ａにより電気的に接続される。これにより、１つのフォトダイオード３０を構成する複数の部分フォトダイオード３０Ｓが電気的に接続される。

下部導電層３５は、部分フォトダイオード３０Ｓ、連結部ＣＡ１、ＣＡ２、ＣＡ２ａ及び基部ＢＡ１、ＢＡ２と重なる領域に設けられる。下部導電層３５は、部分フォトダイオード３０Ｓと重畳する部分が円形状に形成されている。ただし、下部導電層３５は、部分フォトダイオード３０Ｓと異なる形状であってもよい。また、下部導電層３５は、少なくとも第１領域Ｒ１と重畳する部分に設けられていればよい。下部導電層３５には、ｐ型半導体層３３と同じ基準電位ＶＣＯＭが供給され、下部導電層３５とｐ型半導体層３３との間の寄生容量を抑制する。

上部導電層３４は、複数の部分フォトダイオード３０Ｓのｎ型半導体層３２を電気的に接続する。具体的には、上部導電層３４は、部分フォトダイオード３０Ｓ－１、３０Ｓ－３と重畳する位置で、絶縁膜２７（図８参照）に設けられたコンタクトホールＨ１、Ｈ２を介して、それぞれのｎ型半導体層３２と電気的に接続される。上部導電層３４の接続部３４ａは、連結部ＣＡ１、ＣＡ２、ＣＡ２ａ及び部分フォトダイオード３０Ｓ－２と重畳してＴ字状に形成され、接続部３４ｂと接続される。また、上部導電層３４の接続部３４ｂは、基部ＢＡ１と重畳する位置で、絶縁膜２７（図８参照）に設けられたコンタクトホールＨ３を介して、基部ＢＡ１のｎ型半導体層３２と電気的に接続される。

さらに、上部導電層３４は、接続部３４ｂからフォトダイオード３０と非重畳の領域に延在し、接続部３４ｃと接続される。上部導電層３４の接続部３４ｃは、コンタクトホールＨ４を介して各トランジスタ（リセットトランジスタＭｒｓｔ及びソースフォロワトランジスタＭｓｆ（図４参照））と電気的に接続される。なお、上部導電層３４は、どのように設けられていてもよく、例えば、部分フォトダイオード３０Ｓの一部を覆っていてもよいし、部分フォトダイオード３０Ｓの全体を覆って設けられていてもよい。

リセットトランジスタＭｒｓｔ、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄは、フォトダイオード３０と非重畳の領域に設けられる。ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄは、例えば、フォトダイオード３０と第１方向Ｄｘに隣り合って設けられる。また、リセットトランジスタＭｒｓｔは、部分フォトダイオード３０Ｓ－４と第２方向Ｄｙに隣り合って配置され、かつ、第１方向Ｄｘで部分フォトダイオード３０Ｓ－１と部分フォトダイオード３０Ｓ－６との間に配置される。

リセットトランジスタＭｒｓｔの半導体層６１の一端は、リセット信号線ＳＬｒｓｔに接続される。半導体層６１の他端は、コンタクトホールを介して接続配線ＳＬｃｎ３（ノードＮ１）に接続される。リセット信号線ＳＬｒｓｔの、半導体層６１と接続される部分がソース電極として機能し、接続配線ＳＬｃｎ３の、半導体層６１と接続される部分がドレイン電極６３として機能する。半導体層６１は、Ｕ字状に形成され、２箇所でリセット制御走査線ＧＬｒｓｔと交差する。半導体層６１の、リセット制御走査線ＧＬｒｓｔと重なる部分にチャネル領域が形成され、リセット制御走査線ＧＬｒｓｔの半導体層６１と重なる部分が、それぞれゲート電極として機能する。

ソースフォロワトランジスタＭｓｆは、半導体層６５と、ソース電極６６と、ドレイン電極６７と、ゲート電極６８とを有する。半導体層６５の一端は、コンタクトホールを介して電源信号線ＳＬｓｆに接続される。半導体層６５の他端は、コンタクトホールを介して接続配線ＳＬｃｎ１（ノードＮ２）に接続される。電源信号線ＳＬｓｆの、半導体層６５と接続される部分がドレイン電極６７として機能し、接続配線ＳＬｃｎ１の、半導体層６５と接続される部分がソース電極６６として機能する。

ゲート電極６８の一端側は、第１方向Ｄｘに延在し、半導体層６５と重畳する。ゲート電極６８の他端側は、第２方向Ｄｙに延在し、接続配線ＳＬｃｎ３と電気的に接続される。これにより、リセットトランジスタＭｒｓｔは、接続配線ＳＬｃｎ３を介して、ソースフォロワトランジスタＭｓｆのゲートに電気的に接続される。

読出トランジスタＭｒｄは、半導体層８１と、ソース電極８２と、ドレイン電極８３と、ゲート電極８４とを有する。半導体層８１の一端は、コンタクトホールＨ１６（図８参照）を介して接続配線ＳＬｃｎ１に接続される。半導体層８１の他端は、コンタクトホールＨ１５（図８参照）を介して出力信号線ＳＬから第１方向Ｄｘに分岐された接続配線ＳＬｃｎ２に接続される。接続配線ＳＬｃｎ１の、半導体層８１と接続される部分がドレイン電極８３として機能し、接続配線ＳＬｃｎ２の、半導体層８１と接続される部分がソース電極８２として機能する。２つのゲート電極８４は第２方向Ｄｙに並んで設けられ、半導体層８１と重なる。２つのゲート電極８４は、第２方向Ｄｙに延在し電源信号線ＳＬｓｆと重畳する分岐部ＧＬｒｄ－ａ（図６参照）を介して、読出制御走査線ＧＬｒｄと電気的に接続される。このような構成で、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄは、出力信号線ＳＬに接続される。

出力信号線ＳＬは、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄと、部分フォトダイオード３０Ｓ－６、３０Ｓ－７、３０Ｓ－８との間に配置される。出力信号線ＳＬは、部分フォトダイオード３０Ｓ－６、３０Ｓ－７、３０Ｓ－８に沿ってジグザグ線状に設けられる。

リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍは、部分フォトダイオード３０Ｓ－１、３０Ｓ－２、３０Ｓ－３と、部分フォトダイオード３０Ｓ－４、３０Ｓ－５との間に配置される。リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍは、部分フォトダイオード３０Ｓに沿ってジグザグ線状に設けられ、連結部ＣＡ２ａと交差する。部分フォトダイオード３０Ｓ－１、３０Ｓ－２、３０Ｓ－３と、部分フォトダイオード３０Ｓ－４、３０Ｓ－５とが連結部ＣＡ２ａで接続されているので、リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍと重畳して基部ＢＡ１、ＢＡ２が設けられる構成に比べて、リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍの寄生容量を抑制することができる。

基準信号線ＳＬｃｏｍは、コンタクトホールＨ１１を介して下部導電層３５と電気的に接続される。また、基準信号線ＳＬｃｏｍは、コンタクトホールＨ１２を介して連結部ＣＡ２と電気的に接続される。これにより、基準信号線ＳＬｃｏｍは、各部分フォトダイオード３０Ｓのｐ型半導体層３３と電気的に接続される。

本実施形態では、光学フィルタ７の複数の開口ＯＰ１ごとに部分フォトダイオード３０Ｓが設けられている。これにより、直接光が当たらない領域におけるフォトダイオード３０の領域面積、すなわちフォトダイオード３０を構成する３層構成の領域面積が削減されているので、フォトダイオード３０としての寄生容量を抑制することができる。また、複数の部分フォトダイオード３０Ｓを素子内に点在させる構成であるので、各トランジスタ及び配線の配置の自由度を向上させることができ、各トランジスタ及び配線がフォトダイオード３０と可及的非重畳に設けられている。したがって、本実施形態では、各トランジスタ及び配線と重畳してフォトダイオード３０を設けた場合に比べて、フォトダイオード３０の寄生容量を抑制することができる。

なお、図６に示すフォトダイオード３０及び各トランジスタの平面構造は、あくまで一例であり、適宜変更することができる。例えば、１つのフォトダイオード３０が有する部分フォトダイオード３０Ｓの数は、７個以下でもよいし、９個以上でもよい。部分フォトダイオード３０Ｓの配置は、三角格子状に限定されず、例えば、マトリクス状に配置されていてもよい。

図８は、図６のＶＩＩＩ－ＶＩＩＩ’断面図である。なお、図８では、部分フォトダイオード３０Ｓ－１、３０Ｓ－２、３０Ｓ－７の断面構成とともに、検出素子３が有する読出トランジスタＭｒｄの断面構成を示している。なお、図８で図示されないソースフォロワトランジスタＭｓｆ、リセットトランジスタＭｒｓｔの断面構成も、読出トランジスタＭｒｄと同様である。

図８に示すように、基板２１は絶縁基板であり、例えば、石英、無アルカリガラス等のガラス基板、又はポリイミド等の樹脂基板が用いられる。ゲート電極８４は、基板２１の上に設けられる。絶縁膜２２、２３は、ゲート電極８４を覆って基板２１の上に設けられる。絶縁膜２２、２３及び絶縁膜２４、２５、２６は、無機絶縁膜であり、例えば、酸化シリコン（ＳｉＯ_２）や窒化シリコン（ＳｉＮ）等である。

半導体層８１は、絶縁膜２３の上に設けられる。半導体層８１は、例えば、ポリシリコンが用いられる。ただし、半導体層８１は、これに限定されず、微結晶酸化物半導体、アモルファス酸化物半導体、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎｅ）等であってもよい。読出トランジスタＭｒｄは、ゲート電極８４が半導体層８１の下側に設けられたボトムゲート構造であるが、ゲート電極８４が半導体層８１の上側に設けられたトップゲート構造でもよく、ゲート電極８４が半導体層８１の上側及び下側に設けられたデュアルゲート構造でもよい。

絶縁膜２４、２５は、半導体層８１を覆って絶縁膜２３の上に設けられる。ソース電極８２及びドレイン電極８３は、絶縁膜２５の上に設けられる。ソース電極８２は、コンタクトホールＨ１５を介して半導体層８１の高濃度不純物領域と接続される。また、ドレイン電極８３は、コンタクトホールＨ１６を介して、半導体層８１の高濃度不純物領域に接続される。ソース電極８２及びドレイン電極８３は、例えば、チタンとアルミニウムとの積層構造であるＴｉＡｌＴｉやＴｉＡｌ等の積層膜で構成されている。

次に、フォトダイオード３０の断面構成について説明する。図８では、部分フォトダイオード３０Ｓ－１、３０Ｓ－２、３０Ｓ－７について説明するが、部分フォトダイオード３０Ｓ－１、３０Ｓ－２、３０Ｓ－７についての説明は、他の部分フォトダイオード３０Ｓにも適用できる。図８に示すように、下部導電層３５は、ゲート電極８４と同層に基板２１の上に設けられる。絶縁膜２２及び絶縁膜２３は、下部導電層３５の上に設けられる。フォトダイオード３０は、絶縁膜２３の上に設けられる。言い換えると、下部導電層３５は、基板２１と、ｐ型半導体層３３との間に設けられる。下部導電層３５が、ゲート電極８４と同じ材料で形成されることで遮光層として機能し、下部導電層３５は、フォトダイオード３０への基板２１側からの光の侵入を抑制できる。

第３方向Ｄｚで、ｉ型半導体層３１は、ｐ型半導体層３３とｎ型半導体層３２との間に設けられる。本実施形態では、絶縁膜２３の上に、ｐ型半導体層３３、ｉ型半導体層３１及びｎ型半導体層３２の順に積層されている。

具体的には、ｐ型半導体層３３は、半導体層８１と同層に、絶縁膜２３の上に設けられる。絶縁膜２４、２５、及び、２６は、ｐ型半導体層３３を覆って設けられる。絶縁膜２４及び絶縁膜２５は、ｐ型半導体層３３と重なる位置にコンタクトホールＨ１３が設けられる。絶縁膜２６は、絶縁膜２５の上に設けられ、コンタクトホールＨ１３の内壁を構成する絶縁膜２４及び絶縁膜２５の側面を覆う。また、絶縁膜２６には、ｐ型半導体層３３と重なる位置にコンタクトホールＨ１４が設けられる。

ｉ型半導体層３１は、絶縁膜２６の上に設けられ、絶縁膜２４から絶縁膜２６を貫通するコンタクトホールＨ１４を介してｐ型半導体層３３と接続される。ｎ型半導体層３２は、ｉ型半導体層３１の上に設けられる。

より詳細には、フォトダイオード３０は、第１領域Ｒ１と、第２領域Ｒ２と、第３領域Ｒ３とを有する。複数の第１領域Ｒ１は、部分フォトダイオード３０Ｓのそれぞれに対応して設けられる。複数の第１領域Ｒ１は、それぞれ、ｐ型半導体層３３、ｉ型半導体層３１及びｎ型半導体層３２が直接、接して積層される。言い換えると、第１領域Ｒ１は、コンタクトホールＨ１４の底面で規定される領域である。

第２領域Ｒ２は、複数の第１領域Ｒ１の間に設けられる。第２領域Ｒ２は、基板２１に垂直な方向（第３方向Ｄｚ）で、少なくともｐ型半導体層３３とｉ型半導体層３１とが、離隔して積層される。より具体的には、第２領域Ｒ２は、ｐ型半導体層３３とｉ型半導体層３１との間に設けられた絶縁膜２４、２５、２６を有する。ただし、これに限定されず、第２領域Ｒ２は、ｐ型半導体層３３とｉ型半導体層３１との間に１層又は２層の絶縁膜を有していてもよいし、４層以上の絶縁膜を有していてもよい。

第２領域Ｒ２で、ｐ型半導体層３３とｉ型半導体層３１との間に設けられた絶縁膜２４、２５、２６の厚さ（絶縁膜２４、２５の厚さｔｉ１と絶縁膜２６の厚さｔｉ２の合計の厚さ）は、ｉ型半導体層３１の厚さｔｉ３よりも厚い。絶縁膜２４、２５の厚さｔｉ１は、絶縁膜２６の厚さｔｉ２よりも厚い。また、第２領域Ｒ２のｐ型半導体層３３とｎ型半導体層３２との距離は、第１領域Ｒ１のｐ型半導体層３３とｎ型半導体層３２との距離よりも大きい。なお、ｉ型半導体層３１及び各絶縁膜２４、２５、２６の厚さ関係は上記に限定されず、ｉ型半導体層３１の厚さよりも絶縁膜２４、２５、２６の３層の合計の厚さの方が小さくなる構成も採用可能である。第２領域Ｒ２においては、ｉ型半導体層３１（及び／又はｎ型半導体層３２）とｐ型半導体層３３との間に所定厚さの絶縁膜２４、２５、２６が存在していることが必要である一方、その絶縁膜２４、２５、２６の厚さは様々な厚さのものを採用可能である。

第２領域Ｒ２は、平面視で、第１領域Ｒ１の周囲に設けられ、かつ、連結部ＣＡ１、ＣＡ２及び基部ＢＡ１、ＢＡ２を含む。部分フォトダイオード３０Ｓ－１、３０Ｓ－２、３０Ｓ－３は、絶縁膜２６の上に積層されたｉ型半導体層３１及びｎ型半導体層３２からなる連結部ＣＡ１と、絶縁膜２３の上に形成されたｐ型半導体層３３からなる連結部ＣＡ２とで接続される。同様に部分フォトダイオード３０Ｓ－４から部分フォトダイオード３０Ｓ－８は、絶縁膜２６の上に積層されたｉ型半導体層３１及びｎ型半導体層３２からなる基部ＢＡ１と、絶縁膜２３の上に形成されたｐ型半導体層３３からなる基部ＢＡ２とで接続される。

このような構成により、第２領域Ｒ２でｉ型半導体層３１とｐ型半導体層３３との間に形成される単位面積あたりの容量は、第１領域Ｒ１でｉ型半導体層３１とｐ型半導体層３３との間に形成される単位面積あたりの容量よりも小さくなる。したがって、本実施形態のフォトダイオード３０は、第２領域Ｒ２のｉ型半導体層３１及びｎ型半導体層３２を第１領域Ｒ１と同様に絶縁膜２５、２６を介することなくｐ型半導体層３３に積層した場合と比べて、１つのフォトダイオード３０の容量Ｃｓ（図４参照）を小さくすることができる。この結果、上述した式（２）に示すように、同じ光が照射され、同じ露光時間Ｔだけ露光された検出条件であっても、信号ΔＶｎ１を大きくすることができ、検出装置１の検出感度を向上させることができる。なお、上記ではｉ型半導体層３１とｐ型半導体層３３との間に形成される容量について言及しているが、ｉ型半導体層３１とｎ型半導体層３２とが直接接しており、かつ、ｉ型半導体層３１を介してｐ型半導体層とｎ型半導体層とが対向していることを鑑みると、上記容量についての言及は、ｐ型半導体層３３とｎ型半導体層３２間の容量に置き換えることができることはもちろんである。

第３領域Ｒ３は、ｐ型半導体層３３が設けられ、ｉ型半導体層３１及びｎ型半導体層３２はｐ型半導体層３３と非重畳に設けられる。第３領域Ｒ３は、上述したｐ型半導体層３３からなる連結部ＣＡ２ａが設けられた領域である。つまり、第３領域Ｒ３では、隣り合う複数の第１領域Ｒ１は少なくともｐ型半導体層３３で接続される。また、第３領域Ｒ３では、ｐ型半導体層３３の上に絶縁膜２４、２５が設けられ、ｐ型半導体層３３の上に設けられた絶縁膜２４、２５の上にリセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍが設けられる。言い換えると、リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍの上には、ｉ型半導体層３１及びｎ型半導体層３２の空隙部ＳＰが設けられる。このような構成により、ｉ型半導体層３１及びｎ型半導体層３２がリセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍと重畳して設けられる構成に比べて、各信号線と、ｎ型半導体層３２の絶縁を確保できる。

絶縁膜２７は、フォトダイオード３０を覆って絶縁膜２６の上に設けられる。絶縁膜２７は、フォトダイオード３０及び絶縁膜２６に直接、接して設けられる。絶縁膜２７は、感光性アクリル等の有機材料からなる。絶縁膜２７は、絶縁膜２６よりも厚い。なお、これらの厚さ関係は互いに入れ替わっていても構わない。絶縁膜２７は、無機絶縁材料に比べ、段差のカバレッジ性が良好であり、ｉ型半導体層３１及びｎ型半導体層３２の側面を覆って設けられる。

上部導電層３４は、絶縁膜２７の上に設けられる。上部導電層３４は、例えばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透光性を有する導電材料である。上部導電層３４は、絶縁膜２７の表面に倣って設けられ、絶縁膜２７に設けられたコンタクトホールＨ１、Ｈ３を介してｎ型半導体層３２と接続される。これにより、複数の部分フォトダイオード３０Ｓからそれぞれ出力される信号（光電流Ｉｐ）は、共通の上部導電層３４で統合されて、ソースフォロワトランジスタＭｓｆ、読出トランジスタＭｒｄ（図４参照）を介して、１つの検出信号Ｖｄｅｔとして出力される。

なお、コンタクトホールＨ１は、第１領域Ｒ１と重畳する位置に設けられ、部分フォトダイオード３０Ｓ－１のｎ型半導体層３２と上部導電層３４とがコンタクトホールＨ１の底面で接続される。また、部分フォトダイオード３０Ｓ－２、３０Ｓ－７の第１領域Ｒ１にはコンタクトホールＨ１、Ｈ３が形成されていない。コンタクトホールＨ３は、第２領域Ｒ２と重畳する位置に設けられる。部分フォトダイオード３０Ｓ－１の第１領域Ｒ１の幅は、部分フォトダイオード３０Ｓ－２、３０Ｓ－７の第１領域Ｒ１の幅よりも大きい。ただし、上部導電層３４は、任意の箇所でｎ型半導体層３２と接続されていればよく、複数の部分フォトダイオード３０Ｓの第１領域Ｒ１の幅、形状を等しく形成してもよい。

絶縁膜２８は、上部導電層３４を覆って絶縁膜２７の上に設けられる。絶縁膜２８は、無機絶縁膜である。絶縁膜２８は、フォトダイオード３０への水分の侵入を抑制する保護層として設けられる。

保護膜２９は、絶縁膜２８の上に設けられる。保護膜２９は、有機保護膜である。保護膜２９は、検出装置１の表面を平坦化するように形成される。

本実施形態では、フォトダイオード３０のｐ型半導体層３３及び下部導電層３５が、各トランジスタと同層に設けられるので、フォトダイオード３０を各トランジスタと異なる層に形成した場合に比べて製造工程を簡略化できる。

なお、図８に示すフォトダイオード３０の断面構成は、あくまで一例である。これに限定されず、例えば、フォトダイオード３０は、各トランジスタと異なる層に設けられていてもよい。また、ｐ型半導体層３３、ｉ型半導体層３１及びｎ型半導体層３２の積層順も、図８に限定されず、ｎ型半導体層３２、ｉ型半導体層３１及びｐ型半導体層３３の順に積層されていてもよい。

第１シールド配線ＳＬｓｆ－ａは、読出制御走査線ＧＬｒｄと重なって、各信号線（例えば出力信号線ＳＬ）と同層に設けられる。すなわち、第１シールド配線ＳＬｓｆ－ａは、絶縁膜２５の上に設けられ、隣り合う部分フォトダイオード３０Ｓのｉ型半導体層３１及びｎ型半導体層３２と異なる層に設けられる。なお、図８では、第２シールド配線ＳＬｒｓｔ－ａは図示されないが、第２シールド配線ＳＬｒｓｔ－ａも第１シールド配線ＳＬｓｆ－ａと同層に絶縁膜２５の上に設けられる。

次に、信号線選択回路１６の構成及び動作例について説明する。図９は、第１実施形態に係る検出装置の、複数の検出素子と、走査線駆動回路及び信号線選択回路との接続関係を示す回路図である。図１０は、検出素子の読出期間の動作例を示すタイミング波形図である。

図９に示すように、複数の検出素子３は、第１方向Ｄｘ及び第２方向Ｄｙに配列される。第１方向Ｄｘに配列される複数の検出素子３を、検出素子３（ｍ）、３（ｍ＋１）、３（ｍ＋２）、３（ｍ＋３）と表す。ただし、検出素子３（ｍ）、３（ｍ＋１）、３（ｍ＋２）、３（ｍ＋３）を区別して説明する必要がない場合は、単に検出素子３と表す。なお、出力信号線ＳＬ、読出制御走査線ＧＬｒｄ及びリセット制御走査線ＧＬｒｓｔも同様に表す。

図９に示すように、検出装置１は、第１走査線駆動回路１５Ａと、第２走査線駆動回路１５Ｂとを有する。読出制御走査線ＧＬｒｄ（ｎ）、ＧＬｒｄ（ｎ＋１）は、第１走査線駆動回路１５Ａに接続される。リセット制御走査線ＧＬｒｓｔ（ｎ）、ＧＬｒｓｔ（ｎ＋１）は、第２走査線駆動回路１５Ｂに接続される。

出力信号線ＳＬ（ｍ）、ＳＬ（ｍ＋１）、ＳＬ（ｍ＋２）、ＳＬ（ｍ＋３）は、検出素子３（ｍ）、３（ｍ＋１）、３（ｍ＋２）、３（ｍ＋３）のそれぞれに対応して設けられる。

信号線選択回路１６は、複数のスイッチ素子ＳＷ（ｍ）、ＳＷ（ｍ＋１）、ＳＷ（ｍ＋２）、ＳＷ（ｍ＋３）を有する。複数のスイッチ素子ＳＷ（ｍ）、ＳＷ（ｍ＋１）、ＳＷ（ｍ＋２）、ＳＷ（ｍ＋３）は、複数の出力信号線ＳＬ（ｍ）、ＳＬ（ｍ＋１）、ＳＬ（ｍ＋２）、ＳＬ（ｍ＋３）のそれぞれに対応して設けられる。具体的には、複数のスイッチ素子ＳＷ（ｍ）、ＳＷ（ｍ＋１）、ＳＷ（ｍ＋２）、ＳＷ（ｍ＋３）は、複数の出力信号線ＳＬ（ｍ）、ＳＬ（ｍ＋１）、ＳＬ（ｍ＋２）、ＳＬ（ｍ＋３）と、検出回路４８との、接続と非接続とを切り替える。

図１０は、図５に示す読出期間Ｐｄｅｔを拡大して示す。なお、図１０では、理解を容易にするために、各検出素子３に同じ強度の光Ｌ２が照射された場合のノードＮ１での電位Ｖｎ１、Ｖｎ１’を、強調して模式的に示している。

図１０に示すように、信号線選択回路１６は、制御回路１０２からの選択信号ＡＳＷ（図２参照）に基づいて、複数のスイッチ素子ＳＷ（ｍ）、ＳＷ（ｍ＋１）、ＳＷ（ｍ＋２）、ＳＷ（ｍ＋３）を順次、時分割的にオン（接続状態）とする。

読出期間Ｐｄｅｔ１で、スイッチ素子ＳＷ（ｍ）がオンとなり、出力信号線ＳＬ（ｍ）と検出回路４８とが接続される。時刻ｔ４１でスイッチ素子ＳＷ（ｍ）がオフ（非接続状態）となり、所定期間経過後、読出期間Ｐｄｅｔ２で、スイッチ素子ＳＷ（ｍ＋１）がオンとなり、出力信号線ＳＬ（ｍ＋１）と検出回路４８とが接続される。時刻ｔ４２でスイッチ素子ＳＷ（ｍ＋１）がオフとなり、所定期間経過後、読出期間Ｐｄｅｔ３で、スイッチ素子ＳＷ（ｍ＋２）がオンとなり、出力信号線ＳＬ（ｍ＋２）と検出回路４８とが接続される。時刻ｔ４３でスイッチ素子ＳＷ（ｍ＋２）がオフとなり、所定期間経過後、読出期間Ｐｄｅｔ４で、スイッチ素子ＳＷ（ｍ＋３）がオンとなり、出力信号線ＳＬ（ｍ＋３）と検出回路４８とが接続される。時刻ｔ４４でスイッチ素子ＳＷ（ｍ＋３）がオフとなり、検出素子３（ｍ）から検出素子３（ｍ＋３）の検出信号Ｖｄｅｔの読み出しが終了する。

上述したように、本実施形態の検出装置１は、シールド配線（第１シールド配線ＳＬｓｆ－ａ及び第２シールド配線ＳＬｒｓｔ－ａ）が設けられており、寄生容量Ｃ１（図５参照）が抑制されている。このため、シールド配線がなく寄生容量Ｃ１が生じた場合のノードＮ１での電位Ｖｎ１’（図１０では二点鎖線で示す）の経時的な変化が抑制され、時刻ｔ４１、ｔ４２、ｔ４３、ｔ４４でのノードＮ１での電位Ｖｎ１は、理想的には、一定の値を示す。

したがって、本実施形態では、信号線選択回路１６の動作により、複数の検出素子３の読み出しのタイミングのずれが生じた場合であっても、寄生容量Ｃ１による電位変動を抑制して、検出精度を向上させることができる。

以上説明したように、本実施形態の検出装置１は、基板２１（アレイ基板２）と、基板２１に設けられた複数のトランジスタ（例えば、リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆ）と、第１方向Ｄｘに延在する複数の走査線（例えば読出制御走査線ＧＬｒｄ）と、第１方向Ｄｘと交差する第２方向Ｄｙに延在する複数の信号線（例えば、電源信号線ＳＬｓｆ、出力信号線ＳＬ、リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍ）と、複数の走査線及び複数の信号線で囲まれた領域にそれぞれ設けられ、ｐ型半導体層３３、ｉ型半導体層３１及びｎ型半導体層３２を含む複数のフォトダイオード３０と、走査線に重なって、第１方向Ｄｘに延在するシールド配線（第１シールド配線ＳＬｓｆ－ａ及び第２シールド配線ＳＬｒｓｔ－ａ）と、を有する。シールド配線は、複数の信号線のうちトランジスタに電源電位を供給する電源信号線ＳＬｓｆと電気的に接続される。

これにより、読出制御走査線ＧＬｒｄとフォトダイオード３０（部分フォトダイオード３０Ｓ）との間に形成される寄生容量Ｃ１（図５参照）を抑制することができる。この結果、上述した式（２）に示すように、検出装置１の検出感度を向上させることができる。また、読出制御走査線ＧＬｒｄと近い位置の複数の部分フォトダイオード３０Ｓとの間に形成される寄生容量Ｃ１が効果的に抑制され、結果として、複数の部分フォトダイオード３０Ｓの配置関係により生じる寄生容量Ｃ１のばらつきを抑制することができる。したがって、検出装置１の検出ばらつきを抑制できる。

（第２実施形態）
図１１は、第２実施形態に係る複数の検出素子を示す平面図である。図１２は、図１１のＸＩＩ－ＸＩＩ’断面図である。図１３は、第２実施形態に係る検出素子を示す回路図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。

第１実施形態では、シールド配線（第１シールド配線ＳＬｓｆ－ａ及び第２シールド配線ＳＬｒｓｔ－ａ）は、各信号線と同層に設けられる構成について説明した。ただし、シールド配線は、信号線と異なる層に設けられていてもよい。

図１１に示すように、第２実施形態に係る検出装置１Ａにおいて、シールド配線ＭＬは、各信号線（電源信号線ＳＬｓｆ、出力信号線ＳＬ、リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍ）と異なる層に設けられた金属層で形成される。シールド配線ＭＬは、読出制御走査線ＧＬｒｄと重なって第１方向Ｄｘに延在し、第１方向Ｄｘに配列された複数の信号線（電源信号線ＳＬｓｆ、出力信号線ＳＬ、リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍ）と交差して設けられる。シールド配線ＭＬは、コンタクトホールＨ２０を介して電源信号線ＳＬｓｆと電気的に接続される。

シールド配線ＭＬには、第１実施形態と同様に、第２方向Ｄｙで読出制御走査線ＧＬｒｄよりも大きい幅を有し、部分フォトダイオード３０Ｓと隣り合う領域に凹部ＭＬ－ａ、ＭＬ－ｂが形成される。また、シールド配線ＭＬは、読出制御走査線ＧＬｒｄの分岐部ＧＬｒｄ－ａと重なって第２方向Ｄｙに延在するシールド配線分岐部ＭＬ－ｃを有する。

シールド配線ＭＬは、第１方向Ｄｘに配列された複数の検出素子３（フォトダイオードＰＤ）に亘って連続して設けられる。ただし、これに限定されず、スリットが設けられ、検出素子３ごとに離隔して設けられていてもよい。

図１２に示すように、シールド配線ＭＬは、読出制御走査線ＧＬｒｄが設けられる層と、複数の信号線（例えば電源信号線ＳＬｓｆ）が設けられる層との間に設けられる。より詳細には、シールド配線ＭＬは、絶縁膜２４の上に設けられ、ｐ型半導体層３３が設けられた層よりもｉ型半導体層３１及びｎ型半導体層３２に近い層に設けられる。シールド配線ＭＬと電源信号線ＳＬｓｆとの間に絶縁膜２５が設けられる。シールド配線ＭＬは、絶縁膜２５に設けられたコンタクトホールＨ２０を介して電源信号線ＳＬｓｆと電気的に接続される。

第２実施形態では、上述した第１実施形態に比べてシールド配線ＭＬが読出制御走査線ＧＬｒｄに近い層に設けられる。これにより、シールド配線ＭＬは電界のフリンジ成分を効果的に遮蔽することができ、寄生容量Ｃ１を抑制することができる。

図１３に示すように、シールド配線ＭＬとノードＮ１（フォトダイオード３０のカソード（ｎ型半導体層３２））との間に寄生容量Ｃ１－１が形成される。また、シールド配線ＭＬと読出制御走査線ＧＬｒｄとの間に寄生容量Ｃ１－２が形成される。ノードＮ１は、シールド配線ＭＬを介して読出制御走査線ＧＬｒｄと容量結合する。このため、読出制御走査線ＧＬｒｄに読出制御信号ＲＤが供給され、読出制御走査線ＧＬｒｄの電位が変化した場合にも、シールド配線ＭＬが固定電位（電源電位ＶＤＤ）に接続されているので、ノードＮ１（フォトダイオード３０のカソード）の電位の変化が抑制される。なお、図１３に示すノードＮ１と読出制御走査線ＧＬｒｄとの間の容量結合についての説明は、上述した第１実施形態にも適用できる。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

１ 検出装置
２ アレイ基板
３ 検出素子
７ 光学フィルタ
１０ センサ部
１５ 走査線駆動回路
１６ 信号線選択回路
２１ 基板
３０ フォトダイオード
３０Ｓ、３０Ｓ－１、３０Ｓ－２、３０Ｓ－３、３０Ｓ－４、３０Ｓ－５、３０Ｓ－６、３０Ｓ－７、３０Ｓ－８ 部分フォトダイオード
３１ ｉ型半導体層
３２ ｎ型半導体層
３３ ｐ型半導体層
３４ 上部導電層
３５ 下部導電層
ＢＡ１、ＢＡ２ 基部
ＣＡ１、ＣＡ２、ＣＡ２ａ 連結部
Ｍｒｓｔ リセットトランジスタ
Ｍｒｄ 読出トランジスタ
Ｍｓｆ ソースフォロワトランジスタ
ＭＬ シールド配線
Ｒ１ 第１領域
Ｒ２ 第２領域
Ｒ３ 第３領域
ＳＬｓｆ 電源信号線
ＳＬｒｓｔ リセット信号線
ＳＬｃｏｍ 基準信号線
ＳＬｓｆ－ａ 第１シールド配線
ＳＬｒｓｔ－ａ 第２シールド配線

Claims (13)

1. 基板と、
   前記基板に設けられた複数のトランジスタと、
   第１方向に延在する複数の走査線と、
   前記第１方向と交差する第２方向に延在する複数の信号線と、
   複数の前記走査線及び複数の前記信号線で囲まれた領域にそれぞれ設けられ、ｐ型半導体層、ｉ型半導体層及びｎ型半導体層を含む複数のフォトダイオードと、
   前記走査線に重なって、前記第１方向に延在するシールド配線と、を有し、
   前記シールド配線は、複数の前記信号線のうち前記トランジスタに電源電位を供給する電源信号線と電気的に接続される
   検出装置。
2. 前記シールド配線は、複数の前記信号線と同層に設けられる
   請求項１に記載の検出装置。
3. 複数の前記信号線は、前記フォトダイオードにリセット信号を供給するリセット信号線を含み、
   前記シールド配線は、前記電源信号線と接続され前記電源信号線と交差する方向に延在する第１シールド配線と、前記リセット信号線と接続され前記リセット信号線と交差する方向に延在する第２シールド配線と、を含む
   請求項１又は請求項２に記載の検出装置。
4. 複数の前記信号線は、前記フォトダイオードからの信号を出力する出力信号線を含み、
   前記出力信号線は、前記第１方向で、前記第１シールド配線と前記第２シールド配線との間で、前記第１シールド配線及び前記第２シールド配線と離隔して設けられる
   請求項３に記載の検出装置。
5. 前記シールド配線は、複数の前記走査線が設けられる層と、複数の前記信号線が設けられる層との間の層に設けられた金属層で形成される
   請求項１に記載の検出装置。
6. 前記シールド配線と前記電源信号線との間に設けられた絶縁膜を有し、
   前記シールド配線は、前記絶縁膜に設けられたコンタクトホールを介して前記電源信号線と電気的に接続される
   請求項５に記載の検出装置。
7. 前記シールド配線は、平面視で、前記走査線と重なって前記第１方向に延在し、複数の前記信号線と交差して設けられる
   請求項５又は請求項６に記載の検出装置。
8. 前記シールド配線は、前記第２方向で、前記走査線よりも大きい幅を有し、
   平面視で、前記シールド配線の前記フォトダイオードと隣り合う領域で、幅方向に凹む凹部が形成される
   請求項１から請求項７のいずれか１項に記載の検出装置。
9. 複数の前記信号線は、前記フォトダイオードからの信号を出力する出力信号線を含み、
   複数の前記出力信号線のそれぞれに対応する複数のスイッチ素子を有し、複数の前記スイッチ素子により、複数の前記出力信号線と検出回路との接続を切り替える信号線選択回路を有する
   請求項１から請求項８のいずれか１項に記載の検出装置。
10. 複数の前記フォトダイオードは、それぞれ、
    前記ｐ型半導体層、前記ｉ型半導体層及び前記ｎ型半導体層が直接、接して積層された複数の第１領域と、
    少なくとも前記ｐ型半導体層と前記ｉ型半導体層とが離隔して積層された第２領域とを有し、
    隣り合う前記第１領域は、少なくとも前記ｐ型半導体層で接続される
    請求項１から請求項９のいずれか１項に記載の検出装置。
11. 前記ｐ型半導体層は、前記トランジスタの半導体層と同層に設けられる
    請求項１０に記載の検出装置。
12. 前記第１領域は、前記基板に垂直な方向からの平面視で、三角格子状に配置される
    請求項１０又は請求項１１に記載の検出装置。
13. 基板と、
    前記基板に設けられた複数のトランジスタと、
    第１方向に延在する複数の走査線と、
    前記第１方向と交差する第２方向に延在する複数の信号線と、
    複数の前記走査線及び複数の前記信号線で囲まれた領域にそれぞれ設けられ、ｐ型半導体層、ｉ型半導体層及びｎ型半導体層を含む複数のフォトダイオードと、
    前記走査線に重なって前記第１方向に延在し、固定電位が供給されるシールド配線と、を有している
    検出装置。

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