JP7627897B2 - 基板電位安定化回路及び双方向スイッチシステム - Google Patents

基板電位安定化回路及び双方向スイッチシステム Download PDF

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Description

本開示は、半導体素子を用いた基板電位安定化回路と双方向スイッチシステムに関する。
特許文献１は従来の双方向の半導体スイッチング装置を開示している。この基板電圧制御回路は、第１接続端子と、第２接続端子と、基板電圧制御端子と、を備える。この基板電圧制御回路は、第１ソース、第１ドレイン、第１ゲートを有し、第１ソースが基板電圧制御端子に接続され、第１ドレインが第１接続端子に接続された第１スイッチと、第１ゲートと第２接続端子との間に接続された第１抵抗と、を更に備える。この基板電圧制御回路は、第２ソース、第２ドレイン、第２ゲートを有し、第２ソースが基板電圧制御端子に接続され、第２ドレインが第２接続端子に接続された第２スイッチと、第２ゲートと第１接続端子との間に接続された第２抵抗と、を更に備える。
特許文献１に開示された基板電圧制御回路では、基板電位を２つのソースのうち、低電位側と等電位にする。これにより、双方向スイッチングデバイスを安定したスイッチング特性で動作させると共に、２つの電流方向のスイッチング特性の差が低減されるように双方向スイッチングデバイスを動作させることができる。
特開２０１８－１１７１１０号公報
基板電位安定化回路は、第１主電極と２主電極と裏面電極とを備えた双方向スイッチ素子に接続されるように構成されている。基板電位安定化回路は、第１主電極と裏面電極との間で直列に第１主電極と裏面電極とに接続された第１スイッチと、第２主電極と裏面電極との間で直列に第２主電極と裏面電極とに接続された第２スイッチと、第１スイッチと第２スイッチとが同時にオン状態になることを防止する貫通電流防止回路とを備える。第１スイッチは、第１スイッチのオンオフを制御する第１制御端子を有する。第２スイッチは、第２スイッチのオンオフを制御する第２制御端子を有する。貫通電流防止回路は、第１スイッチの第１制御端子と第２主電極との間で直列に第２主電極に接続された第１抵抗器と、第２スイッチの第２制御端子と第１主電極との間で直列に第１主電極に接続された第２抵抗器と、第１スイッチの第１制御端子と裏面電極との間で直列に接続された第１貫通防止スイッチと、第２スイッチの第２制御端子と裏面電極との間に直列に接続された第２貫通防止スイッチと、を有する。第１貫通防止スイッチは、第１貫通防止スイッチのオンオフを制御する第３制御端子を有する。第２貫通防止スイッチは、第２貫通防止スイッチのオンオフを制御する第４制御端子を有する第１スイッチの第１制御端子は、第２貫通防止スイッチの第４制御端子に電気的に接続されている。第２スイッチの第２制御端子は、第１貫通防止スイッチの第３制御端子に電気的に接続されている。
この基板電位安定化回路ではこの回路に流れる貫通電流を防止することができる。
図１Ａは、実施形態１に係る双方向スイッチシステムの回路図である。 図１Ｂは、実施形態１に係る双方向スイッチシステムの双方向スイッチ素子の断面図である。 図２Ａは、同上の双方向スイッチシステムの回路シミュレーション結果を示す図である。 図２Ｂは、図２Ａの拡大図である。 図２Ｃは、双方向スイッチシステムの電位差とスイッチに流れる電流の回路シミュレーション結果を示す図である。 図３は、従来の双方向スイッチシステムの回路図である。 図４Ａは、同上の双方向スイッチシステムの回路シミュレーション結果を示す図である。 図４Ｂは、図４Ａの拡大図である。 図４Ｃは、双方向スイッチシステムの電位差とスイッチに流れる電流の回路シミュレーション結果を示す図である。 図５は、実施形態２に係る双方向スイッチシステムの回路図である。 図６Ａは、同上の双方向スイッチシステムの回路シミュレーション結果を示す図である。 図６Ｂは、図６Ａの拡大図である。 図６Ｃは、実施形態２に係る双方向スイッチシステムの電位差とスイッチに流れる電流の回路シミュレーション結果を示す図である。 図６Ｄは、図６Ｃの拡大図である。 図６Ｅは、図６Ｃの拡大図である。 図７Ａは、実施形態３に係る双方向スイッチシステムの回路図である。 図７Ｂは、実施形態３に係る他の双方向スイッチシステムの回路図である。 図８は、実施形態４に係る双方向スイッチシステムの回路図である。 図９Ａは、同上の双方向スイッチシステムの回路シミュレーション結果を示す図である。 図９Ｂは、図９Ａの拡大図である。 図１０は、実施形態４に係る他の双方向スイッチシステムの回路図である。 図１１は、実施形態４の変形例に係る双方向スイッチシステムの回路図である。 図１２は、実施形態５に係る双方向スイッチシステムの回路図である。
以下に説明する各実施形態及び変形例は、本開示の一例に過ぎず、本開示は、各実施形態及び変形例に限定されない。これらの実施形態及び変形例以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。
（実施形態１）
（１）概要
図１Ａは、実施形態１に係る双方向スイッチシステム１００の回路図である。双方向スイッチシステム１００は、基板電位安定化回路１と、メイン双方向スイッチ２と、端子Ｔ１、Ｔ２とを備える。
メイン双方向スイッチ２は双方向スイッチ素子Ｑ０を備える。本実施形態では、双方向スイッチ素子Ｑ０は、窒化ガリウム（ＧａＮ）を用いた窒化ガリウム系の半導体素子である。
双方向スイッチ素子Ｑ０は、主電極Ｓ１と、主電極Ｓ２と、裏面電極Ｓ３と、制御端子としてのゲート端子Ｇ１と、制御端子としてのゲート端子Ｇ２と、を備える。本実施形態では、双方向スイッチ素子Ｑ０は、デュアルゲート型の双方向スイッチ素子である。端子Ｔ１、Ｔ２は主電極Ｓ１、Ｓ２にそれぞれ接続されている。
グラウンドを基準として、主電極Ｓ１の電圧は電圧Ｖｓ１であり、主電極Ｓ２の電圧は電圧Ｖｓ２であり、ゲート端子Ｇ１の電圧は電圧Ｖｇ１であり、ゲート端子Ｇ２の電圧は電圧Ｖｇ２である。主電極Ｓ１の電圧Ｖｓ１を基準にしたゲート端子Ｇ１の電圧Ｖｇ１は電圧Ｖｇｓ１である。主電極Ｓ２の電圧Ｖｓ２を基準にしたゲート端子Ｇ２の電圧Ｖｇ２は電圧Ｖｇｓ２である。
電圧Ｖｇｓ１が閾値電圧よりも高く、かつ電圧Ｖｇｓ２がこの閾値電圧より高いとき、双方向スイッチ素子Ｑ０はオン状態となり、主電極Ｓ１、Ｓ２間は導通する。
電圧Ｖｇｓ１がこの閾値電圧よりも低く、かつ電圧Ｖｇｓ２がこの閾値電圧より低いとき、双方向スイッチ素子Ｑ０はオフ状態となり、主電極Ｓ１から主電極Ｓ２への電流および主電極Ｓ２から主電極Ｓ１への電流のいずれも遮断する。
電圧Ｖｇｓ１がこの閾値電圧よりも高く、かつ電圧Ｖｇｓ２がこの閾値電圧より低いとき、双方向スイッチ素子Ｑ０は主電極Ｓ１をカソードとし、主電極Ｓ２をアノードとするダイオードとなり、主電極Ｓ１から主電極Ｓ２への電流を遮断し、主電極Ｓ２から主電極Ｓ１への電流を導通する。
電圧Ｖｇｓ１が閾値電圧よりも低く、かつ電圧Ｖｇｓ２が閾値電圧より高いとき、双方向スイッチ素子Ｑ０は主電極Ｓ１をアノードとし、主電極Ｓ２をカソードとするダイオードとなり、主電極Ｓ１から主電極Ｓ２への電流を導通し、主電極Ｓ２から主電極Ｓ１への電流を遮断する。
双方向スイッチ素子Ｑ０は、ヘテロ接合型電界効果トランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、本実施形態では、半導体層に窒化ガリウムを用いたデュアルゲート型のＧａＮ系ＧＩＴ（Ｇａｔｅ Ｉｎｊｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）である。窒化ガリウム系半導体素子であるＧＩＴは、バンドギャップが大きく、ノーマリーオフと低オン抵抗とが両立された双方向ＧＩＴである。
図１Ｂは、双方向スイッチ素子Ｑ０の断面図である。
双方向スイッチ素子Ｑ０は、互いに反対の主面６１Ａと裏面６１Ｂとを有する半導体基板６１と、半導体基板６１の主面６１Ａに設けられた主電極Ｓ１、Ｓ２と、半導体基板６１の主面６１Ａに設けられたゲート端子Ｇ１、Ｇ２と、半導体基板６１の裏面６１Ｂに裏面電極Ｓ３とを有する。半導体基板６１は、互いに反対の面５１１１Ａ、５１１１Ｂを有する導電性のシリコン（Ｓｉ）基板５１１１と、Ｓｉ基板５１１１の面５１１１Ａに設けられた面５１１３Ｂを有する半導体積層体５１１３とを備える。半導体積層体５１１３は、面５１１３Ｂの反対側の面５１１３Ａを有する。Ｓｉ基板５１１１と半導体積層体５１１３との間でＳｉ基板５１１１の面５１１１Ａにはバッファ層５１１２が設けられている。バッファ層５１１２は、交互に積層された窒化アルミニウム（ＡｌＮ）層と窒化ガリウム（ＧａＮ）層とを備える。Ｓｉ基板の面５１１１Ｂと半導体積層体５１１３の面５１１３Ａは、それぞれ半導体基板６１の裏面６１Ｂと主面６１Ａを構成する。
半導体積層体５１１３は、Ｓｉ基板５１１１の面５１１１Ａに設けられた半導体層５１１４と、半導体層５１１４上に設けられた半導体層５１１５とを備える。実施形態１では、半導体層５１１４は、厚さが２μｍ程度のアンドープの窒化ガリウム（ＧａＮ）層であり、半導体層５１１５は、厚さが２０ｎｍ程度のｎ型の窒化アルミニウムガリウム（ＡｌＧａＮ）層である。
半導体積層体５１１３の面５１１３Ａ上には、互いに間隔をおいてオーミック電極５１１６Ａ、５１１６Ｂが形成されている。オーミック電極５１１６Ａ、５１１６Ｂは、積層されたチタン（Ｔｉ）層とアルミニウム（Ａｌ）層よりなり、チャネル領域である半導体層５１１４とオーミック接触している。
図１Ｂに示す双方向スイッチ素子Ｑ０では、コンタクト抵抗を低減するために、半導体層５１１５の一部が除去されている。さらに、半導体層５１１４が４０ｎｍ程度掘り下げられ、オーミック電極５１１６Ａ、５１１６Ｂが半導体層５１１４と半導体層５１１５との界面に接している。なお、オーミック電極５１１６Ａ、５１１６Ｂは、半導体層５１１４に直接的には接しておらずに半導体層５１１５の上面に形成されてもよい。
オーミック電極５１１６Ａの上面には、ＡｕとＴｉとからなる電極配線５１５１Ａが形成されており、電極配線５１５１Ａとオーミック電極５１１６Ａとが電気的に接続されている。オーミック電極５１１６Ａと電極配線５１５１Ａとは、半導体基板６１の半導体層５１１４、５１１５にオーミック接触しており整流作用を有しないオーミック電極である主電極Ｓ１を構成する。オーミック電極５１１６Ｂの上面には、ＡｕとＴｉとからなる電極配線５１５１Ｂが形成されており、電極配線５１５１Ｂとオーミック電極５１１６Ｂとが電気的に接続されている。オーミック電極５１１６Ｂと電極配線５１５１Ｂとは、半導体基板６１の半導体層５１１４、５１１５にオーミック接触しており整流作用を有しないオーミック電極である主電極Ｓ２を構成する。
半導体層５１１５の上面におけるオーミック電極５１１６Ａ、５１１６Ｂの間の領域には、ｐ型半導体層５１１９Ａ、５１１９Ｂが互いに間隔をおいて選択的に形成されている。ｐ型半導体層５１１９Ａの上面にはゲート電極５１１８Ａが形成され、ｐ型半導体層５１１９Ｂの上面にはゲート電極５１１８Ｂが形成されている。ゲート電極５１１８Ａ、５１１８Ｂは、ｐ型半導体層５１１９Ａ、５１１９Ｂとそれぞれオーミック接触している。ｐ型半導体層５１１９Ａ、５１１９Ｂが窒化ガリウム系半導体で形成される場合、ｐ型半導体層５１１９Ａ、５１１９Ｂの結晶性が向上し、結晶欠陥に起因する不良を低減でき信頼性が向上する利点がある。
Ｓｉ基板５１１１の面５１１１Ｂすなわち半導体基板６１の裏面６１Ｂには、積層されたニッケル（Ｎｉ）層とクロム（Ｃｒ）層と銀（Ａｇ）層よりなる裏面電極５１５３（Ｓ３）が形成されている。裏面電極５１５３（Ｓ３）はＳｉ基板５１１１とオーミック接触している。
基板電位安定化回路１は、主電極Ｓ１、主電極Ｓ２及び裏面電極Ｓ３を備える双方向スイッチ素子Ｑ０に電気的に接続されている。基板電位安定化回路１は、スイッチＱ１と、スイッチＱ２と、貫通電流防止回路３と、を備える。スイッチＱ１は、主電極Ｓ１と裏面電極Ｓ３との間に直列に主電極Ｓ１と裏面電極Ｓ３とに接続されている。スイッチＱ２は、主電極Ｓ２と裏面電極Ｓ３との間に直列に主電極Ｓ２と裏面電極Ｓ３とに接続されている。貫通電流防止回路３は、スイッチＱ１とスイッチＱ２とが同時にオン状態になることを防止する。
貫通電流防止回路３は、制御端子であるゲート端子ＧＱ１１を有する貫通防止スイッチＱ１１と、制御端子であるゲート端子ＧＱ２１を有する貫通防止スイッチＱ２１と、を有する。ゲート端子ＧＱ１１に供給された電圧により貫通防止スイッチＱ１１のオンオフが制御される。ゲート端子ＧＱ２１に供給された電圧により貫通防止スイッチＱ２１のオンオフが制御される。
スイッチＱ１は、制御端子であるゲート端子ＧＱ１を有し、スイッチＱ２は制御端子であるゲート端子ＧＱ２を有する。ゲート端子ＧＱ１に供給された電圧によりスイッチＱ１のオンオフが制御される。ゲート端子ＧＱ２に供給された電圧によりスイッチＱ２のオンオフが制御される。
スイッチＱ１、Ｑ２と貫通防止スイッチＱ１１、Ｑ２１は、接合ゲート型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。スイッチＱ１、Ｑ２と貫通防止スイッチＱ１１、Ｑ２１は、本実施形態では窒化ガリウム系の半導体素子であり、ゲート端子にp型半導体を使用しているＧＩＴである。つまり、各スイッチは窒化ガリウムを用いた半導体素子である。基板電位安定化回路１において、スイッチＱ１、Ｑ２と貫通防止スイッチＱ１１、Ｑ２１をオン状態にする際、各ゲート端子の電圧が過剰な値とならないよう、抵抗Ｒ１、Ｒ２には一定の電流を流し、主電極Ｓ１、Ｓ２の電圧を下げた状態で各ゲート端子に電圧が印加される必要がある。そのため、スイッチＱ１、Ｑ２と貫通防止スイッチＱ１１、Ｑ２１をＭＯＳＦＥＴとする場合、各ゲート端子に過剰な電圧が印加されないよう、ツェナーダイオードなどの保護素子をゲート－ソース間に付加する必要がある。スイッチＱ１、Ｑ２と貫通防止スイッチＱ１１、Ｑ２１を接合ゲート型ＦＥＴあるいはＧＩＴとする場合、接合ゲート型ＦＥＴおよびＧＩＴは、ゲート電圧が閾値電圧を上回る場合において、ゲート端子をアノード、ソース端子をカソードとしたダイオードのように動作し、ゲートからソースに向けて電流が流れるため、ＭＯＳＦＥＴとした場合に必要となる保護素子が不要となる利点がある。スイッチＱ１、Ｑ２と貫通防止スイッチＱ１１、Ｑ２１をＧＩＴとすることで、ＭＯＳＦＥＴに必要なゲート保護素子が不要となる利点がある。また、双方向スイッチ素子Ｑ０及び各スイッチが窒化ガリウム系の半導体素子であり、本実施形態では図１Ｂに示す半導体基板６１である同一チップ上にモノリシック回路として形成されている。これにより、モノリシック回路における寄生インダクタンスが低減され、基板電位の安定化効果が向上する。
（２）構成
本実施形態に係る双方向スイッチシステム１００は、図１Ａに示すように、基板電位安定化回路１と、メイン双方向スイッチ２と、を備える。
基板電位安定化回路１は、スイッチＱ１と、スイッチＱ２と、抵抗器Ｒ１と、抵抗器Ｒ２と、貫通電流防止回路３と、を備える。
スイッチＱ１は、ドレイン端子ＤＱ１と、ソース端子ＳＱ１と、制御端子であるゲート端子ＧＱ１とを有するトランジスタである。ドレイン端子ＤＱ１は、整流作用を有しないオーミック電極である主電極Ｓ１に接続されている。ソース端子ＳＱ１は裏面電極Ｓ３に接続されている。スイッチＱ１は、主電極Ｓ１と裏面電極Ｓ３とを接続する短絡スイッチとして機能する。具体的には、スイッチＱ１のドレイン端子ＤＱ１は主電極Ｓ１に接続され、スイッチＱ１のソース端子ＳＱ１は裏面電極Ｓ３に接続されている。スイッチＱ１のゲート端子ＧＱ１は抵抗器Ｒ１に接続されている。
抵抗器Ｒ１は、スイッチＱ１のゲート端子ＧＱ１と主電極Ｓ２との間に直列にスイッチＱ１のゲート端子ＧＱ１と主電極Ｓ２とに接続されている。
スイッチＱ２は、ドレイン端子ＤＱ２と、ソース端子ＳＱ２と、制御端子であるゲート端子ＧＱ２とを有するトランジスタである。ドレイン端子ＤＱ２は、整流作用を有しないオーミック電極である主電極Ｓ２に接続されている。ソース端子ＳＱ２は、裏面電極Ｓ３に接続されている。スイッチＱ２は、主電極Ｓ２と裏面電極Ｓ３とを接続する短絡スイッチとして機能する。具体的には、スイッチＱ２のドレイン端子ＤＱ２は主電極Ｓ２に接続され、スイッチＱ２のソース端子ＳＱ２は裏面電極Ｓ３に接続されている。スイッチＱ２のゲート端子ＧＱ２は、抵抗器Ｒ２に接続されている。
抵抗器Ｒ２は、スイッチＱ２のゲート端子ＧＱ２と主電極Ｓ１との間で直列にスイッチＱ２のゲート端子ＧＱ２と主電極Ｓ１とに接続されている。
貫通電流防止回路３は、貫通防止スイッチＱ１１と、貫通防止スイッチＱ２１と、を備える。貫通防止スイッチＱ１１は、スイッチＱ１のゲート端子ＧＱ１と裏面電極Ｓ３との間に直列に接続されている。具体的には、貫通防止スイッチＱ１１は、ソース端子ＳＱ１１と、ドレイン端子ＤＱ１１と、制御端子であるゲート端子ＧＱ１１とを有するトランジスタである。ゲート端子ＧＱ１１に供給される電圧により、ソース端子ＳＱ１１とドレイン端子ＤＱ１１との断続を制御する。このように、ゲート端子ＧＱ１１は貫通防止スイッチＱ１１のオンオフを制御する。ソース端子ＳＱ１１は裏面電極Ｓ３に接続されている。ドレイン端子ＤＱ１１は、整流作用を有しないオーミック電極である主電極Ｓ２に抵抗器Ｒ１を介して電気的に接続されている。貫通防止スイッチＱ１１のソース端子ＳＱ１１は、裏面電極Ｓ３に接続されている。貫通防止スイッチＱ１１のドレイン端子ＤＱ１１は、スイッチＱ１のゲート端子ＧＱ１に接続されている。貫通防止スイッチＱ１１のゲート端子ＧＱ１１は、スイッチＱ２のゲート端子ＧＱ２に接続されている。
貫通防止スイッチＱ２１は、スイッチＱ２のゲート端子ＧＱ２と裏面電極Ｓ３との間に直列に接続されている。具体的には、貫通防止スイッチＱ２１は、ソース端子ＳＱ２１と、ドレイン端子ＤＱ２１と、制御端子であるゲート端子ＧＱ１１とを有するトランジスタである。ソース端子ＳＱ２１は裏面電極Ｓ３に接続されている。ドレイン端子ＤＱ２１は、整流作用を有しないオーミック電極である主電極Ｓ１に抵抗器Ｒ２を介して電気的に接続されている。ゲート端子ＧＱ２１に供給される電圧により、ソース端子ＳＱ２１とドレイン端子ＤＱ２１との断続を制御する。このように、ゲート端子ＧＱ２１は貫通防止スイッチＱ２１のオンオフを制御する。貫通防止スイッチＱ２１のソース端子ＳＱ２１は、裏面電極Ｓ３に接続されている。貫通防止スイッチＱ２１のドレイン端子ＤＱ２１は、スイッチＱ２のゲート端子ＧＱ２に接続されている。貫通防止スイッチＱ２１のゲート端子ＧＱ２１は、スイッチＱ１のゲート端子ＧＱ１に接続されている。
（３）動作
スイッチＱ１のゲート端子ＧＱ１は貫通防止スイッチＱ２１のゲート端子ＧＱ２１に接続されているため、スイッチＱ１がオン状態のとき、ゲート端子ＧＱ１のゲート電圧ＶＧＱ１により、貫通防止スイッチＱ２１がオン状態となる。貫通防止スイッチＱ２１がオン状態となると、裏面電極Ｓ３はスイッチＱ２のゲート端子ＧＱ２と短絡するため、スイッチＱ２はオフ状態となる。
このとき貫通防止スイッチＱ２１によりスイッチＱ２のゲート端子ＧＱ２が裏面電極Ｓ３と短絡しているので、オフ状態であるスイッチＱ２のゲート電圧ＶＧＱ２は安定している。このように、スイッチＱ１がオン状態であり、スイッチＱ２がオフ状態であり、スイッチＱ１とスイッチＱ２とは互いに異なる状態を有する。
ゲート端子ＧＱ２は貫通防止スイッチＱ１１のゲート端子ＧＱ１１に接続されているため、スイッチＱ２がオン状態のとき、ゲート端子ＧＱ２のゲート電圧ＶＧＱ２により貫通防止スイッチＱ１１がオン状態となる。貫通防止スイッチＱ１１がオン状態となると、裏面電極Ｓ３はスイッチＱ１のゲート端子ＧＱ１と短絡するため、スイッチＱ１はオフ状態となる。このように、スイッチＱ１がオフ状態であり、スイッチＱ２がオン状態であり、スイッチＱ１とスイッチＱ２とは互いに異なる状態を有する。
このとき、貫通防止スイッチＱ１１によりスイッチＱ１のゲート端子ＧＱ１が裏面電極Ｓ３と短絡しているので、オフ状態であるスイッチＱ１のゲート電圧ＶＧＱ１は安定している。
スイッチＱ１とスイッチＱ２とが共にオフ状態のとき、貫通防止スイッチＱ１１と貫通防止スイッチＱ２１とは共にオフ状態である。
本実施形態における基板電位安定化回路１では、貫通電流防止回路３により、スイッチＱ１とスイッチＱ２とは、同時にオン状態にならないように構成されている。
基板電位安定化回路１の以上の動作の回路シミュレーション結果を図２Ａ～図２Ｃに示す。図２Ａ～図２Ｃにおいて、線Ｗ１はスイッチＱ１のゲート電圧ＶＧＱ１を示し、線Ｗ２はスイッチＱ２のゲート電圧ＶＧＱ２を示し、線Ｗ３はスイッチＱ１に流れる電流を示す、線Ｗ４は主電極Ｓ１と主電極Ｓ２との電圧差を示す。図２Ａでは、スイッチＱ１のゲート端子ＧＱ１に疑似ノイズとしてパルス電圧Ｐ１１を印加し（線Ｗ１）、スイッチＱ２のゲート端子ＧＱ２に矩形状の電圧が印加されている。図２Ａのパルス電圧Ｐ１１の印加時の領域Ｚ１の拡大図を図２Ｂに示す。図２Ｂに示すように、スイッチＱ１のゲート端子ＧＱ１に疑似ノイズとしてパルス電圧Ｐ１１を印加しても、瞬間的なゲート電圧ＶＧＱ１の上昇のみで、スイッチＱ１はオン状態にはならず、貫通電流は流れない。図２Ｃに示すように、主電極Ｓ１と主電極Ｓ２との差分の電圧Ｖｓ１ｓ２（線Ｗ４）は所定の電圧を維持しており、図２Ｃでは、４００Ｖの矩形状電圧である。
このことから、貫通電流防止回路３を設けることで、誤点弧を抑制しており、スイッチＱ１、Ｑ２が同時オン状態となることによるスイッチＱ１、Ｑ２に流れる貫通電流が防止されている。
以上から、スイッチＱ１と貫通防止スイッチＱ２１とがオン状態になるタイミングが同じ、又はスイッチＱ２と貫通防止スイッチＱ１１とがオン状態になるタイミングが同じとなる。そのため、スイッチＱ１に対するスイッチＱ２、又はスイッチＱ２に対するスイッチＱ１の誤点弧を抑制し、スイッチＱ１、Ｑ２が同時オン状態になることを防止している。
特許文献１に開示された基板電圧制御回路は、基板電位を２つのソースのうち、低電位側と等電位にする。この基板電位安定化回路では、基板電位と低電位側のソースをショートさせる２つの短絡用スイッチで構成されている。これらが誤点弧により同時にオン状態になると貫通電流が発生し、素子破壊や外部システムの破損を引き起こす場合がある。
対して、本実施形態における基板電位安定化回路１では、前述のように、スイッチＱ１、Ｑ２が同時オン状態になることが防止される。
（４）比較例
窒化ガリウム系の半導体素子である双方向スイッチでは、基板電位の変動により電流コラプスがより悪化する。電流コラプスとは、高いドレイン電圧を印加すると、ドレイン電圧が低い場合に比べて２つのソース電極間のオン抵抗が増加することである。
図３は、双方向スイッチシステム１００ａの回路図である。双方向スイッチシステム１００ａは、双方向スイッチ素子Ｑ０１の基板電位を２つのソース端子のうち低電位側と等電位にする比較例の基板電位安定化回路４を備える。基板電位安定化回路４は、裏面電極と低電位側のソースをショートさせる２つの短絡用スイッチで構成されている。双方向スイッチシステム１００ａでは、メイン双方向スイッチ２１は、半導体素子としての双方向スイッチ素子Ｑ０１を備える。双方向スイッチ素子Ｑ０１は、主電極Ｓ１１と、主電極Ｓ２１と、裏面電極Ｓ３１と、制御端子Ｇ１１と、制御端子Ｇ２１と、を備える。基板電位安定化回路４は、ゲート抵抗器Ｒ１１及びＲ１２とスイッチＱ３及びスイッチＱ４と、を更に備える。
スイッチＱ３は、整流作用を有しないオーミック電極に接続されたドレイン端子ＤＱ３と、裏面電極Ｓ３１に接続されたソース端子ＳＱ３と、制御端子であるゲート端子ＧＱ３と、を有するトランジスタである。スイッチＱ３は、主電極Ｓ２１と裏面電極Ｓ３１とを接続する短絡スイッチとして機能する。具体的には、スイッチＱ３のドレイン端子ＤＱ３は、主電極Ｓ２１に接続され、スイッチＱ３のソース端子ＳＱ３は裏面電極Ｓ３１に接続されている。
スイッチＱ４は、整流作用を有しないオーミック電極に接続される端子であるドレイン端子ＤＱ４と、裏面電極Ｓ３１に接続される端子であるソース端子ＳＱ４と、制御端子であるゲート端子ＧＱ４と、を有するトランジスタである。スイッチＱ４は、主電極Ｓ１１と裏面電極Ｓ３１とを接続する短絡スイッチとして機能する。具体的には、スイッチＱ４のドレイン端子ＤＱ４は、主電極Ｓ１１接続され、スイッチＱ４のソース端子ＳＱ４は裏面電極Ｓ３１に接続されている。
ゲート抵抗器Ｒ１１は主電極Ｓ２１とスイッチＱ４のゲート端子ＧＱ４とに接続されている。
ゲート抵抗器Ｒ１２は主電極Ｓ１１とスイッチＱ３のゲート端子ＧＱ３に接続されている。
双方向スイッチシステム１００ａの動作について説明する。図３に示す双方向スイッチシステム１００ａでは、主電極Ｓ１１、Ｓ２１のうちの例えば主電極Ｓ１１が主電極Ｓ２１より高電位である場合に、高電位側の主電極Ｓ１１の電位を利用して、双方向スイッチ素子Ｑ０１がオフ状態からターンオン動作によりスイッチＱ３のゲート端子ＧＱ３の電圧が閾値を下回る瞬間まで、裏面電極Ｓ３を低電位側の主電極Ｓ２１とショートさせ、基板電位の変動を抑制している。
スイッチＱ３がオン状態のとき、高電位側である主電極Ｓ１１からの電流は十分大きい抵抗値のゲート抵抗器Ｒ１２とスイッチＱ３により十分低い値に阻止されている。このとき、スイッチＱ４はオフ状態であり、この状態は、正常動作していれば問題ない状態である。この状態で、例えば、スイッチＱ４にノイズ等が入り、スイッチＱ４がオフ状態からオン状態に短時間変化すると、高電位側である主電極Ｓ１１から低電位側である主電極Ｓ２１へスイッチＱ３、Ｑ４に貫通電流が流れる。一方、スイッチＱ４がオン状態であり、スイッチＱ３がオフ状態でもスイッチＱ３にノイズが入ると同様にスイッチＱ３、Ｑ４に貫通電流が流れる。つまり、図３に示す基板電位安定化回路４においては、スイッチＱ３及びスイッチＱ４がそれぞれ独立に動作するため、ノイズ等によりスイッチＱ３及びスイッチＱ４が同時にオン状態になるリスクがある。
双方向スイッチシステム１００ａの回路シミュレーション結果を図４Ａ～図４Ｃに示す。図４Ａ～図４Ｃにおいて、線Ｗ５はスイッチＱ４のゲート電圧ＶＧＱ４を示し、線Ｗ６はスイッチＱ３のゲート電圧ＶＧＱ３を示し、線Ｗ７はスイッチＱ４に流れる電流ＩＱ４を示し、線Ｗ８は主電極Ｓ１１と主電極Ｓ２１との電圧差Ｖｓ１１ｓ２１を、示している。図４Ａでは、疑似ノイズとしてゲート電圧ＶＧＱ４（線Ｗ５）に時点ｔ２１でパルス電圧Ｐ２１を印加すると、電流ＩＱ４（線Ｗ７）は０Ａから大きく変動している。図４Ａの領域Ｚ２の拡大図を図４Ｂに示す。図４Ｂに示すように、パルス電圧Ｐ２１の印加後、電流ＩＱ４（線Ｗ７）は時点ｔ２１から所定の時間Ｔ２１をかけて０Ａに戻っている。また、ゲート電圧ＶＧＱ３（線Ｗ６）は一時的に落ち込みが発生している。また、主電極Ｓ１１の電位Ｖｓ１１と主電極Ｓ２１の電位Ｖｓ２１との電位差Ｖｓ１１ｓ２１（線Ｗ８）及び電流ＩＱ４（線Ｗ７）のグラフを図４Ｃに示す。シミュレーションでは、電位差Ｖｓ１１ｓ２１は、４００Ｖの矩形波に対して、スイッチＱ４にパルス電圧が印加された場合には瞬間的に降下している。スイッチＱ３及びスイッチＱ４が瞬間的に共にオン状態となり、スイッチＱ４を流れる電流ＩＱ４は瞬間的に増加している。
（５）利点
スイッチＱ１、スイッチＱ２を含む基板電位安定化回路１において、貫通電流防止回路３の貫通防止スイッチＱ１１と貫通防止スイッチＱ２１を導入することにより、基板電位安定化回路１におけるスイッチＱ１、Ｑ２を通して流れる貫通電流の発生を抑制することができる。具体的には、ゲート端子ＧＱ１とゲート端子ＧＱ２１とを接続し、ゲート端子ＧＱ２とゲート端子ＧＱ１１とを接続することで、スイッチＱ１とスイッチＱ２との駆動を相補的に連動させることができる。このため、スイッチＱ１とスイッチＱ２とが同時にオン状態になることを抑制することができる。
（６）変形例
以下に基板電位安定化回路１の変形例について列記する。なお、以下に説明する変形例は、上記実施形態と適宜組み合わせて適用可能である。
双方向スイッチ素子Ｑ０はデュアルゲート型の双方向スイッチ素子であるが、この構成に限定されない。双方向スイッチ素子Ｑ０がシングルゲート型の双方向スイッチであっても、基板電位安定化回路１の効果は有効である。
双方向スイッチ素子Ｑ０は、窒化ガリウム系の半導体素子である構成としたが、この構成に限定されない。双方向スイッチ素子Ｑ０が窒化ガリウムの他にも、シリコン、炭化シリコン等の半導体材料であっても、本実施形態の双方向スイッチ素子Ｑ０は動作可能である。
双方向スイッチ素子Ｑ０の半導体層５１１４、５１１５は窒化ガリウムである構成としたが、この構成に限定されない。半導体層５１１４、５１１５は。窒化ガリウムの他に、シリコン、炭化シリコン等の半導体材料であれば本実施形態の基板電位安定化回路１は動作可能である。
双方向スイッチ素子Ｑ０の半導体素子、スイッチＱ１、スイッチＱ２、貫通防止スイッチＱ１１及び貫通防止スイッチＱ２１は、窒化ガリウム系の半導体素子であり、同一チップ上にモノリシック回路として構成されている、としたがこの構成に限定されない。ワンチップの構成にしなくても、基板電位安定化回路１の動作は可能である。
スイッチＱ１、スイッチＱ２、貫通防止スイッチＱ１１及び貫通防止スイッチＱ２１は、窒化ガリウム系の半導体素子を用いたＧＩＴ（Ｇａｔｅ Ｉｎｊｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）である構成としたが、この構成に限定されない。窒化ガリウム系の半導体素子を用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）やシリコン系のＭＯＳ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ等であってもよい。
（実施形態２）
図５は、実施形態２に係る双方向スイッチシステム１００ｂの回路図である。本実施形態では、整流素子であるダイオードＤ１、整流素子であるダイオードＤ２、抵抗器Ｒ３及び抵抗器Ｒ４を備えている点が実施形態１とは異なる。なお、実施形態１と同一の構成要素については、同一の符号を付し、その説明を適宜省略する。
実施形態１に係る双方向スイッチシステム１００では、スイッチＱ１と貫通防止スイッチＱ２１とは同時にオン状態となり、スイッチＱ２と貫通防止スイッチＱ１１とは同時にオン状態となる。実施形態２に係る双方向スイッチシステム１００ｂでは、スイッチＱ１とスイッチＱ２とが同時にオン状態になるリスクを更に低減するために、貫通防止スイッチＱ１１及び貫通防止スイッチＱ２１は、スイッチＱ１及びスイッチＱ２よりも先にターンオンし、後にターンオフする。この構成により、例えば、貫通防止スイッチＱ１１がオン状態にあるときに、スイッチＱ２のオン状態、オフ状態を切り替えることでよりリスクを低減させることができる。
双方向スイッチシステム１００ｂは、実施形態１に係る双方向スイッチシステム１００に加えて、ダイオードＤ１、ダイオードＤ２、抵抗器Ｒ３、抵抗器Ｒ４を更に備えている。つまり、本実施形態の基板電位安定化回路５は、スイッチＱ１と、スイッチＱ２と、抵抗器Ｒ１と、抵抗器Ｒ２と、抵抗器Ｒ３と、抵抗器Ｒ４と、貫通電流防止回路３と、を含んでいる。以下、実施形態１の基板電位安定化回路１と本実施形態の基板電位安定化回路５との違いについて説明する。
抵抗器Ｒ３は、スイッチＱ１のゲート端子ＧＱ１と貫通防止スイッチＱ２１のゲート端子ＧＱ２１との間で直列にスイッチＱ１のゲート端子ＧＱ１と貫通防止スイッチＱ２１のゲート端子ＧＱ２１とに接続されている。すなわち、スイッチＱ１のゲート端子ＧＱ１は、貫通防止スイッチＱ２１のゲート端子ＧＱ２１に抵抗器Ｒ３を介して電気的に接続されている。抵抗器Ｒ４は、スイッチＱ２のゲート端子ＧＱ２と貫通防止スイッチＱ１１のゲート端子ＧＱ１１との間で直列にスイッチＱ２のゲート端子ＧＱ２と貫通防止スイッチＱ１１のゲート端子ＧＱ１１とに接続されている。すなわち、スイッチＱ２のゲート端子ＧＱ２は貫通防止スイッチＱ１１のゲート端子ＧＱ１１に抵抗器Ｒ４を介して電気的に接続されている。
ダイオードＤ１は、ゲート端子ＧＱ１から主電極Ｓ２への方向を順方向として接続されている。具体的には、ダイオードＤ１のアノードはゲート端子ＧＱ１に接続されており、ダイオードＤ１のカソードは主電極Ｓ２に接続されている。ダイオードＤ２は、ゲート端子ＧＱ２から主電極Ｓ１への方向を順方向として接続されている。具体的には、ダイオードＤ２のアノードはゲート端子ＧＱ２に接続されており、ダイオードＤ２のカソードは主電極Ｓ１に接続されている。
次に双方向スイッチシステム１００ｂの回路動作について説明する。図６Ａ～図６Ｅに双方向スイッチシステム１００ｂの回路シミュレーション結果を示す。図６Ａ及び図６Ｂでは、線Ｗ９はスイッチＱ１のゲート電圧ＶＧＱ１を示し、線Ｗ１０はスイッチＱ２のゲート電圧ＶＧＱ２を示し、線Ｗ１１はスイッチＱ１に流れる電流ＩＱ１を示している。図６Ａに示すように、スイッチＱ２がオン状態でありかつスイッチＱ１がオフ状態である場合に、スイッチＱ１のゲート端子ＧＱ１に疑似ノイズとしてパルス電圧Ｐ３１を印加する（線Ｗ９）。図６Ａの領域Ｚ３を拡大した図を図６Ｂに示す。図６Ｂでは、パルス電圧Ｐ３１を印加しても、ゲート電圧ＶＧＱ２及びスイッチＱ１に流れる電流ＩＱ１（線Ｗ１１）に変化はなく、実施形態１と同様の効果が得られている。
図６Ｃ～図６Ｅでは、線Ｗ１０はスイッチＱ２のゲート電圧ＶＧＱ２を示し、線Ｗ１２は貫通防止スイッチＱ１１のゲート電圧ＶＧＱ１１を示している。スイッチＱ２のゲート電圧ＶＧＱ２と、貫通防止スイッチＱ１１のゲート電圧ＶＧＱ１１とを図６Ｃに示す。スイッチＱ２のゲート電圧ＶＧＱ２と、貫通防止スイッチＱ１１のゲート電圧ＶＧＱ１１とは、スイッチＱ１１、Ｑ２がほぼ同時にオン状態、オフ状態となる値を取っている。スイッチＱ１１、Ｑ２のターンオン時を示す図６Ｃの領域Ｚ４の拡大図を図６Ｄに示す。また、スイッチＱ１１、Ｑ２のターンオフ時を示す図６Ｃの領域Ｚ５の拡大図を図６Ｅに示す。
ゲート端子ＧＱ１、ＧＱ２、ＧＱ１１、ＧＱ２１の電圧を変化させてスイッチＱ１、Ｑ２と貫通防止スイッチＱ１１、Ｑ２１をオンオフさせる際に、ゲート端子ＧＱ１、ＧＱ２、ＧＱ１１、ＧＱ２１の静電容量を充放電するので、以下に述べるようにスイッチＱ１、Ｑ２と貫通防止スイッチＱ１１、Ｑ２１はオンオフされる。双方向スイッチ素子Ｑ０がターンオフし、主電極Ｓ２を基準である０Ｖとした主電極Ｓ１の電圧ＶＳ１Ｓ２が０Ｖから上昇する時には、主電極Ｓ１からスイッチＱ２のゲート端子ＧＱ２への抵抗器Ｒ２、Ｒ４を通る電流経路の方が、貫通防止スイッチＱ１１のゲート端子ＧＱ１１への抵抗器Ｒ２を通る電流経路よりも抵抗が大きくなる。これは、ゲート抵抗として抵抗器Ｒ４を導入したためである。このため、共にターンオンするスイッチＱ２と貫通防止スイッチＱ１１とでは、図６Ｄに示すように、貫通防止スイッチＱ１１の方がスイッチＱ２よりも先にターンオンする。次に、双方向スイッチ素子Ｑ０がターンオンし、主電極Ｓ２を基準とした主電極Ｓ１の電圧ＶＳ１Ｓ２が０Ｖへ低下する時について説明する。スイッチＱ２のゲート端子ＧＱ２からダイオードＤ２を経由して主電極Ｓ１への電流経路の方が、貫通防止スイッチＱ１１のゲート端子ＧＱ１１からダイオードＤ２と抵抗器Ｒ４とを経由して主電極Ｓ１への電流経路よりも抵抗が小さい。これはゲート抵抗器として抵抗器Ｒ４を導入したためである。このため、共にターンオフするスイッチＱ２と貫通防止スイッチＱ１１とでは、図６Ｅに示すように、貫通防止スイッチＱ１１の方がスイッチＱ２よりも後にターンオフする。
スイッチＱ１と貫通防止スイッチＱ２１との関係についても同様である。双方向スイッチ素子Ｑ０がターンオフし、主電極Ｓ１を基準とした主電極Ｓ２の電圧ＶＳ２Ｓ１が０Ｖから上昇する時には、主電極Ｓ２からスイッチＱ１のゲート端子ＧＱ１への抵抗器Ｒ１、Ｒ３を通る電流経路の方が、貫通防止スイッチＱ２１のゲート端子ＧＱ２１への抵抗器Ｒ１を通る電流経路よりも抵抗が大きい。これはゲート抵抗として抵抗器Ｒ３を導入したためである。このため、共にターンオンするスイッチＱ１と貫通防止スイッチＱ２１とでは、貫通防止スイッチＱ２１の方がスイッチＱ１より先にターンオンする。双方向スイッチ素子Ｑ０がターンオンし、主電極Ｓ１を基準とした主電極Ｓ２の電圧ＶＳ２Ｓ１が０Ｖへ低下する時には、スイッチＱ１のゲート端子ＧＱ１からダイオードＤ１を経由して主電極Ｓ２への電流経路の方が、貫通防止スイッチＱ２１のゲート端子ＧＱ２１からダイオードＤ１と抵抗器Ｒ３とを経由して主電極Ｓ２への電流経路に比べて抵抗が小さい。これは、ゲート抵抗として、抵抗器Ｒ３を導入したためである。このため、共にターンオフするスイッチＱ１と貫通防止スイッチＱ２１とでは、スイッチＱ１に比べて、貫通防止スイッチＱ２１の方がスイッチＱ１より後にターンオフする。
以上、説明したように、スイッチＱ１及びスイッチＱ２と比べて、貫通防止スイッチＱ１１及び貫通防止スイッチＱ２１が先にターンオンし、後にターンオフする。このことから、基板電位安定化回路５でのスイッチＱ１とスイッチＱ２とが同時にオン状態になるリスクは、実施形態１に係る基板電位安定化回路１と比べて更に低減している。つまり、基板電位安定化回路５のノイズ耐性は、実施形態１に係る基板電位安定化回路１に比べて強化されている。
（変形例）
以下に、変形例について列記する。なお、以下に説明する変形例は、上記各実施形態と適宜組み合わせて適用可能である。
抵抗器Ｒ３は、貫通防止スイッチＱ２１のゲート端子ＧＱ２１とスイッチＱ１のゲート端子ＧＱ１との間で直列に貫通防止スイッチＱ２１のゲート端子ＧＱ２１とスイッチＱ１のゲート端子ＧＱ１とに接続されている構成としたが、この構成に限定されない。抵抗器Ｒ３は、互いに接続された複数のゲート抵抗器であってもよい。つまり、抵抗器Ｒ３は互いに接続された１つ以上の抵抗器により構成されている。
同様に、抵抗器Ｒ４は、貫通防止スイッチＱ１１のゲート端子ＧＱ１１とスイッチＱ２のゲート端子ＧＱ２の間で直列に貫通防止スイッチＱ１１のゲート端子ＧＱ１１とスイッチＱ２のゲート端子ＧＱ２とに接続されている構成としたが、この構成に限定されない。抵抗器Ｒ４は、互位に接続された複数の抵抗器により構成されていてもよい。つまり、抵抗器Ｒ４は、互いに接続された１つ以上の抵抗器よりなる。
抵抗器Ｒ３が互いに直列に接続された複数の抵抗器よりなりかつ抵抗器Ｒ４が互いに直列に接続された複数の抵抗器よりなる場合には、抵抗器Ｒ３を構成する複数の抵抗器は、抵抗器Ｒ４を構成する複数の抵抗器に対して、数及び抵抗値が異なっていてもよい。
実施形態２に係る基板電位安定化回路５は、実施形態１に係る基板電位安定化回路１に、ダイオードＤ１及び抵抗器Ｒ３の組み合わせと、ダイオードＤ２及び抵抗器Ｒ４の組み合わせとを追加する構成としたが、この構成に限定されない。これらの組み合わせのうちダイオードＤ１及び抵抗器Ｒ３の組み合わせのみを追加してダイオードＤ２及び抵抗器Ｒ４の組み合わせを追加しない構成であってもよい。また、これらの組み合わせのうちダイオードＤ２及び抵抗器Ｒ４の組み合わせのみを追加してダイオードＤ１及び抵抗器Ｒ３の組み合わせを追加しない構成であってもよい。
（実施形態３）
図７Ａは、実施形態３に係る双方向スイッチシステム１００ｃの回路図である。本実施形態では、本実施形態の双方向スイッチシステム１００ｃが実施形態１に係る双方向スイッチシステム１００の回路構成において、スイッチＱ１のゲート端子ＧＱ１とスイッチＱ２のゲート端子ＧＱ２とに、実施形態２に係る双方向スイッチシステム１００ｂの整流素子であるダイオードＤ１、Ｄ２と、制御電圧安定化回路Ｆ１と制御電圧安定化回路Ｆ２を追加している点が実施形態１に係る双方向スイッチシステム１００とは異なる。制御電圧安定化回路Ｆ１はスイッチＱ１のゲート端子ＧＱ１の電圧を安定化する。制御電圧安定化回路Ｆ２はスイッチＱ２のゲート端子ＧＱ２の電圧を安定化する。このことにより、基板電位安定化回路６のノイズへの耐性を向上することができる。
次に双方向スイッチシステム１００ｃの回路構成について説明する。本実施形態の双方向スイッチシステム１００ｃは、図７Ａに示すように、双方向スイッチ素子Ｑ０と、基板電位安定化回路６と、を備える。基板電位安定化回路６は、抵抗器Ｒ１と、抵抗器Ｒ２と、貫通電流防止回路３と、ダイオードＤ１、Ｄ２と、制御電圧安定化回路Ｆ１と、制御電圧安定化回路Ｆ２と、を備える。
制御電圧安定化回路Ｆ１は、スイッチＱ１２と、抵抗器Ｒ５と、ツェナーダイオードＺＤ１とを含む。スイッチＱ１２は、抵抗器Ｒ１とスイッチＱ１のゲート端子ＧＱ１との間で直列に抵抗器Ｒ１とスイッチＱ１のゲート端子ＧＱ１とに接続されている。具体的には、スイッチＱ１２は、ドレイン端子ＤＱ１２と、ソース端子ＳＱ１２と、制御端子であるゲート端子ＧＱ１２を備える。ドレイン端子ＤＱ１２は、整流作用を有しないオーミック電極である主電極Ｓ２に抵抗器Ｒ１を介して電気的に接続されている。スイッチＱ１２のドレイン端子ＤＱ１２は抵抗器Ｒ１に接続されている。スイッチＱ１２のソース端子ＳＱ１２はスイッチＱ１のゲート端子ＧＱ１に接続されている。ツェナーダイオードＺＤ１のカソードは、スイッチＱ１２のゲート端子ＧＱ１２に接続されている。ツェナーダイオードＺＤ１のアノードは裏面電極Ｓ３に接続されている。抵抗器Ｒ５は、スイッチＱ１２のゲート端子ＧＱ１２と主電極Ｓ２との間で直列にスイッチＱ１２のゲート端子ＧＱ１２と主電極Ｓ２とに接続されている。
制御電圧安定化回路Ｆ２は、スイッチＱ２２と、抵抗器Ｒ６と、ツェナーダイオードＺＤ２と、を含む。スイッチＱ２２は、抵抗器Ｒ２とスイッチＱ２のゲート端子ＧＱ２との間で直列に抵抗器Ｒ２とスイッチＱ２のゲート端子ＧＱ２とに接続されている。具体的には、スイッチＱ２２は、ドレイン端子ＤＱ２２と、ソース端子ＳＱ２２と、制御端子であるゲート端子ＧＱ２２を備える。ドレイン端子ＤＱ２２は、整流作用を有しないオーミック電極である主電極Ｓ１に抵抗器Ｒ２を介して電気的に接続されている。スイッチＱ２２のドレイン端子ＤＱ２２は抵抗器Ｒ２に接続されている。スイッチＱ２２のソース端子ＳＱ２２がスイッチＱ２のゲート端子ＧＱ２に接続されている。ツェナーダイオードＺＤ２のカソードは、スイッチＱ２２のゲート端子ＧＱ２２に接続されている。ツェナーダイオードＺＤ２のアノードは裏面電極Ｓ３に接続されている。抵抗器Ｒ６は、スイッチＱ２２のゲート端子ＧＱ２２と主電極Ｓ１との間で直列にスイッチＱ２２のゲート端子ＧＱ２２と主電極Ｓ１とに接続されている。
次に、双方向スイッチシステム１００ｃの回路動作について説明する。まず、実施形態１と異なる制御電圧安定化回路Ｆ１及び制御電圧安定化回路Ｆ２について説明する。双方向スイッチ素子Ｑ０がオフ状態またはターンオフし、主電極Ｓ２（端子Ｔ２）から制御電圧安定化回路Ｆ１に電圧が印加されると、抵抗器Ｒ５を介してツェナーダイオードＺＤ１に電流が流れ、ツェナーダイオードＺＤ１のアノードとカソードとの間に基準電圧ＶＺＤ１が発生する。スイッチＱ１２のゲート端子ＧＱ１２とソース端子ＳＱ１２との電位差ＶＧＳは、スイッチＱ１２のソース端子ＳＱ１２での出力電圧が上昇するにつれ低下し、最終的にＶｔｈに収束するため、スイッチＱ１２のソース端子ＳＱ１２での出力電圧はＶＺＤ１－Ｖｔｈで一定となる。この出力電圧がスイッチＱ１のゲート端子ＧＱ１に印加される。このため、スイッチＱ１のゲート端子ＧＱ１のノイズに対する耐性が向上する。
制御電圧安定化回路Ｆ２についても同様である。双方向スイッチ素子Ｑ０がオフ状態またはターンオフし、主電極Ｓ１（端子Ｔ１）から制御電圧安定化回路Ｆ２に電圧が印加されると、抵抗器Ｒ６を介してツェナーダイオードＺＤ２に電流が流れ、ツェナーダイオードＺＤ２のアノードとカソードとの間に基準電圧ＶＺＤ２が発生する。スイッチＱ２２のゲート端子ＧＱ２２とソース端子ＳＱ２２との電位差ＶＧＳは、スイッチＱ２２のソース端子ＳＱ２２での出力電圧が上昇するにつれ低下し、最終的にＶｔｈに収束するため、スイッチＱ２２のソース端子ＳＱ２２での出力電圧はＶＺＤ２－Ｖｔｈで一定となる。この出力電圧がスイッチＱ２のゲート端子ＧＱ２に印加される。このため、スイッチＱ２のゲート端子ＧＱ２のノイズに対する耐性が向上する。
基板電位安定化回路６の全体的な動作については、実施形態１と同様であるので、説明を省略する。
以上、説明したように、基板電位安定化回路６により、スイッチＱ１とスイッチＱ２とが同時にオン状態になることを抑制できる。また、スイッチＱ１及びスイッチＱ２の各ゲートのノイズ耐性を向上させることができる。制御電圧安定化回路Ｆ１、Ｆ２はスイッチＱ１、Ｑ２をそれぞれ保護している。
（実施形態３の変形例）
以下に、実施形態３に係る基板電位安定化回路６の変形例について列記する。なお、以下に説明する変形例は、上記各実施形態と適宜組み合わせて適用可能である。
実施形態３では、基板電位安定化回路６は、貫通電流防止回路３と、制御電圧安定化回路Ｆ１と、制御電圧安定化回路Ｆ２と、を含む構成としたが、この構成に限定されない。制御電圧安定化回路Ｆ１と、制御電圧安定化回路Ｆ２と、は単独でも適用可能である。つまり、貫通電流防止回路３と、制御電圧安定化回路Ｆ１と、制御電圧安定化回路Ｆ２と、を併用するのみではなく、制御電圧安定化回路Ｆ１と制御電圧安定化回路Ｆ２との少なくとも一方のみを適用することは可能である。
図７Ｂは、実施形態３に係る他の双方向スイッチシステム１００ｃ１の回路図である。図７Ｂにおいて、図７Ａに示す双方向スイッチシステム１００ｃと同じ部分には同じ参照番号を付す。図７Ａに示す双方向スイッチシステム１００ｃでは、貫通防止スイッチＱ１１のドレイン端子ＤＱ１１とダイオードＤ１のアノードとスイッチＱ１のゲート端子ＧＱ１とに接続されている接続点Ａは、貫通防止スイッチＱ２１のゲート端子ＧＱ２１がスイッチＱ１２のソース端子ＳＱ１２に接続されている接続点Ｂに直接的に配線のみで接続されている。図７Ｂに示す双方向スイッチシステム１００ｃ１では、接続点Ａは接続点Ｂに抵抗器Ｒ３を介して接続されている。抵抗器Ｒ３は、接続点Ａ、Ｂの間で直列に接続点Ａ、Ｂに接続されている。これにより、実施形態２との相乗効果が得られる。
図７Ａに示す双方向スイッチシステム１００ｃでは、スイッチＱ２１のドレイン端子ＤＱ２１とダイオードＤ２のアノードとスイッチＱ２のゲート端子ＧＱ２とに接続されている接続点Ｃは、貫通防止スイッチＱ１１のゲート端子ＧＱ１１とスイッチＱ２２のソース端子ＳＱ２２とに接続されている接続点Ｄに直接的に配線のみで接続されている。図７Ｂに示す双方向スイッチシステム１００ｃ１では、接続点Ｃは接続点Ｄに、実施の形態２における抵抗器Ｒ４を介して接続されている。抵抗器Ｒ４は、接続点Ｃ、Ｄの間で直列に接続点Ｃ、Ｄに接続されている。これにより、実施形態２との相乗効果が得られる。
（実施形態４）
図８は実施形態４に係る双方向スイッチシステム１００ｄの回路図である。双方向スイッチシステム１００ｄは、双方向スイッチ素子Ｑ０と、基板電位安定化回路７と、を備える。基板電位安定化回路７は、抵抗器Ｒ１と、抵抗器Ｒ２と、ダイオードＤ１、Ｄ２と、制御電圧安定化回路Ｆ３と、制御電圧安定化回路Ｆ４と、貫通電流防止回路３と、を備える。図８において、図７Ａに示す実施形態３に係る双方向スイッチシステム１００ｃと同じ部分には同じ参照番号を付す。図８に示す制御電圧安定化回路Ｆ３は、実施形態３に係る制御電圧安定化回路Ｆ１のツェナーダイオードＺＤ１の代わりにダイオードＤ３と窒化ガリウム系の半導体素子であるＧＩＴのスイッチＱ１３を有し、抵抗器Ｒ７と抵抗器Ｒ８をさらに有する。制御電圧安定化回路Ｆ４は、図７Ａに示す制御電圧安定化回路Ｆ２のツェナーダイオードＺＤ２の代わりにダイオードＤ４と窒化ガリウム系の半導体素子であるＧＩＴのスイッチＱ２３とを有し、抵抗器Ｒ９と抵抗器Ｒ１０をさらに有する。
基板電位安定化回路７の回路構成について、図８を用いて説明する。貫通防止スイッチＱ２１のゲート端子ＧＱ２１は、スイッチＱ１のゲート端子ＧＱ１に直接的に接続されている。貫通防止スイッチＱ１１のゲート端子ＧＱ１１は、スイッチＱ２のゲート端子ＧＱ２に直接的に接続されている。
制御電圧安定化回路Ｆ３は、図７ＡのツェナーダイオードＺＤ１の代わりに、スイッチＱ１３とダイオードＤ３と抵抗器Ｒ７と抵抗器Ｒ８を有する。具体的には、スイッチＱ１３は、ドレイン端子ＤＱ１３と、制御端子であるゲート端子ＧＱ１３と、ダイオードＤ３を介して裏面電極Ｓ３に接続されたソース端子ＳＱ１３とを有する。ドレイン端子ＤＱ１３は、整流作用を有しないオーミック電極である主電極Ｓ２に抵抗器Ｒ５を介して電気的に接続されている。抵抗器Ｒ５は、ドレイン端子ＤＱ１３と主電極Ｓ２との間で直列にドレイン端子ＤＱ１３と主電極Ｓ２とに接続されている。スイッチＱ１３のドレイン端子ＤＱ１３は、スイッチＱ１２のゲート端子ＧＱ１２に接続されている。スイッチＱ１３のソース端子ＳＱ１３はダイオードＤ３のアノードに接続されている。ダイオードＤ３のカソードは裏面電極Ｓ３に接続されている。抵抗器Ｒ７は抵抗器Ｒ８に接続されている。抵抗器Ｒ７はスイッチＱ１のゲート端子ＧＱ１に接続されている。抵抗器Ｒ８は裏面電極Ｓ３に接続されている。
抵抗器Ｒ７はスイッチＱ１のゲート端子ＧＱ１に接続点Ｅで接続されている。抵抗器Ｒ７は抵抗器Ｒ８と接続点Ｆで接続されている。抵抗器Ｒ８は裏面電極Ｓ３に接続点Ｈで接続されている。接続点ＦはスイッチＱ１３のゲート端子ＧＱ１３に接続されている。このように、抵抗器Ｒ７は、スイッチＱ１のゲート端子ＧＱ１と接続点Ｆとの間に直列にスイッチＱ１のゲート端子ＧＱ１と接続点Ｆとに接続されている。抵抗器Ｒ８は、接続点Ｆと裏面電極Ｓ３との間に直列に接続点Ｆと裏面電極Ｓ３とに接続されている。ダイオードＤ３のカソードは裏面電極Ｓ３に接続されている。スイッチＱ１３は、ダイオードＤ３のアノードと抵抗器Ｒ５との間に直列にダイオードＤ３のアノードと抵抗器Ｒ５とに接続されている。スイッチＱ１３は、スイッチＱ１３のオンオフを制御するゲート端子ＧＱ１３を有する。スイッチＱ１３のゲート端子ＧＱ１３は接続点Ｆに接続されている。抵抗器Ｒ５はスイッチＱ１２のゲート端子ＧＱ１２と主電極Ｓ２との間に直列にスイッチＱ１２のゲート端子ＧＱ１２と主電極Ｓ２とに接続されている。
制御電圧安定化回路Ｆ４は、図７ＡのツェナーダイオードＺＤ２の代わりに、スイッチＱ２３と、ダイオードＤ４と、抵抗器Ｒ９と、抵抗器Ｒ１０を有する。具体的には、スイッチＱ２３は、ドレイン端子ＤＱ２３と、制御端子であるゲート端子ＧＱ２３と、ダイオードＤ４を介して裏面電極Ｓ３に接続されたるソース端子ＳＱ２３とを有する。ドレイン端子ＤＱ２３は、整流作用を有しないオーミック電極である主電極Ｓ１に接続されている。スイッチＱ２３のドレイン端子ＤＱ２３は、スイッチＱ２２のゲート端子ＧＱ２２に接続されている。スイッチＱ２３のソース端子ＳＱ２３はダイオードＤ４のアノードに接続されている。ダイオードＤ４のカソードは、裏面電極Ｓ３に接続されている。抵抗器Ｒ９は抵抗器Ｒ１０に接続されている。抵抗器Ｒ９は、スイッチＱ２のゲート端子ＧＱ２に接続されている。抵抗器Ｒ１０は、裏面電極Ｓ３に接続されている。抵抗器Ｒ９は、スイッチＱ２のゲート端子ＧＱ２に接続点Ｊで接続されている。抵抗器Ｒ９は抵抗器Ｒ１０に接続点Ｋで接続されている。抵抗器Ｒ１０は裏面電極Ｓ３に接続点Ｌで接続されている。接続点ＫはスイッチＱ２３のゲート端子ＧＱ２３に接続されている。このように、抵抗器Ｒ９は、スイッチＱ２のゲート端子ＧＱ２と接続点Ｋとの間に直列にスイッチＱ２のゲート端子ＧＱ２と接続点Ｋとに接続されている。抵抗器Ｒ１０は、接続点Ｋと裏面電極Ｓ３との間に直列に接続点Ｋと裏面電極Ｓ３とに接続されている。ダイオードＤ４のカソードは裏面電極Ｓ３に接続されている。スイッチＱ２３は、ダイオードＤ４のアノードと抵抗器Ｒ６との間に直列にダイオードＤ４のアノードと抵抗器Ｒ６とに接続されている。スイッチＱ２３は、スイッチＱ２３のオンオフを制御するゲート端子ＧＱ２３を有する。スイッチＱ２３のゲート端子ＧＱ２３は、接続点Ｋに接続されている。抵抗器Ｒ６は、スイッチＱ２２のゲート端子ＧＱ２２と主電極Ｓ１との間で直列にスイッチＱ２２のゲート端子ＧＱ２２と主電極Ｓ１とに接続されている。
基板電位安定化回路７の他の回路構成については図７Ａに示す基板電位安定化回路６と同様であるので、説明を省略する。
次に基板電位安定化回路７の回路動作について説明する。まず、制御電圧安定化回路Ｆ３の動作について、ダイオードＤ３の順方向電圧Ｖｆ３と、スイッチＱ１３の閾値電圧Ｖｔｈ５と、接続点Ｅ、Ｈ間の電位差ＶＥＨと、接続点Ｆ、Ｈ間の電位差ＶＦＨと、接続点Ｅ、Ｈ間の抵抗ＲＥＨと、接続点Ｆ、Ｈ間の抵抗ＲＦＨとにより説明する。
制御電圧安定化回路Ｆ３では、ＶＦＨ＞Ｖｆ３＋Ｖｔｈ５のとき、スイッチＱ１がオフ状態となる。ＶＥＨ＝ＶＦＨ×ＲＥＨ／ＲＦＨであるので、ＶＥＨ＞（Ｖｆ３＋Ｖｔｈ５）×ＲＥＨ／ＲＦＨにおいてスイッチＱ１がオフ状態となる。（Ｖｆ３＋Ｖｔｈ５）×ＲＥＨ／ＲＦＨの値を３Ｖ程度になるように抵抗ＲＥＨ、ＲＦＨを設定することで、制御電圧安定化回路Ｆ３は、ＶＥＨ＝３Ｖ程度を維持するクランプ回路として動作する。
次に、制御電圧安定化回路Ｆ４について、ダイオードＤ４の順方向電圧Ｖｆ４と、スイッチＱ１３の閾値電圧Ｖｔｈ６と、接続点Ｊ、Ｌ間の電位差ＶＪＬと、接続点Ｋ、Ｌ間の電位差ＶＫＬと、接続点Ｊ、Ｌの間の抵抗ＲＪＬと、接続点Ｋ、Ｌの間の抵抗ＲＫＬとにより説明する。
ＶＫＬ＞Ｖｆ４＋Ｖｔｈ６のとき、スイッチＱ２がオフ状態となる。ＶＪＬ＝ＶＫＬ×ＲＪＬ／ＲＫＬであるので、ＶＫＬ＞（Ｖｆ４＋Ｖｔｈ６）×ＲＪＬ／ＲＫＬにおいてスイッチＱ２がオフ状態となる。（Ｖｆ４＋Ｖｔｈ６）×ＲＪＬ／ＲＫＬの値を３Ｖ程度になるように抵抗ＲＪＬ、ＲＫＬを設定することで、制御電圧安定化回路Ｆ４は、ＶＪＬ＝３Ｖ程度を維持するクランプ回路として動作する。
その他の回路動作については、実施形態３に係る基板電位安定化回路６と同様であるので説明は省略する。
本実施形態に係る基板電位安定化回路７の回路シミュレーション結果を図９Ａ及び図９Ｂに示す。スイッチＱ１のゲート端子ＧＱ１に疑似ノイズとしてパルス電圧Ｐ４１を印加した場合の電圧及び電流を図９Ａに示し、図９Ａの領域Ｚ６の拡大図を図９Ｂに示している。図９Ａ及び図９Ｂでは、線Ｗ１３はスイッチＱ１のゲート電圧Ｖ ＧＱ１ を示し、線Ｗ１４はスイッチＱ２のゲート電圧Ｖ ＧＱ２ を示し、線Ｗ１５はスイッチＱ１に流れる電流ＩＱ１を示している。図９Ｂに示すように、パルス電圧Ｐ４１が印加されてもゲート電圧ＶＧＱ２に変化はない。また、ゲート電圧ＶＧＱ１についても、瞬間的な電圧変動のみで、スイッチＱ１はオン状態にはなっておらずオフ状態を維持している。このため、スイッチＱ１を流れる電流Ｉ Ｑ１ も変動せず、スイッチＱ１、Ｑ２を通して流れる貫通電流は流れていない。このことから、基板電位安定化回路７は貫通電流を防止し、スイッチＱ１とスイッチＱ２とが同時にオン状態になるリスクを低減している。
（実施形態４の変形例）
以下に、変形例について列記する。なお、以下に説明する変形例は、上記各実施形態と適宜組み合わせて適用可能である。
図１０は、実施形態４に係る他の双方向スイッチシステム１００ｄ１の回路図である。図１０において、図８に示す双方向スイッチシステム１００ｄと同じ部分には同じ参照番号を付す。図８に示す双方向スイッチシステム１００ｄでは、ダイオードＤ１のアノードがスイッチＱ１のゲート端子ＧＱ１に接続されている接続点Ａは、貫通防止スイッチＱ１１がスイッチＱ１のゲート端子ＧＱ１に接続されている接続点Ｂに直接的に配線のみで接続されている。図１０に示す双方向スイッチシステム１００ｄ１では、接続点Ａは接続点Ｂに抵抗器Ｒ３を介して接続されている。抵抗器Ｒ３は、接続点Ａ、Ｂの間で直列に接続点Ａ、Ｂに接続されている。これにより、実施形態２で説明したように、抵抗器Ｒ１との相乗効果でスイッチＱ１とスイッチＱ２とが同時にオン状態になるリスクをより低減することができる。
同様に、図８に示す双方向スイッチシステム１００ｄでは、ダイオードＤ２のアノードがスイッチＱ２のゲート端子ＧＱ２に接続されている接続点Ｃは、貫通防止スイッチＱ２１がスイッチＱ２のゲート端子ＧＱ２に接続されている接続点Ｄに配線のみで直接的に接続されている。図１０に示す双方向スイッチシステム１００ｄ１では、接続点Ｃは接続点Ｄに抵抗器Ｒ４を介して接続されている。抵抗器Ｒ４は、接続点Ｃ、Ｄの間で直列に接続点Ｃ、Ｄに接続されている。これにより、実施形態２で説明したように、抵抗器Ｒ２との相乗効果でスイッチＱ１とスイッチＱ２とが同時にオン状態になるリスクをより低減することができる。
制御電圧安定化回路Ｆ３、Ｆ４は、貫通電流防止回路３と独立して適用することが可能である。貫通電流防止回路３を適用せず、制御電圧安定化回路Ｆ３、Ｆ４の少なくとも一方を適用してもよい。
図１１は、実施形態４に係るさらに他の双方向スイッチシステム１００ｅの回路図である。双方向スイッチシステム１００ｅは、双方向スイッチ素子Ｑ０と基板電位安定化回路８とを備える。貫通防止スイッチＱ１１のゲート端子ＧＱ１１は、スイッチＱ２のゲート端子ＧＱ２ではなく、抵抗器Ｒ９と抵抗器Ｒ１０とスイッチＱ２３のゲート端子ＧＱ２３とに接続点Ｋで接続されている。言い換えると、スイッチＱ２３のゲート端子ＧＱ２３は、抵抗器Ｒ９と抵抗器Ｒ１０とゲート端子ＧＱ１１のうち、少なくとも抵抗器Ｒ９及び抵抗器Ｒ１０とに接続されている。また、貫通防止スイッチＱ２１のゲート端子ＧＱ２１は、スイッチＱ１のゲート端子ＧＱ１ではなく、抵抗器Ｒ７と抵抗器Ｒ８とスイッチＱ１３のゲート端子ＧＱ１３とに接続点Ｆで接続されている。言い換えると、スイッチＱ１３のゲート端子ＧＱ１３は、抵抗器Ｒ７と抵抗器Ｒ８とゲート端子ＧＱ２１のうち、少なくとも抵抗器Ｒ７と抵抗器Ｒ８とに接続されている。図１１に示す双方向スイッチシステム１００ｅでは、ゲート端子ＧＱ２３は、抵抗器Ｒ９と抵抗器Ｒ１０とゲート端子ＧＱ１１に接続点Ｋで接続されている。また、ゲート端子ＧＱ１３は、抵抗器Ｒ７と抵抗器Ｒ８とゲート端子ＧＱ２１とに接続点Ｆで接続されている。この構成により、双方向スイッチシステム１００ｄと同様に、貫通防止スイッチＱ１１のゲート端子ＧＱ１１にかかる電圧と、貫通防止スイッチＱ２１のゲート端子ＧＱ２１にかかる電圧を安定化することができる。貫通防止スイッチＱ１１、貫通防止スイッチＱ２１のゲート電圧の安定化は、少なくとも一方を適用してもよい。
（実施形態５）
図１２は、実施形態５に係る双方向スイッチシステム１００ｆの回路図である。図１２において、図１Ａに示す実施形態１に係る双方向スイッチシステム１００と同じ部分には同じ参照番号を付す。実施形態５に係る双方向スイッチシステム１００ｆは、スイッチＱ１を保護する分圧抵抗器Ｒ１１１、Ｒ１１２と、スイッチＱ２を保護する分圧抵抗器Ｒ２１１、Ｒ２１２とを備える点が実施形態１に係る双方向スイッチシステム１００と異なる。実施形態５に係る双方向スイッチシステム１００ｆは、双方向スイッチ素子Ｑ０と、基板電位安定化回路９と、を備える。基板電位安定化回路９は、抵抗器Ｒ１と、抵抗器Ｒ２と、スイッチＱ１と、スイッチＱ２と、貫通電流防止回路３と、分圧抵抗器Ｒ１１１、Ｒ１１２、Ｒ２１１、Ｒ２１２と、を備えている。
分圧抵抗器Ｒ１１１は、スイッチＱ２のゲート端子ＧＱ２と貫通防止スイッチＱ１１のゲート端子ＧＱ１１との間で直列にスイッチＱ２のゲート端子ＧＱ２と貫通防止スイッチＱ１１のゲート端子ＧＱ１１とに接続されている。分圧抵抗器Ｒ１１２は、スイッチＱ１のゲート端子ＧＱ１と貫通防止スイッチＱ１１のゲート端子ＧＱ１１との間で直列にスイッチＱ１のゲート端子ＧＱ１と貫通防止スイッチＱ１１のゲート端子ＧＱ１１とに接続されている。分圧抵抗器Ｒ１１１は分圧抵抗器Ｒ１１２に接続点Ｍで接続されている。接続点Ｍは貫通防止スイッチＱ１１のゲート端子ＧＱ１１に接続されている。
分圧抵抗器Ｒ２１１は、スイッチＱ１のゲート端子ＧＱ１と貫通防止スイッチＱ２１のゲート端子ＧＱ２１との間で直列にスイッチＱ１のゲート端子ＧＱ１と貫通防止スイッチＱ２１のゲート端子ＧＱ２１とに接続されている。分圧抵抗器Ｒ２１２は、スイッチＱ２のゲート端子ＧＱ２と貫通防止スイッチＱ２１のゲート端子ＧＱ２１との間で直列にスイッチＱ２のゲート端子ＧＱ２と貫通防止スイッチＱ２１のゲート端子ＧＱ２１とに接続されている。分圧抵抗器Ｒ２１１は分圧抵抗器Ｒ２１２に接続点Ｎで接続されている。接続点Ｎは貫通防止スイッチＱ２１のゲート端子ＧＱ２１に接続されている。その他の回路構成は実施形態１と同様であるので説明を省略する。
次に双方向スイッチシステム１００ｆの動作について説明する。双方向スイッチ素子Ｑ０がオフ状態またはターンオフし、スイッチＱ２に適正に電圧がかかり、貫通防止スイッチＱ１１に適正に電圧がかかっている場合には実施形態１と同様である。このとき、例えば、貫通防止スイッチＱ１１と貫通防止スイッチＱ２１の閾値電圧を５Ｖとし、分圧抵抗器Ｒ１１１に７Ｖの分圧が印加され、分圧抵抗器Ｒ１１２に３Ｖの分圧が印加されるように分圧抵抗器Ｒ１１１、Ｒ１１２の抵抗値を設定すると、貫通防止スイッチＱ１１はオン状態となる。一方、分圧抵抗器Ｒ２１１に３Ｖの分圧が印加され、分圧抵抗器Ｒ２１２に７Ｖの分圧が印加されるように分圧抵抗器Ｒ２１１、Ｒ２１２の抵抗値を設定すると、貫通防止スイッチＱ２１はオフ状態となる。
スイッチＱ２のゲート電圧が過剰になった場合、すなわち過度に大きな電圧がスイッチＱ２のゲート端子ＧＱ２に印加された場合、分圧抵抗器Ｒ２１１に印加される電圧が貫通防止スイッチＱ２１の閾値電圧を超えると、貫通防止スイッチＱ２１がオンされる。例えば、分圧抵抗器Ｒ２１１に印加される電圧が６Ｖであったとき、貫通防止スイッチＱ２１の閾値電圧である５Ｖを超えることから貫通防止スイッチＱ２１がオンすることとなる。その結果、スイッチＱ２のゲート端子ＧＱ２が破損することを抑制することができる。
スイッチＱ１のゲート端子ＧＱ１についても同様である。双方向スイッチ素子Ｑ０がオフ状態またはターンオフし、スイッチＱ１に適正に電圧がかかり、貫通防止スイッチＱ２１に適正に電圧がかかっている場合には実施形態１と同様である。スイッチＱ１のゲート端子ＧＱ１に大きな電圧が印加された場合、分圧抵抗器Ｒ１１１の分圧が貫通防止スイッチＱ１１の閾値電圧を上回ると、貫通防止スイッチＱ１１がオンされて、スイッチＱ１のゲート端子ＧＱ１が破損することを抑制することができる。
以上説明したように、分圧抵抗器Ｒ１１１、Ｒ１１２、Ｒ２１１、Ｒ２１２を導入することにより、高電圧ノイズによるスイッチＱ１及びスイッチＱ２の破損を防止することができる。
（まとめ）
以上、説明したように、第１の態様に係る基板電位安定化回路（１，５，６，７，８，９）は、主電極（Ｓ１）、主電極（Ｓ２）及び裏面電極（Ｓ３）を備える半導体素子（Ｑ０）に電気的に接続されている。基板電位安定化回路（１，５，６，７，８，９）は、スイッチ（Ｑ１）と、スイッチ（Ｑ２）と、貫通電流防止回路（３）と、を備える。スイッチ（Ｑ１）は、主電極（Ｓ１）と裏面電極（Ｓ３）との間で主電極（Ｓ１）と裏面電極（Ｓ３）とに接続されている。スイッチ（Ｑ２）は、主電極（Ｓ２）と裏面電極（Ｓ３）との間で主電極（Ｓ２）と裏面電極（Ｓ３）とに接続されている。貫通電流防止回路（３）は、スイッチ（Ｑ１）とスイッチ（Ｑ２）とが同時にオン状態になることを防止する。
この構成によると、双方向スイッチシステム（１００）の基板電位安定化回路（１，５，６，７，８，９）に流れる貫通電流を防止することができる。
第２の態様に係る基板電位安定化回路（１，５，６，７，８，９）は、第１の態様において、スイッチ（Ｑ１）と、スイッチ（Ｑ２）と、貫通電流防止回路（３）と、を有する。スイッチ（Ｑ１）は、ゲート端子（ＧＱ１）を有する。スイッチ（Ｑ２）は、ゲート端子（ＧＱ２）を有する。貫通電流防止回路（３）は、抵抗器（Ｒ１）と、抵抗器（Ｒ２）と、貫通防止スイッチ（Ｑ１１）と、貫通防止スイッチ（Ｑ２１）と、を有する。抵抗器（Ｒ１）は、ゲート端子（ＧＱ１）と主電極（Ｓ２）との間でゲート端子（ＧＱ１）と主電極（Ｓ２）とに接続されている。抵抗器（Ｒ２）はゲート端子（ＧＱ２）と主電極（Ｓ１）との間でゲート端子（ＧＱ２）と主電極（Ｓ１）とに接続されている。貫通防止スイッチ（Ｑ１１）は、ゲート端子（ＧＱ１）と裏面電極（Ｓ３）との間でゲート端子（ＧＱ１）と裏面電極（Ｓ３）とに接続され、ゲート端子（ＧＱ１１）を有する。貫通防止スイッチ（Ｑ２１）は、ゲート端子（ＧＱ２）と裏面電極（Ｓ３）との間でゲート端子（ＧＱ２）と裏面電極（Ｓ３）とに接続され、ゲート端子（ＧＱ２１）を有する。ゲート端子（ＧＱ１）は、ゲート端子（ＧＱ２１）に接続され、ゲート端子（ＧＱ２）はゲート端子（ＧＱ１１）に接続されている。
この構成によると、スイッチ（Ｑ１）がオン状態のとき、スイッチ（Ｑ２）のゲート端子とソース端子の間を貫通防止スイッチ（Ｑ２１）によって短絡することにより、スイッチ（Ｑ１）とスイッチ（Ｑ２）とが同時にオン状態になることを防止している。また、スイッチ（Ｑ２）がオン状態のとき、スイッチ（Ｑ１）のゲート端子とソース端子の間を貫通防止スイッチ（Ｑ１１）によって短絡することにより、スイッチ（Ｑ１）とスイッチ（Ｑ２）とが同時にオン状態になることを防止している。以上から、双方向スイッチシステム（１００，１００ｂ，１００ｃ，１００ｄ，１００ｅ）の基板電位安定化回路（１，５，６，７，８）に流れる貫通電流を防止することができる。
第３の態様に係る基板電位安定化回路（１，５，６，７）では、第２の態様において、抵抗器（Ｒ３）と、抵抗器（Ｒ４）と、整流素子（Ｄ１）と、整流素子（Ｄ２）と、を更に備える。抵抗器（Ｒ３）は、ゲート端子（ＧＱ１）とゲート端子（ＧＱ２１）との間でゲート端子（ＧＱ１）とゲート端子（ＧＱ２１）とに接続されている。抵抗器（Ｒ４）は、ゲート端子（ＧＱ２）とゲート端子（ＧＱ１１）との間でゲート端子（ＧＱ２）とゲート端子（ＧＱ１１）とに接続されている。整流素子（Ｄ１）は、ゲート端子（ＧＱ１）と主電極（Ｓ２）との間でゲート端子（ＧＱ１）と主電極（Ｓ２）とに接続されており、ゲート端子（ＧＱ１）から主電極（Ｓ２）の方向を順方向とする。整流素子（Ｄ２）は、ゲート端子（ＧＱ２）と主電極（Ｓ１）との間でゲート端子（ＧＱ２）と主電極（Ｓ１）とに接続されており、ゲート端子（ＧＱ２）から主電極（Ｓ１）の方向を順方向とする。
この構成によると、スイッチ（Ｑ１）がターンオフするとき、スイッチ（Ｑ１）は整流素子（Ｄ１）を経由して、高速でターンオフするのに対して、貫通防止スイッチ（Ｑ２１）は、抵抗器（Ｒ３）を経由するため、ゲート端子（ＧＱ２１）の電荷の放電がスイッチ（Ｑ１）よりも遅延する。ターンオフする順序はスイッチ（Ｑ１）が先で、貫通防止スイッチ（Ｑ２１）が後になる。このため、スイッチ（Ｑ１）とスイッチ（Ｑ２）とが同時にオン状態になることを防止することができる。スイッチ（Ｑ２）がターンオフするときも同様に、スイッチ（Ｑ２）は整流素子（Ｄ２）を経由して、高速でターンオフするのに対して、貫通防止スイッチ（Ｑ１１）は、抵抗器（Ｒ４）を経由するため、ゲート端子（ＧＱ１１）の電荷の放電がスイッチ（Ｑ２）よりも遅延する。ターンオフする順序はスイッチ（Ｑ２）が先で、貫通防止スイッチ（Ｑ１１）が後になる。このため、スイッチ（Ｑ１）とスイッチ（Ｑ２）とが同時にオン状態になることを防止することができる。スイッチ（Ｑ１）がターンオンするとき、スイッチ（Ｑ１）は、抵抗器（Ｒ１）と抵抗器（Ｒ３）とを経由してターンオンする。これに対して、貫通防止スイッチ（Ｑ２１）は、抵抗器（Ｒ１）のみを経由してターンオンする。このため、貫通防止スイッチ（Ｑ２１）のゲート端子（ＧＱ２１）の電荷の充電の方がスイッチ（Ｑ１）のゲート端子（ＧＱ１）よりも早くなる。ターンオンする順序は、貫通防止スイッチ（Ｑ２１）が先で、スイッチ（Ｑ１）が後になる。このため、スイッチ（Ｑ１）とスイッチ（Ｑ２）とが同時にオン状態になることを防止することができる。スイッチ（Ｑ２）がターンオンするときも同様である。スイッチ（Ｑ２）は、抵抗器（Ｒ２）と抵抗器（Ｒ４）とを経由してターンオンする。これに対して、貫通防止スイッチ（Ｑ１１）は、抵抗器（Ｒ２）のみを経由してターンオンする。このため、貫通防止スイッチ（Ｑ１１）のゲート端子（ＧＱ１１）の電荷の充電の方がスイッチ（Ｑ２）のゲート端子（ＧＱ２）よりも早くなる。ターンオンする順序は、貫通防止スイッチ（Ｑ１１）が先で、スイッチ（Ｑ２）が後になる。このため、スイッチ（Ｑ１）とスイッチ（Ｑ２）とが同時にオン状態になることを防止することができる。
第４の態様の基板電位安定化回路（６）では、第２又は第３の態様において、制御電圧安定化回路（Ｆ１）と、制御電圧安定化回路（Ｆ２）と、を更に備える。制御電圧安定化回路（Ｆ１）は、スイッチ（Ｑ１２）と、抵抗器（Ｒ５）と、ツェナーダイオード（ＺＤ１）と、を有する。制御電圧安定化回路（Ｆ２）は、スイッチ（Ｑ２２）と抵抗器（Ｒ６）とツェナーダイオード（ＺＤ２）とを有する。制御電圧安定化回路（Ｆ１）では、抵抗器（Ｒ１）はスイッチ（Ｑ１）のゲート端子（ＧＱ１）にスイッチ（Ｑ１２）を介して接続され、スイッチ（Ｑ１２）のゲート端子（ＧＱ１２）がツェナーダイオード（ＺＤ１）のカソードに接続されている。さらに、制御電圧安定化回路（Ｆ１）では、裏面電極（Ｓ３）がツェナーダイオード（ＺＤ１）のアノードに接続され、スイッチ（Ｑ１２）のゲート端子（ＧＱ１２）が主電極（Ｓ２）に抵抗器（Ｒ５）を介して接続される。制御電圧安定化回路（Ｆ２）では、抵抗器（Ｒ２）がスイッチ（Ｑ２）のゲート端子（ＧＱ２）にスイッチ（Ｑ２２）を介して接続され、スイッチ（Ｑ２２）のゲート端子（ＧＱ２２）がツェナーダイオード（ＺＤ２）のカソードに接続されている。さらに、制御電圧安定化回路（Ｆ２）では、裏面電極（Ｓ３）がツェナーダイオード（ＺＤ２）のアノードに接続され、スイッチ（Ｑ２２）のゲート端子（ＧＱ２２）が主電極（Ｓ１）に抵抗器（Ｒ６）を介して接続されている。
この構成によると、制御電圧安定化回路（Ｆ１）は抵抗器（Ｒ１）とスイッチ（Ｑ１）との間の電圧を安定化する。また、制御電圧安定化回路（Ｆ２）は、抵抗器（Ｒ２）とスイッチ（Ｑ２）との間の電圧を安定化する。各電圧を安定化することにより、スイッチ（Ｑ１）及びスイッチ（Ｑ２）は、高電圧ノイズへの耐性を向上することができる。
第５の態様の基板電位安定化回路（７，８）では、第２又は第３の態様において、制御電圧安定化回路（Ｆ３）と、制御電圧安定化回路（Ｆ４）と、を更に備える。制御電圧安定化回路（Ｆ３）は、スイッチ（Ｑ１２）と、スイッチ（Ｑ１３）と、抵抗器（Ｒ７）と、抵抗器（Ｒ８）と、整流素子（Ｄ３）と、を有する。制御電圧安定化回路（Ｆ４）は、スイッチ（Ｑ２２）と、スイッチ（Ｑ２３）と、抵抗器（Ｒ９）と、抵抗器（Ｒ１０）と、整流素子（Ｄ４）と、を有する。制御電圧安定化回路（Ｆ３）では、スイッチ（Ｑ１）のゲート端子（ＧＱ１）と裏面電極（Ｓ３）との間に抵抗器（Ｒ７）と抵抗器（Ｒ８）とが互いに直列に接続されている。裏面電極（Ｓ３）が整流素子（Ｄ３）のカソードに接続されている。さらに、制御電圧安定化回路（Ｆ３）では、整流素子（Ｄ３）のアノードと抵抗器（Ｒ５）との間にスイッチ（Ｑ１３）が接続されている。スイッチ（Ｑ１３）のゲート端子は抵抗器（Ｒ７）と抵抗器（Ｒ８）とに接続され、抵抗器（Ｒ５）はスイッチ（Ｑ１２）のゲートと主電極（Ｓ２）との間でスイッチ（Ｑ１２）のゲートと主電極（Ｓ２）とに接続されている。制御電圧安定化回路（Ｆ４）では、スイッチ（Ｑ２）のゲート端子（ＧＱ２）と裏面電極（Ｓ３）との間に抵抗器（Ｒ９）と抵抗器（Ｒ１０）とが互いに直列に接続されている。裏面電極（Ｓ３）が整流素子（Ｄ４）のカソードに接続されている。さらに、制御電圧安定化回路（Ｆ４）では、整流素子（Ｄ４）のアノードと抵抗器（Ｒ６）との間にスイッチ（Ｑ２３）が接続されている。スイッチ（Ｑ２３）のゲートは抵抗器（Ｒ９）と抵抗器（Ｒ１０）とに接続されている。抵抗器（Ｒ６）はスイッチ（Ｑ２２）のゲートと主電極（Ｓ１）との間でスイッチ（Ｑ２２）のゲートと主電極（Ｓ１）とに接続されている。
この構成によると、制御電圧安定化回路（Ｆ１）は抵抗器（Ｒ１）とスイッチ（Ｑ１）との間の電圧を安定化する。また、制御電圧安定化回路（Ｆ２）は、抵抗器（Ｒ２）とスイッチ（Ｑ２）との間の電圧を安定化する。各電圧を安定化することにより、スイッチ（Ｑ１）及びスイッチ（Ｑ２）は、高電圧ノイズへの耐性を向上することができる。また、この回路はモノリシック回路により実現できる回路構成である。
第６の態様の基板電位安定化回路（１，５，６，７，８，９）では、第１～第５のいずれかの態様において、半導体素子は、デュアルゲート型の双方向スイッチ素子（Ｑ０）である。
この構成によると、耐圧性と電気特性の安定性に優れた双方向スイッチ素子（Ｑ０）を構成することができる。
第７の態様の基板電位安定化回路（１，５，６，７，８，９）では、第５の態様において、スイッチ（Ｑ１）と、スイッチ（Ｑ２）と、スイッチ（Ｑ１２）と、スイッチ（Ｑ２２）と、スイッチ（Ｑ１３）と、スイッチ（Ｑ２３）と、貫通防止スイッチ（Ｑ１１）と、貫通防止スイッチ（Ｑ２１）とは、トランジスタであり、整流作用を有しない接触である各オーミック電極と接続する端子をドレイン端子、各裏面電極（Ｓ３）と接続する端子をソース端子、各制御端子をゲート端子とする。
この構成によると、トランジスタにより、高精度で制御することができる。また、双方向スイッチ素子（Ｑ０）とモノリシック回路を構成することができる。
第８の態様の基板電位安定化回路（１，５，６，７，８，９）では、第７の態様において、スイッチ（Ｑ１）と、スイッチ（Ｑ２）と、スイッチ（Ｑ１２）と、スイッチ（Ｑ２２）と、スイッチ（Ｑ１３）と、スイッチ（Ｑ２３）と、貫通防止スイッチ（Ｑ１１）と、貫通防止スイッチ（Ｑ２１）とは、窒化ガリウム系の半導体素子である。
この構成によると、窒化ガリウム系の半導体素子の材料は、従来のシリコンと比較すると、高耐圧、高耐熱、小型化、高速化することが可能な半導体素子であり、回路として用いた場合にも同様の効果を見込むことができる。
第９の態様の基板電位安定化回路（１，５，６，７，８，９）では、第８の態様において、主電極（Ｓ１）、主電極（Ｓ２）及び裏面電極（Ｓ３）を備える半導体素子（Ｑ０）と、スイッチ（Ｑ１）と、スイッチ（Ｑ２）と、スイッチ（Ｑ１２）と、スイッチ（Ｑ２２）と、スイッチ（Ｑ１３）と、スイッチ（Ｑ２３）と、貫通防止スイッチ（Ｑ１１）と、貫通防止スイッチ（Ｑ２１）とは、同一チップ上にモノリシック回路として形成されている。
この構成によると、小型化が容易であり、集積度を上げやすい利点がある。
第１０の態様の基板電位安定化回路（１，５，６，７，８，９）では、第１～第９のいずれかの態様において、半導体素子（Ｑ０）は、窒化ガリウム系の半導体素子である。
この態様によると、窒化ガリウム系の半導体素子の材料は、従来のシリコンと比較すると、高耐圧、高耐熱、小型化、高速化することが可能な半導体素子であり、回路として用いた場合にも同様の効果を見込むことができる。
第１１の態様の双方向スイッチシステム（１００，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ）は、第１～第１０のいずれかの態様の基板電位安定化回路（１，５，６，７，８，９）と、半導体素子（Ｑ０）と、を備える。
この構成によると、双方向スイッチシステム（１００，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ）は、基板電位安定化回路（１，５，６，７，８，９）に流れる貫通電流を抑制し、ノイズに強いシステムである。
１，５，６，７，８，９ 基板電位安定化回路
２ メイン双方向スイッチ
３ 貫通電流防止回路
Ｆ 接続点（第１接続点）
Ｋ 接続点（第２接続点）
Ｑ０ 半導体素子
Ｑ１ スイッチ（第１スイッチ）
Ｑ１１ 貫通防止スイッチ（第１貫通防止スイッチ）
Ｑ２ スイッチ（第２スイッチ）
Ｑ２１ 貫通防止スイッチ（第２貫通防止スイッチ）
Ｑ１２ スイッチ（第３スイッチ）
Ｑ２２ スイッチ（第４スイッチ）
Ｑ１３ スイッチ（第５スイッチ）
Ｑ２３ スイッチ（第６スイッチ）
Ｒ１ 抵抗器（第１抵抗器）
Ｒ２ 抵抗器（第２抵抗器）
Ｒ３ 抵抗器（第３抵抗器）
Ｒ４ 抵抗器（第４抵抗器）
Ｒ５ 抵抗器（第５抵抗器）
Ｒ６ 抵抗器（第６抵抗器）
Ｒ７ 抵抗器（第７抵抗器）
Ｒ８ 抵抗器（第８抵抗器）
Ｒ９ 抵抗器（第９抵抗器）
Ｒ１０ 抵抗器（第１０抵抗器）
Ｄ１ 整流素子（第１整流素子）
Ｄ２ 整流素子（第２整流素子）
Ｄ３ 整流素子（第３整流素子）
Ｄ４ 整流素子（第４整流素子）
ＺＤ１ ツェナーダイオード（第１ツェナーダイオード）
ＺＤ２ ツェナーダイオード（第２ツェナーダイオード）
１００，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ 双方向スイッチシステム
ＧＱ１ ゲート端子（第１制御端子）
ＧＱ２ ゲート端子（第２制御端子）
ＧＱ１１ ゲート端子（第３制御端子）
ＧＱ２１ ゲート端子（第４制御端子）
Ｆ１ 制御電圧安定化回路（第１制御電圧安定化回路）
Ｆ２ 制御電圧安定化回路（第２制御電圧安定化回路）
Ｆ３ 制御電圧安定化回路（第１制御電圧安定化回路）
Ｆ４ 制御電圧安定化回路（第２制御電圧安定化回路）

Claims (12)

  1. 半導体基板と、前記半導体基板に接続された第１主電極と、前記半導体基板に接続された第２主電極と、前記半導体基板に接続された裏面電極とを備えた双方向スイッチ素子に接続されるように構成された基板電位安定化回路であって、
    前記第１主電極と前記裏面電極との間で直列に前記第１主電極と前記裏面電極とに接続された第１スイッチと、
    前記第２主電極と前記裏面電極との間で直列に前記第２主電極と前記裏面電極とに接続された第２スイッチと、
    前記第１スイッチと前記第２スイッチとが同時にオン状態になることを防止する貫通電流防止回路と、
    を備え、
    前記第１スイッチは、前記第１スイッチのオンオフを制御する第１制御端子を有し、
    前記第２スイッチは、前記第２スイッチのオンオフを制御する第２制御端子を有し、
    前記貫通電流防止回路は、
    前記第１スイッチの前記第１制御端子と前記第２主電極との間で直列に前記第２主電極に接続された第１抵抗器と、
    前記第２スイッチの前記第２制御端子と前記第１主電極との間で直列に前記第１主電極に接続された第２抵抗器と、
    前記第１スイッチの前記第１制御端子と前記裏面電極との間で直列に接続された第１貫通防止スイッチと、
    前記第２スイッチの前記第２制御端子と前記裏面電極との間に直列に接続された第２貫通防止スイッチと、
    を有し、
    前記第１貫通防止スイッチは、前記第１貫通防止スイッチのオンオフを制御する第３制御端子を有し、
    前記第２貫通防止スイッチは、前記第２貫通防止スイッチのオンオフを制御する第４制御端子を有し、
    前記第１スイッチの前記第１制御端子は、前記第２貫通防止スイッチの前記第４制御端子に電気的に接続されており、
    前記第２スイッチの前記第２制御端子は、前記第１貫通防止スイッチの前記第３制御端子に電気的に接続されている、基板電位安定化回路。
  2. 前記貫通電流防止回路は、
    前記第１制御端子と前記第４制御端子との間での直列に前記第１制御端子と前記第４制御端子とに接続された第３抵抗器と、
    前記第２制御端子と前記第３制御端子との間で直列に前記第２制御端子と前記第３制御端子とに接続された第４抵抗器と、
    前記第１制御端子と前記第２主電極との間で直列に前記第１制御端子と前記第２主電極とに接続され、前記第１制御端子から前記第２主電極の方向を順方向とする第１整流素子と、
    前記第２制御端子と前記第１主電極との間で直列に前記第２制御端子と前記第１主電極とに接続され、前記第２制御端子から前記第１主電極の方向を順方向とする第２整流素子と、
    を更に有する、請求項１に記載の基板電位安定化回路。
  3. 第３スイッチと第５抵抗器と第１ツェナーダイオードとを有する第１制御電圧安定化回路と、
    第４スイッチと第６抵抗器と第２ツェナーダイオードとを有する第２制御電圧安定化回路と、
    を更に備え、
    前記第１抵抗器は前記第１スイッチの前記第１制御端子に前記第３スイッチを介して接続され、
    前記第３スイッチは、前記第３スイッチのオンオフを制御する制御端子を有し、
    前記第３スイッチの前記制御端子は前記第１ツェナーダイオードのカソードに接続され、前記第１ツェナーダイオードのアノードは前記裏面電極に接続され、
    前記第３スイッチの前記制御端子は前記第２主電極に前記第５抵抗器を介して接続され、前記第２抵抗器は、前記第２スイッチの前記第２制御端子に前記第４スイッチを介して接続され、
    前記第４スイッチは、前記第４スイッチのオンオフを制御する制御端子を有し、
    前記第４スイッチの前記制御端子は前記第２ツェナーダイオードのカソードに接続され、前記第２ツェナーダイオードのアノードは前記裏面電極に接続され、
    前記第４スイッチの前記制御端子は前記第１主電極に前記第６抵抗器を介して接続されている、請求項１又は２に記載の基板電位安定化回路。
  4. 第３スイッチと第５スイッチと第５抵抗器と第７抵抗器と第８抵抗器と第３整流素子とを有する第１制御電圧安定化回路と、
    第４スイッチと第６スイッチと第６抵抗器と第９抵抗器と第１０抵抗器と第４整流素子とを有する第２制御電圧安定化回路と、
    を更に備え
    前記第７抵抗器は、前記第１スイッチの前記第１制御端子と第１接続点との間に直列に前記第１スイッチの前記第１制御端子と前記第１接続点とに接続されており、
    前記第８抵抗器は、前記第１接続点と前記裏面電極との間に直列に前記第１接続点と前記裏面電極とに接続されており、
    前記第３整流素子のカソードは前記裏面電極に接続されており、
    前記第５スイッチは、前記第３整流素子のアノードと前記第５抵抗器との間に直列に前記第３整流素子の前記アノードと前記第５抵抗器とに接続されており、
    前記第５スイッチは、前記第５スイッチのオンオフを制御する制御端子を有し、
    前記第５スイッチの前記制御端子は前記第１接続点に接続されており、
    前記第３スイッチは、前記第３スイッチのオンオフを制御する制御端子を有し、
    前記第５抵抗器は前記第３スイッチの前記制御端子と前記第２主電極との間に直列に前記第３スイッチの前記制御端子と前記第２主電極とに接続されており、
    前記第９抵抗器は、前記第２スイッチの前記第２制御端子と第２接続点との間に直列に前記第２スイッチの前記第２制御端子と前記第２接続点とに接続されており、
    前記第１０抵抗器は、前記第２接続点と前記裏面電極との間に直列に前記第２接続点と前記裏面電極とに接続されており、
    前記第４整流素子のカソードは前記裏面電極に接続されており、
    前記第６スイッチは、前記第４整流素子のアノードと前記第６抵抗器との間に直列に前記第４整流素子のアノードと前記第６抵抗器とに接続されており、
    前記第６スイッチは、前記第６スイッチのオンオフを制御する制御端子を有し、
    前記第６スイッチの前記制御端子は、前記第２接続点に接続されており、
    前記第４スイッチは、前記第４スイッチのオンオフを制御する制御端子を有し、
    前記第６抵抗器は、前記第４スイッチの前記制御端子と前記第１主電極との間で直列に前記第４スイッチの前記制御端子と前記第１主電極とに接続されている、請求項１又は２に記載の基板電位安定化回路。
  5. 前記第２貫通防止スイッチの前記第４制御端子は、前記第１制御端子に接続されており、前記第１貫通防止スイッチの前記第３制御端子は、前記第２制御端子に接続されている、請求項４に記載の基板電位安定化回路。
  6. 前記第２貫通防止スイッチの前記第４制御端子は、前記第１接続点に接続されており、
    前記第１貫通防止スイッチの前記第３制御端子は、前記第２接続点に接続されている、請求項４に記載の基板電位安定化回路。
  7. 前記第１スイッチと前記第２スイッチと前記第３スイッチと前記第４スイッチと前記第５スイッチと前記第６スイッチと前記第１貫通防止スイッチと前記第２貫通防止スイッチとは、整流作用を有しないオーミック電極にそれぞれ電気的に接続されたドレイン端子と、前記裏面電極に電気的に接続されたソース端子と、ゲート端子とを有するトランジスタである、請求項４に記載の基板電位安定化回路。
  8. 前記第１スイッチと前記第２スイッチと前記第３スイッチと前記第４スイッチと前記第５スイッチと前記第６スイッチと前記第１貫通防止スイッチと前記第２貫通防止スイッチとは窒化ガリウム系の半導体素子である、請求項７に記載の基板電位安定化回路。
  9. 前記双方向スイッチ素子と前記第１スイッチと前記第２スイッチと前記第３スイッチと前記第４スイッチと前記第５スイッチと前記第６スイッチと前記第１貫通防止スイッチと前記第２貫通防止スイッチとは、同一チップ上にモノリシック回路として形成されている、請求項８に記載の基板電位安定化回路。
  10. 前記双方向スイッチ素子は、デュアルゲート型の双方向スイッチ素子である、請求項１～９のいずれか１項に記載の基板電位安定化回路。
  11. 前記双方向スイッチ素子は、窒化ガリウム系の半導体素子である、請求項１～１０のいずれか１項に記載の基板電位安定化回路。
  12. 請求項１～１１のいずれか１項に記載の基板電位安定化回路と、
    前記双方向スイッチ素子と、
    を備えた双方向スイッチシステム。
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