JP7632409B2 - 信号変換回路 - Google Patents

Description

本発明は、差動信号をシングルエンド信号に変換する信号変換回路に関する。

トランスを用いて、電力増幅器などが出力する差動信号をシングルエンド信号に変換する場合、１次巻線と２次巻線との間に存在する寄生容量の影響により、差動信号が入力される１次巻線の両端の入力インピーダンスに非対称性が生じる。

関連する技術として、下記の特許文献１の第６図及びその説明には、シングルエンド信号を差動信号に変換する場合に、１次巻線と２次巻線との間の寄生容量により、１次巻線に非対称性が生じることが示されている。

特許文献１の第７図及びその説明には、上記の非対称性を解決するために、１次巻線のセンタータップを接地し、１次巻線の一端に信号を入力し、１次巻線の他端をフローティングにすることが、記載されている。

特許第２９３８０８２号公報

上記した通り、特許文献１には、寄生容量の影響を低減するトランスの構成技術が記載されている。しかしながら、特許文献１記載の技術では、寄生容量を含めてトランスを設計する必要がある。従って、特許文献１記載の技術では、インピーダンスの十分大きな変換比が得られないなど、設計の自由度が低下する問題があった。

本発明は、上記に鑑みてなされたものであって、設計の自由度の低下を抑制することを目的とする。

本発明の一側面の信号変換回路は、差動信号を構成する第１信号及び第２信号をシングルエンドの第３信号に変換する信号変換回路であって、１次巻線の一端に第１信号が入力され、１次巻線の他端に第２信号が入力され、２次巻線の一端から第１信号と同じ極性の第３信号が出力され、２次巻線の他端が基準電位に電気的に接続されたトランスと、１次巻線の一端と基準電位との間に電気的に接続された第１コンデンサと、１次巻線の他端と２次巻線の一端との間に電気的に接続された負性容量と、を含む。

本発明によれば、設計の自由度の低下を抑制することが可能となる。

図１は、比較例の信号変換回路の構成を示す図である。 図２は、本開示の信号変換回路の原理を示す図である。 図３は、第１の実施の形態の信号変換回路の構成を示す図である。 図４は、第２の実施の形態の信号変換回路の概略平面図である。 図５は、第３の実施の形態の信号変換回路の構成を示す図である。 図６は、第３の実施の形態の信号変換回路の負性容量回路の構成を示す図である。 図７は、第４の実施の形態の負性容量回路の構成を示す図である。 図８は、第５の実施の形態の負性容量回路の構成を示す図である。

以下に、本発明の信号変換回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。各実施の形態は例示であり、異なる実施の形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。

＜本開示の原理及び比較例＞
以下、本開示の原理について説明するが、本開示の原理の理解を容易にするために、比較例について先に説明する。

（比較例）
図１は、比較例の信号変換回路の構成を示す図である。

信号変換回路２０１は、差動信号を構成する第１入力信号２１及び第２入力信号２２を、シングルエンドの出力信号２３に変換する。

増幅器３１は、トランジスタ４１を含む。トランジスタ４１は、第１極性の第１入力信号２１を、コレクタ又はドレインから信号変換回路２０１の第１入力端子ＩＮ＋に出力する。第１極性は、正極性が例示されるが、本開示はこれに限定されない。

増幅器３２は、トランジスタ４２を含む。トランジスタ４２は、第２極性の第２入力信号２２を、コレクタ又はドレインから信号変換回路２０１の第２入力端子ＩＮ－に出力する。第２極性は、負極性が例示されるが、本開示はこれに限定されない。

第１入力信号２１と第２入力信号２２とは、振幅の大きさが同じ、且つ、位相が逆である（位相が１８０度異なる）ものとする。

信号変換回路２０１は、トランス１０を含む。トランス１０は、第１巻線１１と、第２巻線１２と、を含む。第１巻線１１と第２巻線１２とは、電磁界的に結合されている。

第１巻線１１の一端１１ａは、第１入力端子ＩＮ＋に電気的に接続されている。第１巻線１１の他端１１ｂは、第２入力端子ＩＮ－に電気的に接続されている。

第１巻線１１のセンタータップ１１ｃは、直流電源５１の高電位側端に電気的に接続されている。直流電源５１の低電位側端は、基準電位に電気的に接続されている。基準電位は、接地電位が例示されるが、本開示はこれに限定されない。

直流電源５１は、第１巻線１１を介して、トランジスタ４１及び４２のコレクタ又はドレインにバイアス電圧を与えるが、本開示はこれに限定されない。トランジスタ４１及び４２のコレクタ又はドレインへは、第１巻線１１を介するのではなく、チョークコイル（図示せず）を介してバイアス電圧が夫々与えられても良い。

第２巻線１２の一端１２ａは、信号変換回路２０１の出力端子ＯＵＴに電気的に接続されている。第２巻線１２の他端１２ｂは、基準電位に電気的に接続されている。

出力端子ＯＵＴからは、シングルエンドの出力信号２３が出力される。出力信号の極性は、第１極性である。出力信号２３の振幅は、第１入力信号２１及び第２入力信号２２と比較して、相対的に大きい。

トランス１０は、第１巻線１１と第２巻線１２とを巻き合わせて構成されている。そのため、第１巻線１１の一端１１ａと第２巻線１２の一端１２ａとの間には、寄生容量Ｃ_Ｐ１が生ずる。第１巻線１１の他端１１ｂと第２巻線１２の他端１２ｂとの間には、寄生容量Ｃ_Ｐ２が生ずる。

第２巻線１２の一端１２ａと、他端１２ｂとでは、電圧波形が異なる。そのため、第１入力端子ＩＮ＋の側と、第２入力端子ＩＮ－の側とでは、動作の非対称性が現れる。

即ち、第１入力端子ＩＮ＋の側は、寄生容量Ｃ_Ｐ１を介して、出力信号２３の影響を受ける。一方、第２入力端子ＩＮ－の側は、寄生容量Ｃ_Ｐ２が負荷として追加されるが、寄生容量Ｃ_Ｐ２の接続先は基準電位であり、出力信号２３の影響を受けない。

これにより、第１入力端子ＩＮ＋の入力インピーダンスと、第２入力端子ＩＮ－の入力インピーダンスと、が異なることになる。つまり、トランジスタ４１の負荷インピーダンスと、トランジスタ４２の負荷インピーダンスと、が異なることになる。

従って、第１入力信号２１と第２入力信号２２とは、振幅が異なったり、位相差が１８０°からずれたりしてしまう。或いは、第１入力信号２１又は第２入力信号２２の信号波形が乱れたりしてしまう。

（本開示の原理）
図２は、本開示の信号変換回路の原理を示す図である。

信号変換回路１は、信号変換回路２０１（図１参照）と比較して、容量Ｃ_ａと、負性容量－Ｃ_ｂと、を含む。ここで、Ｃ_ａ＞０であり、－Ｃ_ｂ＜０である。なお、負性容量は、図１では容量の記号を用いて記載されているものの、便宜上容量として示しているだけであり、実際は容量素子から構成されるわけではない。例えば、後述のとおり、トランジスタを合成した回路や、二酸化ハフニウムといった材料を用いて構成される回路である。

容量Ｃ_ａの一端は、増幅器３１及び第１入力端子ＩＮ＋に電気的に接続されている。容量Ｃ_ａの他端は、基準電位に電気的に接続されている。

負性容量－Ｃ_ｂの一端は、第２入力端子ＩＮ－及び第１巻線１１の他端１１ｂに電気的に接続されている。負性容量－Ｃ_ｂの他端は、第２巻線１２の一端１２ａ及び出力端子ＯＵＴに電気的に接続されている。

ここで、第１入力信号２１、第２入力信号２２及び出力信号２３の角周波数をωとし、第１入力信号２１の電圧をＶ_１とし、第２入力信号２２の電圧を－Ｖ_１とし、出力信号２３の電圧をａＶ_１とする。ａは、正の数である。

寄生容量Ｃ_Ｐ１の両端間の電圧は、Ｖ_１（１－ａ）である。従って、寄生容量Ｃ_Ｐ１に流れる電流Ｉ_１１は、次の式（１）で表される。
Ｉ_１１＝Ｖ_１（１－ａ）ωＣ_Ｐ１ ・・・（１）

寄生容量Ｃ_Ｐ２の両端間の電圧は、－Ｖ_１である。従って、寄生容量Ｃ_Ｐ２に流れる電流Ｉ_２２は、次の式（２）で表される。
Ｉ_２２＝－Ｖ_１ωＣ_Ｐ２ ・・・（２）

本開示は、非対称性を解消するために、次の２つの対策を行う。

第１の対策として、容量Ｃ_ａの一端が、第１入力端子ＩＮ＋に電気的に接続されている。容量Ｃ_ａの他端は、基準電位に電気的に接続されている。

容量Ｃ_ａの値は、寄生容量Ｃ_Ｐ２の値とほぼ同じに設定（例えば、容量Ｃ_ａの値が、容量Ｃ_ｐ２の値に比べて±３０％以内の差分を有する場合も含む）する。

容量Ｃ_ａの両端間の電圧は、Ｖ_１である。従って、容量Ｃ_ａに流れる電流Ｉ_１２は、次の式（３）で表される。
Ｉ_１２＝Ｖ_１ωＣ_ａ
＝Ｖ_１ωＣ_Ｐ２ ・・・（３）

式（２）及び式（３）を参照すると、電流Ｉ_１２は、電流Ｉ_２２と比べて極性が反転しており、電流Ｉ_１２と電流Ｉ_２２とは対称になる。

第２の対策として、負の静電容量を持つ負性容量－Ｃ_ｂが、第２入力端子ＩＮ－と出力端子ＯＵＴとの間に電気的に接続されている。

容量－Ｃ_ｂの両端間の電圧は、－Ｖ_１（１＋ａ）ある。従って、容量－Ｃ_ｂに流れる電流Ｉ_２１は、次の式（４）で表される。
Ｉ_２１＝Ｖ_１（１＋ａ）ωＣ_ｂ ・・・（４）

次の式（５）が成立するように、負性容量－Ｃ_ｂの値を設定する。
Ｃ_ｂ＝（（ａ－１）／（ａ＋１））Ｃ_Ｐ１ ・・・（５）

式（５）を式（４）に代入すると、次の式（６）が得られる。
Ｉ_２１＝Ｖ_１（１＋ａ）ωＣ_ｂ
＝Ｖ_１（１＋ａ）ω（（ａ－１）／（ａ＋１））Ｃ_Ｐ１
＝Ｖ_１（ａ－１）ωＣ_Ｐ１
＝－Ｖ_１（１－ａ）ωＣ_Ｐ１ ・・・（６）

式（１）及び式（６）を参照すると、電流Ｉ_２１は、電流Ｉ_１１と比べて極性が反転しており、電流Ｉ_２１と電流Ｉ_１１とは対称になる。

上記のように、本開示は、容量Ｃ_ａ及び負性容量－Ｃ_ｂを追加することで、寄生容量Ｃ_Ｐ１及び寄生容量Ｃ_Ｐ２に起因する非対称性を解消することができる。これにより、本開示は、第１入力端子ＩＮ＋及び第２入力端子ＩＮ－の入力インピーダンスの対称性を保つことができ、増幅器３１及び増幅器３２の負荷インピーダンスの対称性を保つことができる。

＜第１の実施の形態＞
図３は、第１の実施の形態の信号変換回路の構成を示す図である。

信号変換回路１Ａは、信号変換回路１（図２参照）と比較して、負性容量－Ｃ_ｂの一例として、インダクタＬ_ａを含む。

信号変換回路１Ａでは、負性容量－Ｃ_ｂを簡便に実現できるインダクタＬ_ａを用いて、非対称性の解消を実現した。

負性容量－Ｃ_ｂとインダクタＬ_ａとのインピーダンスを比較すると、次の式（７）の通りとなる。
ｊωＬ_ａ＝ｊ／（ωＣ_ｂ） ・・・（７）

つまり、インダクタＬ_ａの値を次の式（８）のように設定すれば、各角周波数ωにおいて非対称性を解消できる。
Ｌ_ａ＝１／（ω^２Ｃ_ｂ） ・・・（８）

信号変換回路１Ａは、周波数依存性が存在するものの、負性容量－Ｃ_ｂを用いることなく、増幅器３１及び増幅器３２の負荷インピーダンスの非対称性を解消することができる。

＜第２の実施の形態＞
第２の実施の形態の構成要素のうち、第１の実施の形態と同一の構成要素については、同一の符号を付して説明を省略する。

図４は、第２の実施の形態の信号変換回路の概略平面図である。

第２の実施の形態は、信号変換回路１Ａ（図３参照）を電力増幅器の出力整合回路へ適用した場合に、平面上に配置した具体例である。

信号変換回路１Ａは、基板６１に形成されている。第１巻線１１と第２巻線１２とは、基板６１の異なる層に形成されていることとするが、本開示はこれに限定されない。第１巻線１１と第２巻線１２とは、基板６１の同じ層に形成されても良い。

第１巻線１１の第１入力端子ＩＮ＋及び第２入力端子ＩＮ－は、図４中の左側に形成されている。第１巻線１１は、略円形状を有する。第１巻線１１のセンタータップ１１ｃは、第１巻線１１の図４中の右端に位置する。センタータップ１１ｃには、直流電源５１からバイアス電圧が入力される。

第２巻線１２の出力端子ＯＵＴは、図４中の右側に形成されている。第２巻線１２は、第１巻線１１の内側を略１周した後、第１巻線１１を跨いで、第１巻線の外側を略１周している。第２巻線１２の他端は、基準電位に電気的に接続されている。

第１巻線１１に流れる電流７１及び第２巻線１２に流れる電流７２は、第１巻線１１及び第２巻線１２の磁界の向きが共通になる方向に、流れる。

出力整合回路では、負荷インピーダンスよりも出力インピーダンス（例えば、５０Ω）の方が大きい場合が多い。従って、第２巻線１２のインダクタンス値は、第１巻線１１のインダクタンス値よりも大きい場合が多い。

容量Ｃ_ａ及びインダクタＬ_ａは、例えば、ＳＭＤ（Surface Mount Device：表面実装部品）であることが例示されるが、本開示はこれに限定されない。

容量Ｃ_ａは、第１入力端子ＩＮ＋の近傍に配置することが例示されるが、本開示はこれに限定されない。例えば、容量Ｃ_ａと第１入力端子ＩＮ＋との間の距離は、他の構成要素と第１入力端子ＩＮ＋との間の距離よりも、短くすることが例示される。

インダクタＬ_ａのインダクタンス値は、比較的大きな値となる場合が多い。例えば、信号の周波数を１．８５ＧＨｚ（ギガヘルツ）とし、第２巻線１２と第１巻線１１との巻線比を２：１とし、Ｃ_Ｐ１＝Ｃ_Ｐ２＝Ｃ_ａ＝１．０ｐＦ（ピコファラド）とした場合、インダクタＬ_ａのインダクタンス値は、１５．５ｎＨ（ナノヘンリー）となる。従って、インダクタＬ_ａは、直列接続されている配線６２及び配線６３のインダクタンス値も含めて、設計することができる。

第２の実施の形態は、第１の実施の形態の信号変換回路１Ａを基板６１上に実現でき、物理的に回路を実現できる。

＜第３の実施の形態＞
第３の実施の形態の構成要素のうち、他の実施の形態と同一の構成要素については、同一の符号を付して説明を省略する。

図５は、第３の実施の形態の信号変換回路の構成を示す図である。

信号変換回路１Ｂは、信号変換回路１（図２参照）と比較して、負性容量－Ｃ_ｂの一例として、負性容量回路８１を含む。負性容量回路８１は、能動素子（トランジスタ）を用いて実現されたアクティブ負性容量回路である。

負性容量回路８１の第１端子８１ａ及び第２端子８１ｂは、後で説明するように、電源電位ＶＣＣに電気的に接続されており、直流レベルを有する。そこで、第２入力端子ＩＮ－と第１端子８１ａとの間に、ＤＣカットコンデンサＣ_ＤＣが設けられている。なお必要に応じて出力側にもＤＣカットコンデンサＣ_ＤＣ２を追加しても良い。

図６は、第３の実施の形態の信号変換回路の負性容量回路の構成を示す図である。

負性容量回路８１は、抵抗９１及び抵抗９２と、トランジスタ９３及びトランジスタ９４と、コンデンサ９５と、定電流源９６及び定電流源９７と、を含む。

トランジスタ９３及びトランジスタ９４はバイポーラトランジスタとするが、本開示はこれに限定されない。トランジスタ９３及びトランジスタ９４は、ＦＥＴ（Field Effect Transistor）であっても良い。トランジスタ９３及びトランジスタ９４がＦＥＴの場合、ソースがエミッタに相当し、ゲートがベースに相当し、ドレインがコレクタに相当する。

抵抗９１の抵抗値と抵抗９２の抵抗値とは同じとするが、本開示はこれに限定されない。トランジスタ９３の電気的特性とトランジスタ９４の電気的特性とは同じとするが、本開示はこれに限定されない。定電流源９６の電流値と定電流源９７の電流値とは同じとするが、本開示はこれに限定されない。

抵抗９１及び抵抗９２の抵抗値は、電源電位ＶＣＣやトランジスタ９３及びトランジスタ９４の電気的特性などに基づいて、設定される。

抵抗９１の一端は、電源電位ＶＣＣに電気的に接続されている。抵抗９１の他端は、第１端子８１ａ、トランジスタ９３のコレクタ、及び、トランジスタ９４のベースに、電気的に接続されている。

抵抗９２の一端は、電源電位ＶＣＣに電気的に接続されている。抵抗９２の他端は、第２端子８１ｂ、トランジスタ９４のコレクタ、及び、トランジスタ９３のベースに、電気的に接続されている。

トランジスタ９３のベースは、第２端子８１ｂに電気的に接続されている。トランジスタ９４のベースは、第１端子８１ａに電気的に接続されている。

コンデンサ９５の一端は、トランジスタ９３のエミッタに電気的に接続されている。コンデンサ９５の他端は、トランジスタ９４のエミッタに電気的に接続されている。

定電流源９６は、トランジスタ９３のエミッタと基準電位との間に電気的に接続されている。

定電流源９７は、トランジスタ９４のエミッタと基準電位との間に電気的に接続されている。

第１端子８１ａの直流レベルは、電源電位ＶＣＣから抵抗９１の電圧降下分を引いたレベルとなる。同様に、第２端子８１ｂの直流レベルは、電源電位ＶＣＣから抵抗９２の電圧降下分を引いたレベルとなる。

トランジスタ９３は、直流的には、コレクタバイアス電圧及びベースバイアス電圧が与えられ、コレクタ電流Ｉ_３１及びエミッタ電流Ｉ_３２が流れる。同様に、トランジスタ９４は、直流的には、コレクタバイアス電圧及びベースバイアス電圧が与えられ、コレクタ電流Ｉ_４１及びエミッタ電流Ｉ_４２が流れる。

第１端子８１ａの電圧が交流的に下降し且つ第２端子８１ｂの電圧が交流的に上昇する場合の負性容量回路８１の動作について説明する。

トランジスタ９３は、ベース電圧が上昇するので、コレクタ電流Ｉ_３１及びエミッタ電流Ｉ_３２が増加する。一方、トランジスタ９４は、ベース電圧が下降するので、コレクタ電流Ｉ_４１及びエミッタ電流Ｉ_４２が減少する。

エミッタ電流Ｉ_３２の増加分は、コンデンサ９５を介して、定電流源９７に流れる。

第１端子８１ａから交流的に流入する電流は、コレクタ電流Ｉ_３１が増加するので、増加する。第２端子８１ｂから交流的に流入する電流は、コレクタ電流Ｉ_４１が減少するので、減少する。

第１端子８１ａの電圧が交流的に上昇し且つ第２端子８１ｂの電圧が交流的に下降する場合の負性容量回路８１の動作は、上記と逆になる。

インダクタＬ_ａを負性容量の代わりに用いた場合、ある角周波数ω_ｃでのみω_ｃＬ_ａ＝１／（ω_ｃＣ_ｂ）が成立する。これに比較してトランジスタ９３及びトランジスタ９４を用いると、広帯域に動作可能である。従って、負性容量回路８１は、インダクタＬ_ａと比較して、広帯域な負性容量を実現できる。

これにより、信号変換回路１Ｂは、信号変換回路１及び信号変換回路１Ａと比較して、広帯域に非対称性を解消することができる。

＜第４の実施の形態＞
第４の実施の形態の構成要素のうち、他の実施の形態と同一の構成要素については、同一の符号を付して説明を省略する。

図７は、第４の実施の形態の負性容量回路の構成を示す図である。

負性容量回路８１Ａは、負性容量回路８１（図６参照）と比較して、抵抗９１及び抵抗９２に代えて、トランジスタ９８及びトランジスタ９９を含む。

トランジスタ９８及びトランジスタ９９はバイポーラトランジスタとするが、本開示はこれに限定されない。トランジスタ９８及びトランジスタ９９は、ＦＥＴであっても良い。

トランジスタ９８の電気的特性とトランジスタ９９の電気的特性とは同じとするが、本開示はこれに限定されない。

トランジスタ９８のコレクタは、電源電位ＶＣＣに電気的に接続されている。トランジスタ９８のベースは、第２端子８１ｂに電気的に接続されている。トランジスタ９８のエミッタは、トランジスタ９３のベースに電気的に接続されている。つまり、トランジスタ９８は、エミッタフォロワ接続されている。

トランジスタ９９のコレクタは、電源電位ＶＣＣに電気的に接続されている。トランジスタ９９のベースは、第１端子８１ａに電気的に接続されている。トランジスタ９９のエミッタは、トランジスタ９４のベースに電気的に接続されている。つまり、トランジスタ９９は、エミッタフォロワ接続されている。

負性容量回路８１Ａは、負性容量回路８１と比較して、エミッタフォロワ接続されたトランジスタ９８及びトランジスタ９９を含むことにより、第１端子８１ａ及び第２端子８１ｂに入力される電圧の許容最大電圧振幅を大きくすることができる。なお、ここでは図６に記載していた抵抗９１及び９２を省略して記載している。第１端子８１ａ及び第２端子８１ｂに適切な直流バイアスが印加されれば、抵抗９１及び９２は省略できる。

＜第５の実施の形態＞
第５の実施の形態の構成要素のうち、他の実施の形態と同一の構成要素については、同一の符号を付して説明を省略する。

図８は、第５の実施の形態の負性容量回路の構成を示す図である。

負性容量回路８１Ｂは、負性容量回路８１（図６参照）と比較して、抵抗９１及び抵抗９２並びにトランジスタ９３及びトランジスタ９４に代えて、トランジスタ１０１及びトランジスタ１０２を含む。トランジスタ１０１及びトランジスタ１０２は、ＦＥＴである。

トランジスタ１０１の電気的特性とトランジスタ１０２の電気的特性とは同じとするが、本開示はこれに限定されない。

トランジスタ１０１のドレインは、第１端子８１ａに電気的に接続されている。トランジスタ１０１のゲートは、第２端子８１ｂに電気的に接続されている。トランジスタ１０１のソースは、コンデンサ９５の一端及び定電流源９６に電気的に接続されている。

トランジスタ１０２のドレインは、第２端子８１ｂに電気的に接続されている。トランジスタ１０２のゲートは、第１端子８１ａに電気的に接続されている。トランジスタ１０２のソースは、コンデンサ９５の他端及び定電流源９７に電気的に接続されている。

このように、負性容量回路８１Ｂは、能動素子としてＦＥＴを利用して実現することができる。なお、ここでは図６に記載していた抵抗９１及び９２を省略して記載している。第１端子８１ａ及び第２端子８１ｂに適切な直流バイアスが印加されれば、抵抗９１及び９２は省略できる。

＜付記＞
第３から第５の実施の形態では、能動素子（トランジスタ）を使用して負性容量回路を実現したが、本開示はこれに限定されない。負性容量回路は、ＨｆＯ_２（二酸化ハフニウム）などの負性容量特性を有する材料を用いて実現することも可能である。

＜本開示の構成例＞
本開示は、下記の構成をとることもできる。

（１）
差動信号を構成する第１信号及び第２信号をシングルエンドの第３信号に変換する信号変換回路であって、
１次巻線の一端に第１信号が入力され、１次巻線の他端に第２信号が入力され、２次巻線の一端から第１信号と同じ極性の第３信号が出力され、２次巻線の他端が基準電位に電気的に接続されたトランスと、
１次巻線の一端と基準電位との間に電気的に接続された第１コンデンサと、
１次巻線の他端と２次巻線の一端との間に電気的に接続された負性容量と、
を含む、
信号変換回路。

（２）
上記（１）に記載の信号変換回路であって、
負性容量は、インダクタである、
信号変換回路。

（３）
上記（１）に記載の信号変換回路であって、
負性容量は、
能動素子を含むアクティブ負性容量回路である、
信号変換回路。

（４）
上記（３）に記載の信号変換回路であって、
アクティブ負性容量回路は、
コレクタ又はドレインが、第１端子に電気的に接続され、ベース又はゲートが第２端子に電気的に接続された第１トランジスタと、
コレクタ又はドレインが、第２端子に電気的に接続され、ベース又はゲートが第１端子に電気的に接続された第２トランジスタと、
第１トランジスタのエミッタ又はソースに電気的に接続された第１定電流源と、
第２トランジスタのエミッタ又はソースに電気的に接続された第２定電流源と、
第１トランジスタのエミッタ又はソースと、第２トランジスタのエミッタ又はソースと、の間に電気的に接続された第２コンデンサと、
を含む、
信号変換回路。

（５）
上記（４）に記載の信号変換回路であって、
アクティブ負性容量回路は、
エミッタ又はソースが第１トランジスタのベース又はゲートに電気的に接続され、ベース又はゲートが第２端子に電気的に接続され、コレクタ又はドレインが電源電位に電気的に接続された第３トランジスタと、
エミッタ又はソースが第２トランジスタのベース又はゲートに電気的に接続され、ベース又はゲートが第１端子に電気的に接続され、コレクタ又はドレインが電源電位に電気的に接続された第４トランジスタと、
を更に含む、
信号変換回路。

なお、上記した実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。

１、２０１ 信号変換回路
１０ トランス
１１ 第１巻線
１２ 第２巻線
３１、３２ 増幅器
４１、４２、９３、９４、９８、９９、１０１、１０２ トランジスタ
５１ 直流電源
６１ 基板
８１ 負性容量回路
９１、９２ 抵抗
９５ コンデンサ
９６、９７ 定電流源
Ｃ_Ｐ１、Ｃ_Ｐ２ 寄生容量
Ｃ_ａ 容量
－Ｃ_ｂ 負性容量
Ｌ_ａ インダクタ

Claims (5)

1. 差動信号を構成する第１信号及び第２信号をシングルエンドの第３信号に変換する信号変換回路であって、
   １次巻線の一端に前記第１信号が入力され、前記１次巻線の他端に前記第２信号が入力され、２次巻線の一端から前記第１信号と同じ極性の前記第３信号が出力され、前記２次巻線の他端が基準電位に電気的に接続されたトランスと、
   前記１次巻線の一端と基準電位との間に電気的に接続された第１コンデンサと、
   前記１次巻線の他端と前記２次巻線の一端との間に電気的に接続された負性容量と、
   を含む、
   信号変換回路。
2. 請求項１に記載の信号変換回路であって、
   前記負性容量は、インダクタである、
   信号変換回路。
3. 請求項１に記載の信号変換回路であって、
   前記負性容量は、
   能動素子を含むアクティブ負性容量回路である、
   信号変換回路。
4. 請求項３に記載の信号変換回路であって、
   前記アクティブ負性容量回路は、
   コレクタ又はドレインが、第１端子に電気的に接続され、ベース又はゲートが第２端子に電気的に接続された第１トランジスタと、
   コレクタ又はドレインが、前記第２端子に電気的に接続され、ベース又はゲートが前記第１端子に電気的に接続された第２トランジスタと、
   前記第１トランジスタのエミッタ又はソースに電気的に接続された第１定電流源と、
   前記第２トランジスタのエミッタ又はソースに電気的に接続された第２定電流源と、
   前記第１トランジスタのエミッタ又はソースと、前記第２トランジスタのエミッタ又はソースと、の間に電気的に接続された第２コンデンサと、
   を含む、
   信号変換回路。
5. 請求項３に記載の信号変換回路であって、
   前記アクティブ負性容量回路は、
   コレクタ又はドレインが、第１端子に電気的に接続された第１トランジスタと、
   コレクタ又はドレインが、第２端子に電気的に接続された第２トランジスタと、
   エミッタ又はソースが前記第１トランジスタのベース又はゲートに電気的に接続され、ベース又はゲートが前記第２端子に電気的に接続され、コレクタ又はドレインが電源電位に電気的に接続された第３トランジスタと、
   エミッタ又はソースが前記第２トランジスタのベース又はゲートに電気的に接続され、ベース又はゲートが前記第１端子に電気的に接続され、コレクタ又はドレインが電源電位に電気的に接続された第４トランジスタと、
   前記第１トランジスタのエミッタ又はソースに電気的に接続された第１定電流源と、
   前記第２トランジスタのエミッタ又はソースに電気的に接続された第２定電流源と、
   前記第１トランジスタのエミッタ又はソースと、前記第２トランジスタのエミッタ又はソースと、の間に電気的に接続された第２コンデンサと、
   を含む、
   信号変換回路。

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