JP7636432B2 - 表示基板及びその製作方法、表示装置 - Google Patents

Description

本開示の実施例は、表示基板及びその製作方法、表示装置に関する。

表示技術分野において、例えば液晶表示パネル又は有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、 ＯＬＥＤ）表示パネルの画素アレイは、一般的には、複数行のゲート線と、ゲート線と交錯する複数列のデータ線とを含む。ゲート線に対する駆動は、バインディングされる集積駆動回路によって実現されることができる。ここ数年、非晶質シリコン薄膜トランジスタ又は酸化物薄膜トランジスタの製造プロセスの絶えない向上に伴い、ゲート線駆動回路を薄膜トランジスタアレイ基板上に直接集積してＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）を形成することにより、ゲート線を駆動することができる。例えば、カスケード接続される複数のシフトレジスタユニットを含むＧＯＡを採用して画素アレイの複数行のゲート線にスイッチ態電圧信号（走査信号）を提供することができ、それにより、例えば複数行のゲート線が順次にオンするように制御するとともに、データ線によって画素アレイにおける対応する行の画素ユニットにデータ信号を提供することにより、各画素ユニットに表示画像のグレースケールに必要とする階調電圧を形成し、さらに一フレームの画像を表示する。

本開示の少なくとも一つの実施例は、表示基板を提供する。前記表示基板は、ベース基板と、前記ベース基板上に設けられるシフトレジスタユニット及び第１クロック信号線とを含み、前記第１クロック信号線は、前記ベース基板において第１方向に沿って延伸し、且つ前記シフトレジスタユニットに第１クロック信号を提供するように構成され、前記シフトレジスタユニットは、入力回路と、出力回路と、第１制御回路と、出力制御回路とを含み、前記入力回路は、前記第１クロック信号に応じて、入力信号を第１ノードに入力するように構成され、前記出力回路は、出力信号を出力端に出力するように構成され、前記第１制御回路は、前記第１ノードのレベルと前記第１クロック信号に応じて、第２ノードのレベルを制御するように構成され、前記出力制御回路は、前記第２ノードのレベルの制御で、前記出力端のレベルに対して制御を行うように構成され、前記入力回路は、入力トランジスタを含み、前記入力トランジスタの活性層は、第２方向に沿って延伸する長尺状であり、前記第２方向は、前記第１方向と異なり、前記入力トランジスタは、第１ゲート電極と、第２ゲート電極と、前記第１ゲート電極と前記第２ゲート電極とを接続する接続電極とを含み、前記接続電極は、前記第１方向に沿って延伸し、前記第１ゲート電極に接続される第１部分と、前記第２ゲート電極に接続される第２部分と、前記第２方向に沿って延伸し且つ前記第１部分と前記第２部分とを接続する第３部分とを含み、前記接続電極の第３部分は、前記第１クロック信号線に接続されることにより、前記第１クロック信号を受け取る。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記第１方向と前記第２方向とのなす角は、７０°～９０°の間にある。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記入力トランジスタの第１電極は、前記第２方向に沿って延伸する第１接続配線によって信号入力電極に接続されることにより、前記入力信号を受け取る。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記シフトレジスタユニットは、配線切換電極をさらに含み、前記入力トランジスタの第１電極は、前記配線切換電極の第１端に電気的に接続され、前記配線切換電極は、前記入力トランジスタの活性層と異なる層に位置し、前記配線切換電極の第２端は、前記第１接続配線の第１端に接続され、前記配線切換電極は、前記第１接続配線と異なる層に位置し、前記第１接続配線の第２端は、前記信号入力電極に電気的に接続され、前記配線切換電極は、前記信号入力電極と同じ層に位置する。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記シフトレジスタユニットは、第１絶縁層と、第２絶縁層と、第３絶縁層とをさらに含み、前記第１絶縁層は、前記入力トランジスタの活性層と前記第１接続配線との間に位置し、前記第２絶縁層と前記第３絶縁層とは、前記第１接続配線と前記配線切換電極との間に位置し、前記入力トランジスタの第１電極は、前記配線切換電極と同じ層に位置し、前記配線切換電極の第２端は、前記第２絶縁層と前記第３絶縁層とを貫通するビアホールを介して前記第１接続配線の第１端に接続され、前記第１接続配線の第２端は、前記第２絶縁層と前記第３絶縁層とを貫通するビアホールを介して前記信号入力電極に電気的に接続される。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記表示基板は、第２クロック信号線をさらに含み、前記シフトレジスタユニットに第２クロック信号を提供するように構成され、前記シフトレジスタユニットは、第２制御回路をさらに含み、前記第２制御回路は、前記第１ノードと前記第２ノードに接続され、且つ前記第２ノードのレベルと前記第２クロック信号の制御で、前記第１ノードのレベルに対して制御を行うように構成される。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記第２制御回路は、第１ノイズ低減トランジスタと第２ノイズ低減トランジスタとを含み、前記第１ノイズ低減トランジスタの活性層と前記第２ノイズ低減トランジスタの活性層は、一つの連続するノイズ低減半導体層であり、前記ノイズ低減半導体層は、前記第１方向に沿って延伸し、且つ前記入力トランジスタの活性層と前記第１方向において並設され、前記第１ノイズ低減トランジスタのゲート電極と前記第２ノイズ低減トランジスタのゲート電極は、前記第２方向に沿って延伸し且つ前記第１方向において並設され、前記入力トランジスタの第１電極が前記第１ノードに接続され、前記第１ノイズ低減トランジスタのゲート電極が前記第２ノードに接続される。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記第２ノイズ低減トランジスタのゲート電極は、第３接続配線によって前記第２クロック信号線に電気的に接続され、前記第３接続配線は、第３サブ接続配線と第４サブ接続配線とを含み、前記第３サブ接続配線は、前記第２ノイズ低減トランジスタのゲート電極に接続され、且つ前記第１方向に沿って延伸し、且つ前記第３サブ接続配線の、前記ベース基板への正投影と、前記第２ノイズ低減トランジスタの活性層の、前記ベース基板への正投影とは、前記第２方向に沿って対向して並設され、前記第４サブ接続配線は、前記第３サブ接続配線と前記第２クロック信号線に接続され、且つ前記第２方向に沿って延伸し、前記第４サブ接続配線の、前記ベース基板への正投影は、前記第２ノイズ低減トランジスタの活性層の、前記ベース基板への正投影の、前記第１ノイズ低減トランジスタの活性層の、前記ベース基板への正投影から離れる側に位置する。

例えば、本開示の少なくとも一つの実施例による表示基板は、第４接続配線と、第１絶縁層と、第２絶縁層と、第３絶縁層とをさらに含み、前記第１絶縁層は、前記入力トランジスタの活性層と前記入力トランジスタのゲート電極との間に位置し、前記第２絶縁層と前記第３絶縁層とは、前記入力トランジスタのゲート電極と前記第４接続配線との間に位置し、前記第３サブ接続配線と前記第４サブ接続配線とは、一体的に形成され、前記第３サブ接続配線は、前記第２絶縁層と前記第３絶縁層とを貫通するビアホールを介して前記第４接続配線に接続される。

例えば、本開示の少なくとも一つの実施例による表示基板は、第４接続配線と、第１絶縁層と、第２絶縁層と、第３絶縁層とをさらに含み、前記第１絶縁層は、前記入力トランジスタの活性層と前記入力トランジスタのゲート電極との間に位置し、前記第２絶縁層と前記第３絶縁層とは、前記入力トランジスタのゲート電極と前記第４接続配線との間に位置し、前記第３サブ接続配線は、前記第２絶縁層と前記第３絶縁層とを貫通するビアホールを介して前記第４接続配線に接続され、前記第４サブ接続配線は、前記第２絶縁層と前記第３絶縁層とを貫通するビアホールを介して前記第４接続配線に接続される。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記第１制御回路は、第１制御トランジスタと第２制御トランジスタとを含み、前記第１制御トランジスタの活性層と前記第２制御トランジスタの活性層とは、一つの連続する制御半導体層であり、前記制御半導体層は、前記第１方向に沿って延伸し、前記第１制御トランジスタのゲート電極と前記第２制御トランジスタのゲート電極は、前記第２方向に沿って延伸し且つ前記第１方向において並設される。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記第１制御トランジスタの活性層、前記第２制御トランジスタの活性層と前記入力トランジスタの活性層は、前記第２方向において並設される。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記入力トランジスタの活性層は、前記第１ノイズ低減トランジスタの活性層と前記第２ノイズ低減トランジスタの活性層が前記第１方向に沿って延伸する仮想線上に位置し、前記第１制御トランジスタの活性層、前記第２制御トランジスタの活性層は、前記入力トランジスタの活性層が前記第２方向に沿って延伸する仮想線上に位置する。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記シフトレジスタユニットは、中間切換電極をさらに含み、前記第１制御トランジスタの活性層と前記第２制御トランジスタの活性層と、前記第１ノイズ低減トランジスタの活性層と前記第２ノイズ低減トランジスタの活性層とは、前記第２方向において並設され、前記中間切換電極の、前記ベース基板への正投影は、前記第１制御トランジスタの活性層と前記第２制御トランジスタの活性層の、前記ベース基板への正投影と、前記第１ノイズ低減トランジスタの活性層と前記第２ノイズ低減トランジスタの活性層の、前記ベース基板への正投影との間に位置し、前記第１ノイズ低減トランジスタのゲート電極は、前記中間切換電極によって前記第１制御トランジスタの第１電極と前記第２制御トランジスタの第１電極に接続される。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記第２ノードは、前記中間切換電極を含む。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記シフトレジスタユニットは、第１絶縁層と第２絶縁層とをさらに含み、前記第１絶縁層は、前記ベース基板に垂直する方向において、前記第１ノイズ低減トランジスタの活性層と前記第１ノイズ低減トランジスタのゲート電極との間に位置し、前記第２絶縁層は、前記ベース基板に垂直する方向において、前記第１ノイズ低減トランジスタのゲート電極と前記中間切換電極との間に位置し、前記第１ノイズ低減トランジスタのゲート電極は、前記第２絶縁層を貫通するビアホールを介して前記中間切換電極の第１端に接続され、前記第１制御トランジスタの第１電極と前記第２制御トランジスタの第１電極は、前記中間切換電極の第２端に接続され、且つ前記中間切換電極と同じ層に位置する。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記第２ノードは、前記中間切換電極を含む。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記シフトレジスタユニットは、第１絶縁層と、第２絶縁層と、第３絶縁層と、第２接続配線とをさらに含み、前記第１絶縁層は、前記ベース基板に垂直する方向において、前記第１ノイズ低減トランジスタの活性層と前記第１ノイズ低減トランジスタのゲート電極との間に位置し、前記第２絶縁層は、前記ベース基板に垂直する方向において、前記第１ノイズ低減トランジスタのゲート電極と前記中間切換電極との間に位置し、前記第３絶縁層は、前記ベース基板に垂直する方向において、前記中間切換電極と前記第２接続配線との間に位置し、前記第２接続配線は、第１サブ接続配線と第２サブ接続配線とを含み、前記第１ノイズ低減トランジスタのゲート電極は、前記第２絶縁層と前記第３絶縁層とを貫通するビアホールを介して前記第１サブ接続配線に接続され、前記中間切換電極の第１端は、前記第３絶縁層を貫通するビアホールを介して前記第１サブ接続配線に接続され、前記第１制御トランジスタの第１電極と前記第２制御トランジスタの第１電極は、前記第２サブ接続配線に接続され且つ同じ層に位置し、前記中間切換電極の第２端は、前記第３絶縁層を貫通するビアホールを介して前記第２サブ接続配線に接続される。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記第２ノードは、前記中間切換電極と、前記第２接続配線とを含む。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記シフトレジスタユニットは、電圧安定化回路をさらに含み、前記電圧安定化回路は、前記第１ノードと第３ノードに接続され、且つ前記第３ノードのレベルを安定化するように構成され、前記出力回路は、前記第３ノードに接続され、且つ前記第３ノードのレベルの制御で、前記出力信号を前記出力端に出力するように構成される。

例えば、本開示の少なくとも一つの実施例による表示基板は、第１電源線と第２電源線とをさらに含み、前記シフトレジスタユニットに第１電圧と第２電圧を提供するように構成され、前記電圧安定化回路は、電圧安定化トランジスタを含み、前記第２電源線は、前記第２方向において突出する突出部を含み、前記電圧安定化トランジスタの活性層の、前記ベース基板への正投影は、前記第１方向において、前記第２制御トランジスタの活性層の、前記ベース基板への正投影と、前記第２ノイズ低減トランジスタの活性層の、前記ベース基板への正投影との間に位置し、且つ前記第２制御トランジスタの第２電極と前記電圧安定化トランジスタのゲート電極は、いずれも前記第２電源線上の突出部に接続されることにより、前記第２電圧を受け取り、前記電圧安定化トランジスタの第１電極が前記第３ノードに接続され、前記電圧安定化トランジスタの第２電極が前記第１ノードに接続される。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記入力トランジスタの第１電極は、信号入力電極に接続されることにより、前記入力信号を受け取り、前記出力制御回路は、出力制御トランジスタと第１コンデンサとを含み、前記第１コンデンサの第１電極と第２電極は、ノッチを含み、前記信号入力電極の、前記ベース基板への正投影は、前記第１コンデンサの、前記ベース基板への正投影のノッチ中に入る。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記出力回路は、出力トランジスタと第２コンデンサとを含み、前記出力トランジスタの第１電極は、前記第４接続配線に接続され、前記第４接続配線は、前記第３接続配線によって前記第２クロック信号線に接続され、前記第３接続配線の第３サブ接続配線の、前記ベース基板への正投影は、前記第２ノイズ低減トランジスタの活性層の、前記ベース基板への正投影の、前記出力トランジスタの活性層の、前記ベース基板への正投影に近接する側に位置し、前記出力トランジスタのゲート電極が前記電圧安定化トランジスタの第１電極に電気的に接続され、前記出力トランジスタの第２電極が前記出力端に接続される。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記第２コンデンサの形状は、矩形である。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記出力制御回路が出力制御トランジスタと第１コンデンサとを含む場合、前記出力制御トランジスタの活性層と前記出力トランジスタの活性層とは、一体的に設けられ且つ前記第１方向に沿って延伸し、前記出力制御トランジスタのゲート電極と前記出力トランジスタのゲート電極は、前記第２方向に沿って延伸し且つ前記第１方向において並設され、前記表示基板が第１電源線を含む場合、前記出力制御トランジスタの第１電極は、前記第１電源線に電気的に接続されて第１電圧を受け取る。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記出力トランジスタの第２電極は、前記シフトレジスタユニットと隣接する次段のシフトレジスタユニットの信号入力電極に接続される。

例えば、本開示の少なくとも一つの実施例による表示基板は、画素アレイ領域と周辺領域とをさらに含み、前記第１電源線、前記第２電源線、前記第１クロック信号線、前記第２クロック信号線と前記シフトレジスタユニットは、前記周辺領域内に位置し、前記第２電源線、前記第１クロック信号線と前記第２クロック信号線の、前記ベース基板への正投影は、前記シフトレジスタユニットの、前記ベース基板への正投影の、前記画素アレイ領域から離れる側に位置し、前記第１電源線の、前記ベース基板への正投影は、前記シフトレジスタユニットの、前記ベース基板への正投影の、前記画素アレイ領域に近接する側に位置する。

例えば、本開示の少なくとも一つの実施例による表示基板は、第１電源線と、第２制御回路と、電圧安定化回路と、第１切換電極と、第２切換電極と、第３切換電極とをさらに含み、前記第１電源線は、前記シフトレジスタユニットに第１電圧を提供するように構成され、前記第２制御回路は、前記第１ノードと前記第２ノードに接続され、且つ前記第２ノードのレベルと第２クロック信号の制御で、前記第１ノードのレベルに対して制御を行うように構成され、前記電圧安定化回路は、前記第１ノードと第３ノードに接続され、且つ前記第３ノードのレベルを安定化するように構成され、前記第１制御回路は、第１制御トランジスタと第２制御トランジスタとを含み、前記第２制御回路は、第１ノイズ低減トランジスタと第２ノイズ低減トランジスタとを含み、前記電圧安定化回路は、電圧安定化トランジスタを含み、前記出力制御回路は、出力制御トランジスタと第１コンデンサとを含み、前記出力回路は、出力トランジスタと第２コンデンサとを含み、前記第１切換電極は、前記入力トランジスタの第１電極、前記第１制御トランジスタのゲート電極、前記電圧安定化トランジスタの第２電極及び前記第２ノイズ低減トランジスタの第１電極に接続され、前記第１切換電極は、前記第１制御トランジスタのゲート電極と同じ層に位置せず、前記第２切換電極は、前記電圧安定化トランジスタの第１電極と前記出力トランジスタのゲート電極に接続され、そのうち、前記第２切換電極は、前記出力トランジスタのゲート電極と同じ層に位置せず、前記第３切換電極は、前記第１ノイズ低減トランジスタの第１電極と前記出力制御トランジスタの第１電極に接続され、且つ前記第１電源線に接続される。

例えば、本開示の少なくとも一つの実施例による表示基板において、前記第１ノードは、前記第１切換電極を含み、前記第３ノードは、前記第２切換電極を含む。

本開示の少なくとも一つの実施例は、本開示のいずれか一つの実施例による表示基板を含む表示装置をさらに提供する。

例えば、本開示の少なくとも一つの実施例による表示装置において、前記表示装置は、有機発光ダイオード表示装置である。

例えば、本開示の少なくとも一つの実施例による表示装置は、アレイ状に配列される画素ユニットをさらに含み、そのうち、前記シフトレジスタユニットの出力回路によって出力される出力信号は、ゲート電極走査信号として前記画素ユニットを発光させるようとする。

本開示の少なくとも一つの実施例は、表示基板の製作方法をさらに提供する。前記方法は、前記ベース基板を提供するステップと、前記ベース基板上にシフトレジスタユニット、第１電源線、第２電源線、前記第１クロック信号線と第２クロック信号線を形成するステップとを含み、前記シフトレジスタユニットを形成することは、前記ベース基板に垂直する方向において、半導体層、第１絶縁層、第１導電層、第２絶縁層、第２導電層、第３絶縁層及び第３導電層を順次に形成するステップを含み、各トランジスタの活性層は、前記半導体層に位置し、前記各トランジスタのゲート電極と各コンデンサの第１電極は、前記第１導電層に位置し、前記各コンデンサの第２電極は、前記第２導電層に位置し、前記第１電源線、前記第２電源線、前記第１クロック信号線、前記第２クロック信号線と前記各トランジスタの第１電極と第２電極は、前記第３導電層に位置し、前記各トランジスタと前記各コンデンサは、前記第１絶縁層、前記第２絶縁層又は前記第３絶縁層を貫通するビアホールを介して互いに接続され、前記第１電源線、前記第２電源線、前記第１クロック信号線と前記第２クロック信号線に接続される。

本発明の実施例の技術案をより明瞭に説明するために、以下は、本実施例の添付図面を簡単に紹介し、自明なことに、以下の記述における添付図面は、本発明のいくつかの実施例のみに関し、本発明に対する制限ではない。

表示パネルの全体的な回路構造の概略図である。 シフトレジスタユニットの回路図である。 図１Ｂに示されるシフトレジスタユニットの作動時の信号シーケンス図である。 図１Ｂに示されるシフトレジスタユニットの表示基板上でのレイアウト概略図である。 本開示の少なくとも一つの実施例による表示基板のレイアウト概略図である。 本開示の少なくとも一つの実施例による別の表示基板のレイアウト概略図である。 図２Ａに示される表示基板のシフトレジスタユニットの各層配線の平面図をそれぞれ示す。 図２Ｂに示される表示基板のシフトレジスタユニットの各層配線の平面図をそれぞれ示す。 図２Ａに示される表示基板のシフトレジスタユニットの各層配線の平面図をそれぞれ示す。 図２Ｂに示される表示基板のシフトレジスタユニットの各層配線の平面図をそれぞれ示す。 図２Ａに示される表示基板のシフトレジスタユニットの各層配線の平面図をそれぞれ示す。 図２Ｂに示される表示基板のシフトレジスタユニットの各層配線の平面図をそれぞれ示す。 図２Ａに示される表示基板のシフトレジスタユニットの各層配線の間のビアホールの平面図である。 図２Ｂに示される表示基板のシフトレジスタユニットの各層配線の間のビアホールの平面図である。 図２Ａに示される表示基板のシフトレジスタユニットの各層配線の平面図をそれぞれ示す。 図２Ｂに示される表示基板のシフトレジスタユニットの各層配線の平面図をそれぞれ示す。 図２Ａに示される表示基板の一例の断面図である。 図２Ａに示される表示基板のＡ－Ａ｀方向に沿ういくつかの例示の断面図である。 図２Ｂに示される表示基板のＢ－Ｂ｀方向に沿ういくつかの例示の断面図である。 図２Ａに示される表示基板のＣ－Ｃ｀方向に沿ういくつかの例示の断面図である。 図２Ｂに示される表示基板のＤ－Ｄ｀方向に沿ういくつかの例示の断面図である。 本開示の少なくとも一つの実施例による表示装置の概略図である。 本開示の少なくとも一つの実施例による表示基板の製作方法のフローチャートである。

本発明の実施例の目的、技術案及び利点をさらに明確に説明するために、以下、本発明の実施例の図面を参照して、本発明の実施例の技術案について明確かつ完全に説明する。記載された実施例は、本発明の一部の実施例であり、全ての実施例ではないことは、明らかである。記載された本発明の実施例に基づいて、当業者が創造的な労働をせずに取得するその他の実施例は、いずれも本発明の保護範囲に含まれる。

特に定義されない限り、本開示で使用される技術用語又は科学用語は、当業者が理解する通常の意味である。本開示で使用される「第１」、「第２」及び類似する語は、何らかの順序、数量又は重要性を示すものではなく、異なる構成部分を区別するためのものにすぎない。同様に、「１つ」や「１」、「当該」等の類似する語も数量制限ではなく、少なくとも１つが存在することを示すものである。「含む」や「含まれる」などの類似する語は、当該語の前に出現した素子や物が当該語の後に挙げられる素子や物、及びそれらの均等物を含むことを意味するが、その他の素子や物を排除するものではない。「接続」や「互いに接続」などの類似する語は、物理的又は機械的な接続に限定されず、直接的か間接的かを問わず、電気的な接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対位置関係を示すためのものにすぎず、説明対象の絶対位置が変わると、当該相対位置関係もそれに応じて変わる可能性がある。

以下では、いくつかの具体的な実施例によって本開示を説明する。本発明の実施例の以下の説明の明確さと簡潔さを保持するために、既知機能と既知部材の詳細な説明を省略することができる。本発明の実施例のいずれか一つの部材が一つ以上の添付図面において出現する際に、当該部材は、各添付図面において同じ参照符号で表される。

図１Ａは、表示パネルの全体的な回路構造の概略図である。例えば、図１Ａに示すように、１０１は、表示パネルの外枠線全体を表し、表示パネルは、有効表示領域（すなわち画素アレイ領域）１０２と、有効表示領域１０２の周辺に位置する周辺領域とを含み、当該有効表示領域は、アレイ状に配列される画素ユニット１０３を含み、当該周辺領域は、シフトレジスタユニット１０４を含み、カスケード接続される複数のシフトレジスタユニット１０４は、ゲート電極駆動回路を構成し、表示パネル１０１の有効表示領域１０２におけるアレイ状に配列される画素ユニット１０３に例えば１行ずつシフトされるゲート電極走査信号を提供するために用いられ、当該周辺領域は、発光制御ユニット１０５をさらに含み、カスケード接続される複数の発光制御ユニット１０５は、発光制御アレイを構成し、表示パネル１０１の有効表示領域１０２におけるアレイ状に配列される画素ユニット１０３に例えば１行ずつシフトされる発光制御信号を提供するために用いられる。

図１Ａに示すように、データ駆動チップＩＣに接続されるデータ線Ｄ１－ＤＮ（Ｎは、１よりも大きい整数）は、有効表示領域１０２を縦方向に貫通することにより、アレイ状に配列される画素ユニット１０３にデータ信号を提供し、シフトレジスタユニット１０４と発光制御ユニット１０５とに接続されるゲート線Ｇ１－ＧＭ（Ｍは、１よりも大きい整数）は、有効表示領域１０２を横方向に貫通することにより、アレイ状に配列される画素ユニットにゲート電極走査信号と発光制御信号とを提供する。例えば、各画素ユニット１０３は、本分野における、７Ｔ１Ｃ、８Ｔ２Ｃ又は４Ｔ１Ｃ等の回路構造を有する画素回路と発光素子とを含んでもよく、画素回路は、データ線によって伝送されるデータ信号と、ゲート線によって伝送されるゲート電極走査信号と、発光制御信号との制御で作動することにより、発光素子の発光を駆動することにより、表示等の操作を実現する。当該発光素子は、例えば、有機発光ダイオード（ＯＬＥＤ）又は量子ドット発光ダイオード（ＱＬＥＤ）であってもよい。

図１Ｂは、シフトレジスタユニットの回路構造図である。図１Ｃは、図１Ｂに示されるシフトレジスタユニットの作動時の信号シーケンス図である。以下では、図１Ｂと図１Ｃを結び付けて当該シフトレジスタユニットの作動プロセスについて簡単に紹介する。

図１Ｂに示すように、当該シフトレジスタユニット１０４は、８つのトランジスタ（入力トランジスタＴ１、第１制御トランジスタＴ２、第２制御トランジスタＴ３、出力制御トランジスタＴ４、出力トランジスタＴ５、第１ノイズ低減トランジスタＴ６、第２ノイズ低減トランジスタＴ７及び電圧安定化トランジスタＴ８）と２つのコンデンサ（第１コンデンサＣ１と第２コンデンサＣ２）とを含む。例えば、複数のシフトレジスタユニット１０４がカスケード接続される場合、一段目のシフトレジスタユニット１０４における入力トランジスタＴ１の第１電極が入力端ＩＮに接続され、入力端ＩＮは、トリガ信号線ＧＳＴＶに接続されることにより、入力信号としてトリガ信号を受け取るように構成され、他の各段のシフトレジスタユニット１０４における入力トランジスタＴ１の第１電極は、前段のシフトレジスタユニット１０４の出力端に電気的に接続されることによって、入力信号として前段のシフトレジスタユニット１０４の出力端ＧＯＵＴによって出力される出力信号を受け取り、これによってシフト出力を実現することにより、活性表示領域の画素ユニットのアレイに対して例えば１行ずつ走査を行うために用いられる。

なお、図１Ｂに示すように、当該シフトレジスタユニットは、第１クロック信号端ＣＫと第２クロック信号端ＣＢとをさらに含み、ＧＣＫは、第１サブクロック信号線を表し、ＧＣＢは、第２サブクロック信号線を表し、例えば、第１クロック信号端ＣＫが第１サブクロック信号線ＧＣＫに接続されることにより、第１クロック信号を受け取る場合、第１サブクロック信号線ＧＣＫは、第１クロック信号線であり、第１クロック信号端ＣＫが第２サブクロック信号線ＧＣＢに接続されることにより、第１クロック信号を受け取る場合、第２サブクロック信号線ＧＣＢは、第１クロック信号線であり、具体的には実際の状況に依存し、本開示の実施例は、これを制限しない。第２クロック信号端ＣＢは、第２サブクロック信号線ＧＣＢ又は第１サブクロック信号線ＧＣＫに接続されることにより、第２クロック信号を受け取る。以下では、第１クロック信号端ＣＫが第１サブクロック信号線ＧＣＫに接続されることにより、第１クロック信号を受け取り、第２クロック信号端ＣＢが第２サブクロック信号線ＧＣＢに接続されることにより、第２クロック信号を受け取ることを例として紹介し、すなわち第１サブクロック信号線ＧＣＫが第１クロック信号線として、第２サブクロック信号線ＧＣＢが第２クロック信号線とすることを例として説明し、本開示の実施例は、これを制限しない。例えば、第１クロック信号ＧＣＫ及び第２クロック信号ＧＣＢは、デューティサイクルが５０％よりも大きいパルス信号を採用してもよく、且つ両者には例えば半周期の差があり、ＶＧＨは、第１電源線及び第１電源線によって提供される第１電圧を表し、例えば、第１電圧は、直流ハイレベルであり、ＶＧＬは、第２電源線及び第２電源線によって提供される第２電圧を表し、例えば、第２電圧は、直流ローレベルであり、また第１電圧は、第２電圧よりも大きく、Ｎ１、Ｎ２及びＮ３は、回路概略図における第１ノード、第２ノード及び第３ノードをそれぞれ表す。

図１Ｂに示すように、入力トランジスタＴ１のゲート電極は、第１クロック信号端ＣＫ（第１クロック信号端ＣＫが第１サブクロック信号線ＧＣＫに接続される）に接続されることにより、第１クロック信号を受け取り、入力トランジスタＴ１の第２電極が入力端ＩＮに接続され、入力トランジスタＴ１の第１電極が第１ノードＮ１に接続される。例えば、当該シフトレジスタユニットが一段目のシフトレジスタユニットである場合、入力端ＩＮがトリガ信号線ＧＳＴＶに接続されることにより、トリガ信号を受け取り、当該シフトレジスタユニットが一段目のシフトレジスタ以外の他の各段のシフトレジスタユニットである場合、入力端ＩＮがその前段のシフトレジスタユニットの出力端ＧＯＵＴに接続される。

第１制御トランジスタＴ２のゲート電極が第１ノードＮ１に接続され、第１制御トランジスタＴ２の第２電極が第１クロック信号端ＣＫに接続されることにより、第１クロック信号を受け取り、第１制御トランジスタＴ２の第１電極が第２ノードＮ２に接続される。

第２制御トランジスタＴ３のゲート電極が第１クロック信号端ＣＫに接続されることにより、第１クロック信号を受け取り、第２制御トランジスタの第２電極が第２電源線ＶＧＬに接続されることにより、第２電圧を受け取り、第２制御トランジスタＴ３の第１電極が第２ノードＮ２に接続される。

出力制御トランジスタＴ４のゲート電極が第２ノードＮ２に接続され、出力制御トランジスタＴ４の第１電極が第１電源線ＶＧＨに接続されることにより、第１電圧を受け取り、出力制御トランジスタＴ４の第２電極が出力端ＧＯＵＴに接続される。

第１コンデンサの第１電極が第２ノードＮ２に接続され、第１コンデンサＣ１の第２電極が第１電源線ＶＧＨに接続される。

出力トランジスタＴ５のゲート電極が第３ノードＮ３に接続され出力トランジスタＴ５の第１電極が第２クロック信号端ＣＢに接続され、出力トランジスタＴ５の第２電極が出力端ＧＯＵＴに接続される。

第２コンデンサＣ２の第１電極が第３ノードＮ３に接続され、第２コンデンサＣ２の第２電極が出力端ＧＯＵＴに接続される。

第１ノイズ低減トランジスタＴ６のゲート電極が第２ノードＮ２に接続され、第１ノイズ低減トランジスタＴ６の第１電極が第１電源線ＶＧＨに接続されることにより、第１電圧を受け取り、第１ノイズ低減トランジスタＴ６の第２電極が第２ノイズ低減トランジスタＴ７の第２電極に接続される。

第２ノイズ低減トランジスタＴ７のゲート電極が第２クロック信号端ＣＢ（第２クロック信号端ＣＢが第２サブクロック信号線ＧＣＢに接続される）に接続されることにより、第２クロック信号を受け取り、第２ノイズ低減トランジスタＴ７の第１電極が第１ノードＮ１に接続される。

電圧安定化トランジスタＴ８のゲート電極が第２電源線ＶＧＬに接続されることにより、第２電圧を受け取り、電圧安定化トランジスタＴ８の第２電極が第１ノードＮ１に接続され、電圧安定化トランジスタＴ８の第１電極が第３ノードＮ３に接続される。

図１Ｂに示されるシフトレジスタユニット１０４におけるトランジスタは、いずれもＰ型トランジスタを例として説明されるものであり、すなわち各トランジスタは、ゲート電極がローレベルを受けた時にオンになり（オンレベル）、ハイレベルを受けた時にオフになる（オフレベル）。このとき、トランジスタの第１電極は、ソース電極であってもよく、トランジスタの第２電極は、ドレイン電極であってもよい。

当該シフトレジスタユニットは、図１Ｂの配置方式を含むが、それらに限られず、例えば、シフトレジスタユニット１０４における各トランジスタは、Ｎ型トランジスタを採用してもよく、又はＰ型トランジスタとＮ型トランジスタとを混合して採用してもよく、選択されるタイプのトランジスタのポート極性を本開示の実施例における相応なトランジスタのポート極性に従って接続すればよい。

説明すべきことは、当該シフトレジスタユニットにおいて採用されるトランジスタは、いずれも薄膜トランジスタ又は電界効果トランジスタ又は他の特性が同じであるスイッチ素子であってもよく、ここでいずれも薄膜トランジスタを例として説明し、例えば当該トランジスタの活性層（チャネル領域）は、半導体材料、例えば、多結晶質シリコン（例えば低温多結晶質シリコン又は高温多結晶質シリコン）、非晶質シリコン、酸化インジウムガリウムスズ（ＩＧＺＯ）等を採用し、ゲート電極、ソース電極、ドレイン電極等は、金属材料、例えば金属アルミニウム又はアルミニウム合金を採用する。ここで採用されるトランジスタのソース電極、ドレイン電極は、構造上に対称するものであってもよいため、そのソース電極、ドレイン電極は、構造上に区別がないものであってもよい。本開示の実施例では、トランジスタのゲート電極以外の両電極を区別するために、そのうちの一電極が第１電極であり、別の電極が第２電極であることを直接記述する。また、本開示の実施例では、コンデンサの電極は、金属電極を採用してもよく、又はそのうちの一つの電極は、半導体材料（例えばドーピングされる多結晶質シリコン）を採用してもよい。

図１Ｃは、図１Ｂに示されるシフトレジスタユニット１０４の作動時の信号シーケンス図である。以下では、図１Ｂと図１Ｃを結び付けて当該シフトレジスタの作動プロセスについて詳細に紹介する。例えば、一段目のシフトレジスタユニット１０４の作動原理を説明し、残りの各段のシフトレジスタユニット１０４の作動原理は、それと同様であり、説明を省略する。図１Ｃに示すように、当該シフトレジスタユニット１０４の作動プロセスは、４つの段階を含み、それぞれは、第１段階ｔ１、第２段階ｔ２、第３段階ｔ３と第４段階ｔ４であり、図１Ｃは、各段階における各信号のタイミング波形を示す。

第１段階ｔ１において、図１Ｃに示すように、第１クロック信号端ＣＫは、ローレベルの第１クロック信号を受け取り、トリガ信号線ＧＳＴＶは、ローレベルのトリガ信号を提供するため、入力トランジスタＴ１と第２制御トランジスタＴ３とがオンになり、オンになる入力トランジスタＴ１は、ローレベルのトリガ信号を第１ノードＮ１に伝送することにより、第１ノードＮ１のレベルをローレベルに変更するため、第１制御トランジスタＴ２と出力トランジスタＴ５とがオンになり、電圧安定化トランジスタＴ８は、第２電源線ＶＧＬによって提供される第２電圧（ローレベル）に応じてて常にオン状態にあるため、第３ノードＮ３のレベルは、第１ノードＮ１のレベルと同じであり、すなわちローレベルであり、それとともに、当該ローレベルを第２コンデンサＣ２中に記憶する。なお、オンになる第２制御トランジスタＴ３は、ローレベルの第２電圧ＶＧＬを第２ノードＮ２に伝送し、オンになる第１制御トランジスタＴ２は、第１クロック信号のローレベルを第２ノードＮ２に伝送することにより、第２ノードＮ２のレベルをローレベルに変更し、且つ第１コンデンサＣ１中に記憶するため、出力制御トランジスタＴ４は、第２ノードＮ２のローレベルオンに応じて、第１電源線ＶＧＨによって提供されるハイレベルの第１電圧を出力端ＧＯＵＴに出力するとともに、出力トランジスタＴ５は、第３ノードＮ３のローレベルオンに応じて、第２クロック信号端ＣＢによって受け取られるハイレベルの第２クロック信号を出力端ＧＯＵＴに伝送することにより、この段階において、シフトレジスタユニットは、ハイレベルを出力する。

第２段階ｔ２において、図１Ｃに示すように、第２クロック信号端ＣＢは、ローレベルの第２クロック信号を受け取るため、第２ノイズ低減トランジスタＴ７がオンになり、第１クロック信号端ＣＫは、ハイレベルの第１クロック信号を受け取るため、入力トランジスタＴ１と第２制御トランジスタＴ３とがオフになる。第２コンデンサＣ２の記憶作用のため、第１ノードＮ１は、前の段階のローレベルの保持を続行することができるため、第１制御トランジスタＴ２と出力トランジスタＴ５とがオンになる。第１制御トランジスタＴ２がオンになるため、第１クロック信号端ＣＫによって受け取りられるハイレベルの第１クロック信号は、第２ノードＮ２に伝送されるため、第２ノードＮ２がハイレベルに変更されるため、第１ノイズ低減トランジスタＴ６と出力制御トランジスタＴ４とがオフになることにより、第１電源線ＶＧＨによって提供されるハイレベルが出力端ＧＯＵＴと第１ノードＮ１に出力されることを避ける。それとともに、出力トランジスタＴ５がオンになるため、当該段階において、出力端ＧＯＵＴは、第２クロック信号端ＧＢによって受け取られるローレベルを出力し、例えば、当該ローレベルは、図１Ａに示される画素ユニット１０３の作動を制御するために用いられる。

第３段階ｔ３において、図１Ｃに示すように、第１クロック信号端ＣＫは、ローレベルの第１クロック信号を受け取るため、入力トランジスタＴ１と第２制御トランジスタＴ３とがオンになり、このとき、トリガ信号線ＧＳＴＶによって提供されるハイレベルが第１ノードＮ１と第３ノードＮ３に伝送されるため、出力トランジスタＴ５と第１制御トランジスタＴ２とがオフになる。第２クロック信号端ＣＢは、ハイレベルの第２クロック信号を受け取るため、第２ノイズ低減トランジスタＴ７がオフになる。第２制御トランジスタＴ３がオンになるため、第２電源線ＶＧＬによって提供されるローレベルが第２ノードＮ２に伝送され且つ第１コンデンサＣ１中に記憶されるため、出力制御トランジスタＴ４と第１ノイズ低減トランジスタＴ６とがオンになるため、当該段階において、出力端ＧＯＵＴは、第１電源線ＶＧＨによって提供されるハイレベルを出力する。

第４段階ｔ４において、図１Ｃに示すように、第１クロック信号端ＣＫは、ハイレベルの第１クロック信号を受け取るため、入力トランジスタＴ１及び第２制御トランジスタＴ３がオフになる。第２クロック信号端ＣＢは、ローレベルの第２クロック信号を受け取るため、第２ノイズ低減トランジスタＴ７がオンになる。第２コンデンサＣ２の記憶作用のため、第１ノードＮ１のレベルは、前の段階のハイレベルを保持することにより、第１制御トランジスタＴ２と出力トランジスタＴ５とがオフになる。第１コンデンサＣ１の記憶作用のため、第２ノードＮ２は、前の段階のローレベルを保持し続けることにより、第１ノイズ低減トランジスタＴ６がオンになることにより、第１電源線ＶＧＨによって提供されるハイレベルは、オンになる第１ノイズ低減トランジスタＴ６及び第２ノイズ低減トランジスタＴ７によって第１ノードＮ１と第３ノードＮ３に伝送されることにより、第１ノードＮ１と第３ノードＮ３は、ハイレベルに保持され続け、出力トランジスタＴ５がオンになることを効果的にを防止することにより、誤出力を避ける。

図１Ｄは、図１Ｂに示されるシフトレジスタユニット１０４の表示基板上でのレイアウト概略図である。図１Ｄに示すように、当該表示基板は、シフトレジスタユニット１０４の入力トランジスタＴ１～電圧安定化トランジスタＴ８と、第１コンデンサＣ１～第２コンデンサＣ２と、第１サブクロック信号線ＧＣＫと、第２サブクロック信号線ＧＣＢと、第１電源線ＶＧＨと、第２電源線ＶＧＬとを含む。

例えば、図１Ｄに示すように、入力トランジスタＴ１は、「Ｕ」字形の活性層と直線型（Ｉ型）ゲート電極とを含み、当該直線型ゲート電極は、当該「Ｕ」字形の活性層のダブルアームと重なることにより、ダブルゲートトランジスタを実現し、且つ第１ノイズ低減トランジスタＴ６と第２ノイズ低減トランジスタＴ７とは、水平に並んでいることにより、表示パネルの水平方向においても、垂直方向においても、当該並び方式は、いずれも比較的に大きい空間を占有し、電圧安定化トランジスタＴ８のゲート電極から第２制御トランジスタＴ３の第１電極までの距離が比較的に遠く、且つ第２電源線ＶＧＬの異なる位置にそれぞれ接続され、配線の複雑度が増加し、第１制御トランジスタＴ２と第２制御トランジスタＴ３との間のノードは、非常に長い接続配線を介して第１ノイズ低減トランジスタＴ６のゲート電極に接続され、空間混雑等を引き起こす。そのため、図１Ｄに示される表示基板上の各トランジスタの並び方式と接続方式は、空間混雑を引き起こしやすく、表示パネルの狭額縁設計の実現に不利であり、且つ必要がない重なりのため、寄生コンデンサが大きすぎて信号相互干渉等の問題が発生し、表示パネルの表示品質に影響を与えやすい。

本開示の少なくとも一つの実施例は、表示基板を提供する。前記表示基板は、ベース基板と、ベース基板上に設けられるシフトレジスタユニット及び第１クロック信号線とを含み、第１クロック信号線は、ベース基板において第１方向に沿って延伸し、且つシフトレジスタユニットに第１クロック信号を提供するように構成され、シフトレジスタユニットは、入力回路と、出力回路と、第１制御回路と、出力制御回路とを含み、入力回路は、第１クロック信号に応じて、入力信号を第１ノードに入力するように構成され、出力回路は、出力信号を出力端に出力するように構成され、第１制御回路は、第１ノードのレベルと第１クロック信号に応じて、第２ノードのレベルを制御するように構成され、出力制御回路は、第２ノードのレベルの制御で、出力端のレベルに対して制御を行うように構成され、入力回路は、入力トランジスタを含み、入力トランジスタの活性層は、第２方向に沿って延伸する長尺状であり、第２方向は、第１方向と異なり、入力トランジスタは、第１ゲート電極と、第２ゲート電極と、第１ゲート電極と第２ゲート電極とを接続する接続電極とを含み、接続電極は、第１方向に沿って延伸し、第１ゲート電極に接続される第１部分と、第２ゲート電極に接続される第２部分と、第２方向に沿って延伸し且つ第１部分と第２部分とを接続する第３部分とを含み、接続電極の第３部分は、第１クロック信号線に接続されることにより、第１クロック信号を受け取る。

本開示の少なくとも一つの実施例は、上記表示基板に対応する表示装置及び表示基板の製作方法をさらに提供する。

本開示の上記実施例による表示基板が最適化されたシフトレジスタユニットの線路接続と構造レイアウトは、シフトレジスタユニットが第２方向における長さを一定の程度に圧縮し、表示パネルの狭額縁設計の実現に有利であるとともに、表示パネルの表示品質を確保する。

以下では、添付図面を結び付けて本開示の実施例及びそのいくつかの例について詳細に説明する。

本開示の少なくとも一つの実施例は、表示基板を提供する。図２Ａは、図１Ｂに示されるシフトレジスタユニット１０４の表示基板上でのレイアウト概略図である。

例えば、図２Ａに示すように、当該表示基板１は、ベース基板１０と、ベース基板１０上に設けられるシフトレジスタユニット１０４と、第１電源線ＶＧＨと、第２電源線ＶＧＬと、複数のクロック信号線（例えば、図に示される第１サブクロック信号線ＧＣＫ、第２サブクロック信号線ＧＣＢとトリガ信号線ＧＳＴＶ）とを含む。例えば、第１電源線ＶＧＨ、第２電源線ＶＧＬと複数のクロック信号線は、ベース基板１０において第１方向に沿って（例えば、図２Ａに示される垂直方向）延伸し、且つシフトレジスタユニット１０４に第１電圧、第２電圧と複数のクロック信号（例えば、上に記載のトリガ信号、第１クロック信号又は第２クロック信号等）をそれぞれ提供するように構成される。

なお、第１電源線ＶＧＨと、第２電源線ＶＧＬと、複数のクロック信号線とは、第１方向に沿って平行に設けられてもよく、一定の角度（例えば、２０°以下である）を交差してもよく、本開示の実施例は、これを制限しない。

例えば、第１電源線ＶＧＨは、走査駆動回路に含まれるカスケード接続される複数のシフトレジスタユニット１０４に第１電圧を提供するように構成され、第２電源線ＶＧＬは、走査駆動回路に含まれるカスケード接続される複数のシフトレジスタユニット１０４に第２電圧を提供するように構成される。例えば、第１電圧は、第２電圧よりも大きく、例えば第１電圧は、直流ハイレベルであり、第２電圧は、直流ローレベルである。

例えば、当該ベース基板１０は、例えばガラス、プラスチック、石英又は他の適切な材料を採用してもよく、本開示の実施例は、これを制限しない。

例えば、表示基板１は、画素アレイ領域（すなわち図１Ａに示される有効表示領域１０２であり、以下では、画素アレイ領域１０２と呼ばれる）と、前記画素アレイ領域以外の周辺領域とを含み、例えば、上記第１電源線ＶＧＨ、第２電源線ＶＧＬ、複数のクロック信号線とシフトレジスタユニット１０４は、周辺領域内に位置し且つベース基板１０の一側に位置し（図１Ａに示すように、画素アレイ領域１０２とベース基板の側辺との間に位置し）、例えば、図１Ａに示すように、ベース基板の左側に位置し、もちろんベース基板１０の右側又は左右両側に位置してもよく、本開示の実施例は、これを制限しない。

例えば、第２電源線ＶＧＬと複数のクロック信号線は、シフトレジスタユニット１０４の画素アレイ領域１０２から離れる側に位置し、例えば、いずれも図２Ａに示されるシフトレジスタユニット１０４の左側に位置し、すなわちシフトレジスタユニット１０４がベース基板１０への正投影は、第２電源線ＶＧＬと複数のクロック信号線がベース基板１０への正投影と画素アレイ領域１０２との間に位置し、例えば、第１電源線ＶＧＨは、画素アレイ領域１０２に近接するシフトレジスタユニット１０４の一側に位置し、すなわち第１電源線ＶＧＨがベース基板１０への正投影は、シフトレジスタユニット１０４がベース基板１０への正投影と画素アレイ領域１０２の間に位置する。

なお、上記配線の位置は、例示的なものに過ぎず、シフトレジスタユニットとの接続を容易にする配線の設置を満たしていればよく、本開示の実施例は、これを制限しない。

例えば、画素アレイ領域１０２は、アレイ状に配列される複数の画素ユニット１０３を含む。例えば、複数の画素ユニット１０３のそれぞれは、画素回路を含み、例えば発光素子（図示せず）をさらに含んでもよい。

例えば、カスケード接続される複数のシフトレジスタユニット１０４は、ゲート電極駆動回路を構成する。例えば、当該複数のシフトレジスタユニット１０４の出力端ＧＯＵＴは、画素アレイ領域に位置する各行の画素回路のゲート電極走査信号端にそれぞれ接続されることにより、当該各行の画素回路に出力信号（例えば、ゲート電極走査号）を提供することにより、発光素子の発光を駆動することを実現する。例えば、当該画素回路は、本分野内の例えば７Ｔ１Ｃ、２Ｔ１Ｃ、４Ｔ２Ｃ、８Ｔ２Ｃ等の回路構造を含む画素回路であってもよく、ここで説明を省略する。

図２Ａには、ゲート電極駆動回路における一段目のシフトレジスタユニット１０４と二段目のシフトレジスタユニット１０４のみが示され、例えば、図２Ａに示すように、一段目のシフトレジスタユニット１０４の第１クロック端ＣＫ（図１Ｂに示すように）は、第２サブクロック信号線ＧＣＢに接続されることにより、第１クロック信号を受け取り、一段目のシフトレジスタユニット１０４の第２クロック信号端ＣＢは、第１クロック信号ＧＣＫに接続されることにより、第２クロック信号を受け取り、二段目のシフトレジスタユニットの第１クロック信号端ＣＫは、第１サブクロック信号線ＧＣＫに接続されることにより、第１クロック信号を受け取り、二段目のシフトレジスタユニットの第２クロック信号端ＣＢは、第２サブクロック信号線ＧＣＢに接続されることにより、第２クロック信号を受け取り、これによって類推し、Ｘ（Ｘは、１よりも大きい奇数）段目のシフトレジスタユニット１０４の第１クロック端ＣＫは、第２サブクロック信号線ＧＣＢに接続されることにより、第１クロック信号を受け取り、Ｘ段目のシフトレジスタユニット１０４の第２クロック信号端ＣＢは、第１クロック信号ＧＣＫに接続されることにより、第２クロック信号を受け取り、Ｘ＋１段目のシフトレジスタユニットの第１クロック信号端ＣＫは、第１サブクロック信号線ＧＣＫに接続されることにより、第１クロック信号を受け取り、Ｘ＋１段目のシフトレジスタユニットの第２クロック信号端ＣＢは、第２サブクロック信号線ＧＣＢに接続されることにより、第２クロック信号を受け取る。なお、各段のシフトレジスタユニットとクロック信号線との接続方式は、さらに本分野内の他の接続方式を採用してもよく、本開示の実施例は、これを制限しない。例えば、一段目のシフトレジスタユニット１０４の入力端がトリガ信号線ＧＳＴＶに接続されることにより、入力信号としてトリガ信号を受け取り、二段目のシフトレジスタユニット１０４の入力端が前段のシフトレジスタユニット（すなわち、一段目のシフトレジスタユニット）の出力端ＧＯＵＴに接続され、残りの各段のシフトレジスタユニットの接続方式は、これと同様である。以下では、一段目のシフトレジスタユニットの構造を例として説明し、本開示の実施例は、これを制限しない。

例えば、図２Ａに示される例示では、一段目のシフトレジスタユニット１０４の第１クロック端ＣＫ（図１Ｂに示すように）が第２サブクロック信号線ＧＣＢに接続されることにより、第１クロック信号を受け取り、一段目のシフトレジスタユニット１０４の第２クロック信号端ＣＢが第１クロック信号ＧＣＫに接続されることにより、第２クロック信号を受け取るため、当該例示では、第２サブクロック信号線ＧＣＢが第１クロック信号線であり、第１サブクロック信号線ＧＣＫが第２クロック信号線であることを例として説明し、本開示の実施例は、これを制限しない。

例えば、図１Ｂに示すように、いくつかの例示では、当該シフトレジスタユニット１０４は、入力回路１０４１と、出力回路１０４３と、第１制御回路１０４２と、出力制御回路１０４４とを含み、別のいくつかの例示では、当該シフトレジスタユニット１０４は、第２制御回路１０４５と電圧安定化回路１０４６とをさらに含む。

入力回路１０４１は、第１クロック信号に応じて、入力信号を第１ノードＮ１に入力するように構成される。例えば、入力回路１０４１は、入力端ＩＮ、第１ノードＮ１及び第１クロック信号端ＣＫに接続され、第１クロック信号端ＣＫによって受け取られる第１クロック信号の制御でオンになり、入力端ＩＮを第１ノードＮ１とを接続することにより、入力信号を第１ノードＮ１に入力するように構成される。例えば、入力回路１０４１は、上に記載の入力トランジスタＴ１として実現され、入力トランジスタＴ１の接続方式は、上の記述を参照してもよく、ここで説明を省略する。

出力回路１０４３は、出力信号を出力端ＧＯＵＴに出力するように構成される。例えば、出力回路１０４３は、第３ノードＮ３、出力端ＧＯＵＴ及び第２クロック信号端ＣＢに接続され、第３ノードＮ３のレベルの制御でオンになることにより、第２クロック信号端ＣＢと出力端ＧＯＵＴとを接続することにより、出力端ＧＯＵＴで第２クロック信号を出力し、例えば、第２クロック信号のローレベルを出力するように構成される。例えば、出力回路１０４３は、上に記載の出力トランジスタＴ５と第２コンデンサＣ２として実現され、出力トランジスタＴ５と第２コンデンサＣ２の接続方式は、上の記述を参照してもよく、ここで説明を省略する。

第１制御回路１０４２は、第１ノードＮ１のレベルと第１クロック信号に応じて、第２ノードＮ２のレベルを制御するように構成される。例えば、第１制御回路は、第１ノードＮ１、第２ノードＮ２及び第１クロック信号端ＣＫに接続され、第１ノードＮ１のレベルの制御でオンになり、第２ノードＮ２と第１クロック信号端ＣＫとを接続することにより、第１クロック信号端ＣＫによって提供される第１クロック信号を第２ノードＮ２に提供するように構成される。例えば、第１制御回路１０４２は、上に記載の第１制御トランジスタＴ２と第２制御トランジスタＴ３として実現され、第１制御トランジスタＴ２と第２制御トランジスタＴ３の接続方式は、上の記述を参照してもよく、ここで説明を省略する。なお、第１制御回路１０４２は、第１ノードＮ１に接続されることに限られず、他の独立した電圧端（第１ノードＮ１の電圧と同じ電圧を提供する）又は単独に設けられて入力回路と同じである回路に接続されてもよく、本開示の実施例は、これを制限しない。シフトレジスタユニットの他の回路の接続は、これと同様であり、ここで説明を省略する。

出力制御回路１０４４は、第２ノードＮ２のレベルの制御で、出力端ＧＯＵＴのレベルに対して制御を行うように構成される。例えば、出力制御回路１０４４は、第２ノードＮ２、第１電源線ＶＧＨ及び出力端ＧＯＵＴに接続され、且つ第２ノードＮ２のレベルの制御で、出力端ＧＯＵＴが第１電源線ＶＧＨに接続されることにより、第１電源線ＶＧＨによって提供される第１電圧を出力端ＧＯＵＴに出力することによって、出力端ＧＯＵＴをハイレベルに制御することにより、シフトレジスタユニットが非出力段階での誤出力を避けるように構成される。例えば、出力制御回路１０４４は、上に記載の出力制御トランジスタＴ４と第１コンデンサＣ１として実現され、出力制御トランジスタＴ４と第１コンデンサＣ１の接続方式は、上の記述を参照してもよく、ここで説明を省略する。

第２制御回路１０４５は、第１ノードＮ１と第２ノードＮ２に接続され、且つ第２ノードＮ２のレベルと第２クロック信号の制御で、第１ノードＮ１のレベルに対して制御を行うように構成される。第２制御回路１０４５は、第１ノードＮ１、第２ノードＮ２、第１電源線ＶＧＨと第２クロック信号端ＣＢに接続され、第２ノードＮ２のレベルと第２クロック信号端ＣＢによって受け取られる第２クロック信号の制御でオンになり、第１電源線ＶＧＨが第１ノードＮ１に接続されることにより、第１ノードＮ１の電位をハイレベルに充電することによって、非出力段階において出力回路１０４２がオンになることを避けることにより、誤出力を避けるように構成される。例えば、第２制御回路１０４５は、上に記載の第１ノイズ低減トランジスタＴ６と第２ノイズ低減トランジスタＴ７として実現され、第１ノイズ低減トランジスタＴ６と第２ノイズ低減トランジスタＴ７の接続方式は、上の記述を参照してもよく、ここで説明を省略する。

電圧安定化回路１０４６は、第１ノードＮ１と第３ノードＮ３に接続され、且つ第３ノードＮ３のレベルを安定化するように構成される。例えば、電圧安定化回路１０４６は、第１ノードＮ１、第３ノードＮ３と第２電源線ＶＧＬに接続され、且つ第２電源線ＶＧＬによって提供される第２電圧の制御でオンになり、それによって第１ノードＮ１が第３ノードＮ３に接続されるように構成される。例えば、電圧安定化回路１０４６は、電圧安定化トランジスタＴ８として実現され、具体的な紹介は、上の図１Ｂにおける電圧安定化トランジスタＴ８に関する記述を参照してもよく、ここで説明を省略する。

例えば、電圧安定化トランジスタＴ８は、第２電源線ＶＧＬによって提供される第２電圧の制御で、常にオン状態にあることにより、第３ノードＮ３は、当該電圧安定化トランジスタＴ８によって第１ノードＮ１に接続されることにより、第３ノードＮ３のレベルが第１ノードＮ１に接続される入力トランジスタＴ１、第１制御トランジスタＴ２及び第２ノイズ低減トランジスタＴ７によって漏電することを防止するとともに、さらに第１制御トランジスタＴ１に対する第３ノードＮ３のレベルの応力を減少することができることにより、出力トランジスタＴ５が出力段階において十分に開くように、第３ノードＮ３のレベルを保持することに役立つことができる。

図３Ａ、図４Ａ、図５Ａと図６Ａは、図２Ａに示される表示基板のシフトレジスタユニットの各層配線の平面図をそれぞれを示し、図３Ｂ、図４Ｂ、図５Ｂと図６Ｂは、図２Ｂに示される表示基板のシフトレジスタユニットの各層配線の平面図をそれぞれ示す。図３Ａと図３Ｂは、本開示の少なくとも一つの実施例による表示基板の半導体層の平面図であり、図４Ａと図４Ｂは、本開示の少なくとも一つの実施例による表示基板の第１導電層の平面図であり、図５Ａと図５Ｂは、本開示の少なくとも一つの実施例による表示基板の第２導電層の平面図であり、図６Ａと図６Ｂは、本開示の少なくとも一つの実施例による表示基板の第３導電層の平面図である。図７Ａは、図２Ａに示される表示基板の一例の断面図であり、図７Ｂは、図２Ａに示される表示基板のＡ－Ａ｀方向に沿う別の例示の断面図であり、図７Ｃは、図２Ｂに示される表示基板のＢ－Ｂ｀方向に沿う一例の断面図である。

例えば、層間絶縁層（例えば、第１絶縁層、第２絶縁層、第３絶縁層等を含む）は、図３Ａ～図６Ａ又は図３Ｂ～図６Ｂに示される層構造の間に位置してもよい。例えば、第１絶縁層３５０（図７Ａに示すように）は、図３Ａに示される半導体層３１０と図４Ａに示される第１導電層３２０との間に位置するか又は図３Ｂに示される半導体層３１０と図４Ｂに示される第１導電層３２０との間に位置し、第２絶縁層３６０（図７Ａに示すように）は、図４Ａに示される第１導電層３２０と図５Ａに示される第２導電層３３０との間に位置するか又は図４Ｂに示される第１導電層３２０と図５Ｂに示される第２導電層３３０との間に位置し、第３絶縁層３７０（図７Ａに示すように）は、図５Ａに示される第２導電層３３０と図６Ａに示される第３導電層３４０との間に位置するか又は図５Ｂに示される第２導電層３３０と図６Ｂに示される第３導電層３４０との間に位置する。

例えば、図７Ａ、７Ｂと７Ｃに示すように、当該表示基板は、第４絶縁層３８０をさらに含み、当該第４絶縁層３８０は、第３導電層３４０上に位置し、第３導電層３４０を保護するために用いられる。

例えば、第１絶縁層３５０と、第２絶縁層３６０と、第３絶縁層３７０と、第４絶縁層３８０の材料とは、例えばＳｉＮｘ、ＳｉＯｘ、ＳｉＮｘＯｙ等の無機絶縁材料、例えば有機樹脂等の有機絶縁材料、又は他の適切な材料を含んでもよく、本開示の実施例は、これを限定しない。

なお、図２Ａに示される表示基板は、走査駆動回路における最初の二段のシフトレジスタと、それに接続される第１電源線と、第２電源線と、信号線とのレイアウト設計を例として説明し、残りの各段のシフトレジスタのレイアウト実施形態は、図２Ａに示されるレイアウト方式を参照してもよく、ここで説明を省略し、もちろん他のレイアウト方式を採用してもよく、本開示の実施例は、これを制限しない。もちろん、残りの各走査駆動回路の各段のシフトレジスタは、図２Ａに示されるレイアウト方式を参照してもよく、他のレイアウト方式を採用してもよく、本開示の実施例は、これを制限しない。

以下では、図２Ａ～図７Ｃを結び付けて本開示の少なくとも一つの実施例による表示基板について詳細に紹介する。

例えば、図２Ａに示されるシフトレジスタユニット１０４の入力トランジスタＴ１～電圧安定化トランジスタＴ８の活性層は、図３Ａに示される半導体層３１０上に形成されてもよい。図２Ｂに示されるシフトレジスタユニット１０４の入力トランジスタＴ１～電圧安定化トランジスタＴ８の活性層は、図３Ｂに示される半導体層３１０上に形成されてもよい。半導体層３１０は、半導体材料をパターニングして形成されてもよい。例えば、図３Ａと図３Ｂに示すように、必要に応じて、当該半導体層３１０は、短棒状又は屈曲又は屈折を有する形状であってもよく、上記入力トランジスタＴ１～電圧安定化トランジスタＴ８の活性層を製作するために用いることができる。各活性層は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間に位置するチャネル領域とを含んでもよい。例えば、チャネル領域は、半導体特性を有し、ソース領域とドレイン領域は、チャネル領域の両側にあり、且つ不純物がドーピングされてもよく、そのため導電性を有する。例えば、当該ソース領域は、活性層の一部であり、当該ソース領域と接触する金属電極（例えば、第３導電層３４０に位置する）は、トランジスタのソース電極（又は第１電極と呼ばれる）に対応し、ドレイン領域は、活性層の一部であり、当該ドレイン領域と接触する金属電極（例えば、第３導電層３４０に位置する）は、トランジスタのドレイン電極（又は第２電極と呼ばれる）に対応する。例えば、ソース領域は、第１絶縁層３５０、第２絶縁層３６０及び第３絶縁層３７０を貫通するビアホールを介してそれに対応する金属電極（第１電極）に接続され、ドレイン領域は、第１絶縁層３５０、第２絶縁層３６０及び第３絶縁層３７０を貫通するビアホールを介してそれに対応する金属電極（第２電極）に接続される。

例えば、図７Ａに示すように、第１制御トランジスタＴ２を例として、当該第１制御トランジスタＴ２の活性層は、ソース領域Ｓ２と、ドレイン領域Ｄ２と、チャネル領域Ｐ２とを含み、当該第１制御トランジスタＴ２は、ゲート電極Ｇ２をさらに含み、そのうち、ゲート電極Ｇ２は、第１導電層３２０に位置し、第１ノイズ低減トランジスタＴ６を例として、当該第１ノイズ低減トランジスタＴ６の活性層は、ソース領域Ｓ６と、ドレイン領域Ｄ６と、チャネル領域Ｐ６とを含み、当該第１ノイズ低減トランジスタＴ６は、ゲート電極Ｇ６をさらに含み、そのうち、ゲート電極Ｇ６は、第１導電層３２０に位置し、残りのトランジスタは、これと同様であり、ここで説明を省略する。

例えば、半導体層３１０の材料は、酸化物半導体、有機半導体又は非晶質シリコン、多結晶質シリコン等を含んでもよく、例えば、酸化物半導体は、金属酸化物半導体（例えば酸化インジウムガリウム亜鉛（ＩＧＺＯ））を含み、多結晶質シリコンは、低温多結晶質シリコン又は高温多結晶質シリコン等を含み、本開示の実施例は、これを限定しない。説明すべきことは、上記ソース領域とドレイン領域とは、ｎ型不純物又はｐ型不純物がドーピングされている領域であってもよく、本開示の実施例は、これを制限しない。

なお、別のいくつかの例示では、各トランジスタの第１電極と第２電極は、他の導電層に位置してもよく、それと半導体層との中間に位置する絶縁層におけるビアホールを介してそれに対応する活性層に接続され、本開示の実施例は、これを制限しない。

図４Ａと図４Ｂは、当該表示基板の第１導電層３２０を示し、第１導電層３２０が第１絶縁層上に設けられることにより、半導体層３１０から絶縁される。例えば、第１導電層３２０は、第１コンデンサＣ１～第２コンデンサＣ２の第１電極ＣＥ１１、ＣＥ１２と、入力トランジスタＴ１～電圧安定化トランジスタＴ８のゲート電極と、ゲート電極に直接接続される各配線（例えば、第１接続配線Ｌ１と第３接続配線Ｌ２）と、接続電極とを含んでもよく、それに応じて第１絶縁層もゲート電極絶縁層とする。図４Ａに示すように、入力トランジスタＴ１～電圧安定化トランジスタＴ８のゲート電極は、点線で囲まれた部分であり、すなわち各トランジスタの半導体層構造と第１導電層３２０上の配線とが重なる部分である。

図４Ｂに示すように、当該第１導電層３２０は、中間切換電極１１をさらに含んでもよく、例えば、当該例示では、当該中間切換電極１１と第１ノイズ低減トランジスタＴ６のゲート電極Ｇ６とは、一体的に形成される。例えば、当該例示では、第１接続配線Ｌ１は、図４Ｂに示される第１導電層３２０に位置しなくてもよく、例えば、図６Ｂに示される第３導電層３４０に位置し、本開示の実施例は、これを制限せず、トランジスタの間の接続を実現することができればよい。

図５Ａと図５Ｂは、当該表示基板の第２導電層３３０を示し、第２導電層３３０は、第１コンデンサＣ１～第２コンデンサＣ２の第２電極ＣＥ２１、ＣＥ２２を含む。第２電極ＣＥ２１と第１電極ＣＥ１１の少なくとも一部とが重なることにより、第１コンデンサＣ１を形成し、第２電極ＣＥ２２と第１電極ＣＥ１２の少なくとも一部とが重なることにより、第２コンデンサＣ２を形成する。例えば、図５Ａに示される第２導電層３３０は、中間切換電極１１をさらに含む。

例えば、図５Ｂに示される例示は、図５Ａに示される例示と同様であり、異なりは、当該第２導電層３３０が中間切換電極１１を含まず、すなわち図２Ｂに示される表示基板において、中間切換電極１１がさらに当該第２導電層３３０に位置しなくてもよく、例えば、図４Ｂに示される第１導電層３２０に位置し、本開示の実施例は、これを制限しないことである。

図６Ａと図６Ｂは、当該表示基板の一段目のシフトレジスタユニットと二段目のシフトレジスタユニットの第３導電層３４０を示し、第３導電層３４０は、複数の信号線（例えば、一段目のシフトレジスタユニット１０４の入力端に接続されるトリガ信号線ＧＳＴＶ、第１サブクロック信号線ＧＣＫと第２サブクロック信号線ＧＣＢ）、第１電源線ＶＧＨ、第２電源線ＶＧＬ及び基準電圧線Ｖｉｎｉｔ等を含む。なお、当該第３導電層３４０は、各トランジスタと、コンデンサと、信号線との間を接続する第１切換電極１７、第２切換電極１８、第３切換電極１６、信号入力電極１３、第２接続配線（第１接続サブ配線Ｌ３と第２接続サブ配線Ｌ４とを含む）及び第４接続配線Ｌ５等をさらに含む。

図２Ａ～図６Ｂに示すように、複数の信号線、第１電源線ＶＧＨ、第２電源線ＶＧＬは、図５Ｃ又は図５Ｄに示される少なくとも一つのビアホールを介して、残りの各層においてそれに接続される必要があるトランジスタ及びコンデンサに接続され、各トランジスタと、コンデンサとの間も、少なくとも一つビアホールを介して接続されるか、又は切換電極を介してブリッジされ、ここで説明を省略する。

例えば、上記第３導電層３４０の材料は、チタン、チタン合金、アルミニウム、アルミニウム合金、銅、銅合金又は他のいずれかの適切な複合材料を含んでもよく、本開示の実施例は、これを限定しない。例えば、第１導電層３２０と第２導電層３３０との材料は、第３導電層３４０の材料と同じでもよく、ここで説明を省略する。

図２Ａは、上記図３Ａに示される半導体層３１０と、図４Ａに示される第１導電層３２０と、図５Ａに示される第２導電層３３０と、図６Ａに示される第３導電層３４０との積層位置関係の概略図である。図２Ｂは、上記図３Ｂに示される半導体層３１０と、図４Ｂに示される第１導電層３２０と、図５Ｂに示される第２導電層３３０と、図６Ｂに示される第３導電層３４０との積層位置関係の概略図である。

図２Ａ、図３Ａ又は図２Ｂ、図３Ｂに示すように、少なくとも一つ例示では、入力トランジスタＴ１の活性層は、第２方向に沿って延伸する長尺状であり、第２方向は、前記第１方向と異なる。例えば、第１方向と前記第２方向とのなす角は、７０°～９０°の間にあり、且つ７０°と９０°とを含む。例えば、第１方向と前記第２方向とのなす角は、７０°、９０°又は８０°等であり、実際の状況に基づいて設定されてもよく、本開示の実施例は、これを制限しない。例えば、いくつかの例示では、当該入力トランジスタＴ１の活性層のチャネル領域は、ベース基板１０上に「Ｉ」字状であり、且つチャネル領域のチャネル長さ方向は、第１方向に垂直する第２方向（例えば、図における横方向）であり、もちろん本開示の実施例は、これを制限せず、表示パネルが第１方向における長さを短縮することができればよい。例えば、当該チャネル長さ方向は、キャリアが入力トランジスタＴ１の第１電極から第２電極へ流れる方向であり、二つの並列される（且つ例えば互いに電気的に接続される）ゲート電極は、入力トランジスタＴ１の長尺状の活性層（「Ｉ」字状活性層）とそれぞれ重なり、これによって「Ｉ」字状ダブルゲートトランジスタを得る。もちろん、入力トランジスタＴ１の長尺状の活性層と重なるのは、単一ゲート電極であってもよく、本開示の実施例は、これを制限しない。

入力トランジスタＴ１の活性層（なお、ここでは、入力トランジスタＴ１の活性層の全体的な形状を指す）は、図１Ｄに示される「Ｕ」字形構造から第２方向に沿って延伸する長尺状（例えば、第２方向に沿う「Ｉ」字状構造、例えば、「一」字状）に変更されるため、表示パネルが第１方向における長さ、すなわち表示パネルの垂直高さを短縮することができ、他のトランジスタ（例えば、第１ノイズ低減トランジスタＴ６と第２ノイズ低減トランジスタＴ７）が入力トランジスタＴ１の下方に並ぶことに有利である。

例えば、図３Ａ又は図３Ｂに示すように、第１ノイズ低減トランジスタＴ６の活性層と第２ノイズ低減トランジスタＴ７の活性層は、一つの連続するノイズ低減半導体層Ａ１１で形成され（すなわち、一体的に設けられ）、当該ノイズ低減半導体層Ａ１１は、第１方向に沿って延伸し、且つ入力トランジスタＴ１の活性層と第１方向において並設され、すなわち、入力トランジスタＴ１と、第１ノイズ低減トランジスタＴ６と、第２ノイズ低減トランジスタＴ７とは、第１方向に沿って上下に並設される。例えば、入力トランジスタＴ１の活性層は、第１ノイズ低減トランジスタＴ６の活性層と第２ノイズ低減トランジスタＴ７の活性層が第１方向に沿って延伸する仮想線上に位置する。

例えば、図２Ａ、２Ｂと図３Ａに示すように、第１ノイズ低減トランジスタＴ６の活性層は、第１方向において、第２ノイズ低減トランジスタＴ７の活性層と部分的に重なってもよく（図２Ａと図３Ａに示すように）、又は完全に重なってもよく（図２Ｂと図３Ｂに示すように）、すなわち第１ノイズ低減トランジスタＴ６の活性層は、第２ノイズ低減トランジスタＴ７の活性層が第１方向に沿って延伸する仮想線上に位置してもよく、第１ノイズ低減トランジスタＴ６の活性層は、第１方向において、第２ノイズ低減トランジスタＴ７の活性層と重ならなくてもよく、例えば、図２Ａと図３Ａに示すように、第１ノイズ低減トランジスタＴ６の活性層は、第１方向において、第２ノイズ低減トランジスタＴ７の活性層と一定の距離をずらしてもよく、他の構造の配列に影響を与えず、シフトレジスタユニットの幅を過剰に増加させず、また第１方向において、第１ノイズ低減トランジスタＴ６と第２ノイズ低減トランジスタＴ７とが入力トランジスタＴ１の下に位置すればよく、本開示の実施例は、これを制限しない。

本開示の実施例では、入力トランジスタＴ１と、第１ノイズ低減トランジスタＴ６と、第２ノイズ低減トランジスタＴ７とは、図１Ｄにおける水平に並設される構造から上下に羅列される構造に変更され、表示パネルの周辺領域の第２方向に沿う幅、例えば、図１Ａに示される水平幅を減少することができることにより、表示パネルの狭額縁設計の実現に有利である。

例えば、第１ノイズ低減トランジスタＴ６のゲート電極と第２ノイズ低減トランジスタＴ７のゲート電極とは、第２方向に沿って延伸し且つ第１方向において並設され、例えば、第１ノイズ低減トランジスタＴ６のゲート電極と第２ノイズ低減トランジスタＴ７のゲート電極とは、平行してもよく、例えば、いずれも第２方向に沿って延伸し、第１ノイズ低減トランジスタＴ６のゲート電極の延伸し方向と、第２ノイズ低減トランジスタＴ７のゲート電極の延伸し方向とは、平行しなくてもよく、例えば一定の角度で交差し、例えば、当該交差角度は、２０°以下であり、又は両者と水平線との角度は、２０°以下であり、本開示の実施例は、これを制限せず、第１ノイズ低減トランジスタＴ６と第２ノイズ低減トランジスタＴ７のとが一体的に設けられ、且つ第１方向に沿って上下に並んでいる構造であればよい。

例えば、入力トランジスタＴ１の第１電極と、第１制御トランジスタＴ２のゲート電極と、第２ノイズ低減トランジスタＴ７の第１電極と、以下に記述される電圧安定化トランジスタＴ８の第２電極とは、いずれも第１ノードＮ１に接続され、例えば、入力トランジスタＴ１の第１電極と、第１制御トランジスタＴ２のゲート電極と、第２ノイズ低減トランジスタＴ７の第１電極との間は、ビアホールを介して接続される。第２ノードＮ２は、第１ノイズ低減トランジスタＴ６のゲート電極、出力制御トランジスタＴ４のゲート電極、第１制御トランジスタＴ２の第１電極、第１コンデンサＣ１の第１電極と第２制御トランジスタＴ３の第１電極に接続され、例えば、図２Ａに示すように、第１ノイズ低減トランジスタＴ６のゲート電極と、出力制御トランジスタＴ４のゲート電極と、第１制御トランジスタＴ２の第１電極と、第１コンデンサＣ１の第１電極と、第２制御トランジスタＴ３の第１電極との間は、ビアホールを介して接続される。第３ノードＮ３は、電圧安定化トランジスタＴ８の第１電極、出力トランジスタＴ５のゲート電極と第２コンデンサＣ２の第１電極に接続され、例えば、電圧安定化トランジスタＴ８の第１電極と、出力トランジスタＴ５のゲート電極と、第２コンデンサＣ２の第１電極との間は、ビアホールを介して接続される。

例えば、図６Ａに示すように、当該シフトレジスタユニットは、第１切換電極１７と、第２切換電極１８と、第３切換電極１６とをさらに含む。

例えば、第１切換電極１７は、入力トランジスタＴ１の第１電極、第１制御トランジスタＴ２のゲート電極、電圧安定化トランジスタＴ８の第２電極と第２ノイズ低減トランジスタＴ７の第１電極に接続される。例えば、第１切換電極１７は、第２絶縁層３６０と第３絶縁層３７０を貫通するビアホールを介して第１制御トランジスタＴ２のゲート電極に接続され、第１切換電極１７は、入力トランジスタＴ１の第１電極と、電圧安定化トランジスタＴ８の第２電極と、第２ノイズ低減トランジスタＴ７の第１電極と同じ層に位置し（例えば、いずれも第３導電層３４０に位置し）且つ一体的に設けられる。例えば、第１ノードＮ１は、第１切換電極１７を含み、すなわち、第１切換電極１７は、第１ノードＮ１として機能し、入力トランジスタＴ１と、第１制御トランジスタＴ２と、電圧安定化トランジスタＴ８と、第２ノイズ低減トランジスタＴ７の対応する電極を接続する。

例えば、第１切換電極１７は、第１制御トランジスタＴ２と、第２制御トランジスタＴ３と、電圧安定化トランジスタＴ８と、第１ノイズ低減トランジスタＴ６と、第２ノイズ低減トランジスタＴ７との間に位置し、且つ第１方向に沿って屈折して延伸する折線であり、その始点は、入力トランジスタＴ１の第１電極であり、終点は、第２ノイズ低減トランジスタＴ７の第１電極である。第１ノイズ低減トランジスタＴ６と、第２ノイズ低減トランジスタＴ７と、入力トランジスタＴ１とは、第１方向に沿って並設され、第１制御トランジスタＴ２と、第２制御トランジスタＴ３とも、第１方向に沿って並設され、すなわち第１ノイズ低減トランジスタＴ６と第２ノイズ低減トランジスタＴ７と、第１制御トランジスタＴ２と第２制御トランジスタＴ３との間の間隔が比較的に小さいことにより、当該第１切換電極１７が第１方向における延在長さは、第２方向における延在長さよりも大きく、そのため、これらのトランジスタを接続する第１切換電極１７の長さと第２方向における幅を短縮することにより、狭額縁の実現に有利である。

例えば、第２切換電極１８は、電圧安定化トランジスタＴ８の第１電極と出力トランジスタＴ５のゲート電極に接続される。例えば、第２切換電極１８は、第２絶縁層３６０と第３絶縁層３７０を貫通するビアホールを介して出力トランジスタＴ５のゲート電極に接続され、第２切換電極１８は、電圧安定化トランジスタＴ８の第１電極と同じ層に位置し（例えば、いずれも第３導電層３４０に位置し）且つ一体的に設けられる。例えば、第３ノードＮ３は、第２切換電極１８を含み、すなわち、第２切換電極１８は、第３ノードＮ３として機能し、電圧安定化トランジスタＴ８と出力トランジスタＴ５とを接続する。

例えば、図４Ａに示すように、入力トランジスタＴ１は、第１ゲート電極Ｇ１と、第２ゲート電極Ｇ１｀と、第１ゲート電極Ｇ１と第２ゲート電極Ｇ１｀とを接続する接続電極（Ｇ１１－Ｇ１３）とを含む。接続電極（Ｇ１１－Ｇ１３）は、第１ゲート電極Ｇ１と第２ゲート電極Ｇ１｀と同じ層に位置し、第１方向（例えば、図４Ａに示される垂直方向）に沿って延伸し、第１ゲート電極Ｇ１に接続される第１部分Ｇ１１と、第２ゲート電極Ｇ１｀に接続される第２部分Ｇ１２と、第２方向（例えば、図４Ａに示される水平方向）に沿って延伸し且つ第１部分Ｇ１１と第２部分Ｇ１２とを接続する第３部分Ｇ１３とを含み、入力トランジスタＴ１の第１ゲート電極Ｇ１と第２ゲート電極Ｇ１｀とは、接続電極の第３部分Ｇ１３によって、第１クロック信号を提供する第１クロック信号線に接続されることにより、第１クロック信号を受け取る。

例えば、第１ゲート電極Ｇ１と第２ゲート電極Ｇ１｀とは、まず接続電極（Ｇ１１－Ｇ１３）によって接続され、さらに第１クロック信号線に接続される。例えば、入力トランジスタＴ１のゲート電極と第２制御トランジスタＴ３のゲート電極とを接続し、さらに、全体として第１クロック信号線に接続することをさらに採用してもよく、例えば、図１Ｄに示される接続方式を採用し、本開示の実施例は、これを制限しない。

例えば、図２Ａに示すように、一段目のシフトレジスタユニットに対して、当該第１クロック信号を提供する第１クロック信号線は、第２サブクロック信号線ＧＣＢであり、二段目のシフトレジスタユニットに対して、当該第１クロック信号の第１クロック信号線は、第１サブクロック信号線ＧＣＫであり、本開示の実施例は、これを制限しない。

例えば、いくつかの例示では、第１制御トランジスタＴ２の活性層の第２電極は、直接的に配線によって第２サブクロック信号線ＧＣＢに接続されてもよい。例えば、図６Ａに示すように、別のいくつかの例示では、当該シフトレジスタユニットは、切換電極１５をさらに含み、当該例示では、第１制御トランジスタＴ２の第２電極は、直接的に配線によって第２サブクロック信号線ＧＣＢに接続されるものではなく、切換電極１５によって接続電極の第３部分Ｇ１３に接続されることにより、接続電極の第３部分Ｇ１３とともに第２サブクロック信号線ＧＣＢに接続されることにより、第１クロック信号を受け取ってもよい。本開示の実施例は、これを制限しない。

例えば、入力トランジスタＴ１の活性層は、第２方向に沿って延伸する第１接続配線Ｌ１によって信号入力電極に接続されることにより、入力信号を受け取り、当該信号入力電極は、シフトレジスタユニット１０４の入力端ＩＮとして、例えば、図６Ａに示される第３導電層中に位置する信号入力電極１３である。例えば、当該信号入力電極１３は、単独に提供される電極であってもよく、例えば、図６Ａに示される一段目のシフトレジスタユニットの第３導電層に示すように、出力トランジスタＴ５の第２電極（出力トランジスタＴ５の第２電極は、出力回路１０４３の出力端ＧＯＵＴとする）の延在領域は、当該信号入力電極１３としてもよく、例えば、現在段のシフトレジスタユニットの出力トランジスタＴ５の第２電極（すなわち出力トランジスタＴ５の活性層のドレイン領域に接続される金属電極）は、出力回路１０４３の出力端ＧＯＵＴとして、且つシフトレジスタユニット（例えば、一段目のシフトレジスタユニット）と隣接する次段のシフトレジスタユニット（例えば、二段目のシフトレジスタユニット）の信号入力電極に接続されることにより、次段のシフトレジスタユニットの入力信号として、本開示の実施例は、これを制限しない。

例えば、図２Ａ、図４Ａと図６Ａに示すように、シフトレジスタユニットは、配線切換電極１２をさらに含む。例えば、当該配線切換電極１２は、第３導電層３４０に位置する。例えば、配線切換電極１２は、入力トランジスタＴ１の活性層と異なる層に位置し、例えば、入力トランジスタＴ１の第１電極は、配線切換電極１２の第１端１２１に電気的に接続され、例えば、入力トランジスタＴ１の第１電極は、配線切換電極１２と同じ層に位置し、且つ一体的に設けられて形成される。例えば、入力トランジスタＴ１の活性層のソース領域は、第１絶縁層３５０、第２絶縁層３６０と第３絶縁層３７０を貫通するビアホールを介して、入力トランジスタＴ１の第１電極に接続され、配線切換電極１２の第２端１２２と、同じ層に位置せず第２方向に沿って延伸する第１接続配線Ｌ１（図４Ａに示される第１導電層３２０に位置する）の第１端Ｌ１１とは、第２絶縁層３６０と第３絶縁層３７０を貫通するビアホールを介して接続され、第２方向に沿って延伸する第１接続配線Ｌ１の第２端Ｌ１２と、同じ層に位置しない信号入力電極１３（第３導電層３４０に位置する）とは、第２絶縁層３６０と第３絶縁層３７０を貫通するビアホールを介して電気的に接続されることにより、入力トランジスタＴ１と入力端ＩＮとの接続を実現する。例えば、配線切換電極１２は、信号入力電極１３と同じ層に位置する。

例えば、図２Ｂと６Ｂに示すように、当該第１接続配線Ｌ１は、さらに第３導電層３４０に形成されてもよく、配線切換電極１２と信号入力電極１３に直接接続され（すなわちビアホールを介さず）、すなわち一体的に形成され、本開示の実施例は、これを制限せず、入力トランジスタＴ１と信号入力電極１３との接続を実現することができればよい。

例えば、本開示のいくつかの実施例では、第１制御トランジスタＴ２の活性層と第２制御トランジスタＴ３の活性層は、一つの連続する制御半導体層Ａ１２で形成され（すなわち、一体的に設けられ）、当該制御半導体層Ａ１２は、第１方向に沿って延伸し、第１制御トランジスタＴ２のゲート電極と、第２制御トランジスタＴ３のゲート電極とは、第２方向に沿って平行に延伸し、且つ第１方向において互いに重なり、すなわち第１制御トランジスタＴ２のゲート電極と、第２制御トランジスタＴ３のゲート電極とは、第１導電層３２０において第１方向に沿って上下に並んで設けられる。なお、明確に、簡潔に表現するために、Ａ１１とＡ１２を異なる半導体層と命名するが、ノイズ低減半導体層Ａ１１と制御半導体層Ａ１２とは、いずれも図３Ａ又は図３Ｂに示される同一の半導体層３３０に位置する。

例えば、図２Ａと図４Ａに示すように、第２制御トランジスタＴ３がベース基板１０への正投影と、第１制御トランジスタＴ２がベース基板１０への正投影とは、第１方向において、第２サブ接続配線Ｌ４の両側に位置する。もちろん、第１制御トランジスタＴ２のゲート電極の延伸し方向と、第２制御トランジスタＴ３のゲート電極の延伸し方向とは、平行しなくてもよく、例えば一定の角度で交差し、例えば、当該交差角度は、２０°であり、又は両者と水平線との角度は、２０°であり、本開示の実施例は、これを制限しない。

例えば、図２Ａ、２Ｂと図３Ａ、図３Ｂに示すように、第１制御トランジスタＴ２の活性層は、第１方向において、第２制御トランジスタＴ３の活性層と部分的に重なってもよく（図２Ａと図３Ａに示すように）、又は完全に重なってもよく（図示せず）、すなわち第１制御トランジスタＴ２の活性層は、第２制御トランジスタＴ３の活性層が第１方向に沿って延伸する仮想線上に位置してもよく、第１制御トランジスタＴ２の活性層は、第１方向において、第２制御トランジスタＴ３の活性層と重ならなくてもよく、例えば、図２Ａと図３Ａに示すように、第１制御トランジスタＴ２の活性層と、第２制御トランジスタＴ３の活性層とは、第１方向において一定の距離をずらし、他の構造の配列に影響を与えず、シフトレジスタユニットの幅を過剰に増加させず、また第１方向において、第１制御トランジスタＴ２の活性層と第２制御トランジスタＴ３の活性層とが入力トランジスタＴ１の下に位置すればよく、本開示の実施例は、これを制限しない。

例えば、第１制御トランジスタＴ２の活性層と、第２制御トランジスタＴ２の活性層と、入力トランジスタＴ１の活性層とは、第２方向において並設される。例えば、いくつかの例示では、第１制御トランジスタＴ２の活性層と、第２制御トランジスタＴ３の活性層とは、入力トランジスタＴ１の活性層が第２方向に沿って延伸する仮想線と交差し、すなわち第１制御トランジスタＴ２の活性層と第２制御トランジスタＴ３の活性層は、入力トランジスタＴ１の活性層が第２方向に沿って延伸する仮想線上に位置する。例えば、本開示の実施例において、シフトレジスタユニットにおける第１制御トランジスタＴ２と第２制御トランジスタＴ３以外の他のトランジスタを制限せず、回路の接続関係を満たすことができればよい。

これによって、本開示の実施例において、第１制御トランジスタＴ２と第２制御トランジスタＴ３の並び方式は、図１Ｄに示される第２方向に沿って左右に並んでいる構造から第１方向に沿って上下に並んでいるの構造に変更され、表示パネルの周辺領域の水平幅及びトランジスタから信号線と第２電源線までの距離を減少することができることにより、表示パネルの狭額縁設計の実現に有利である。

例えば、本開示のいくつかの実施例では、入力トランジスタＴ１の活性層はさらに、第１ノイズ低減トランジスタＴ６の活性層と第２ノイズ低減トランジスタＴ７の活性層が第１方向に沿って延伸する仮想線上に位置し、第１制御トランジスタＴ２の活性層と第２制御トランジスタＴ３の活性層と、第１ノイズ低減トランジスタＴ６の活性層と第２ノイズ低減トランジスタＴ７の活性層とは、第２方向において対向して並設されることにより、第１制御トランジスタＴ２の活性層と、第２制御トランジスタＴ３の活性層から、第１ノイズ低減トランジスタＴ６の活性層と第２ノイズ低減トランジスタＴ７の活性層までの間隔を減少することができる。

例えば、いくつかの例示では、当該シフトレジスタユニットは、中間切換電極１１をさらに含む。第１ノイズ低減トランジスタＴ６のゲート電極は、図５Ａに示される、第２導電層３３０中に位置する中間切換電極１１と、図６Ａにおける第２接続サブ配線Ｌ４によって第１制御トランジスタＴ２の第１電極と第２制御トランジスタＴ３の第１電極に接続され、すなわち第１制御トランジスタＴ２の活性層と第２制御トランジスタＴ３の活性層との間の部分に接続され、且つ中間切換電極１１がベース基板１０への正投影は、第１制御トランジスタＴ２の活性層と第２制御トランジスタＴ３の活性層がベース基板１０への正投影と第１方向において重ならず、すなわち中間切換電極１１がベース基板１０への正投影は、第１制御トランジスタＴ２の活性層と第２制御トランジスタＴ３の活性層がベース基板１０への正投影と、第１ノイズ低減トランジスタＴ６がベース基板１０への正投影との間に位置する。

これによって、本開示の実施例において、第１制御トランジスタＴ２と第２制御トランジスタＴ３との並び方式は、図１Ｄに示される第２方向に沿って左右に並んでいる構造から図２Ａに示される第１方向に沿って上下に並んでいる構造に変更され、入力トランジスタＴ１と、第１ノイズ低減トランジスタＴ６と、第２ノイズ低減トランジスタＴ７との並び方式と位置も、第１方向に沿って上下に並んでいる構造に変更されることにより、第１ノイズ低減トランジスタＴ６がベース基板１０への正投影と、第１制御トランジスタＴ２と第２制御トランジスタＴ３がベース基板１０への正投影との間の距離を短縮することにより、第１ノイズ低減トランジスタＴ６のゲート電極と、第１制御トランジスタＴ２と第２制御トランジスタＴ３との配線（すなわち中間切換電極１１）とを接続する長さを大幅に短縮し、配線が密集して長すぎることによる空間混雑の問題を大幅に最適化する。

例えば、いくつかの例示では、中間切換電極１１の接続方式は、図７Ａ又は図７Ｂに示す通りである。例えば、当該例示では、中間切換電極１１は、第２導電層１１に位置する。例えば、図７Ａに示すように、第１絶縁層３５０は、ベース基板１０に垂直する方向において、第１ノイズ低減トランジスタＴ６の活性層（例えば、半導体層３１０に位置し、ソース領域Ｓ６と、ドレイン領域Ｄ６と、チャネル領域Ｐ６とを含む）と第１ノイズ低減トランジスタＴ６のゲート電極Ｇ６との間に位置し、第２絶縁層３６０は、ベース基板１０に垂直する方向において、第１ノイズ低減トランジスタＴ６のゲート電極Ｇ６と中間切換電極１１との間に位置する。

例えば、図７Ａに示すように、いくつかの例示では、第１ノイズ低減トランジスタＴ６のゲート電極は、第２絶縁層３６０を貫通するビアホールＨ２２を介して中間切換電極１１の第１端１１１に接続され、第１制御トランジスタＴ２の第１電極Ｓ２１は、中間切換電極１１と同じ層に位置し、且つ中間切換電極１１の第２端１１２に接続され、すなわち中間切換電極１１と第１制御トランジスタＴ２の第１電極Ｓ２１のとは、一体的に設けられることにより、第１ノイズ低減トランジスタＴ６のゲート電極と第１制御トランジスタＴ２の第１電極との接続を実現する。第１制御トランジスタＴ２の第１電極Ｓ２１と、第１制御トランジスタＴ２の活性層のソース領域Ｓ２（すなわち第１制御トランジスタＴ２の第１電極）とは、第１絶縁層３５０と第２絶縁層３６０を貫通するビアホールＨ１１を介して接続される。例えば、いくつかの例示では、第２ノードＮ２は、中間切換電極１１を含む。なお、明確に、簡潔に表現するために、図７Ａには第１制御トランジスタＴ２の第１電極Ｓ２１が中間切換電極１１の第２端１１２に接続されることのみが示され、第１制御トランジスタＴ２の第１電極が第２制御トランジスタＴ３の第１電極に接続されるため、第２制御トランジスタＴ３の第１電極も中間切換電極１１の第２端１１２に接続され、本開示の実施例は、これを制限しない。以下の実施例は、これと同じであり、説明を省略する。

例えば、図５Ｃと７Ｂに示すように、別のいくつかの例示では、当該シフトレジスタユニット１０４は、第２接続配線をさらに含み、例えば、第２接続配線は、第１接続サブ配線Ｌ３と第２接続サブ配線Ｌ４とを含む。例えば、第３絶縁層３７０は、ベース基板１０に垂直する方向において、中間切換電極１１と第２接続配線Ｌ３／Ｌ４との間に位置する。

例えば、第１ノイズ低減トランジスタＴ６のゲート電極Ｇ６は、第２絶縁層３６０と第３絶縁層３７０を貫通するビアホールＨ４を介して第１接続サブ配線Ｌ３に接続され、中間切換電極１１の第１端１１１は、第３絶縁層３７０を貫通するビアホールＨ３を介して第１接続サブ配線Ｌ３に接続される。

例えば、第１制御トランジスタＴ２の活性層のソース領域Ｓ２は、第１絶縁層３５０、第２絶縁層３６０と第３絶縁層３７０を貫通するビアホールＨ１を介して第１制御トランジスタＴ２の第１電極Ｓ２１に接続され、第１制御トランジスタＴ２の第１電極Ｓ２１が第２接続サブ配線Ｌ４に接続され、第１制御トランジスタＴ２の第１電極Ｓ２１と同じ層に位置し且つ一体的に設けられ、中間切換電極１１の第２端は、第３絶縁層３７０を貫通するビアホールＨ２を介して第２接続サブ配線Ｌ４に接続されることにより、第１ノイズ低減トランジスタＴ６のゲート電極と第１制御トランジスタＴ２の第１電極との接続を実現する。

例えば、当該例示では、第２ノードＮ２は、中間切換電極１１と第２接続配線とを含む。

例えば、別のいくつかの例示では、第２接続配線は、第１接続サブ配線Ｌ３又は第２接続サブ配線Ｌ４のみを含む。例えば、図２Ｂと７Ｃに示される例示では、第２接続配線が第２接続サブ配線Ｌ４のみを含むことを例として紹介し、もちろん本開示の実施例は、これを制限しない。

例えば、図５Ｃと７Ｃに示すように、当該例示では、中間切換電極１１は、第１導電層３２０に位置してもよく、且つ第１ノイズ低減トランジスタＴ６のゲート電極と一体的に形成される。

例えば、図７Ｃに示すように、第１制御トランジスタＴ２の活性層のソース領域Ｓ２は、第１絶縁層３５０、第２絶縁層３６０と第３絶縁層３７０を貫通するビアホールＨ１を介して第１制御トランジスタＴ２の第１電極Ｓ２１に接続され、第１制御トランジスタＴ２の第１電極Ｓ２１が第２接続サブ配線Ｌ４に接続され、第１制御トランジスタＴ２の第１電極Ｓ２１は、第２接続サブ配線Ｌ４と同じ層に位置し且つ一体的に設けられ、中間切換電極１１の第２端１１２は、第３絶縁層３７０を貫通するビアホールＨ２を介して第２接続サブ配線Ｌ４に接続されることにより、第１ノイズ低減トランジスタＴ６のゲート電極と第１制御トランジスタＴ２の第１電極との接続を実現する。

例えば、当該例示では、第２ノードＮ２は、中間切換電極１１と第２接続サブ配線Ｌ４とを含む。

例えば、図６Ａに示すように、第２電源線ＶＧＬは、第２方向において突出する突出部１４を含む。電圧安定化トランジスタＴ８の活性層は、第２方向において、第２制御トランジスタＴ３の活性層と第２ノイズ低減トランジスタＴ７の活性層との間に位置し、且つ第２制御トランジスタＴ３の第２電極と電圧安定化トランジスタＴ８のゲート電極とは、いずれも第２電源線ＶＧＬ上の突出部１４に接続され、例えば第２制御トランジスタＴ３の第２電極は、第２電源線ＶＧＬ上の突出部１４と同じ層に位置し、且つ一体的に形成され、電圧安定化トランジスタＴ８のゲート電極と、同じ層に位置しない第２電源線ＶＧＬ上の突出部１４とは、例えば第２絶縁層３６０と第３絶縁層３７０を貫通するビアホールを介して接続されることにより、第２電圧を受け取り、例えば、第２制御トランジスタＴ３の第２電極と第２制御トランジスタＴ３の活性層のドレイン領域とを接続するためのビアホールと、電圧安定化トランジスタＴ８のゲート電極と突出部１４とを接続するためのビアホールとは、それぞれ突出部１４の異なる側と重なり（例えば図２Ａに示すように、それぞれ突出部１４の第１方向に沿う上側と下側と重なる）、例えばそれぞれ突出部１４の異なる対角に位置する（例えば図２Ａに示すように、それぞれ突出部１４の第１方向に沿う左上角と右下角と重なる）。

本開示の実施例において、第１制御トランジスタＴ２と第２制御トランジスタＴ３は、図１Ｄに示される第２方向に沿って左右に並設される構造から、図２Ａに示される第１方向に沿って上下に羅列される構造に変更され、表示パネルの周辺領域が第２方向における幅を縮小することができることにより、他のトランジスタ（例えば、電圧安定化トランジスタＴ８）と第２電源線ＶＧＬとの距離を短くすることができるとともに、第２制御トランジスタＴ３の第２電極（例えば、ソース電極）は、電圧安定化トランジスタＴ８のゲート電極とともに第２電源線ＶＧＬ上の突出部１４に接続されるため、空間においてさらに近接し、それにより、配線の長さを減少し、表示パネルの狭額縁の実現に有利である。

例えば、図２Ａと図５Ａに示すように、第１コンデンサＣ１の第１電極ＣＥ１１と第２電極ＣＥ１２は、ノッチを含み、第２方向に沿って延伸する第１接続配線Ｌ１に接続される信号入力電極１３が第１コンデンサＣ１のノッチ中に形成され、例えば、信号入力電極１３がベース基板への正投影は、第１コンデンサＣ１がベース基板への正投影のノッチに入り、第１コンデンサＣ１の第１電極ＣＥ１１と第２電極ＣＥ１２との形状は、信号入力電極１３と相補し、表示基板上の空間を十分に利用することにより、表示パネルの狭額縁設計の実現に有利である。

なお、第１コンデンサＣ１のコンデンサの形状は変化するが、第１コンデンサＣ１の寸法／サイズは、一般的に変化せず、例えば、寸法変化は、１０％～２０％を上下に変動してもよく、その具体的な形状は、他の構造に応じて設計されてもよく、本開示の実施例は、これを制限しない。

例えば、図２Ａと図４Ａに示すように、第２クロック信号を提供するクロック信号線（例えば第１サブクロック信号線ＧＣＫ）と第２ノイズ低減トランジスタＴ７のゲート電極とを接続する第３接続配線Ｌ２（第１導電層３２０に位置する）がベース基板１０への正投影は、第２ノイズ低減トランジスタＴ７の活性層がベース基板１０への正投影と第１方向において重なり、且つの少なくとも一部は、第２ノイズ低減トランジスタＴ７のゲート電極と平行し、すなわち当該第３接続配線Ｌ２は、第２ノイズ低減トランジスタＴ７の活性層の信号線から離れる側（例えば、図２Ａに示される第２ノイズ低減トランジスタＴ７の活性層の右側）を通過する。

例えば、図２Ａと図４Ａに示すように、第３接続配線Ｌ２は、第３サブ接続配線Ｌ２１と第４サブ接続配線Ｌ２２とを含み、第３サブ接続配線Ｌ２１は、第１方向に沿って延伸し、且つベース基板１０への正投影と、第２ノイズ低減トランジスタＴ７の活性層がベース基板１０への正投影とは、第２方向に沿って対向して並設され、第４サブ接続配線Ｌ２２は、第３サブ接続配線Ｌ２１に接続され且つ第２方向に沿って延伸する。

例えば、いくつかの例示では、図４Ａに示すように、第３接続配線Ｌ２は、一つのゲート電極配線であり、すなわち当該第３サブ接続配線Ｌ２１と第４サブ接続配線Ｌ２２とは、直接接続され（ビアホールによる接続を必要としない）且つ一体的に形成され、例えば、第４サブ接続配線Ｌ２２は、第２クロック信号を提供する第１サブクロック信号線ＧＣＫに接続される。例えば、別の例示では、図４Ｂに示すように、第３接続配線Ｌ２は、ビアホールを介して接続されるゲート電極配線を含み、一つは、第３サブ接続配線Ｌ２１であり、もう一つは、第４サブ接続配線Ｌ２２である。第３サブ接続配線Ｌ２１と第４サブ接続配線Ｌ２２との接続関係について、以下で詳細に紹介する。

例えば、第４サブ接続配線Ｌ２２と第２ノイズ低減トランジスタＴ７のゲート電極とを接続する第３サブ接続配線Ｌ２１と、同じ層に位置しない出力トランジスタＴ５の第１電極とは、ビアホールを介して接続されることにより、出力トランジスタＴ５の第１電極を第２クロック信号端ＣＢに接続し、例えば、第２クロック信号端ＣＢが第１サブクロック信号線ＧＣＫに接続される。例えば、出力トランジスタＴ５の第１電極は、第３サブ接続配線Ｌ２１に電気的に接続され、第３サブ接続配線Ｌ２１は、出力トランジスタＴ５に近接する第２ノイズ低減トランジスタＴ７の活性層の一側に位置する。例えば、当該ビアホールがベース基板１０への正投影は、第２ノイズ低減トランジスタＴ７の活性層がベース基板１０への正投影と、出力トランジスタＴ５の活性層がベース基板１０への正投影との間に位置する。例えば、第４サブ接続配線Ｌ２２は、第１導電層３２０に位置し、それがベース基板１０への正投影は、Ｘ段目のシフトレジスタユニットの電圧安定化トランジスタＴ８がベース基板１０への正投影と、Ｘ＋１段目のシフトレジスタユニットの入力トランジスタＴ１がベース基板１０への正投影との間に位置する。

例えば、出力トランジスタＴ５のゲート電極が電圧安定化トランジスタＴ８の第１電極に電気的に接続され、出力トランジスタＴ５の第２電極が出力端ＧＯＵＴに接続される。

例えば、いくつかの例示では、図２Ａ、図４Ａ、図５Ｃと図７Ｄに示すように、出力トランジスタＴ５の第１電極Ｓ５１は、第１絶縁層３５０、第２絶縁層３６０と第３絶縁層３７０を貫通するビアホールＨ７を介して出力トランジスタＴ５のソース領域Ｓ５に接続され、出力トランジスタＴ５の第１電極Ｓ５１が第４接続配線Ｌ５に接続され、例えば、出力トランジスタＴ５の第１電極Ｓ５１は、第４接続配線Ｌ５と同じ層に位置し且つ一体的に形成され、第４接続配線Ｌ５は、第２絶縁層３６０と第３絶縁層３７０を貫通するビアホールＨ５とビアホールＨ６を介して第３サブ接続配線Ｌ２１に接続され、第３サブ接続配線Ｌ２１は、第２ノイズ低減トランジスタＴ７のゲート電極及び第４サブ接続配線Ｌ２２に接続されることにより、出力トランジスタＴ５の第１電極Ｓ５１が第２ノイズ低減トランジスタＴ７のゲート電極Ｇ７に接続され、且つ一緒に第１サブクロック信号線ＧＣＫに接続されることにより、第２クロック信号を受け取ることを実現する。

例えば、別のいくつかの例示では、図２Ｂ、図４Ｂ、図５Ｄ、図６Ｂと図７Ｅに示すように、出力トランジスタＴ５の第１電極は、第４接続配線Ｌ５に接続され、出力トランジスタＴ５の第１電極Ｓ５１は、第４接続配線Ｌ５に接続され、第４接続配線Ｌ５の第１端Ｌ５１は、第２絶縁層３６０と第３絶縁層３７０を貫通するビアホールＨ８とビアホールＨ９を介して第２導電層３２０に位置する第３サブ接続配線Ｌ２１に接続され、第４接続配線Ｌ５の第２端Ｌ５２は、第２絶縁層３６０と第３絶縁層３７０を貫通するビアホールＨ５とビアホールＨ６を介して第２導電層３２０に位置する第４サブ接続配線Ｌ２２に接続され、第３サブ接続配線Ｌ２１は、第２ノイズ低減トランジスタＴ７のゲート電極Ｇ７に直接接続され且つ一体的に形成されることにより、出力トランジスタＴ５の第１電極が第２ノイズ低減トランジスタＴ７のゲート電極Ｇ７に接続され、且つ第４接続配線Ｌ５と第４サブ接続配線Ｌ２２によって一緒に第１サブクロック信号線ＧＣＫに接続されることにより、第２クロック信号を受け取ることを実現する。

例えば、図２Ａ、図３Ａと図４Ａに示すように、出力制御トランジスタＴ４の活性層と出力トランジスタＴ５の活性層は、一つの第１出力半導体層Ａ１３と第２出力半導体層Ａ１４とで形成され（すなわち出力制御トランジスタＴ４の活性層と出力トランジスタＴ５の活性層とは、一体的に設けられ）且つ第１方向に沿って延伸する。例えば、出力制御トランジスタＴ４の活性層は、出力トランジスタＴ５の活性層が第１方向における仮想線上に位置し、例えば、出力制御トランジスタＴ４の活性層は、第３半導体層のＡ１３と、第４半導体層Ａ１４の第１方向に沿う上半部分とを含み、出力トランジスタＴ５の活性層は、第３半導体層Ａ１３と、第４半導体層Ａ１４の第１方向に沿う下半部分とを含む。なお、出力制御トランジスタＴ４の活性層と出力トランジスタＴ５の活性層とがそれぞれ第３半導体層Ａ１３と第４半導体層Ａ１４に占める比率は、実際の状況に応じて設けられてもよく、本開示の実施例は、これを制限しない。例えば、出力制御トランジスタＴ４のゲート電極と出力トランジスタＴ５のゲート電極とは、第２方向に沿って延伸し且つ第１方向において互いに重なり、すなわち出力制御トランジスタＴ４と出力トランジスタＴ５とは、第１方向に沿って上下に並んで設けられる。例えば、出力制御トランジスタＴ４のゲート電極は、出力トランジスタＴ５のゲート電極が第１方向における仮想線上に位置する。例えば、出力制御トランジスタＴ４の第１電極が第１電源線ＶＧＨに電気的に接続される。

本開示の実施例において、図１Ｄに示される第２ノイズ低減トランジスタＴ７の両側にいずれも接続配線が設けられる状況に対して、本開示の少なくとも一つの実施例による、第２ノイズ低減トランジスタＴ７の接続配線を変更する設置（すなわち、配線は、出力トランジスタＴ５と第２ノイズ低減トランジスタＴ７との間のみを通過する）は、配線の複雑度を低減させ、空間混雑の問題の現れを避け、表示パネルの狭額縁設計の実現に有利である。

例えば、本開示のいくつかの実施例では、各層の配線の線幅は、例えば一般的には３ミクロンであり、同層に位置する配線の間の間隔は、例えば３ミクロンよりも大きい。例えば、当該配線間隔は、例えば露光機の精度に関連し、露光機の精度が高いほど、間隔が小さく、具体的には実際の状況に応じて決定されてもよく、本開示の実施例は、これを制限しない。本開示の実施例において、実際のプロセスにおける配線接着、信号短絡を避けるために、同層の配線の間に、必要な間隔を残さなければならない。

第１導電層３２０の各配線がベース基板１０への正投影と、第２導電層３３０の各配線がベース基板１０への正投影との間の間隔は、例えば一般的には１．５ミクロンであり、例えば、第１導電層３２０におけるトランジスタのゲート電極は、それが半導体層３１における活性層を例えば２ミクロン以上超える必要がある。例えば、図２Ａ、３と４に示すように、第１トランジスタＴ１の「Ｕ」字形ダブルゲートは、第１方向において、第１トランジスタＴ１のストリップ形の活性層の両側にいずれも第１トランジスタＴ１のストリップ形の活性層を例えば２ミクロン以上超え、例えば、第１トランジスタＴ１のストリップ形の活性層と重ならない部分（例えば、第１部分Ｇ１１と第２部分Ｇ１２）が第１方向における長さは、２ミクロン以上であり、本開示の実施例は、これを制限しない。

例えば、半導体層３１０上の各トランジスタの活性層がベース基板１０への正投影と、第１導電層３２０上の各ゲート電極配線がベース基板１０への正投影との間の間隔は、１．５ミクロン以上であり、それにより、ゲート電極配線と半導体層３１０上の各トランジスタの活性層との間にチャネル効果が発生することを避けることができる。例えば、半導体層３１０がベース基板１０への正投影と、第２導電層３３０がベース基板１０への正投影との間の間隔は、制限がなく、重なって設けられてもよい。例えば、本開示のいくつかの実施例では、異なる層の配線の間に一定の間隔（この間隔が同層の配線間隔よりも小さい）を可能な限り保留し、必要がない重なりを減少し、寄生コンデンサが大きすぎることによる相互干渉の発生を避けることができる。

例えば、第３導電層３４０の各配線の幅は、それに対応するビアホールを包む必要があり、例えば、ビアホールの寸法（例えば、ビアホールの直径）を１ミクロン以上超えてもよく、例えば、ビアホールの寸法は、２．０～２．５ミクロンであり、ビアホールを包む第３導電層３４０の各配線の幅は、４～５ミクロンである。例えば、ビアホールに対応する出力制御トランジスタＴ４と出力トランジスタＴ５の配線線幅は、ビアホールを上下に１ミクロン超え、例えば、４．０～４．５ミクロンであり、出力制御トランジスタＴ４と出力トランジスタＴ５に対応するビアホールが比較的に多いが、他のトランジスタに接続されて第３導電層３４０に位置する配線の幅は、ビアホールの位置で１ミクロンを超えてビアホールを包むという要求を満たしていればよく、例えば、ビアホールの間の配線幅は、細くてもよい。

例えば、第３導電層３４０に位置する第１サブクロック信号線ＧＣＫ、第２サブクロック信号線ＧＣＢ、第１電源線ＶＧＨ、第２電源線ＶＧＬ等の配線の間の間隔は、３ミクロン以上であり、第１サブクロック信号線ＧＣＫと第２サブクロック信号線ＧＣＢとは、駆動能力を満たすために、その線幅が９ミクロン以上であることが要求され、第２電源線ＶＧＬの線幅は、６、９又は１０ミクロンであってもよく、第１電源線ＶＧＨの線幅は、例えば１０ミクロンであり、基準電圧線Ｖｉｎｉｔの線幅は、例えば１５ミクロンであり、第２電源線ＶＧＬによって提供される第２電圧は、例えば一般的には－７Ｖであり、基本電圧線Ｖｉｎｉｔによって提供される基準電圧は、例えば－３Ｖであり、基準電圧線Ｖｉｎｉｔは、表示パネル全体の画素アレイを駆動する必要があるが、第１電源線ＶＧＨと第２電源線ＶＧＬとは、表示パネルの周辺領域に位置するゲート電極駆動回路のみを駆動すればよいため、基準電圧線Ｖｉｎｉｔの線幅は、第１電源線ＶＧＨの線幅と第２電源線ＶＧＬの線幅よりもわずかに広い。

例えば、いくつかの例示では、第１導電層３２０と第２導電層３３０の厚さは、２０００～３００オングストロームであり、第３導電層３４０の厚さは、５０００～８０００オングストロームであり、本開示の実施例は、これを制限しない。

例えば、本開示のいくつかの実施例では、第２電源線ＶＧＬ上に突出部が設けられることは、電圧安定化トランジスタＴ８のゲート電極を接続する接続配線と第２制御トランジスタＴ３の活性層とを短縮するためであり、第２制御トランジスタＴ３の活性層が長すぎると、ドーピングされる導体抵抗が比較的に大きい。例えば、本開示のいくつかの実施例では、第１ノードＮ１が第３導電層３４０における配線（すなわち中間切換電極１１）の形状は、他の層の配線と電極とがベース基板１０への正投影と可能な限り重ならないように設計され、隙間の位置に設けられ、それにより、配線重なりによるクロストークの発生を避ける。

なお、本開示の実施例において、例えば、第１切換電極１７、第２切換電極１８、第３切換電極１６は、第３導電層３４０に位置する。例えば、第１切換電極１７は、例えば図１Ｂに示される入力トランジスタＴ１と、第１制御トランジスタＴ２と、第２ノイズ低減トランジスタＴ７と、電圧安定化トランジスタＴ８とを接続するための電極であり、例えば第１ノードＮ１は、第１切換電極１７を含む。例えば、第２切換電極１８は、電圧安定化トランジスタＴ８と出力トランジスタＴ５とを接続するための電極であり、第３ノードＮ３は、第２切換電極１８を含む。例えば、中間切換電極１１は、第１制御トランジスタＴ２と、第２制御トランジスタＴ３と、第１ノイズ低減トランジスタＴ６とを接続するための電極であり、第２導電層３３０に位置してもよく、第１導電層３２０に位置してもよく、中間切換電極１１が第２導電層３３０に位置し且つ図７Ｂに示される接続方式を採用する場合、第２ノードＮ２は、中間切換電極１１と、当該中間切換電極１１に接続される、第３導電層３４０に位置する第３サブ接続配線Ｌ３及び第４サブ接続配線Ｌ４とを含む。例えば、配線切換電極１２は、第１導電層３２０に位置し、第３導電層３４０に位置する第１接続配線Ｌ１に接続される切換電極であり、又は両者が同じ層に位置し、本開示の実施例は、これを制限しない。

例えば、上記切換電極と接続配線との設置によって、同じ層の配線が密集することによる配線接着、信号短絡等の問題を避けることができる。例えば、上記各切換電極と接続配線は、接続又はジャンパー接続の役割を果たす。

本開示の上記実施例による表示基板が最適化されたシフトレジスタユニットの線路接続と構造レイアウトは、シフトレジスタユニットの長さを一定の程度に圧縮し、表示パネルの狭額縁設計の実現に有利であり、それとともに、表示パネルの表示品質を確保する。

本開示の少なくとも一つの実施例は、表示装置をさらに提供する。図８は、本開示の少なくとも一つの実施例による表示装置の概略図である。図８に示すように、当該表示装置２は、本開示のいずれか一つの実施例による表示基板１、例えば、図２Ａ又は図２Ｂに示される表示基板１を含む。

説明すべきことは、当該表示装置２は、ＯＬＥＤパネル、ＯＬＥＤテレビ、ＱＬＥＤパネル、ＱＬＥＤテレビ、携帯電話、タブレットパソコン、ノートパソコン、デジタルフォトフレーム、ナビゲーション機器等の任意の表示機能を有する製品又は部材であってもよい。当該表示装置２は、他の部材、例えばデータ駆動回路、タイミングコントローラ等をさらに含んでもよく、本開示の実施例は、これを限定しない。

説明すべきことは、明確かつ簡潔に示すために、本開示の実施例は、当該表示装置のすべての構成ユニットを与えるものではない。当該表示装置の基板機能を実現するために、当業者は、具体的な必要に応じて、他の図示されていない構造を提供し、設けることができ、本開示の実施例は、これを制限しない。

上記実施例による表示装置２の技術的効果については、本開示の実施例による表示基板１の技術的効果を参照してもよく、ここで説明を省略する。

本開示の少なくとも一つの実施例は、表示基板の製作方法をさらに提供する。図９は、本開示の少なくとも一つの実施例による表示基板の製作方法のフローチャートである。例えば、当該製作方法は、本開示のいずれか一つの実施例による表示基板を製作するために用いることができる。例えば、図２Ａに示される表示基板を製作するために用いることができる。

図９に示すように、当該表示基板の製作方法は、ステップＳ１１０～ステップＳ１２０を含む。

ステップＳ１１０：ベース基板を提供する。

ステップＳ１２０：ベース基板に垂直する方向において、半導体層、第１絶縁層、第１導電層、第２絶縁層、第２導電層、第３絶縁層及び第３導電層を順次に形成する。

例えば、半導体層と、第１絶縁層と、第１導電層と、第２絶縁層と、第２導電層と、第３絶縁層と、第３導電層とを形成することは、対応する材料層（例えば、半導体材料層、絶縁材料層又は導電材料層）を形成し、その後にパターニングプロセスで対応するパターン構造（例えば、活性層、電極パターン、配線、ビアホール等）をそれぞれ形成することをそれぞれ含む。当該パターニングプロセスは、例えばフォトリソグラフィプロセスであり、例えば、パターニングされる必要がある材料層上にフォトレジスト層をコーティングし、マスク板を用いてフォトレジスト層に対して露光を行い、露光されるフォトレジスト層に対して現像を行うことにより、フォトレジストパターンを得て、フォトレジストパターンを用いて構造層に対してエッチングを行い、その後にフォトレジストパターンを選択的に除去することを含む。

ステップＳ１１０に対して、例えば、当該ベース基板１０は、例えばガラス、プラスチック、石英、又は他の適切な材料を採用してもよく、本開示の実施例は、これを制限しない。

例えば、ベース基板上にシフトレジスタユニット、第１電源線、第２電源線、第１クロック信号線と第２クロック信号線を形成する。

ステップＳ１２０に対して、例えば、前記シフトレジスタユニットを形成することは、ベース基板に垂直する方向において、半導体層、第１絶縁層、第１導電層、第２絶縁層、第２導電層、第３絶縁層及び第３導電層を順次に形成することを含む。

例えば、第１電源線ＶＧＨ、第２電源線ＶＧＬ、複数のクロック信号線（例えば、トリガ信号線ＧＳＴＶ、第１サブクロック信号線ＧＣＫと第２サブクロック信号線ＧＣＢ等）であり、シフトレジスタユニット１０４中に含まれる各トランジスタの第１電極と第２電極、各トランジスタとコンデンサとを接続する接続配線、切換電極等は、第３導電層３４０に位置し、各トランジスタの活性層は、半導体層３１０に位置し、各トランジスタのゲート電極とシフトレジスタユニット中に含まれる各コンデンサの第１電極は、第１導電層３２０に位置し、各コンデンサの第２電極が第２導電層３３０に形成され、各トランジスタと各コンデンサとは、第１絶縁層３１０、第２絶縁層３２０又は第３絶縁層３３０を貫通するビアホールを介して第１電源線ＶＧＨ、第２電源線ＶＧＬ、複数のクロック信号線、接続配線及び切換電極にそれぞれ接続される。

シフトレジスタユニット１０４の各トランジスタとコンデンサ、第１電源線ＶＧＨ、第２電源線ＶＧＬ、複数のクロック信号線、接続配線及び切換電極の接続構造の設置については、図２Ａ～図７Ｅの記述を参照してもよく、ここで説明を省略する。

説明すべきことは、本開示の複数の実施例では、当該表示基板の製作方法のフローは、より多く又はより少ない操作を含んでもよく、これらの操作は、順序で実行されてもよく、又は並列実行されてもよい。以上に記述された製作方法のフローは、特定の順序で出現する複数の操作を含むが、明確に理解すべきことは、複数の操作の順序が制限を受けない。以上に記述された製作方法は、一回実行されてもよく、所定の条件に従って複数回実行されてもよい。

上記実施例による表示基板の製作方法の技術的効果については、本開示の実施例による表示基板の技術的効果を参照してもよく、ここで説明を省略する。

以下の数点について説明する必要がある。

（１）本開示の実施例の添付図面は、本開示の実施例に係る構造のみに関し、他の構造は、通常設計を参照してもよい。

（２）衝突しない場合、本開示の実施例及び実施例における特徴は、相互に組み合わせることにより新たな実施例を得ることができる。

以上に記載のは、本開示の例示的な実施形態に過ぎず、本開示の保護範囲を制限するためのものではなく、本開示の保護範囲は、添付される請求項によって決定される。

１ 表示基板
２ 表示装置
１０ ベース基板
１１ 中間切換電極
１０１ 表示パネル
１０２ 有効表示領域、画素アレイ領域
１０３ 画素ユニット
１０４ シフトレジスタユニット
１０５ 発光制御ユニット
３１０ 半導体層
３２０ 第１導電層
３３０ 第２導電層
３４０ 第３導電層
３５０ 第１絶縁層
３６０ 第２絶縁層
３７０ 第３絶縁層
３８０ 第４絶縁層

Claims (16)

1. 表示領域及び前記表示領域の少なくとも一側に位置する周辺領域を含むベース基板と、
   前記ベース基板の周辺領域に設けられるシフトレジスタユニット及び第１クロック信号線と、を含む表示基板であって、
   前記第１クロック信号線は、前記ベース基板において第１方向に沿って延伸し、且つ前記シフトレジスタユニットに第１クロック信号を提供するように構成され、
   前記シフトレジスタユニットは、入力回路と、出力回路と、第１制御回路と、出力制御回路とを含み、
   前記入力回路は、前記第１クロック信号に応じて、入力信号を第１ノードに入力するように構成され、
   前記出力回路は、出力信号を出力端に出力するように構成され、
   前記第１制御回路は、前記第１ノードのレベルと前記第１クロック信号に応じて、第２ノードのレベルを制御するように構成され、
   前記出力制御回路は、前記第２ノードのレベルの制御で、前記出力端のレベルに対して制御を行うように構成され、
   前記出力制御回路は、出力制御トランジスタと第１コンデンサとを含み、前記出力回路は、出力トランジスタと第２コンデンサとを含み、
   前記出力制御トランジスタの活性層と前記出力トランジスタの活性層とは、一体的に設けられ且つ前記第１方向に沿って延伸し、
   一体的に設けられた前記出力制御トランジスタの活性層と前記出力トランジスタの活性層は、前記第１方向とは異なる第２方向において並設される第１出力半導体層及び第２出力半導体層を含み、前記第２出力半導体層の、前記ベース基板への正投影は、前記第１出力半導体層の、前記ベース基板への正投影と前記表示領域との間に位置し、
   前記出力制御トランジスタのゲート電極と前記出力トランジスタのゲート電極とは、前記第２方向に沿って延伸し且つ前記第１方向において並設され、
   前記第１出力半導体層の、前記ベース基板への正投影は、前記表示領域から離れる側に第１サブノッチを含む、表示基板。
2. 前記出力制御トランジスタのゲート電極は、第１水平部を有し、前記第１水平部は、前記表示領域から離れる側の第１サブ部分を含み、前記第１水平部の第１サブ部分の、前記ベース基板への正投影は、前記第１サブノッチに入る、請求項１に記載の表示基板。
3. 前記出力制御トランジスタのゲート電極は、前記表示領域から離れる側に傾斜部をさらに含み、前記第１水平部の第１サブ部分に接続される、請求項２に記載の表示基板。
4. 前記出力制御トランジスタのゲート電極は、第２水平部をさらに含み、前記第２水平部と前記第１水平部とは前記傾斜部を介して接続される、請求項３に記載の表示基板。
5. 前記傾斜部は、第１側辺を含み、前記第１側辺は、前記傾斜部の前記ベース基板への正投影が前記第１出力半導体層の前記ベース基板への正投影に近接する側に位置する、請求項３に記載の表示基板。
6. 前記傾斜部は、第１側辺を含み、前記第１側辺は、前記傾斜部の前記ベース基板への正投影が前記第１出力半導体層の前記ベース基板への正投影に近接する側に位置する、請求項４に記載の表示基板。
7. 前記第２出力半導体層の、前記表示領域に近接する側は、第２サブノッチを含み、
   前記第１水平部は、前記表示領域に近接する側に位置する第２サブ部分を含み、
   前記第１水平部の第２サブ部分の前記ベース基板への正投影が前記第２サブノッチに入る、請求項２～６のいずれか１項に記載の表示基板。
8. 前記第１コンデンサ及び前記第２コンデンサの、前記ベース基板への正投影は、前記第２出力半導体層の前記ベース基板への正投影と前記表示領域との間に位置し、
   前記第１コンデンサは、第１電極と第２電極とを含み、前記第１コンデンサの第１電極は、前記出力制御トランジスタのゲート電極と一体に形成され、
   前記第２コンデンサは、第１電極と第２電極とを含み、前記第２コンデンサの第１電極は、前記出力トランジスタのゲート電極と一体に形成され、
   前記第１コンデンサの第１電極の前記ベース基板への正投影の、前記表示領域から離れた側は、第３サブノッチを含み，前記第２コンデンサの第１電極の前記ベース基板への正投影の前記表示領域に近接する側は、第４サブノッチを含み、
   前記第３サブノッチと前記第４サブノッチとは前記第１方向に沿って隣接する、請求項２～６のいずれか１項に記載の表示基板。
9. 前記第１方向に沿って並設される１列のビアホールをさらに含み、前記１列のビアホールの前記ベース基板への正投影は、前記第２コンデンサの前記ベース基板への正投影の、前記表示領域から離れる側と重なる、請求項１～６のいずれか１項に記載の表示基板。
10. 前記出力制御トランジスタのゲート電極は、前記第１方向に沿って並設される複数のサブゲート電極を含み、前記複数のサブゲート電極のうちの少なくとも１つのサブゲート電極の前記ベース基板への正投影は、前記第３サブノッチと前記第４サブノッチとの間に位置する、請求項８に記載の表示基板。
11. 前記第３サブノッチの形状と前記第４サブノッチの形状とは相補する、請求項８に記載の表示基板。
12. 前記第３サブノッチは第１斜辺を含み、前記第４サブノッチは第２斜辺を含み、前記第１斜辺と前記第２斜辺とは平行且つ対向に設けられ、
    前記第１斜辺と前記第１水平部が位置する直線とのなす角と、前記第２斜辺と前記第１水平部に平行する直線との間のなす角とは、相補する、請求項１１に記載の表示基板。
13. 前記第１斜辺と前記第１水平部が位置する直線とのなす角と、前記第２斜辺と前記第１水平部に平行する直線との間のなす角とは、３０°～７０°の間にある、請求項１２に記載の表示基板。
14. 前記入力回路は、入力トランジスタを含み、
    前記シフトレジスタユニットは、電圧安定化回路をさらに含み、
    前記電圧安定化回路は、前記第１ノードと第３ノードに接続され、且つ前記第３ノードのレベルを安定化するように構成され、
    前記出力回路は、前記第３ノードに接続され、且つ前記第３ノードのレベルの制御で、前記出力信号を前記出力端に出力するように構成され、
    前記電圧安定化回路は、電圧安定化トランジスタを含み、
    前記第１制御回路は、第１制御トランジスタと第２制御トランジスタとを含み、
    前記第１制御トランジスタの活性層と前記第２制御トランジスタの活性層とは、前記第１方向に沿って延伸し、
    前記入力トランジスタの活性層と、前記第２制御トランジスタの活性層と、前記電圧安定化トランジスタの活性層とは、前記第１方向に沿って順に配列され、
    前記第２制御トランジスタの活性層の前記ベース基板への正投影は、前記入力トランジスタの活性層の前記ベース基板への正投影と前記電圧安定化トランジスタの活性層の前記ベース基板への正投影との間に位置する、請求項１～６のいずれか１項に記載の表示基板。
15. 前記シフトレジスタユニットは、第２制御回路をさらに含み、
    前記第２制御回路は、前記第１ノードと前記第２ノードに接続され、且つ前記第２ノードのレベルと第２クロック信号の制御で、前記第１ノードのレベルに対して制御を行うように構成され、
    前記第２制御回路は、第１ノイズ低減トランジスタと第２ノイズ低減トランジスタとを含み、
    前記第１ノイズ低減トランジスタの活性層と前記第２ノイズ低減トランジスタの活性層とは、１つの連続なノイズ低減半導体層に一体形成され、前記ノイズ低減半導体層は、前記第１方向に沿って延伸する、請求項１～６のいずれか１項に記載の表示基板。
16. 第３切換電極をさらに含み、
    前記第３切換電極は、前記第１ノイズ低減トランジスタの第１電極と前記出力制御トランジスタの第１電極に接続され、
    前記出力制御トランジスタのゲート電極と前記第３切換電極とは、前記ベース基板への正投影が、前記第１サブノッチの前記ベース基板への正投影と重なる、請求項１５に記載の表示基板。

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