JP7638183B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、たとえば、デジタルアイソレータを備えた半導体装置に好適に利用できるものである。

近年、環境保全のために、自動車の分野では、動力として、ガソリンエンジンからモータへの転換が図られている。モータの回転数は、電力用のパワー半導体素子を搭載したパワー系の半導体装置によって制御される。パワー半導体装置は、マイクロコンピュータを備えた半導体装置によって制御される。

電力用のパワー半導体素子を搭載した半導体装置では、数百（Ｖ）～千数百（Ｖ）程度の電圧が扱われる。一方、マイクロコンピュータを備えた半導体装置は、数（Ｖ）程度の電圧によって駆動する。電力用のパワー半導体素子を搭載した半導体装置を、マイクロコンピュータによって制御するには、パワー半導体素子を含む回路と、マイクロコンピュータを含む回路との間で、電気信号の送受信を行うために、デジタルアイソレータが適用されている。

デジタルアイソレータでは、パワー半導体素子を含む回路に電気的に接続されたインダクタ（一方のインダクタ）と、マイクロコンピュータを含む回路に電気的に接続されたインダクタ（他方のインダクタ）との間で、電磁誘導を利用して電気信号の伝達が行われることになる。

この電気信号を伝達する構造として、たとえば、特許文献１では、一方のインダクタが形成された一の半導体チップと、他方のインダクタが形成された他の半導体チップとを接合した構造（半導体装置）が提案されている。この半導体装置では、一方のインダクタと他方のインダクタとを対向させた状態で、一の半導体チップの表面と他の半導体チップの表面とが、テープ状の絶縁材によって接合されている。

特開２０１６－１２７１６２号公報

デジタルアイソレータを備えた半導体装置では、さらなる小型化が求められている。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。

一実施の形態に係る半導体装置は、第１半導体チップおよび第２半導体チップを備え、第１半導体回路と第２半導体回路とが形成された半導体装置である。第１半導体チップは、第１半導体基板と第１多層配線構造とを備えている。第１半導体基板は、第１主面を有する。第１多層配線構造は、第１主面を覆うように第１半導体基板に形成され、複数の導電膜と複数の絶縁膜とが積層されている。第２半導体チップは、第２半導体基板と第２多層配線構造とを備えている。第２半導体基板は、第２主面を有する。第２多層配線構造は、第２主面を覆うように第２半導体基板に形成されている。第２半導体回路は、第２半導体回路第１部と第２半導体回路第２部とを有する。第１半導体チップには、第１半導体回路と第２半導体回路第１部とが形成されている。第２半導体チップには、第２半導体回路第１部に電気的に接続されている第２半導体回路第２部が形成されている。第１多層配線構造は、第１インダクタと第１電極部と第２電極部とを含む。第１インダクタは、第１半導体回路に電気的に接続されている。第１電極部は、第１半導体回路に電気的に接続されている。第２電極部は、第２半導体回路第１部に電気的に接続されている。第２多層配線構造は、第２半導体回路第２部に電気的に接続される第２インダクタを含む。第１多層配線構造と第２多層配線構造とが、第１半導体基板における第１主面からみた平面視において、第１インダクタと第２インダクタとが重なる態様で接合されている。第１半導体基板における第１主面からみた平面視において、第２半導体チップは、第１半導体チップからはみ出ず、かつ、第１電極部および第２電極部とは重ならない態様で、第１半導体チップに接合されている。第１多層配線構造は、直線上に配置されていない少なくとも３つの第１ダミー電極部を含む。第２多層配線構造は、直線上に配置されていない少なくとも３つの第２ダミー電極部を含む。第１半導体基板における第１主面からみた平面視において、少なくとも３つの第１ダミー電極部と少なくとも３つの第２ダミー電極部とは重なっている。少なくとも３つの第１ダミー電極部と少なくとも３つの第２ダミー電極部とのそれぞれの間に第２導電部材が介在する。
他の実施の形態に係る半導体装置は、第１半導体チップおよび第２半導体チップを備え、第１半導体回路と第２半導体回路とが形成された半導体装置である。第１半導体チップは、第１半導体基板と第１多層配線構造とを備えている。第１半導体基板は、第１主面を有する。第１多層配線構造は、第１主面を覆うように第１半導体基板に形成され、複数の導電膜と複数の絶縁膜とが積層されている。第２半導体チップは、第２半導体基板と第２多層配線構造とを備えている。第２半導体基板は、第２主面を有する。第２多層配線構造は、第２主面を覆うように第２半導体基板に形成されている。第２半導体回路は、第２半導体回路第１部と第２半導体回路第２部とを有する。第１半導体チップには、第１半導体回路と第２半導体回路第１部とが形成されている。第２半導体チップには、第２半導体回路第１部に電気的に接続されている第２半導体回路第２部が形成されている。第１多層配線構造は、第１インダクタと第１電極部と第２電極部とを含む。第１インダクタは、第１半導体回路に電気的に接続されている。第１電極部は、第１半導体回路に電気的に接続されている。第２電極部は、第２半導体回路第１部に電気的に接続されている。第２多層配線構造は、第２半導体回路第２部に電気的に接続される第２インダクタを含む。第１多層配線構造と第２多層配線構造とが、第１半導体基板における第１主面からみた平面視において、第１インダクタと第２インダクタとが重なる態様で接合されている。第１半導体基板における第１主面からみた平面視において、第２半導体チップは、第１半導体チップからはみ出ず、かつ、第１電極部および第２電極部とは重ならない態様で、第１半導体チップに接合されている。第１半導体チップでは、第１半導体回路は、第１電圧で動作する。第２半導体回路第１部は、第１電圧よりも低い第２電圧で動作する。第１半導体回路、第１電極部および第１インダクタは、第１半導体基板における第１主面に規定された第１領域に形成されている。第２半導体回路第１部および第２電極部は、第１半導体基板における第１主面に規定された第２領域に形成されている。

一実施の形態に係る半導体装置によれば、半導体装置のさらなる小型化に寄与することができる。

各実施の形態に係る半導体装置の回路の一例を示す回路図である。 各実施の形態に係る半導体装置の外観の一例を示す平面図である。 各実施の形態において、図２に示される断面線ＩＩＩ－ＩＩＩにおける断面図である。 実施の形態１に係る半導体装置における第１半導体チップの構造の一例を示す平面図である。 同実施の形態において、半導体装置における第２半導体チップの構造の一例を示す平面図である。 同実施の形態において、第１半導体チップに第２半導体チップが接合された状態の構造の一例を示す平面図である。 同実施の形態において、図６に示される断面線ＶＩＩ－ＶＩＩにおける断面図である。 同実施の形態において、図６に示される断面線ＶＩＩＩ－ＶＩＩＩにおける断面図である。 同実施の形態において、半導体装置の製造方法のうち、第１半導体チップの製造方法の一工程を示す平面図である。 同実施の形態において、図９に示される断面線Ｘ－Ｘにおける断面図である。 同実施の形態において、図９に示される断面線ＸＩ－ＸＩにおける断面図である。 同実施の形態において、半導体装置の製造方法のうち、第２半導体チップの製造方法の一工程を示す平面図である。 同実施の形態において、図１２に示される断面線ＸＩＩＩ－ＸＩＩＩにおける断面図である。 同実施の形態において、図１２に示される断面線ＸＩＶ－ＸＩＶにおける断面図である。 同実施の形態において、図９および図１２に示す工程の後に行われる工程を示す第１の断面図である。 同実施の形態において、図１５に示す工程における第２の断面図である。 比較例に係る半導体装置の断面図である。 実施の形態２に係る半導体装置の構造の一例を示す平面図である。 同実施の形態において、図１８に示される断面線ＸＩＸ－ＸＩＸにおける断面図である。 同実施の形態において、図１８に示される断面線ＸＸ－ＸＸにおける断面図である。 実施の形態３に係る半導体装置の第１例および第２例の構造を示す平面図である。 同実施の形態において、第１例に係る半導体装置の図２１に示される断面線ＸＸＩＩ－ＸＸＩＩにおける断面図である。 同実施の形態において、第１例に係る半導体装置の図２１に示される断面線ＸＸＩＩＩ－ＸＸＩＩＩにおける断面図である。 同実施の形態において、第２例に係る半導体装置の図２１に示される断面線ＸＸＩＩ－ＸＸＩＩに対応する断面線における断面図である。 同実施の形態において、第２例に係る半導体装置の図２１に示される断面線ＸＸＩＩＩ－ＸＸＩＩＩに対応する断面線における断面図である。 同実施の形態において、半導体装置に形成される凹部のパターンのバリエーションの一例を示す部分平面図である。 同実施の形態において、半導体装置に形成される凹部のパターンのバリエーションの他の例を示す部分平面図である。

はじめに、各実施の形態に係る、デジタルアイソレータを備えた半導体装置の回路の一例と構造の概略とについて説明する。

図１に示すように、半導体装置ＳＤＶは、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とを備えている。第１半導体チップＳＣＰ１には、モータ等の負荷ＬＯＤを駆動させる半導体素子等を含む第１半導体チップ用回路ＦＳＣが形成されている。第２半導体チップＳＣＰ２には、負荷ＬＯＤの駆動を制御する半導体素子等を含む第２半導体チップ用回路ＳＳＣが形成されている。なお、後述するように、第２半導体チップ用回路ＳＳＣの一部は、第１半導体チップＳＣＰ１に形成されている。

第１半導体チップ用回路ＦＳＣは、駆動回路ＤＲ、受信回路ＲＸ１および送信回路ＴＸ１を含む。駆動回路ＤＲは、負荷ＬＯＤに電気的に接続されている。受信回路ＲＸ１および送信回路ＴＸ１は、駆動回路ＤＲに電気的に接続されている。受信回路ＲＸ１には、コイルＣＬ１ａが電気的に接続されている。送信回路ＴＸ１には、コイルＣＬ１ｂが電気的に接続されている。第１半導体チップ用回路ＦＳＣは、数百（Ｖ）～千数百（Ｖ）程度で動作（駆動）する。第１半導体チップ用回路ＦＳＣは、半導体装置ＳＤＶにおいて、高電圧領域ＨＶＲに形成されている。

第２半導体チップ用回路ＳＳＣは、制御回路ＣＣ、受信回路ＲＸ２および送信回路ＴＸ２を含む。受信回路ＲＸ２および送信回路ＴＸ２は、制御回路ＣＣに電気的に接続されている。送信回路ＴＸ２には、コイルＣＬ２ａが電気的に接続されている。受信回路ＲＸ２には、コイルＣＬ２ｂが電気的に接続されている。第２半導体チップ用回路ＳＳＣは、数（Ｖ）程度で動作（駆動）する。第２半導体チップ用回路ＳＳＣは、半導体装置ＳＤＶにおいて、低電圧領域ＬＶＲに形成されている。

コイルＣＬ１ａとコイルＣＬ２ａとは、互いに対向するように配置されている。コイルＣＬ１ａとコイルＣＬ２ａとは、磁気的に結合している。コイルＣＬ１ｂとコイルＣＬ２ｂとは、互いに対向するように配置されている。コイルＣＬ１ｂとコイルＣＬ２ｂとは、磁気的に結合している。

制御回路ＣＣから送信回路ＴＸ１へ信号が送られる。送信回路ＴＸ１へ送られた信号は、電流としてコイルＣＬ２ａを流れる。コイルＣＬ２ａを電流が流れることで、コイルＣＬ１ａには、電磁誘導によって誘導電流が流れる。コイルＣＬ１ａを流れる誘導電流は、信号として受信回路ＲＸ１を経て駆動回路ＤＲへ送られる。こうして、制御回路ＣＣの信号が、駆動回路ＤＲＣへ伝えられる。

一方、駆動回路ＤＲから送信回路ＴＸ２へ信号が送られる。送信回路ＴＸ２へ送られた信号は、電流としてコイルＣＬ１ｂを流れる。コイルＣＬ１ｂを電流が流れることで、コイルＣＬ２ｂには、電磁誘導によって誘導電流が流れる。コイルＣＬ２ｂを流れる誘導電流は、信号として受信回路ＲＸ２を経て制御回路ＣＣへ送られる。こうして、駆動回路ＤＲの信号が、制御回路ＣＣへ伝えられる。この一連の動作によって、負荷ＬＯＤの駆動が制御されることになる。

次に、半導体装置ＳＤＶの全体的な構造の一例について説明する。図２および図３に示すように、半導体装置ＳＤＶでは、半導体チップＳＣＰがリードフレームＬＦＭに搭載されている。リードフレームＬＦＭに搭載された半導体チップＳＣＰは、封止樹脂ＲＥＮによって封止されている。封止樹脂ＲＥＮから、リード端子ＬＦＴが露出している。封止樹脂ＲＥＮとして、たとえば、エポキシ樹脂が使用されている。

半導体チップＳＣＰは、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とを備えている。第１半導体チップＳＣＰ１の上に、第２半導体チップＳＣＰ２が接続（接合）されている。第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とは、フリップチップ接続によって、電気的に接続されている。第１半導体チップＳＣＰ１とリード端子ＬＦＴ（リードフレームＬＦＭ）とが、ワイヤＷＩＲ１とワイヤＷＩＲ２とによって電気的に接続されている。以下、半導体装置ＳＤＶの構造について、より具体的に説明する。

実施の形態１
実施の形態１に係る半導体装置の一例について説明する。上述したように、半導体装置ＳＤＶは、半導体チップＳＣＰとして、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とを備えている。半導体装置ＳＤＶには、第１半導体チップ用回路ＦＳＣ（第１半導体回路）と第２半導体チップ用回路ＳＳＣ（第２半導体回路）とが形成されている。第２半導体チップ用回路ＳＳＣは、第２半導体チップ用回路第１部ＳＳＣ１（第２半導体回路第１部）と第２半導体チップ用回路第２部ＳＳＣ２（第２半導体回路第２部）とを有する。

まず、第１半導体チップＳＣＰ１について説明する。図４に示すように、第１半導体チップＳＣＰ１には、モータ等の負荷ＬＯＤを駆動させる第１半導体チップ用回路ＦＳＣが形成されている。また、第１半導体チップＳＣＰ１には、第２半導体チップ用回路ＳＳＣのうち、第２半導体チップ用回路第１部ＳＳＣ１が形成されている。

第１半導体チップＳＣＰ１における第１半導体基板ＳＵＢ１の第１主面側には、第１半導体チップ用パッドＦＰＤＦ（第１電極部）が配置されている。第１半導体チップ用パッドＦＰＤＦは、第１半導体チップ用回路ＦＳＣに電気的に接続されている。第１半導体チップ用パッドＦＰＤＦは、ワイヤＷＩＲ１によってリードフレームＬＦＭに電気的に接続されている（図３参照）。

また、第１半導体基板ＳＵＢ１の第１主面側には、コイルＣＬ１ａとコイルＣＬ１ｂ（第１インダクタ）とが配置されている。コイルＣＬ１ａおよびコイルＣＬ１ｂは、第１半導体チップ用回路ＦＳＣに電気的に接続されている。コイルＣＬ１ａおよびコイルＣＬ１ｂは、第２半導体チップＳＣＰ２におけるコイルＣＬ２ａおよびコイルＣＬ２ｂ（図５参照）と対向する。

さらに、第１半導体基板ＳＵＢ１の第１主面側には、第２半導体チップＳＣＰ２に電気的に接続されることになる第２半導体チップ用パッドＦＰＤＳ（第２電極部）と第２半導体チップ接続用パッドＦＰＤＣ（第３電極部）とが配置されている。第２半導体チップ用パッドＦＰＤＳは、第２半導体チップＳＣＰ２のシリコンインターポーザとして機能する。第２半導体チップ用パッドＦＰＤＳは、ワイヤＷＩＲ２によってリードフレームＬＦＭに電気的に接続されている。第２半導体チップ用パッドＦＰＤＳは、第１半導体基板ＳＵＢ１の第１主面側において、第２半導体チップＳＣＰ２が配置される領域の外側の領域に配置されている。

第２半導体チップ用回路第１部ＳＳＣ１は、第２半導体チップ用パッドＦＰＤＳと第２半導体チップ接続用パッドＦＰＤＣとを電気的に接続する最上導電膜ＭＡＵ（図７参照）を含む。第２半導体チップ接続用パッドＦＰＤＣは、第１半導体基板ＳＵＢ１の第１主面側において、第２半導体チップＳＣＰ２が配置される領域内に配置されている。第２半導体チップ接続用パッドＦＰＤＣは、第２半導体チップＳＣＰ２における第１半導体チップ接続用パッドＳＰＤＣ（図５参照）に電気的に接続されることになる。

また、第１半導体基板ＳＵＢ１の第１主面側には、複数のダミーパッドＦＤＰが配置されている。複数のダミーパッドＦＤＰは、第２半導体チップＳＣＰ２が接合される領域内に配置されている。複数のダミーパッドＦＤＰは、直線上に配置されていない少なくとも３つのダミーパッドＦＤＰを含む。

次に、第２半導体チップＳＣＰ２について説明する。図５に示すように、第２半導体チップＳＣＰ２には、第２半導体チップ用回路ＳＳＣのうち、第２半導体チップ用回路第２部ＳＳＣ２が形成されている。第２半導体チップ用回路第２部ＳＳＣ２は、負荷ＬＯＤの駆動を実質的に制御する。

第２半導体チップＳＣＰ２における第２半導体基板ＳＵＢ２の第２主面側には、第１半導体チップ接続用パッドＳＰＤＣ（第４電極部）が配置されている。第１半導体チップ接続用パッドＳＰＤＣは、第１半導体チップＳＣＰ１における第２半導体チップ接続用パッドＦＰＤＣに電気的に接続されることになる。

また、第２半導体チップＳＣＰ２における第２半導体基板ＳＵＢ２の第２主面側には、コイルＣＬ２ａとコイルＣＬ２ｂ（第２インダクタ）とが配置されている。コイルＣＬ２ａおよびコイルＣＬ２ｂは、第２半導体チップ用回路第２部ＳＳＣ２に電気的に接続されている。コイルＣＬ２ａおよびコイルＣＬ２ｂは、第１半導体チップＳＣＰ１におけるコイルＣＬ１ａおよびコイルＣＬ１ｂ（図４参照）と対向する。

さらに、第２半導体基板ＳＵＢ２の第２主面側には、複数のダミーパッドＳＤＰが配置されている。複数のダミーパッドＳＤＰは、直線上に配置されていない少なくとも３つのダミーパッドＳＤＰを含む。複数のダミーパッドＳＤＰのそれぞれは、第１半導体チップＳＣＰ１に形成された複数のダミーパッドＦＤＰのうち、対応するダミーパッドＦＤＰと対向する。

次に、第２半導体チップＳＣＰ２が第１半導体チップＳＣＰ１に搭載された状態について説明する。図６、図７および図８に示すように、第１半導体チップＳＣＰ１では、第１半導体基板ＳＵＢ１の第１主面を覆うように、第１多層配線構造ＭＬ１が形成されている。第１多層配線構造ＭＬ１では、複数の導電膜と複数の絶縁膜とが積層されている。第２半導体チップＳＣＰ２では、第２半導体基板ＳＵＢ２の第２主面を覆うように、第２多層配線構造ＭＬ２が形成されている。

半導体装置ＳＤＶでは、第１半導体チップＳＣＰ１における第１多層配線構造ＭＬ１と第２半導体チップＳＣＰ２における第２多層配線構造ＭＬ２とが、第１半導体基板ＳＵＢ１の第１主面からみた平面視において、コイルＣＬ１ａとコイルＣＬ２ａとが重なるとともに、コイルＣＬ１ｂとコイルＣＬ２ｂとが重なる態様で接合されている。なお、第１主面からみた平面視とは、第１主面を第１主面に垂直な方向からみた平面視をいう。

また、第１半導体基板ＳＵＢ１の第１主面からみた平面視において、第２半導体チップＳＣＰ２は、第１半導体チップＳＣＰ１からはみ出ない態様で、第１半導体チップＳＣＰ１に接合されている。すなわち、第２半導体チップＳＣＰ２は、第１半導体チップＳＣＰ１に対してオフセット構造とならないように、第１半導体チップＳＣＰ１に接合されている。

さらに、第１半導体基板ＳＵＢ１の第１主面からみた平面視において、第２半導体チップＳＣＰ２は、第１半導体チップ用パッドＦＰＤＦおよび第２半導体チップ用パッドＦＰＤＳとは重ならない態様で、第１半導体チップＳＣＰ１に接合されている。すなわち、第１半導体チップ用パッドＦＰＤＦおよび第２半導体チップ用パッドＦＰＤＳは、第１半導体チップＳＣＰ１において、第２半導体チップＳＣＰ２が接合されている領域以外の領域に配置されている。

第１半導体チップＳＣＰ１における第１多層配線構造ＭＬ１では、複数の導電膜と複数の絶縁膜とが積層されている。導電膜として、たとえば、アルミニウム膜が適用されている。なお、アルミニウム膜には、アルミニウム合金の膜も含まれる。複数の導電膜のうち、第１半導体基板ＳＵＢ１における第１主面から最も離れた最上層に位置する最上導電膜ＭＡＵは、他の導電膜（図示せず）の厚さに比べて、厚く形成されていてもよい。

最上導電膜ＭＡＵは、第１半導体チップ用パッドＦＰＤＦ、第２半導体チップ用パッドＦＰＤＳ、コイルＣＬ１ａ、コイルＣＬ１ｂ、第２半導体チップ接続用パッドＦＰＤＣおよびダミーパッドＦＤＰを含む。コイルＣＬ１ａおよびコイルＣＬ１ｂ等を覆うように、絶縁膜ＰＦ１が形成されている。なお、コイルＣＬ１ａおよびコイルＣＬ１ｂは、最上導電膜ＭＡＵよりも下層の導電膜によって形成されていてもよい。

第２半導体チップＳＣＰ２における第２多層配線構造ＭＬ２では、複数の導電膜と複数の絶縁膜とが積層されている。導電膜として、たとえば、アルミニウム膜が適用されている。なお、アルミニウム膜には、アルミニウム合金の膜も含まれる。複数の導電膜のうち、第２半導体基板ＳＵＢ２における第２主面から最も離れた最上層に位置する最上導電膜ＭＢＵは、他の導電膜（図示せず）の厚さに比べて、厚く形成されていてもよい。

最上導電膜ＭＢＵは、第１半導体チップ接続用パッドＳＰＤＣ、コイルＣＬ２ａ、コイルＣＬ２ｂおよびダミーパッドＳＤＰを含む。コイルＣＬ２ａおよびコイルＣＬ２ｂ等を覆うように、絶縁膜ＰＦ２が形成されている。なお、コイルＣＬ２ａおよびコイルＣＬ２ｂは、最上導電膜ＭＢＵよりも下層の導電膜によって形成されていてもよい。

第１半導体チップＳＣＰ１（第１多層配線構造ＭＬ１）と第２半導体チップＳＣＰ２（第２多層配線構造ＭＬ２）とは、たとえば、はんだバンプＳＢを適用したフリップチップ接続によって互いに接合されている。第１半導体チップＳＣＰ１における第２半導体チップ接続用パッドＦＰＤＣと、第２半導体チップＳＣＰ２における第１半導体チップ接続用パッドＳＰＤＣとが対向する。第２半導体チップ接続用パッドＦＰＤＣと第１半導体チップ接続用パッドＳＰＤＣとの間に、はんだバンプＳＢ（第１導電部材）が介在する。

第１半導体チップＳＣＰ１におけるダミーパッドＦＤＰと第２半導体チップＳＣＰ２におけるダミーパッドＳＤＰとが対向する。ダミーパッドＦＤＰとダミーパッドＳＤＰとの間に、はんだバンプＳＢ（第２導電部材）が介在する。第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２との間には、アンダーフィル材としての絶縁材ＵＦＭが充填されている。実施の形態１に係る半導体装置ＳＤＶは、上記のように構成される。

次に、上述した半導体装置ＳＤＶの製造方法の一例について説明する。まず、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とがそれぞれ形成される。図９、図１０および図１１に示すように、第１半導体チップＳＣＰ１では、第１半導体基板ＳＵＢ１の第１主面に、第１半導体チップ用回路ＦＳＣを構成する所望の半導体素子が形成される。その第１半導体基板ＳＵＢ１の第１主面を覆うように、半導体素子に電気的に接続される導電膜（配線等）を含む第１多層配線構造ＭＬ１が形成される。

第１多層配線構造ＭＬ１の最上層に形成される最上導電膜ＭＡＵには、第１半導体チップ用パッドＦＰＤＦ、第２半導体チップ用パッドＦＰＤＳ、コイルＣＬ１ａ、コイルＣＬ１ｂ、第２半導体チップ接続用パッドＦＰＤＣおよびダミーパッドＦＤＰが含まれる。

コイルＣＬ１ａおよびコイルＣＬ１ｂ等を覆うように、絶縁膜ＰＦ１が形成される。絶縁膜ＰＦ１に、所定の写真製版処理およびエッチング処理を施すことによって、第１半導体チップ用パッドＦＰＤＦ、第２半導体チップ用パッドＦＰＤＳ、第２半導体チップ接続用パッドＦＰＤＣおよびダミーパッドＦＤＰが露出される。こうして、第１半導体チップＳＣＰ１が形成される。

図１２、図１３および図１４に示すように、第２半導体チップＳＣＰ２では、第２半導体基板ＳＵＢ２の第２主面に、第２半導体チップ用回路ＳＳＣを構成する所望の半導体素子が形成される。その第２半導体基板ＳＵＢ２の第２主面を覆うように、半導体素子に電気的に接続される導電膜（配線等）を含む第２多層配線構造ＭＬ２が形成される。

第２多層配線構造ＭＬ２の最上層に形成される最上導電膜ＭＢＵには、第１半導体チップ接続用パッドＳＰＤＣ、コイルＣＬ２ａ、コイルＣＬ２ｂおよびダミーパッドＳＤＰが含まれる。

コイルＣＬ２ａおよびコイルＣＬ２ｂ等を覆うように、絶縁膜ＰＦ２が形成される。絶縁膜ＰＦ２に、所定の写真製版処理およびエッチング処理を施すことによって、第１半導体チップ接続用パッドＳＰＤＣおよびダミーパッドＳＤＰが露出される。こうして、第２半導体チップＳＣＰ２が形成される。

次に、図１５および図１６に示すように、フリップチップ接続によって、第１半導体チップＳＣＰ１に第２半導体チップＳＣＰ２が接合される。第２半導体チップＳＣＰ２を反転させて、第２半導体チップＳＣＰ２の第２主面側（第２多層配線構造ＭＬ２）が第１半導体チップＳＣＰ１の第１主面側（第１多層配線構造ＭＬ１）に対向する態様で、第２半導体チップＳＣＰ２が第１半導体チップＳＣＰ１に接合される。ここでは、たとえば、はんだバンプＳＢが適用される。

第１半導体チップＳＣＰ１における第２半導体チップ接続用パッドＦＰＤＣと、第２半導体チップＳＣＰ２における第１半導体チップ接続用パッドＳＰＤＣとが、はんだバンプＳＢによって接合される。第１半導体チップＳＣＰ１におけるダミーパッドＦＤＰと第２半導体チップＳＣＰ２におけるダミーパッドＳＤＰとが、はんだバンプＳＢによって接合される。

このとき、リフロー内においてはんだバンプＳＢが溶融することで、はんだバンプＳＢの表面張力によって、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２との位置合わせを自己整合的に行うことができる。また、第１半導体チップＳＣＰ１には、直線上に配置されていない少なくとも３つのダミーパッドＦＤＰが形成されている。第２半導体チップＳＣＰ２には、そのダミーパッドＦＤＰに対応する、直線上に配置されていない少なくとも３つのダミーパッドＳＤＰが形成されている。これにより、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２との距離（間隔）を、はんだバンプＳＢを介在させることにより、はんだバンプＳＢのサイズに対応したほぼ一定の距離（間隔）に保持することができる。

次に、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２との間に、アンダーフィル材として絶縁材ＵＦＭが充填される（図７および図８参照）。第１半導体チップＳＣＰ１および第２半導体チップＳＣＰ２が、リードフレームＬＦＭに搭載される（図３参照）。次に、第１半導体チップＳＣＰ１における第１半導体チップ用パッドＦＰＤＦと、対応するリードフレームＬＦＭとが、ワイヤボンディングによりワイヤＷＩＲ１によって電気的に接続される。また、第１半導体チップＳＣＰ１における第２半導体チップ用パッドＦＰＤＳと、対応するリードフレームＬＦＭとが、ワイヤボンディングによりワイヤＷＩＲ２によって電気的に接続される。

次に、リードフレームＬＦＭに搭載された第１半導体チップＳＣＰ１および第２半導体チップＳＣＰ２が、金型（図示せず）内に配置される。その金型内に、たとえば、エポキシ樹脂等の封止樹脂ＲＥＮを充填することによって、第１半導体チップＳＣＰ１および第２半導体チップＳＣＰ２が、封止樹脂ＲＥＮ内に封止される。次に、封止樹脂ＲＥＮ内に封止された第１半導体チップＳＣＰ１および第２半導体チップＳＣＰ２が、金型内から取り出される。その後、封止樹脂ＲＥＮから突出しているリードフレームＲＦＭに、所望の曲げ加工等を施しリード端子ＬＦＴを形成することで、図１および図２に示す半導体装置ＳＤＶが完成する。

次に、上述した半導体装置ＳＤＶの効果について、比較例に係る半導体装置と比べて説明する。

図１７に示すように、比較例に係る半導体装置ＫＳＤＶは、半導体チップＫＳＣＰとして、第１半導体チップＫＳＣＰ１と第２半導体チップＫＳＣＰ２とを備えている。第１半導体チップＫＳＣＰ１は、図１に示される第１半導体チップＳＣＰ１に対応する。第２半導体チップＫＳＣＰ２は、図１に示される第２半導体チップＳＣＰ２に対応する。

第１半導体チップＫＳＣＰ１の第１半導体基板ＳＵＢ１の第１主面を覆うように、第１多層配線構造ＫＭＬ１が形成されている。第１多層配線構造ＫＭＬ１は、コイルＫＣＬ１、第１半導体チップ用パッドＫＰＤ１および絶縁膜ＫＩＵ１を含む。絶縁膜ＫＩＵ１は、コイルＫＣＬ１を覆い、第１半導体チップ用パッドＫＰＤ１を露出するように形成されている。第１半導体チップ用パッドＫＰＤ１には、ワイヤＫＷ１が接続されている。

第２半導体チップＫＳＣＰ２の第２半導体基板ＳＵＢ２の第２主面を覆うように、第２多層配線構造ＫＭＬ２が形成されている。第２多層配線構造ＫＭＬ２は、コイルＫＣＬ２、第２半導体チップ用パッドＫＰＤ２および絶縁膜ＫＩＵ２を含む。絶縁膜ＫＩＵ２は、コイルＫＣＬ２を覆い、第２半導体チップ用パッドＫＰＤ２を露出するように形成されている。第２半導体チップ用パッドＫＰＤ２には、ワイヤＫＷ２が接続されている。

第１半導体チップＫＳＣＰ１と第２半導体チップＫＳＣＰ２とは、コイルＫＣＬ１とコイルＫＣＬ２とが対向するように、絶縁シートＺＳによって接合されている。また、第２半導体チップＫＳＣＰ２は、第２半導体チップ用パッドＫＰＤ２にワイヤＫＷ２を接続することができるように、第１半導体チップＫＳＣＰ１から突出するように、第１半導体チップＫＳＣＰ１に接合されている。

言い換えると、第１半導体基板ＳＵＢ１の第１主面からみた平面視において、第２半導体チップＫＳＣＰ２は、第１半導体チップＫＳＣＰ１からはみ出る態様で、第１半導体チップＫＳＣＰ１に接合されている。すなわち、比較例に係る半導体装置ＫＳＤＶでは、第２半導体チップＫＳＣＰ２は、第１半導体チップＫＳＣＰ１に対して、オフセット構造となるように接合されている。

このように、比較例に係る半導体装置ＫＳＤＶでは、第２半導体チップＫＳＣＰ２は、第１半導体チップＫＳＣＰ１に対して、オフセット構造となるように接合されており、第２半導体チップＫＳＣＰ２は、第１半導体チップＫＳＣＰ１から突出している。

このため、比較例に係る半導体装置ＫＳＤＶでは、第１半導体チップＫＳＣＰ１から突出する第２半導体チップＫＳＣＰ２を、封止樹脂によって封止するために、さらなる小型化に制約がある。

また、第１半導体チップＫＳＣＰ１と第２半導体チップＫＳＣＰ２とは、接着剤となる絶縁シートＺＳによって接合される。このため、コイルＫＣＬ１とコイルＫＣＬ２とが平面視的に重なる態様で対向させる際に、第１半導体チップＫＳＣＰ１と第２半導体チップＫＳＣＰ２との相対的な位置合わせが難しくなる。

さらに、比較例に係る半導体装置ＫＳＤＶでは、ワイヤボンディングを行う際に、第１半導体チップＫＳＣＰ１と第２半導体チップＫＳＣＰ２との上下関係を反転させる必要がある。具体的には、ワイヤＫＷ１を第１半導体チップ用パッドＫＰＤ１に接続する際には、第１半導体チップＫＳＣＰ１が下に位置する状態で行われる。一方、ワイヤＫＷ２を第２半導体チップ用パッドＫＰＤ２に接続する際には、第２半導体チップＫＳＣＰ２が下に位置する状態で行われる。このため、ワイヤボンディングを行う工程が煩雑になってしまう。

比較例に係る半導体装置ＫＳＤＶに対して、実施の形態１に係る半導体装置ＳＤＶでは、第２半導体チップＳＣＰ２は、第１半導体チップＳＣＰ１からはみ出ない態様で、第１半導体チップＳＣＰ１に接合されている。すなわち、第２半導体チップＳＣＰ２は、第１半導体チップＳＣＰ１に対してオフセット構造とならないように、第１半導体チップＳＣＰ１に接合されている。

これにより、第２半導体チップＳＣＰ２が第１半導体チップＳＣＰ１から突出しない分、第１半導体チップＳＣＰ１および第２半導体チップＳＣＰ２を封止する封止樹脂ＲＥＮ（図３参照）のサイズを小さくすることができる。その結果、半導体装置ＳＤＶのさらなる小型化に寄与することができる。発明者らの評価によれば、オフセット構造の半導体装置と比べて、半導体装置のサイズを約２０％程度低減できることがわかった。

また、実施の形態１に係る半導体装置ＳＤＶでは、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とは、フリップチップ接続によって電気的に接合される。フリップチップ接続するのに、特に、はんだバンプＳＢを適用することで、絶縁シートＺＳを使用する場合と比べて、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２との位置合わせが容易になる。すなわち、はんだバンプＳＢを使用する場合には、リフロー内においてはんだバンプＳＢが溶融することで、はんだバンプＳＢには表面張力が発生する。この表面張力によって、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２との位置合わせを自己整合的に行うことができる。

また、フリップチップ接続に適用する導電性部材として、はんだバンプＳＢの他に、たとえば、金バンプまたは銅ピラー等も適用することができる。このような導電性部材を第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２との間に介在させることで、コイルＣＬ１ａとコイルＣＬ２ａとの間隔およびコイルＣＬ１ｂとコイルＣＬ２ｂとの間隔を確保することができる。これにより、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２との間における通信の品質および耐圧を、比較例に係る半導体装置の場合以上に向上させることができる。

さらに、実施の形態１に係る半導体装置ＳＤＶでは、第１半導体チップＳＣＰ１に電気的に接続されることになるワイヤＷＩＲ１と、第２半導体チップＳＣＰ２に電気的に接続されることになるワイヤＷＩＲ２とが、第１半導体チップＳＣＰ１に接合される。具体的には、ワイヤＷＩＲ１は、第１半導体チップＳＣＰ１における第１半導体チップ用パッドＦＰＤＦに接合される。ワイヤＷＩＲ２は、第１半導体チップＳＣＰ１における第２半導体チップ用パッドＦＰＤＳに接合される。

これにより、第１半導体チップＫＳＣＰ１にワイヤＫＷ１を接続し、第２半導体チップＫＳＣＰ２にワイヤＫＷ２を接続する場合と比べて、ワイヤボンディングの工程において、フリップチップ接続された第１半導体チップＳＣＰ１および第２半導体チップＳＣＰ２を反転させる必要がなくなる。その結果、ワイヤボンディングを行う工程の簡素化を図り、生産コストの低減に寄与することができる。

なお、上述した半導体装置ＳＤＶでは、第１多層配線構造ＭＬ１および第２多層配線構造ＭＬ２における導電膜として、アルミニウム膜を例に挙げて説明した。導電膜としては、アルミニウム膜の他に、たとえば、銅膜等の他の導電性材料から形成された導電膜も適用することができる。

実施の形態２
前述したように、半導体装置ＳＤＶでは、数百（Ｖ）～千数百（Ｖ）程度の電圧で駆動する第１半導体チップ用回路ＦＳＣと、数Ｖ程度で動作（駆動）する第２半導体チップ用回路ＳＳＣとが形成されている。第２半導体チップ用回路ＳＳＣは、第２半導体チップ用回路第１部ＳＳＣ１と第２半導体チップ用回路第２部ＳＳＣ２とを有する。

第１半導体チップ用回路ＦＳＣは、第１半導体チップＳＣＰ１に形成されている。第２半導体チップ用回路ＳＳＣのうち、第２半導体チップ用回路第１部ＳＳＣ１は、第１半導体チップＳＣＰ１に形成されている。第２半導体チップ用回路第２部ＳＳＣ２は、第２半導体チップＳＣＰ２に形成されている。

このため、第１半導体チップＳＣＰ１では、数百（Ｖ）～千数百（Ｖ）程度の電圧が印加（供給）される高電圧領域ＨＶＲと、数（Ｖ）程度の電圧が印加（供給）される低電圧領域ＬＶＲとが、並存することになる。そうすると、第１半導体チップＳＣＰ１では、高電圧領域ＨＶＲを電流が流れることに伴うノイズ（コモンモードノイズ）が、低電圧領域ＬＶＲを流れる電流に影響を与えることが想定される。実施の形態２では、このようなノイズの伝搬を阻止する半導体装置の一例について説明する。

図１８、図１９および図２０に示すように、実施の形態２に係る半導体装置ＳＤＶでは、高電圧領域ＨＶＲと低電圧領域ＬＶＲとの間に、分離絶縁膜ＩＳＦ（絶縁体）が形成されている。高電圧領域ＨＶＲには、第１半導体チップ用パッドＦＰＤＦ、第１半導体チップ用回路ＦＳＣ、コイルＣＬ１ａおよびコイルＣＬ１ｂ等が配置されている。低電圧領域ＬＶＲには、第２半導体チップ用パッドＦＰＤＳ、第２半導体チップ接続用パッドＦＰＤＣおよびダミーパッドＦＤＰ等が配置されている。

分離絶縁膜ＩＳＦは、たとえば、第１半導体基板ＳＵＢ１の第１主面から所定の深さにわたり形成されたトレンチ内に形成されている。トレンチとしては、シャロートレンチでもよいし、ディープトレンチでもよい。また、分離絶縁膜ＩＳＦとして、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法によって形成された絶縁膜でもよい。

さらに、低電圧領域ＬＶＲでは、第１半導体基板ＳＵＢ１に、Ｐ型の第１半導体基板ＳＵＢ１とは反対の導電型のＮ型ウェルＮＷＬ（第２導電型領域）が形成されている。なお、これ以外の構成については、図６、図７および図８に示す半導体装置ＳＤＶの構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。

次に、上述した半導体装置ＳＤＶの製造方法について、簡単に説明する。半導体装置ＳＤＶにおける分離絶縁膜ＩＳＦおよびＮ型ウェルＮＷＬは、実施の形態１において説明した製造工程において形成される。具体的には、分離絶縁膜ＩＳＦおよびＮ型ウェルＮＷＬは、第１半導体基板ＳＵＢ１の第１主面に第１半導体チップ用回路ＦＳＣを構成する半導体素子等を形成する工程において形成される。分離絶縁膜ＩＳＦは、たとえば、半導体素子が形成される領域を規定する素子分離絶縁膜を形成する工程において形成される。Ｎ型ウェルＮＷＬは、半導体素子の不純物領域等を形成する工程において形成される。

実施の形態２に係る半導体装置ＳＤＶでは、実施の形態１において説明した効果に加えて、次のような効果が得られる。

上述した半導体装置ＳＤＶでは、高電圧領域ＨＶＲと低電圧領域ＬＶＲとの間に、分離絶縁膜ＩＳＦが形成されている。低電圧領域ＬＶＲでは、第１半導体基板ＳＵＢ１に、Ｐ型の第１半導体基板ＳＵＢ１とは反対の導電型のＮ型ウェルＮＷＬが形成されている。

これにより、高電圧領域ＨＶＲを電流が流れることに伴うノイズ（コモンモードノイズ）が、低電圧領域ＬＶＲへ伝搬しようとするのが、分離絶縁膜ＩＳＦとＮ型ウェルＮＷＬ（ｐｎ接合）とによって阻止される。その結果、コモンモードノイズが、低電圧領域ＬＶＲを流れる電流に影響を及ぼすのを抑制することができ、第１半導体チップＳＣＰ１の駆動を制御する第２半導体チップＳＣＰ２の動作を安定させることができる。

なお、上述した半導体装置ＳＤＶでは、分離絶縁膜ＩＳＦとＮ型ウェルＮＷＬとによってコモンモードノイズを阻止する構造を例に挙げて説明した。高電圧領域ＨＶＲから低電圧領域ＬＶＲへコモンモードノイズが伝搬するのを抑制することができれば、分離絶縁膜ＩＳＦとＮ型ウェルＮＷＬとに限られず、他の構造を適用してもよい。

実施の形態３
前述したように、第１半導体チップＳＣＰ１では、数百（Ｖ）～千数百（Ｖ）程度の電圧が印加（供給）される高電圧領域ＨＶＲと、数（Ｖ）程度の電圧が印加（供給）される低電圧領域ＬＶＲとが、並存することになる。このため、第１半導体チップＳＣＰ１における第１多層配線構造ＭＬ１では、同じ層に位置する導電膜のうち、高電圧領域ＨＶＲに配置されている導電膜と低電圧領域ＬＶＲに配置されている導電膜との間で、絶縁界面に沿って電流が流れることで電気的な短絡が生じることが想定される。実施の形態３では、このような電気的な短絡を抑制する半導体装置の一例について説明する。

（第１例）
まず、第１多層配線構造ＭＬ１における導電膜として、アルミニウム膜が適用されている場合について説明する。図２１、図２２および図２３に示すように、高電圧領域ＨＶＲと低電圧領域ＬＶＲとの間に位置する第１多層配線構造ＭＬ１の絶縁膜の部分に、凹部ＲＥＰ（段差）が形成されている。凹部ＲＥＰは、第１多層配線構造ＭＬ１における絶縁膜のうち、少なくとも最上層に位置する最上導電膜ＭＡＵが形成されている絶縁膜ＩＬＡの表面から第１半導体基板ＳＵＢ１に向かって形成されている。

具体的には、アルミニウム膜から形成された導電膜の場合、最上導電膜ＭＡＵは絶縁膜ＩＬＡの上面に形成されている。このため、高電圧領域ＨＶＲに配置されている最上導電膜ＭＡＵと低電圧領域ＬＶＲに配置されている最上導電膜ＭＡＵとの間における絶縁膜界面は、最上導電膜ＭＡＵの下面と同じ高さ位置にある絶縁膜ＩＬＡの上面に位置している。凹部ＲＥＰは、少なくともその絶縁膜ＩＬＡの上面から第１半導体基板ＳＵＢ１に向かって形成されている。なお、これ以外の構成については、図６、図７および図８に示す半導体装置ＳＤＶの構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。

次に、上述した半導体装置ＳＤＶの製造方法について、簡単に説明する。半導体装置ＳＤＶにおける凹部ＲＥＰ（段差）は、実施の形態１において説明した製造工程において形成される。具体的には、アルミニウム膜からなる最上導電膜ＭＡＵが形成された後、最上導電膜ＭＡＵが形成されている絶縁膜ＩＬＡに写真製版処理およびエッチング処理を施すことによって、絶縁膜ＩＬＡの上面から第１半導体基板ＳＵＢ１へ向かって凹部ＲＥＰが形成される。

実施の形態３（第１例）に係る半導体装置ＳＤＶでは、実施の形態１において説明した効果に加えて、次のような効果が得られる。

上述した半導体装置ＳＤＶでは、高電圧領域ＨＶＲと低電圧領域ＬＶＲとの間に位置する第１多層配線構造ＭＬ１の部分において、少なくとも最上導電膜ＭＡＵが形成されている絶縁膜ＩＬＡの上面から第１半導体基板ＳＵＢ１に向かって、凹部ＲＥＰが形成されている。このため、高電圧領域ＨＶＲに配置された最上導電膜ＭＡＵと低電圧領域ＬＶＲに配置された最上導電膜ＭＡＵとの間における絶縁膜界面に沿った沿面距離が、凹部ＲＥＰが形成されていない場合に比べて長くなる。

これにより、高電圧領域ＨＶＲに配置された最上導電膜ＭＡＵから低電圧領域ＬＶＲに配置された最上導電膜ＭＡＵへ向かって、電流が絶縁膜ＩＬＡの界面（上面）に沿って流れるのを抑制することができる。その結果、少なくとも高電圧領域ＨＶＲに配置された最上導電膜ＭＡＵと低電圧領域ＬＶＲに配置された最上導電膜ＭＡＵとの間で、電気的な短絡が生じるのを抑制することができる。

なお、最上導電膜ＭＡＵよりも下層に位置する導電膜についても、必要に応じて、その導電膜が形成されている絶縁膜の上面に凹部を形成してもよい。凹部を形成することで沿面距離が長くなり、高電圧領域ＨＶＲに配置された導電膜と低電圧領域ＬＶＲに配置された導電膜との間で、電気的な短絡が生じるのを抑制することができる。

（第２例）
次に、第１多層配線構造ＭＬ１における導電膜として、銅膜が適用されている場合について説明する。

図２４および図２５に示すように、高電圧領域ＨＶＲと低電圧領域ＬＶＲとの間に位置する第１多層配線構造ＭＬ１の絶縁膜の部分に、凹部ＲＥＰ（段差）が形成されている。凹部ＲＥＰは、第１多層配線構造ＭＬ１における絶縁膜のうち、少なくとも最上層に位置する最上導電膜ＭＡＵが形成されている絶縁膜ＩＬＡの表面から第１半導体基板ＳＵＢ１に向かって形成されている。

具体的には、銅膜から形成された導電膜の場合、最上導電膜ＭＡＵは、ダマシン法によって、絶縁膜ＩＬＡに形成された配線溝に埋め込まれる。このため、高電圧領域ＨＶＲに配置されている最上導電膜ＭＡＵと低電圧領域ＬＶＲに配置されている最上導電膜ＭＡＵとの間における絶縁膜界面は、最上導電膜ＭＡＵの上面と同じ高さ位置にある絶縁膜ＩＬＡの上面に位置している。凹部ＲＥＰは、少なくともその絶縁膜ＩＬＡの表面から第１半導体基板ＳＵＢ１に向かって形成されている。なお、これ以外の構成については、図６、図７および図８に示す半導体装置ＳＤＶの構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。

次に、上述した半導体装置ＳＤＶの製造方法について、簡単に説明する。半導体装置ＳＤＶにおける凹部ＲＥＰ（段差）は、実施の形態１において説明した製造工程において形成される。具体的には、銅膜からなる最上導電膜ＭＡＵが形成された後、最上導電膜ＭＡＵが形成されている絶縁膜ＩＬＡに写真製版処理およびエッチング処理を施すことによって、絶縁膜ＩＬＡの上面から第１半導体基板ＳＵＢ１へ向かって凹部ＲＥＰが形成される。

実施の形態３（第２例）に係る半導体装置ＳＤＶでは、実施の形態１において説明した効果に加えて、次のような効果が得られる。

上述した半導体装置ＳＤＶでは、高電圧領域ＨＶＲと低電圧領域ＬＶＲとの間に位置する第１多層配線構造ＭＬ１の部分において、少なくとも最上導電膜ＭＡＵが形成されている絶縁膜ＩＬＡの上面から第１半導体基板ＳＵＢ１に向かって、凹部ＲＥＰが形成されている。このため、高電圧領域ＨＶＲに配置された最上導電膜ＭＡＵと低電圧領域ＬＶＲに配置された最上導電膜ＭＡＵとの間における絶縁膜界面に沿った沿面距離が、凹部ＲＥＰが形成されていない場合に比べて長くなる。

これにより、高電圧領域ＨＶＲに配置された最上導電膜ＭＡＵから低電圧領域ＬＶＲに配置された最上導電膜ＭＡＵへ向かって、電流が絶縁膜ＩＬＡの界面（上面）に沿って流れるのを抑制することができる。その結果、少なくとも高電圧領域ＨＶＲに配置された最上導電膜ＭＡＵと低電圧領域ＬＶＲに配置された最上導電膜ＭＡＵとの間で、電気的な短絡が生じるのを抑制することができる。

なお、最上導電膜ＭＡＵよりも下層に位置する導電膜についても、必要に応じて、その導電膜が形成されている絶縁膜の上面に凹部を形成してもよい。凹部を形成することで沿面距離が長くなり、高電圧領域ＨＶＲに配置された導電膜と低電圧領域ＬＶＲに配置された導電膜との間で、電気的な短絡が生じるのを抑制することができる。

（凹部（段差）のバリエーション）
第１例および第２例のそれぞれでは、高電圧領域ＨＶＲと低電圧領域ＬＶＲとの間に位置する第１多層配線構造ＭＬ１の絶縁膜の部分に、一つの凹部ＲＥＰ（段差）が延在するように形成された構造を例に挙げて説明した。

凹部ＲＥＰの構造としては、これに限られるものではなく、沿面距離をさらに確保するために、複数の凹部を形成するようにしてもよい。図２６に示すように、たとえば、２つの凹部ＲＥＰを、間隔を隔てて並走するように形成してもよい。また、図２７に示すように、複数の凹部ＲＥＰを段違いになるように形成してもよい。

各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。たとえば、実施の形態２に係る半導体装置ＳＤＶと実施の形態３に係る半導体装置ＳＤＶとを組み合わせてもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＳＤＶ 半導体装置、ＳＣＰ 半導体チップ、ＳＣＰ１ 第１半導体チップ、ＨＶＲ 高電圧領域、ＬＯＤ 負荷、ＦＳＣ 第１半導体チップ用回路、ＤＲＣ 駆動回路、ＲＸ１ 受信回路、ＣＬ１ａ コイル、ＴＸ１ 送信回路、ＣＬ１ｂ コイル、ＦＰＤＦ 第１半導体チップ用パッド、ＦＰＤＳ 第２半導体チップ用パッド、ＦＰＤＣ 第２半導体チップ接続用パッド、ＦＤＰ ダミーパッド、ＳＳＣ１ 第２半導体チップ用回路第１部、ＳＣＰ２ 第２半導体チップ、ＬＶＲ 低電圧領域、ＳＳＣ 第２半導体チップ用回路、ＳＳＣ２ 第２半導体チップ用回路第２部、ＲＸ２ 受信回路、ＣＬ２ａ コイル、ＴＸ２ 送信回路、ＣＬ２ｂ コイル、ＣＣ 制御回路、ＳＰＤＣ 第１半導体チップ接続用パッド、ＳＤＰ ダミーパッド、ＬＦＭ リードフレーム、ＬＦＴ リード端子、ＲＥＮ 封止樹脂、ＳＵＢ１ 第１半導体基板、ＭＬ１ 第１多層配線構造、ＭＡＵ 最上導電膜、ＰＦ１、ＩＬＡ 絶縁膜、ＷＩＲ１、ＷＩＲ２ ワイヤ、ＳＵＢ２ 第２半導体基板、ＭＬ２ 第２多層配線構造、ＭＢＵ 最上導電膜、ＰＦ２、ＩＬＢ 絶縁膜、ＵＦＭ 絶縁材、ＳＢ はんだバンプ、ＲＥＮ 封止樹脂、ＩＳＦ 分離絶縁膜、ＮＷＬ Ｎ型ウェル、ＲＥＰ 凹部。

Claims (11)

1. 第１半導体チップおよび第２半導体チップを備え、第１半導体回路と第２半導体回路とが形成された半導体装置であって、
   前記第１半導体チップは、
   第１主面を有する第１半導体基板と、
   前記第１主面を覆うように前記第１半導体基板に形成され、複数の導電膜と複数の絶縁膜とが積層された第１多層配線構造と
   を備え、
   前記第２半導体チップは、
   第２主面を有する第２半導体基板と、
   前記第２主面を覆うように前記第２半導体基板に形成された第２多層配線構造と
   を備え、
   前記第２半導体回路は、第２半導体回路第１部と第２半導体回路第２部とを有し、
   前記第１半導体チップには、前記第１半導体回路と前記第２半導体回路第１部とが形成され、
   前記第２半導体チップには、前記第２半導体回路第１部に電気的に接続される前記第２半導体回路第２部が形成され、
   前記第１多層配線構造は、
   前記第１半導体回路に電気的に接続される第１インダクタと、
   前記第１半導体回路に電気的に接続される第１電極部と、
   前記第２半導体回路第１部に電気的に接続される第２電極部と
   を含み、
   前記第２多層配線構造は、前記第２半導体回路第２部に電気的に接続される第２インダクタを含み、
   前記第１多層配線構造と前記第２多層配線構造とが、前記第１半導体基板における前記第１主面からみた平面視において、前記第１インダクタと前記第２インダクタとが重なる態様で接合され、
   前記第１半導体基板における前記第１主面からみた平面視において、前記第２半導体チップは、前記第１半導体チップからはみ出ず、かつ、前記第１電極部および前記第２電極部とは重ならない態様で、前記第１半導体チップに接合され、
   前記第１多層配線構造は、直線上に配置されていない少なくとも３つの第１ダミー電極部を含み、
   前記第２多層配線構造は、直線上に配置されていない少なくとも３つの第２ダミー電極部を含み、
   前記第１半導体基板における前記第１主面からみた平面視において、前記少なくとも３つの第１ダミー電極部と前記少なくとも３つの第２ダミー電極部とは重なっており、
   前記少なくとも３つの第１ダミー電極部と前記少なくとも３つの第２ダミー電極部とのそれぞれの間に第２導電部材が介在する、半導体装置。
2. 前記第１多層配線構造は、前記第２半導体回路第１部に電気的に接続される第３電極部を含み、
   前記第２多層配線構造は、前記第２半導体回路第２部に電気的に接続されるとともに、前記第３電極部に電気的に接続される第４電極部を含み、
   前記第１半導体基板における前記第１主面からみた平面視において、前記第３電極部と前記第４電極部とが重なっており、
   前記第３電極部と前記第４電極部との間に第１導電部材が介在する、請求項１記載の半導体装置。
3. 前記第１半導体チップでは、
   前記第１半導体回路は、第１電圧で動作し、
   前記第２半導体回路第１部は、前記第１電圧よりも低い第２電圧で動作し、
   前記第１半導体回路、前記第１電極部および前記第１インダクタは、前記第１半導体基板における前記第１主面に規定された第１領域に形成され、
   前記第２半導体回路第１部および前記第２電極部は、前記第１半導体基板における前記第１主面に規定された第２領域に形成された、請求項１または２に記載の半導体装置。
4. 前記第１半導体基板における前記第１領域と前記第２領域との間に、前記第１電圧が供給された前記第１半導体回路において発生する電気的ノイズが、前記第２半導体回路第１部へ伝搬するのを阻止するノイズ阻止部が形成された、請求項３記載の半導体装置。
5. 前記ノイズ阻止部は、
   前記第１半導体基板の前記第１主面から所定の深さにわたり形成された絶縁体と、
   第１導電型の前記第１半導体基板において、前記絶縁体から前記第１半導体基板における前記第２領域に形成された第２導電型領域と
   を含む、請求項４記載の半導体装置。
6. 複数の前記導電膜は、前記第１半導体基板の前記第１主面から最も離れている最上導電膜を含み、
   複数の前記絶縁膜のうち、少なくとも前記最上導電膜が形成されている前記絶縁膜における、前記第１領域と前記第２領域との間に位置する部分に、凹部が形成された、請求項３～５のいずれか１項に記載の半導体装置。
7. 前記最上導電膜はアルミニウム膜を含み、
   前記凹部は、前記最上導電膜の下面が接している前記絶縁膜の上面から前記第１主面が位置する側に形成された、請求項６記載の半導体装置。
8. 前記最上導電膜は銅膜を含み、
   前記凹部は、前記最上導電膜の上面と同じ高さに位置する前記絶縁膜の上面から前記第１主面が位置する側に形成された、請求項６記載の半導体装置。
9. 前記最上導電膜は、前記第１電極部と前記第２電極部とを含む、請求項６～８のいずれか１項に記載の半導体装置。
10. 前記最上導電膜は、前記第１インダクタを含む、請求項９記載の半導体装置。
11. 第１半導体チップおよび第２半導体チップを備え、第１半導体回路と第２半導体回路とが形成された半導体装置であって、
    前記第１半導体チップは、
    第１主面を有する第１半導体基板と、
    前記第１主面を覆うように前記第１半導体基板に形成され、複数の導電膜と複数の絶縁膜とが積層された第１多層配線構造と
    を備え、
    前記第２半導体チップは、
    第２主面を有する第２半導体基板と、
    前記第２主面を覆うように前記第２半導体基板に形成された第２多層配線構造と
    を備え、
    前記第２半導体回路は、第２半導体回路第１部と第２半導体回路第２部とを有し、
    前記第１半導体チップには、前記第１半導体回路と前記第２半導体回路第１部とが形成され、
    前記第２半導体チップには、前記第２半導体回路第１部に電気的に接続される前記第２半導体回路第２部が形成され、
    前記第１多層配線構造は、
    前記第１半導体回路に電気的に接続される第１インダクタと、
    前記第１半導体回路に電気的に接続される第１電極部と、
    前記第２半導体回路第１部に電気的に接続される第２電極部と
    を含み、
    前記第２多層配線構造は、前記第２半導体回路第２部に電気的に接続される第２インダクタを含み、
    前記第１多層配線構造と前記第２多層配線構造とが、前記第１半導体基板における前記第１主面からみた平面視において、前記第１インダクタと前記第２インダクタとが重なる態様で接合され、
    前記第１半導体基板における前記第１主面からみた平面視において、前記第２半導体チップは、前記第１半導体チップからはみ出ず、かつ、前記第１電極部および前記第２電極部とは重ならない態様で、前記第１半導体チップに接合され、
    前記第１半導体チップでは、
    前記第１半導体回路は、第１電圧で動作し、
    前記第２半導体回路第１部は、前記第１電圧よりも低い第２電圧で動作し、
    前記第１半導体回路、前記第１電極部および前記第１インダクタは、前記第１半導体基板における前記第１主面に規定された第１領域に形成され、
    前記第２半導体回路第１部および前記第２電極部は、前記第１半導体基板における前記第１主面に規定された第２領域に形成された、半導体装置。

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