JP7655825B2 - 保護回路 - Google Patents

Description

本発明は、保護回路に関し、特に、被保護回路を過電圧から保護する保護回路に関する。

電流出力型アンプの動作において、そのアンプの出力に想定よりも大きな負荷がかかると過電圧の状態となり、該アンプが破壊されてしまうことがある。そこで、このような過電圧からアンプを保護するために、一般に、このような過電圧の発生を防止するために保護回路が用いられる。クランプ回路は、保護されるべき回路（被保護回路）へ過電圧が入力されないように、一定の電圧範囲内に固定して、被保護回路を保護する回路として知られている。

例えば、下記特許文献１は、クランプ電圧を設定し得るクランプ回路を開示している。具体的には、特許文献１は、定電流源及び複数のダイオードを用いて、基準電圧を中心にした正負のクランプ電圧を取り出し、全帰還増幅器により構成される２つのバッファ回路を用いて、安定したクランプ電圧を出力するクランプ回路を開示している。

特公平８－２３７８４号公報

しかしながら、プロセスばらつきや温度特性の影響により保護回路の動作精度が低いと、これを補償するように保護電圧のレベルを設定する必要があるため、被保護回路のダイナミックレンジが犠牲になるという問題がある。とりわけ、保護回路を外付け部品により構成される場合には、保護回路を構成する素子とは異なるプロセスばらつきを有し、また、温度特性が安定しないため、動作精度が著しく低下し、これに対処しようとすると必要以上に高コストになるという問題がある。

また、特許文献１に開示されたようなクランプ回路は、その動作において、保護電圧以上の電源電圧が必要であった。更に、該クランプ回路は、単に、ダイオード素子を直列に接続したストリング構成を用いて正負のクランプ電圧を設定しているため、クランプ電圧がダイオード素子ごとのプロセスばらつきや温度特性に依存しやすく、動作精度が十分とはいえなかった。
そこで、本発明は、プロセスばらつき及び／又は温度特性の影響を受けにくく、動作精度が高い、被保護回路に対する過電圧を防止する保護回路を提供することを目的とする。

また、本発明は、保護電圧を電源電圧以上の電圧に設定可能とし、更に、任意に調整可能とし得る保護回路を提供することを目的とする。

上記課題を解決するための本発明は、以下に示す発明特定事項乃至は技術的特徴を含んで構成される。

ある観点に従う本発明は、外部出力端子に接続される被保護回路を過電圧から保護する保護回路である。前記保護回路は、前記外部出力端子に接続され、少なくとも１つの第１の素子を含む電流経路部と、基準電圧を生成し、出力する基準電圧生成部と、第１の入力電圧と第２の入力電圧との差に基づいてターゲット電圧を出力する増幅回路とを備える。前記増幅回路は、前記基準電圧を前記第１の入力電圧とし、前記ターゲット電圧に基づくフィードバック電圧を第２の入力電圧として動作して、前記ターゲット電圧を前記電流経路部に対して出力する。また、前記基準電圧生成部は、前記電流経路部の前記少なくとも１つの第１の素子の動作特性に対応する動作特性を有する少なくとも１つの第２の素子を含み、前記少なくとも１つの第２の素子による電圧降下に基づいて前記基準電圧を生成する。

前記電流経路部は、前記ターゲット電圧と前記少なくとも１つの第１の素子による電圧降下に対応する電圧とに基づいて、前記外部出力端子での保護電圧を決定し得る。
また、前記基準電圧生成部は、前記基準電圧を生成するための所定の電圧を決定するように構成され得る。
また、前記基準電圧生成部は、前記所定の電圧から前記少なくとも１つの第２の素子を流れる第２の電流に基づいて前記電圧降下した電圧を前記基準電圧として出力し得る。
また、前記基準電圧生成部は、前記第２の電流を出力する第２の電流源を更に含み得る。

また、前記基準電圧生成部は、抵抗素子と、第１の電流を出力する第１の電流源と、を含み得る。
また、前記抵抗素子は、抵抗値を調整可能な可変抵抗素子であり得る。
また、前記基準電圧生成部は、前記第１の電流源から出力される前記第１の電流の値と前記抵抗素子の前記抵抗値とに基づいて前記所定の電圧を決定し得る。
また、前記第１の電流源は、前記抵抗値に反比例する前記第１の電流を生成するように構成され得る。
また、前記ターゲット電圧に基づいて前記フィードバック電圧を生成する利得設定部を更に備え得る。

また、前記利得設定部は、分圧抵抗器を含み、前記分圧抵抗器によって、前記フィードバック電圧を生成し得る。
また、前記電流経路部は、ｍ_１個の前記第１の素子が並列接続された第１の並列接続ブロックを含み、ｎ_１個の前記第１の並列接続ブロックが直列に接続されて構成され得る。
また、前記基準電圧生成部は、ｍ_２個の前記第１の素子が並列接続された第２の並列接続ブロックを含み、ｎ_２個の前記第２の並列接続ブロックが直列に接続されて構成され得る。

また、前記電流経路部における前記第１の素子の個数ｍ_１と前記基準電圧生成部における前記第２の素子の個数ｍ_２との比に依存して、前記外部出力端子に引き込まれる電流の値が決定され得る。
また、前記電流経路部における前記第１の並列接続ブロックの段数ｎ_１と前記基準電圧生成部における前記第２の並列接続ブロックの段数ｎ_２との比に依存して、前記外部出力端子での保護電圧が決定され得る。

更に、別の観点に従う本発明は、外部出力端子に接続される被保護回路を過電圧から保護する保護回路であり、前記被保護回路を正側の前記過電圧から保護するための第１の保護回路ブロックと、前記被保護回路を負側の前記過電圧から保護するための第２の保護回路ブロックとを備える。前記第１の保護回路ブロック及び前記第２の保護回路ブロックのそれぞれは、前記外部出力端子に接続され、少なくとも１つの第１の素子を含む電流経路部と、基準電圧を生成し、出力する基準電圧生成部と、第１の入力電圧と第２の入力電圧との差に基づいてターゲット電圧を出力する増幅回路とを備える。前記増幅回路は、前記基準電圧を前記第１の入力電圧とし、前記ターゲット電圧に基づくフィードバック電圧を第２の入力電圧として動作して、前記ターゲット電圧を前記電流経路部に対して出力する。また、前記基準電圧生成部は、前記電流経路部の前記少なくとも１つの第１の素子の動作特性に対応する動作特性を有する少なくとも１つの第２の素子を含み、前記少なくとも１つの第２の素子による電圧降下に基づいて前記基準電圧を生成する。

なお、本明細書等において、手段とは、単に物理的手段を意味するものではなく、その手段が有する機能をソフトウェアによって実現する場合も含む。また、１つの手段が有する機能が２つ以上の物理的手段により実現されても、２つ以上の手段の機能が１つの物理的手段により実現されても良い。また、「システム」とは、複数の装置（又は特定の機能を実現する機能モジュール）が論理的に集合した物のことを言い、各装置や機能モジュールが単一の筐体内にあるか否かは特に問わない。

本発明によれば、プロセスばらつき及び／又は温度特性の影響を受けにくく、動作精度が高い、被保護回路に対する過電圧を防止する保護回路が得られることになる。更に、本発明によれば、保護電圧を電源電圧以上の電圧に設定可能とし、更に、任意に調整可能とし得る保護回路が得られることになる。
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があっても良い。

図１は、本発明の一実施形態に係る保護回路の概略的構成の一例を示すブロックダイアグラムである。 図２は、本発明の一実施形態に係る保護回路の具体的構成の一例を示す図である。 図３は、本発明の一実施形態に係る保護回路の具体的構成の一例を示す図である。 図４は、本発明の一実施形態に係る保護回路の概略的構成の一例を示すブロックダイアグラムである。 図５は、本発明の一実施形態に係る保護回路の具体的構成の一例を示す図である。 図６は、本発明の一実施形態に係る保護回路の具体的構成の一部の一例を示す図である。 図７は、本発明の一実施形態に係る保護回路に対するシミュレーションの結果を説明するための図である。

以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本発明は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。

［第１の実施形態］
図１は、本発明の一実施形態に係る保護回路の概略的構成の一例を説明するブロックダイアグラムである。同図に示すように、保護回路１は、概略的には、電流経路部１１と、基準電圧生成部１２と、増幅回路１３と、利得設定部１４とを備える。
保護回路１は、被保護回路２に例えば外乱の影響による必要な電圧以上の電圧（すなわち、過電圧）が印加されるのを防止する回路である。本開示では、過電圧に至る前のしきい値電圧を保護電圧（Ｖ_{ＰＲＯＴＥＣＴ}）というものとする。つまり、保護回路１は、回路設計上、任意の保護電圧を設定し、外部出力端子ＯＵＴに接続される被保護回路２を過電圧から保護する。また、他の実施形態で説明されるとおり、保護電圧は、正側及び負側の過電圧に対応して、正側及び負側で設定され得る。本実施形態の保護回路１は、以下に述べるとおり、出力電圧が保護電圧に到達した場合に所望の大きさの電流を被保護回路２に出力できるように設計される。

同図において、電流経路部１１は、被保護回路２に出力される電流の経路が形成された回路である。電流経路部１１の一端は、外部出力端子ＯＵＴに接続され、外部出力端子ＯＵＴから電流Ｉ_ＯＵＴが引き込まれる。電流経路部１１は、例えば、少なくとも１つのダイオードのような素子（第１の素子）を含み構成される（図２参照）。本実施形態では、電流経路部１１は、直列に接続された複数のダイオードにより構成されている。このようなダイオードの接続構成はダイオードストリングと称される。

基準電圧生成部１２は、増幅回路１３の基準電圧ＶＲＥＦを生成し、出力するための回路である。基準電圧生成部１２は、例えば、互いに独立の２つの電流源と、可変抵抗素子と、少なくとも１つのダイオードのような素子（第２の素子）を含み構成される（図２参照）。後述するように、基準電圧生成部１２の第１の電流源は、基準電圧ＶＲＥＦの元となる一定の電圧ＶＢを生成するために用いられる一方、第２の電流源は、第２の素子を流れる電流ＩＢを決定するために用いられる。そして、基準電圧ＶＲＥＦは、電圧ＶＢと、第２の素子を流れる電流ＩＢによる電圧降下とによって決定される。なお、基準電圧生成部１２における第２の素子は、電流経路部１１における第１の素子とその動作特性が実質的に同じであるように選択される。

増幅回路１３は、２つの入力電圧の間の電圧差に基づいて所定の電圧を出力する差動増幅回路である。本開示では、増幅回路１３が出力する電圧をターゲット電圧Ｖ_Ｔと称するものとする。 後述するように、ターゲット電圧Ｖ_Ｔの決定により、保護電圧Ｖ_{ＰＲＯＴＥＣＴ}が決定する。ターゲット電圧Ｖ_Ｔは、フィードバック経路を介して、入力電圧の１つとしてフィードバックされる。すなわち、増幅回路１３は、基準電圧生成部１２により生成された基準電圧Ｖ_ＲＥＦを第１の入力電圧とし、増幅回路１３が出力するターゲット電圧Ｖ_Ｔに基づくフィードバック電圧Ｖ_ＦＢを第２の入力電圧として、第１の入力電圧と第２の入力電圧との電圧差が０になるように、追従的に、ターゲット電圧Ｖ_Ｔを出力する。いわゆるオペアンプは、増幅回路１３の一形態である。

利得設定部１４は、増幅回路１３の出力と入力との間のフィードバック経路に設けられ、増幅回路１３の利得を設定するための回路である。ここで、帰還率を１／βとして、増幅回路１３の出力電圧（本開示でいうターゲット電圧Ｖ_Ｔ）は、基準電圧Ｖ_ＲＥＦのβ倍となる利得設定部１４は、例えば、少なくとも１つの抵抗素子を含み構成される（図２参照）。

図２は、本発明の一実施形態に係る保護回路の具体的構成の一例を示す図である。すなわち、図２は、図１に示した保護回路１の等価回路を示している。
同図に示すように、電流経路部１１は、例えば、直列に接続されたダイオード１１１を含み構成される。本開示において、ダイオード１１１は第１の素子の一形態である。本例では、４個のダイオード１１１（１）～１１１（４）が直列に接続されている。第１段目のダイオード１１１（１）のアノードは、外部出力端子ＯＵＴに接続され、第４段目のダイオード１１１（４）のカソードは、ターゲット電圧Ｖ_Ｔが現れるノードＮ_Ｔに接続されている。なお、本開示では、１つのダイオード１１１による電圧降下（アノードとカソードとの間の電位差）をＶ_Ｄ１とする。したがって、４個のダイオード１１１（１）～１１１（４）による電位差は４×Ｖ_Ｄ１となるから、ターゲット電圧Ｖ_Ｔは、保護電圧をＶ_{ＰＲＯＴＥＣＴ}として、
Ｖ_Ｔ＝Ｖ_{ＰＲＯＴＥＣＴ}－４×Ｖ_Ｄ１
となる。

基準電圧生成部１２は、例えば、第１の電流源１２１と、第２の電流源１２２と、抵抗素子１２３と、ダイオード１２４とを含み構成される。
第１の電流源１２１は、抵抗値Ｒに反比例する電流Ｉ_Ａ（Ｉ_Ａ∝１／Ｒ）を出力する回路である。抵抗素子１２３は、例えば任意の抵抗値に設定可能な可変抵抗素子であり、第１の電流源１２１による電流Ｉ_Ａに基づいて電圧Ｖ_Ｂを決定する。抵抗素子１２３は、可変抵抗素子に代えて、予め抵抗値が定められた固定抵抗素子を用いても良い。本例では、電流Ｉ_Ａによって電圧Ｖ_Ｂとなるときの抵抗素子１２３の抵抗値をＲと示すものとする。つまり、第１の電流源１２１による電流Ｉ_Ａは抵抗値Ｒに反比例する電流であるから、抵抗素子１２３の抵抗値がＲであれば、抵抗素子のプロセスばらつきは互いに打ち消され、これにより、抵抗素子のプロセスばらつきに依存しない電圧Ｖ_Ｂを得ることができるようになる。

第２の電流源１２２は、ダイオード１２４を流れる電流Ｉ_Ｂを出力する回路である。図中、２個の第２の電流源１２２が示されている。つまり、これらの第２の電流源１２２によって、ダイオード１２４を流れる電流Ｉ_Ｂを決定している。第２の電流源１２２は、第１の電流源１２１とは独立に動作可能に構成されている。

ダイオード１２４は、そのアノードが第２の電流源１２２の出力端に接続され、そのカソードがノードＮ_ＲＥＦを介して、増幅回路の第１の入力端に接続されて構成される。本開示において、ダイオード１２４は第２の素子の一形態である。ダイオード１２４は、ダイオード１１１のその動作特性が実質的に同じであるように選択される。

ここで、電流Ｉ_Ｂがダイオード１２４を流れたときのダイオード１２４による電位差をＶ_Ｄ２とする。上側の第２の電流源１２２の出力端は、第１の電流源１２１の出力端と接続されているところ、下側の第２の電流源１２２によって、電流Ｉ_Ｂは、抵抗素子１２３へは流れず、ノードＮ_ＲＥＦにおける電圧（すなわち、基準電圧Ｖ_ＲＥＦ）は、電圧Ｖ_Ｂと電圧Ｖ_Ｄ２との差となる。

増幅回路１３は、上述したように、差動増幅回路である。増幅回路１３の第１の入力端は、基準電圧生成部１２のノードＮ_ＲＥＦに接続される一方、第２の入力端は、利得設定部１４のノードＮ_ＦＢに接続され、また、出力端は、ＭＯＳＦＥＴ１３１のゲートに接続されている。すなわち、増幅回路１３は、ノードＮ_ＲＥＦに現れる基準電圧Ｖ_ＲＥＦを第１の入力電圧とし、ノードＮ_ＦＢに現れるフィードバック電圧Ｖ_ＦＢを第２の入力電圧として、第１の入力電圧と第２の入力電圧との電圧差が０になるよう、追従的に、ターゲット電圧Ｖ_Ｔを出力するように動作する。
ＭＯＳＦＥＴ１３１は、増幅回路１３を構成する例えばＮチャネル型ＭＯＳＦＥＴである。ＭＯＳＦＥＴ１３１は、そのドレインがノードＮ_Ｔを介してダイオード１１１（４）のカソードに接続され、そのゲートが増幅回路１３の出力端に接続されて構成されている。

利得設定部１４は、例えば、直列に接続された複数の抵抗素子１４１から構成された分圧抵抗器を含み構成され得る。本例では、４個の抵抗素子１４１（１）～１４１（４）が直列に接続され、第３段目の抵抗素子１４１（３）と第４段目の抵抗素子１４１（４）とのノードＮ_ＦＢからフィードバック電圧Ｖ_ＦＢが取り出される。つまり、フィードバック電圧Ｖ_ＦＢは、Ｖ_Ｔ×１／４となる。
なお、電圧Ｖ_αは、電流源１４２が動作可能な電圧として示されている。したがって、保護回路１の電源電圧をＶ_ＤＤとしたとき、保護回路１は、
Ｖ_ＤＤ＞Ｖ_Ｔ＋Ｖ_α
となる条件で動作する。

以上のように構成された保護回路１においては、ダイオード１１１とダイオード１２４との動作特性が実質的に同一である。上述したとおり、基準電圧Ｖ_ＲＥＦは、
Ｖ_ＲＥＦ＝Ｖ_Ｂ－Ｖ_Ｄ２
で示される。
また、増幅回路１３の動作特性により、
Ｖ_ＦＢ＝Ｖ_ＲＥＦ
となり、また、ターゲット電圧Ｖ_Ｔは、
Ｖ_Ｔ＝４×Ｖ_ＦＢ
となる。
したがって、外部出力端子ＯＵＴの出力電圧Ｖ_ＯＵＴは、
Ｖ_ＯＵＴ＝Ｖ_Ｔ＋４×Ｖ_Ｄ１
＝４×Ｖ_Ｂ＋４×Ｖ_Ｄ１－４×Ｖ_Ｄ２
となる。

すなわち、被保護回路２は、平常時には、４×Ｖ_Ｂより小さい範囲の出力電圧Ｖ_ＯＵＴ（Ｖ_ＯＵＴ＜４×Ｖ_Ｂ）で動作する。そして、出力電圧Ｖ_ＯＵＴが４×Ｖ_Ｂ以上（Ｖ_ＯＵＴ≧４×Ｖ_Ｂ）となる過電圧が被保護回路２に印加された場合に、保護回路１は被保護回路２を保護するために機能する。つまり、出力電圧Ｖ_ＯＵＴが４×Ｖ_Ｂに達したときに、電流Ｉ_Ｂと出力電流Ｉ_ＯＵＴとの関係は、
Ｉ_ＯＵＴ＝Ｉ_Ｂ
となる。上述したように、本例では、ダイオード１１１及びダイオード１２４のそれぞれの動作特性は実質的に同じである。したがって、出力電圧Ｖ_ＯＵＴが４×Ｖ_Ｂであれば、電流Ｉ_Ｂに等しい出力電流Ｉ_ＯＵＴが得られることになる。

以上のように、本実施形態によれば、保護回路１は、被保護回路２を過電圧から保護するための保護電圧を、電源電圧Ｖ_ＤＤよりも高い電圧に設定することができる。言い換えれば、保護回路１は、ターゲット電圧Ｖ_Ｔよりもダイオード１１１の数に応じた電圧差（本例では４×Ｖ_Ｄ１）だけ高い電圧に設定することができる。
また、本実施形態によれば、出力電圧Ｖ_ＯＵＴが電圧Ｖ_Ｂに依存する回路構成であり、電圧Ｖ_Ｂを抵抗値Ｒにより決定しているので、出力電圧Ｖ_ＯＵＴを、ダイオードの接続段数（個数）に応じて電圧を設定する従来の構成と異なり、精度良く（例えば数ｍＶ単位で）の設定することができる。

また、保護回路１において、ターゲット電圧Ｖ_Ｔ（Ｖ_{ＰＲＯＴＥＣＴ}－４×Ｖ_Ｄ１）及びフィードバック電圧Ｖ_ＦＢ（（Ｖ_{ＰＲＯＴＥＣＴ}－４×Ｖ_Ｄ１）／４）のそれぞれを考慮してＭＯＳＦＥＴ１３１を選択することができるため、定格電圧が低いＭＯＳＦＥＴ１３１を採用することができ、設計の自由度が確保される。同様に、増幅回路１３や電流源１４２についても選択肢が拡がり、設計の自由度が確保される。

［第２の実施形態］
本実施形態は、第１の実施形態の変形であり、電流経路部における第１の素子の構成、及びこれに対応する基準電圧生成部における第２の素子の構成により、保護電圧及び引き込み電流の大きさを最適化し得るようにしたことを特徴とする。
図３は、本発明の一実施形態に係る保護回路の具体的構成の一例を示す図である。同図に示すように、電流経路部１１は、並列接続された複数のダイオード１１１の一群が直列に接続された構成を有している。同様に、基準電圧生成部１２は、並列接続された複数のダイオード１２４の一群が直列に接続された構成を有している。また、同図では、利得設定部１４における分圧抵抗器は、抵抗素子１４１（１）及び１４１（２）として示されている。

すなわち、本実施形態の電流経路部１１は、ｍ_１個のダイオード１１１が並列接続されて構成される各並列接続ブロック（第１の並列接続ブロック）がｎ_１個直列接続された構成を有している。つまり、電流経路部１１は、ｍ_１×ｎ_１個のダイオード１１１を含み構成されている。

一方、基準電圧生成部１２は、ｍ_２個のダイオード１２４が並列接続されて構成される各並列接続ブロック（第２の並列接続ブロック）がｎ_２個直列接続された構成を有している。つまり、電流経路部１１は、ｍ_２×ｎ_２個のダイオード１２４を含み構成されている。なお、各ダイオード１１１と各ダイオード１２４とは、その動作特性は実質的に同一であるものとする。

利得設定部１４における抵抗素子１４１（１）及び１４１（２）のそれぞれの抵抗値をＲ_ＦＢ１及びＲ_ＦＢ２と示すものとする。フィードバック電圧Ｖ_ＦＢは、
Ｖ_ＦＢ＝Ｖ_Ｔ×Ｒ_ＦＢ２／（Ｒ_ＦＢ１＋Ｒ_ＦＢ２）
となる。したがって、このとき並列接続ブロックの段数ｎ_１とｎ_２との関係は、
ｎ_２／ｎ_１＝Ｒ_ＦＢ２／（Ｒ_ＦＢ１＋Ｒ_ＦＢ２）
となるように、Ｒ_ＦＢ１及びＲ_ＦＢ２のそれぞれの抵抗値が定められる。
したがって、出力電圧Ｖ_ＯＵＴは、
Ｖ_ＯＵＴ＝Ｖ_Ｂ×（ｎ_１／ｎ_２）
であるときに、Ｉ_ＯＵＴ＝Ｉ_Ｂ×（ｍ_１／ｍ_２）
となる。

すなわち、並列接続ブロックの段数ｎ_１とｎ_２との比（ｎ_１／ｎ_２）を大きくすることで、電圧Ｖ_Ｂに対して保護電圧を高くすることができる。また、それぞれ並列接続されるダイオード１１１の個数ｍ_１とダイオード１２４の個数ｍ_２との比（ｍ_１／ｍ_２）を大きく設定することで、電流Ｉ_Ｂに対して保護回路１に引き込まれる電流Ｉ_ＯＵＴを大きくすることができる。
なお、第１の実施形態の保護回路１は、ｍ_１／ｍ_２＝１、ｎ_１／ｎ_２＝４のときの構成である。

以上のように、本実施形態によれば、第１の実施形態と同様の利点ないしは効果を奏することができる。とりわけ、本実施形態によれば、電流経路部１１及び基準電圧生成部１２における並列接続ブロックの段数の比（ｎ_１／ｎ_２）、及び並列接続されるダイオード１１１の個数とダイオード１２４の個数との比（ｍ_１／ｍ_２）に基づいて、保護回路１の保護電圧及び引き込みの電流量を任意に調整することができるようになる。

［第３の実施形態］
本実施形態は、第１の実施形態の変形であり、被保護回路の正側（上限側）及び負側（下限側）の過電圧に対応して、正側及び負側の保護電圧を設定し得るようにしたことを特徴とする。
図４は、本発明の一実施形態に係る保護回路の概略的構成の一例を示す図である。同図に示すように、本実施形態の保護回路１は、２つの回路ブロック、すなわち、第１の保護回路ブロック１０と第２の保護回路ブロック１０’とを含み構成されている。第１の保護回路ブロック１０と第２の保護回路ブロック１０’とは、以下に述べるように、正負の電圧に対応するように互いに対称に構成されている。

図５は、本発明の一実施形態に係る保護回路の具体的構成の一例を示す図である。同図において、第１の保護回路ブロック１０は、図２に示した回路構成と同じであるため、その説明を省略する。
第２の保護回路ブロック１０’は、第１の保護回路ブロック１０と基本的な回路構成は同じであるが、負側の保護電圧を設定するために、電流経路部１１’におけるダイオード１１１’の向きが反対になっており、これに伴い、いくつかの素子もまた正負の電圧に対して対称に構成されている。

第２の保護回路ブロック１０’において、基準電圧Ｖ_ＲＥＦ’は、
Ｖ_ＲＥＦ’＝Ｖ_Ｂ’＋Ｖ_Ｄ２’
と示される。
また、フィードバック電圧Ｖ_ＦＢ’は、
Ｖ_ＦＢ’＝Ｖ_Ｔ’＋３／４×Ｖ_ＤＤ－３／４×Ｖ_Ｔ’
＝３／４×Ｖ_ＤＤ＋Ｖ_Ｔ’／４
となる。したがって、出力電圧Ｖ_ＯＵＴは、
Ｖ_ＯＵＴ’＝Ｖ_Ｔ’－４×Ｖ_Ｄ１
となる。
また、
Ｖ_Ｂ’＋Ｖ_Ｄ２’＝３／４×Ｖ_ＤＤ＋Ｖ_ＯＵＴ’／４＋Ｖ_Ｄ１’
であるから、
Ｖ_ＯＵＴ’＝－３×Ｖ_ＤＤ＋４×Ｖ_Ｂ’－４×Ｖ_Ｄ１’＋４×Ｖ_Ｄ２’
となる。

すなわち、被保護回路２は、平常時には、４×Ｖ_Ｂ’－３×Ｖ_ＤＤより大きい範囲の出力電圧Ｖ_ＯＵＴ（Ｖ_ＯＵＴ＞４×Ｖ_Ｂ’－３×Ｖ_ＤＤ）で動作する。そして、出力電圧Ｖ_ＯＵＴが４×Ｖ_Ｂ’－３×Ｖ_ＤＤ以下（Ｖ_ＯＵＴ≦４×Ｖ_Ｂ’－３×Ｖ_ＤＤ）となる負側の過電圧が被保護回路２に印加された場合に、保護回路１は被保護回路２を保護するために機能する。つまり、出力電圧Ｖ_ＯＵＴが４×Ｖ_Ｂ’－３×Ｖ_ＤＤに達したときに、電流Ｉ_Ｂ’と出力電流Ｉ_ＯＵＴ’との関係は、
Ｉ_ＯＵＴ’＝Ｉ_Ｂ’
となる。
つまり、負側の保護電圧を設定する第２の保護回路ブロック１０’は、出力電圧Ｖ_ＯＵＴ’が４×Ｖ_Ｂ’－３×Ｖ_ＤＤであれば、電流Ｉ_Ｂ’に等しい出力電流Ｉ_ＯＵＴ’を得ることができる。

以上のように、本実施形態によれば、上記の実施形態と同様の利点ないしは効果を奏することができる。とりわけ、本実施形態によれば、被保護回路２に対する負側の保護電圧を設定した保護回路ブロック１０’を更に設けたので、被保護回路２を正負の過電圧から確実に保護することができる。

［第４の実施形態］
本実施形態は、上記の実施形態の変形であり、被保護回路の正側及び負側の過電圧に対応して、正側及び負側の保護電圧を設定しつつ、該保護電圧及び引き込み電流の大きさを最適化し得るようにしたことを特徴とする。
図６は、本発明の一実施形態に係る保護回路の具体的構成の一部の一例を示す図である。すなわち、同図は、正側の保護電圧を設定する第１の保護回路ブロック１０と、負側の保護電圧を設定する第２の保護回路ブロック１０’とを備える保護回路１のうち、第２の保護回路ブロック１０’のみを示している。第１の保護回路ブロック１０については、図３に示した回路構成と同じであるため、説明を省略する。なお、図示されていないが、本開示に接した当業者ならば理解し得るとおり、第２の保護回路ブロック１０’は、電流経路部１１’と、基準電圧生成部１２’と、増幅回路１３’と、利得設定部１４’とを備える。

同図に示すように、本実施形態の保護回路１において、第２の保護回路ブロック１０’の電流経路部１１’は、並列接続された複数のダイオード１１１’の一群が直列（縦続）に接続された構成を有している。同様に、基準電圧生成部１２’は、並列接続された複数のダイオード１２４’の一群が直列に接続された構成を有している。また、同図では、利得設定部１４’における分圧抵抗器は、抵抗素子１４１（１）’及び１４１（２）’として示されている。

すなわち、本実施形態の電流経路部１１’は、ｍ_１個（ただし、ｍ_１≧１）のダイオード１１１’が並列接続されて構成される各並列接続ブロックがｎ_１個（ただし、ｎ_１≧１）直列接続された構成を有している。つまり、電流経路部１１は、ｍ_１×ｎ_１個のダイオード１１１’を含み構成されている。

一方、基準電圧生成部１２’は、ｍ_２個（ただし、ｍ_２≧１）のダイオード１２４’が並列接続されて構成される各並列接続ブロックがｎ_２個（ただし、ｎ_２≧１）直列接続された構成を有している。つまり、電流経路部１１は、ｍ_２×ｎ_２個のダイオード１２４’を含み構成されている。なお、各ダイオード１１１’と各ダイオード１２４’とは、その動作特性は実質的に同一であるものとする。

基準電圧生成部１２’による基準電圧Ｖ_ＲＥＦ’は、
Ｖ_ＲＥＦ’＝Ｖ_Ｂ’＋ｎ_２×Ｖ_Ｄ２’
で示される。
ここで、並列接続ブロックの段数ｎ_１とｎ_２との関係は、
ｎ_２／ｎ_１＝Ｒ_ＦＢ１’／（Ｒ_ＦＢ１’＋Ｒ_ＦＢ２’）
となるように、Ｒ_ＦＢ１’及びＲ_ＦＢ２’のそれぞれの抵抗値が定められる。

また、利得設定部１４’における抵抗素子１４１（１）’及び１４１（２）’のそれぞれの抵抗値をＲ_ＦＢ１’及びＲ_ＦＢ２’と示すものとする。フィードバック電圧Ｖ_ＦＢ’は、
Ｖ_ＦＢ’＝Ｖ_Ｔ’＋Ｒ_ＦＢ２’／（Ｒ_ＦＢ１’＋Ｒ_ＦＢ２’）×（Ｖ_ＤＤ－Ｖ_Ｔ’）
＝｛（ｎ_１－ｎ_２）／ｎ_１｝×Ｖ_ＤＤ＋ｎ_２／ｎ_１×Ｖ_Ｔ’
となる。したがって、ターゲット電圧Ｖ_Ｔ’は、
Ｖ_Ｔ’＝ｎ_１／ｎ_２×Ｖ_ＦＢ’＋｛（ｎ_２－ｎ_１）／ｎ_２｝×Ｖ_ＤＤ
となる。

したがって、出力電圧Ｖ_ＯＵＴ’は、
Ｖ_ＯＵＴ’＝Ｖ_Ｔ’－ｎ_１×Ｖ_Ｄ１’
＝ｎ_１／ｎ_２×Ｖ_Ｂ’＋｛（ｎ_２－ｎ_１）／ｎ_２｝×Ｖ_ＤＤ＋ｎ_１×Ｖ_Ｄ２’－ｎ_１×Ｖ_Ｄ１’
となる。よって、出力電圧Ｖ_ＯＵＴ’は、
Ｖ_ＯＵＴ’＝ｎ_１／ｎ_２×Ｖ_Ｂ’＋｛（ｎ_２－ｎ_１）／ｎ_２｝×Ｖ_ＤＤ
であるときに、Ｉ_ＯＵＴ’＝Ｉ_Ｂ’×（ｍ_１／ｍ_２）
となる。

したがって、出力電圧Ｖ_ＯＵＴ’が、
Ｖ_ＯＵＴ’＝（ｎ_１／ｎ_２）×Ｖ_Ｂ’＋｛（ｎ_２－ｎ_１）／ｎ_２｝×Ｖ_ＤＤ
であるときに、電流Ｉ_Ｂ’と出力電流Ｉ_ＯＵＴ’との関係は、
Ｉ_ＯＵＴ’＝Ｉ_Ｂ’×（ｍ_１／ｍ_２）
となる。

すなわち、並列接続ブロックの段数ｎ_１とｎ_２との比（ｎ_１／ｎ_２）を大きくすることで、電圧Ｖ_Ｂ’に対して保護電圧を負側へ大きくすることができる。また、それぞれ並列接続されるダイオード１１１’の個数ｍ_１とダイオード１２４’の個数ｍ_２との比（ｍ_１／ｍ_２）を大きく設定することで、電流Ｉ_Ｂ’に対して保護回路１に引き込まれる電流Ｉ_ＯＵＴ’を負側へ大きくすることができる。

なお、本実施形態では、第２の保護回路ブロック１０’における電流経路部１１’におけるダイオード１１１’の構成（すなわち、並列接続の個数及び段数）、及び基準電圧生成部１２’におけるダイオード１２４’の構成（すなわち、並列接続の個数及び段数）は、それぞれ、第１の保護回路ブロック１０におけるそれらと同じであるとしたが、これに限られない。

（シミュレーション結果）
本発明に係る保護回路１（図２参照）の動作特性（プロセスばらつき及び温度ばらつき）について、シミュレーションを行った。比較のため、従来のダイオードストリング構成による保護回路（以下「従来の保護回路」という。）の動作特性について、シミュレーションを行った。なお、ダイオードストリング構成は、従来の保護回路及び本発明に係る保護回路１ともに４段であった。

シミュレーションには、プロセスばらつき及び温度ばらつきを評価するために、プロセス・ファスト（Process Fast）及びプロセス・スロー（Process Slow）のそれぞれのダイオードにより構成される保護回路を用いた。プロセス・ファストの半導体（本例ではダイオード）とは、半導体製造プロセスにおけるＰＮ接合でのドープ量が多いものをいい、プロセス・スローの半導体とは、半導体製造プロセスにおけるＰＮ接合でのドープ量が少ないものをいう。

図７は、本発明の一実施形態に係る保護回路に対するシミュレーションの結果を説明するための図である。まず、同図（ａ）は、従来の保護回路における温度－出力電圧の関係を示すグラフである。同図（ａ）に示されるように、プロセス・ファストの従来の保護回路とプロセス・スローの従来の保護回路との出力電圧差は、約０．１Ｖであった。また、－４０度から＋１２０度までの温度変化に対して、出力電圧の変化は、約０．７Ｖであった。

これに対して、同図（ｂ）は、本発明に係る保護回路１（図２参照）における温度－出力電圧の関係を示すグラフである。同図（ｂ）に示されるように、本発明に係る保護回路１では、プロセスばらつき及び温度ばらつきがほとんど見られなかった。
以上より、本発明に係る保護回路１では、プロセスばらつき及び温度ばらつきを９９％以上抑制することができた。

以上のように、本実施形態によれば、上記の実施形態と同様の利点ないしは効果を奏することができる。とりわけ、本実施形態によれば、被保護回路２に対する負側の保護電圧を設定した保護回路ブロック１０’おいても、保護回路１の負側の保護電圧及び引き込みの電流量を任意に調整することができるようになる。
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

ここに開示される要素の機能は、当該開示される要素を実行するように構成された、或いは当該開示される機能を実行するようにプログラミングされた汎用プロセッサ、専用プロセッサ、集積回路、ＡＳＩＣ（「特定用途向け集積回路」）、従来の回路構成及び／又はそれらの組み合わせを含む回路構成或いは処理回路構成が用いられて実装されてもよい。プロセッサは、それが、その中にトランジスタ及び他の回路構成を含むとき、処理回路構成あるいは回路構成としてみなされる。本開示において、回路構成、ユニットあるいは手段は、挙げられた機能を実行するハードウェア、或いは当該機能を実行するようにプログラミングされたハードウェアである。ハードウェアは、挙げられた機能を実行するようにプログラミングされた、或いは当該機能を実行するように構成された、ここで開示されるいかなるハードウェアあるいは既知の他のものであってもよい。ハードウェアが、あるタイプの回路構成として見なされるかもしれないプロセッサであるとき、回路構成、手段或いはユニットは、ハードウェアとソフトウェアの組み合わせ、ハードウェアを構成するために用いられるソフトウェア及び／又はプロセッサである。

１…保護回路
１０…第１の保護回路ブロック
１０’…第２の保護回路ブロック
１１，１１’…電流経路部
１１１，１１１’…ダイオード
１２，１２’…基準電圧生成部
１２１，１２１’…第１の電流源
１２２，１２２’…第２の電流源
１２３，１２３’…抵抗素子
１２４，１２４’…ダイオード
１３，１３’…増幅回路
１３１，１３１’…ＭＯＳＦＥＴ
１４，１４’…利得設定部
１４１，１４１’…抵抗素子
１４２，１４２’…電流源

Claims (16)

1. 外部出力端子に接続される被保護回路を過電圧から保護する保護回路であって、
   前記外部出力端子に接続され、少なくとも１つの第１の素子を含む電流経路部と、
   基準電圧を生成し、出力する基準電圧生成部と、
   第１の入力電圧と第２の入力電圧との差に基づいてターゲット電圧を出力する増幅回路と、を備え、
   前記増幅回路は、前記基準電圧を前記第１の入力電圧とし、前記ターゲット電圧に基づくフィードバック電圧を第２の入力電圧として動作して、前記ターゲット電圧を前記電流経路部に対して出力し、
   前記基準電圧生成部は、
   前記電流経路部の前記少なくとも１つの第１の素子の動作特性に対応する動作特性を有する少なくとも１つの第２の素子を含み、
   前記少なくとも１つの第２の素子による電圧降下に基づいて前記基準電圧を生成する、
   保護回路。
2. 前記電流経路部は、前記ターゲット電圧と前記少なくとも１つの第１の素子による電圧降下に対応する電圧とに基づいて、前記外部出力端子での保護電圧を決定する、
   請求項１に記載の保護回路。
3. 前記基準電圧生成部は、前記基準電圧を生成するための所定の電圧を決定するように構成される、
   請求項１又は２に記載の保護回路。
4. 前記基準電圧生成部は、前記所定の電圧から前記少なくとも１つの第２の素子を流れる第２の電流に基づいて前記電圧降下した電圧を前記基準電圧として出力する、
   請求項３に記載の保護回路。
5. 前記基準電圧生成部は、前記第２の電流を出力する第２の電流源を更に含む、
   請求項４に記載の保護回路。
6. 前記基準電圧生成部は、
   抵抗素子と、
   第１の電流を出力する第１の電流源と、を含む、
   請求項１から５のいずれかに記載の保護回路。
7. 前記抵抗素子は、抵抗値を調整可能な可変抵抗素子である、
   請求項６に記載の保護回路。
8. 前記基準電圧生成部は、前記第１の電流源から出力される前記第１の電流の値と前記抵抗素子の前記抵抗値とに基づいて前記所定の電圧を決定する、
   請求項３を引用する請求項７に記載の保護回路。
9. 前記第１の電流源は、前記抵抗値に反比例する前記第１の電流を生成するように構成される、
   請求項７又は８に記載の保護回路。
10. 前記ターゲット電圧に基づいて前記フィードバック電圧を生成する利得設定部を更に備える、
    請求項１から９のいずれか一項に記載の保護回路。
11. 前記利得設定部は、分圧抵抗器を含み、
    前記分圧抵抗器によって、前記フィードバック電圧を生成する、
    請求項１０に記載の保護回路。
12. 前記電流経路部は、ｍ１個の前記第１の素子が並列接続された第１の並列接続ブロックを含み、ｎ１個の前記第１の並列接続ブロックが直列に接続されて構成される、
    請求項１から１１のいずれか一項に記載の保護回路。
13. 前記基準電圧生成部は、ｍ２個の前記第１の素子が並列接続された第２の並列接続ブロックを含み、ｎ２個の前記第２の並列接続ブロックが直列に接続されて構成される、
    請求項１２に記載の保護回路。
14. 前記電流経路部における前記第１の素子の個数ｍ１と前記基準電圧生成部における前記第２の素子の個数ｍ２との比に依存して、前記外部出力端子に引き込まれる電流の値が決定される、
    請求項１３に記載の保護回路。
15. 前記電流経路部における前記第１の並列接続ブロックの段数ｎ１と前記基準電圧生成部における前記第２の並列接続ブロックの段数ｎ２との比に依存して、前記外部出力端子での保護電圧が決定される、
    請求項１３又は１４に記載の保護回路。
16. 外部出力端子に接続される被保護回路を過電圧から保護する保護回路であって、
    前記被保護回路を正側の前記過電圧から保護するための第１の保護回路ブロックと、
    前記被保護回路を負側の前記過電圧から保護するための第２の保護回路ブロックと、を備え、
    前記第１の保護回路ブロック及び前記第２の保護回路ブロックのそれぞれは、
    前記外部出力端子に接続され、少なくとも１つの第１の素子を含む電流経路部と、
    基準電圧を生成し、出力する基準電圧生成部と、
    第１の入力電圧と第２の入力電圧との差に基づいてターゲット電圧を出力する増幅回路と、を備え、
    前記増幅回路は、前記基準電圧を前記第１の入力電圧とし、前記ターゲット電圧に基づくフィードバック電圧を第２の入力電圧として動作して、前記ターゲット電圧を前記電流経路部に対して出力し、
    前記基準電圧生成部は、
    前記電流経路部の前記少なくとも１つの第１の素子の動作特性に対応する動作特性を有する少なくとも１つの第２の素子を含み、
    前記少なくとも１つの第２の素子による電圧降下に基づいて前記基準電圧を生成する、
    ように構成された保護回路。

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