JP7674897B2 - 半導体スイッチ回路 - Google Patents

Description

本発明は、高周波信号の切り替えを行う半導体スイッチ回路に係り、特に、アイソレーション特性の向上等を図ったものに関する。

この種の半導体スイッチ回路の構成例として、例えば、図４に示されたような構成を有するものが知られている。
以下、図４を参照しつつ、かかる従来回路について説明することとする。
この半導体スイッチ回路は、２つの電界効果トランジスタが直列接続されてなる第１の単位スイッチＳＷ１と、同じく２つの電界効果トランジスタが直列接続されてなる第２の単位スイッチＳＷ２とが直列接続され、その相互の接続点に第１の入出力端子６１Ａが設けられると共に、第１の単位スイッチＳＷ１の他方の端部には、第２の入出力端子６２Ａが、第２の単位スイッチＳＷ２の他方の端部には、第３の入出力端子６３Ａが、それぞれ接続されて設けられたものとなっている。

さらに、第２の入出力端子６２Ａとグランドとの間には、第１のシャントスイッチＳＷ３が、第３の入出力端子６３Ａとグランドとの間には、第２のシャントスイッチＳＷ４が、それぞれ設けられたものとなっている。
かかる構成においては、第１及び第２の制御端子６４Ａ，６５Ａに印加される制御電圧によって、第１の入出力端子６１Ａと第２の入出力端子６２Ａとの間、又は、第１の入出力端子６１Ａと第３の入出力端子６３Ａとの間のいずれか一方を選択的に導通状態とすることができるようになっている。

このような従来回路においては、回路動作の線形性向上のために、各電界効果トランジスタのゲート・ドレイン間、ゲート・ソース間に容量が付加されたものとなっている。その影響のため、例えば、第１の単位スイッチＳＷ１がオン、第２の単位スイッチＳＷ２がオフ状態にあって、第２の入出力端子６２Ａに入力される高周波信号の電力が大きくなるにしたがって、オフ状態にある第２の単位スイッチＳＷ２のアイソレーション、すなわち、第２の単位スイッチＳＷの第３の入出力端子６３Ａ側におけるアイソレーション特性が劣化することがあった。

この原因は、入出力端子６３Ａにおける電圧が、入力高周波信号のレベル上昇に伴い定常状態より上昇し、本来はオン状態であるべき第２のシャントスイッチＳＷ４がオフ状態となることがあるためである。
このような問題に対しては、特許文献１に開示されたように、第１の入出力端子６１Ａと第２の入出力端子６２Ａの間に抵抗器９１を、また、第１の入出力端子６１Ａと第３の入出力端子６３Ａの間に抵抗器９２を、それぞれ設けることにより、上述のような必要以上の電圧上昇を抑制し、アイソレーションの劣化を抑制する手法が知られている。

特開２０１２－１８６７０２号公報

しかしながら、電圧上昇の抑制効果を上げるためには、上述の入出力端子間に設ける抵抗器の抵抗値を小さくする必要があるが、例えば、抵抗器８１，８２に対して抵抗器９１の抵抗値を小さくすると、次述するように第１の単位スイッチＳＷ１を構成する電界効果トランジスタの良否判別ができなくなる場合があり、回路の十分な安全性、信頼性の確保が困難となるという問題がある。

以下、図４に示された回路を参照しつつ具体的に説明する。
同図において、抵抗器８１、抵抗器８２、及び抵抗器９１の各々の抵抗値を、それぞれＲ８１、Ｒ８２、Ｒ９１とする。第１の単位スイッチＳＷ１がオフ状態となった場合、通常は、入出力端子６１Ａと入出力端子６２Ａの間の抵抗値は、抵抗器８１と抵抗器８２の直列抵抗に対する抵抗器９１の並列接続による合成抵抗値（Ｒ８１＋Ｒ８２）∥Ｒ９１となる。一方、電界効果トランジスタ１Ａが不良で、オフ状態とならなかった場合、抵抗器８１は短絡状態とされるため、入出力端子６１Ａと入出力端子６２Ａの間の抵抗値は、抵抗器８２と抵抗器９１の並列接続による合成抵抗値Ｒ８２∥Ｒ９１となる。

ここで、例えば、Ｒ８１＝Ｒ８２＝３０ｋΩ、Ｒ９１＝１０ｋΩとした場合、入出力端子６１Ａと入出力端子６２Ａの間の抵抗値は、通常動作であれば約８．６ｋΩとなるが、電界効果トランジスタ１Ａがオフできない状態となると、抵抗値は７．５ｋΩとなる。通常、抵抗器の抵抗値には、ばらつきがあり、例えば、２０％変動してしまうと、８．６ｋΩが６．８ｋΩとなり、電界効果トランジスタ１Ａがオフできない状態の７．５ｋΩより小さくなってしまうため、良否判断が困難となる。したがって、上述の例の場合、抵抗器９１の抵抗値を小さくすることができず、アイソレーション劣化を招く場合があった。

本発明は、上記実状に鑑みてなされたもので、スイッチ動作を行う電界効果トランジスタの良否判定を可能としつつ、大信号入力時のアイソレーション劣化を抑制可能な半導体スイッチ回路を提供するものである。

上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、
第１の入出力端子と第２の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第１の単位スイッチが設けられ、
前記第１の入出力端子と第３の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第２の単位スイッチが設けられ、
前記第２の入出力端子とグランドとの間には、前記第２の入出力端子側から、前記第２の単位スイッチと共に導通状態とされる第１のシャントスイッチ及び第１のＤＣカットコンデンサが直列接続されて設けられ、
前記第３の入出力端子とグランドとの間には、前記第３の入出力端子側から、前記第１の単位スイッチと共に導通状態とされる第２のシャントスイッチ及び第２のＤＣカットコンデンサが直列接続されて設けられ、
前記第１乃至第３の入出力端子に接続する電界効果トランジスタのゲートと前記第１乃至第３の入出力端子のそれぞれとの間に、コンデンサが接続されてなる半導体スイッチ回路であって、
前記第２の入出力端子と前記第３の入出力端子間に、電圧抑制用抵抗器が接続され、
前記第１の入出力端子と、前記第２の入出力端子と前記第３の入出力端子のいずれかの入出力端子との間に大信号が入力された際に、オフ状態の単位スイッチとオン状態のシャントスイッチが接続される入出力端子の電圧が前記第１の入出力端子の電圧に近づくよう、前記第１の入出力端子と、前記オフ状態の単位スイッチと前記オン状態のシャントスイッチが接続される前記入出力端子との間に、前記電圧抑制用抵抗器及び前記オン状態の単位スイッチを介して電流を流すことで、前記オフ状態の単位スイッチと前記オン状態のシャントスイッチが接続される前記入出力端子における電圧上昇を抑圧可能に構成されてなるものである。

本発明によれば、択一的にオフ状態又はオン状態とされる２つの入出力端子間に電圧抑制用抵抗器を接続する構成とすることにより、スイッチを構成する半導体素子の良否を判別可能としつつ、大信号入力時に、電圧抑制用抵抗器を介して、オフ状態の入出力端子における電圧上昇が抑制されるため、従来に比して、大信号入力時におけるアイソレーションの劣化を確実に防止できるという効果を奏するものである。

本発明の実施の形態における半導体スイッチ回路の回路構成例を示す回路図である。 本発明の実施の形態における半導体スイッチ回路の入力電力に対する端子電圧の変化例を示す特性線図である。 本発明の実施の形態における半導体スイッチ回路の入力電力に対するアイソレーションの変化例を示す特性線図である。 従来回路の構成例を示す回路図である。

以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の構成について、図１を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ回路は、２つの単位スイッチ１０１，１０２の組合せによるＳＰＤＴ(Single Pole Dual Throw)スイッチが構成されてなるもので、第１の入出力端子６１と第２の入出力端子６２との間、又は、第１の入出力端子６１と第３の入出力端子６３との間のいずれか一方を、選択的に導通状態として、高周波信号を通過せしめることができるよう構成されたものである。

以下、具体的にその構成を説明すれば、まず、第１及び第２の単位スイッチ（図１においては、それぞれ「ＳＷ１」、「ＳＷ２」と表記）１０１，１０２は、直列接続されており、その相互の接続点に第１の入出力端子６１が接続されて設けられる一方、第１の単位スイッチ１０１の他方の端部には、第２の入出力端子６２が、また、第２の単位スイッチ１０２の他方の端部には、第３の入出力端子６３が、それぞれ接続されて設けられたものとなっている。

そして、第２の入出力端子６２とグランドとの間には、第１のシャントスイッチ（図１においては「ＳＷ３」と表記）１０３が、また、第３の入出力端子６３とグランドとの間には、第２のシャントスイッチ（図１においては「ＳＷ４」と表記）１０４が、それぞれ設けられたものとなっている。

第１の単位スイッチ１０１は、第１及び第２の電界効果トランジスタ（以下、説明の便宜上、電界効果トランジスタを「ＦＥＴ」と称する）１，２の直列接続により構成され、また、第２の単位スイッチ１０２は、第３及び第４のＦＥＴ（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）３，４の直列接続により構成されている。
第１の単位スイッチ１０１においては、第１のＦＥＴ（図１においては「Ｑ１」と表記）１のソース（又はドレイン）と第２のＦＥＴ（図１においては「Ｑ２」と表記）２のドレイン（又はソース）が相互に接続されている。また、同様に、第２の単位スイッチ１０２においては、第３のＦＥＴ３のソース（又はドレイン）と第４のＦＥＴ４のドレイン（又はソース）が相互に接続されたものとなっている。

そして、第１のＦＥＴ１の他端、すなわち、ドレイン（又はソース）は、第３のＦＥＴ３のドレイン（又はソース）と共に、第１の入出力端子６１と接続されている。
また、第２のＦＥＴ２の他端であるソース（又はドレイン）は、第２の入出力端子６２に、第４のＦＥＴ４の他端であるソース（又はドレイン）は、第３の入出力端子６３に、それぞれ接続されている。

また、第１のＦＥＴ１のゲートは、第１のゲート抵抗器（図１においては「Ｒ２１」と表記）２１を介して、第２のＦＥＴ２のゲートは、第２のゲート抵抗器（図１においては「Ｒ２２」と表記）２２を介して、共に第１の制御端子６４に接続されている。
同様に、第３のＦＥＴ３のゲートは、第３のゲート抵抗器（図１においては「Ｒ２３」と表記）２３を介して、また、第４のＦＥＴ４のゲートは、第４のゲート抵抗器（図１においては「Ｒ２４」と表記）２４を介して、共に第２の制御端子６５に接続されている。

また、第１のＦＥＴ１のドレイン・ソース間には、第１のドレイン・ソース間抵抗器（図１においては「Ｒ１１」と表記）１１が、第２のＦＥＴ２のドレイン・ソース間には、第２のドレイン・ソース間抵抗器（図１においては「Ｒ１２」と表記）１２が、第３のＦＥＴ３のドレイン・ソース間には、第３のドレイン・ソース間抵抗器（図１においては「Ｒ１３」と表記）１３が、第４のＦＥＴ４のドレイン・ソース間には、第４のドレイン・ソース間抵抗器（図１においては「Ｒ１４」と表記）１４が、それぞれ接続されている。

また、第１のＦＥＴ１のゲート・ドレイン（又はソース）間には、第１の付加容量（図１においては「Ｃ１」と表記）４１が、第２のＦＥＴ２のゲート・ソース（又はドレイン）間には、第２の付加容量（図１においては「Ｃ２」と表記）４２が、第３のＦＥＴ３のゲート・ドレイン（又はソース）間には、第３の付加容量（図１においては「Ｃ３」と表記）４３が、第４のＦＥＴ４のゲート・ソース（又はドレイン）間には、第４の付加容量（図１においては「Ｃ４」と表記）４４が、それぞれ接続されている。

一方、第１のシャントスイッチ１０３は、第５及び第６のＦＥＴ（図１においては、それぞれ「Ｑ５」、「Ｑ６」と表記）５，６の直列接続により構成され、また、第２のシャントスイッチ１０４は、第７及び第８のＦＥＴ（図１においては、それぞれ「Ｑ７」、「Ｑ８」と表記）７，８の直列接続により構成されている。

第１のシャントスイッチ１０３においては、第５のＦＥＴ５のソース（又はドレイン）と第６のＦＥＴ６のドレイン（又はソース）が相互に接続され、また、同様に、第２のシャントスイッチ１０４においては、第７のＦＥＴ７のソース（又はドレイン）と第８のＦＥＴ８のドレイン（又はソース）が相互に接続されたものとなっている。

そして、第５のＦＥＴ５の他端であるドレイン（又はソース）は、第２の入出力端子６２に、第７のＦＥＴ７の他端であるドレイン（又はソース）は、第３の入出力端子６３に、それぞれ接続されている。
また、第６のＦＥＴ６の他端であるソース（又はドレイン）は、第１のＤＣカットコンデンサ（図１においては「Ｃ９」と表記）４９を介して、また、第８のＦＥＴ８の他端であるソース（又はドレイン）は、第２のＤＣカットコンデンサ（図１においては「Ｃ１０」と表記）５０を介して、共にグランドに接続されている。

また、第５のＦＥＴ５のゲートは、第５のゲート抵抗器（図１においては「Ｒ２５」と表記）２５を介して、第６のＦＥＴ６のゲートは、第６のゲート抵抗器（図１においては「Ｒ２６」と表記）２６を介して、共に第２の制御端子６５に接続されている。
同様に、第７のＦＥＴ７のゲートは、第７のゲート抵抗器（図１においては「Ｒ２７」と表記）２７を介して、第８のＦＥＴ８のゲートは、第８のゲート抵抗器（図１においては「Ｒ２８」と表記）２８を介して、共に第１の制御端子６４に接続されている。

さらに、第５のＦＥＴ５のドレイン・ソース間には、第５のドレイン・ソース間抵抗器（図１においては「Ｒ１５」と表記）１５が、第６のＦＥＴ６のドレイン・ソース間には、第６のドレイン・ソース間抵抗器（図１においては「Ｒ１６」と表記）１６が、第７のＦＥＴ７のドレイン・ソース間には、第７のドレイン・ソース間抵抗器（図１においては「Ｒ１７」と表記）１７が、第８のＦＥＴ８のドレイン・ソース間には、第８のドレイン・ソース間抵抗器（図１においては「Ｒ１８」と表記）１８が、それぞれ接続されている。

そして、第５のＦＥＴ５のゲート・ドレイン（又はソース）間には、第５の付加容量（図１においては「Ｃ５」と表記）４５が、第６のＦＥＴ６のゲート・ソース（又はドレイン）間には、第６の付加容量（図１においては「Ｃ６」と表記）４６が、第７のＦＥＴ７のゲート・ドレイン（又はソース）間には、第７の付加容量（図１においては「Ｃ７」と表記）４７が、第８のＦＥＴ８のゲート・ソース（又はドレイン）間には、第８の付加容量（図１においては「Ｃ８」と表記）４８が、それぞれ接続されている。
さらに、第２の入出力端子６２と第３の入出力端子６３の間には、電圧抑制用抵抗器（図１においては「Ｒ３１」と表記）３１が接続されている。

次に、上記構成における回路動作について説明する。
まず、スイッチ回路としての基本的な動作は、この種の従来回路と同一であるので、概括的に説明することとする。
例えば、第１の入出力端子６１と第２の入出力端子６２間を導通状態とする場合には、第１の単位スイッチ１０１をオン、第２の単位スイッチ１０２をオフとすると共に、第１のシャントスイッチ１０３をオフ、第２のシャントスイッチ１０４をオンとすべく、第１及び第２の制御端子６４，６５へ、それぞれ所定の制御電圧を印加する。

その結果、第１の単位スイッチ１０１を介して第１の入出力端子６１と第２の入出力端子６２間が導通状態とされる一方、第２のシャントスイッチ１０４のオンにより第３の入出力端子６３におけるアイソレーションが確保される。
一方、第１の入出力端子６１と第３の入出力端子６３間を導通状態とする場合には、第１の単位スイッチ１０１をオフ、第２の単位スイッチ１０２をオンとすると共に、第１のシャントスイッチ１０３をオン、第２のシャントスイッチ１０４をオフとすべく第１及び第２の制御端子６４，６５へ、それぞれ所定の制御電圧を印加する。

その結果、第２の単位スイッチ１０２を介して第１の入出力端子６１と第３の入出力端子６３間が導通状態とされる一方、第１のシャントスイッチ１０３のオンにより第２の入出力端子６２におけるアイソレーションが確保される。

ここで、従来回路との動作の違いを説明する。
図４に示された従来回路においては、抵抗器９１，９２が接続されているが、本発明の実施の形態における回路においては、抵抗器９１，９２に対応する抵抗器が設けられていないため、例えば、第１の単位スイッチ１０１をオフ状態とすると、第１の単位スイッチ１０１の入出力間の抵抗値は、Ｒ１１＋Ｒ１２となる。なお、ここで、Ｒ１１は抵抗器１１の抵抗値、Ｒ１２は抵抗器１２の抵抗値とする。

ところが、第１のＦＥＴ１がオフできない不良の場合、第１の単位スイッチ１０１をオフ状態とすると、第１の単位スイッチ１０１の入出力間の抵抗値は、Ｒ１２となり、正常時の抵抗値（Ｒ１１＋Ｒ１２）を基準に判断することで第１のＦＥＴ１がオフできない不良であることが容易に判別可能となる。

次に、大信号入力時の回路動作について説明する。
例えば、第１の入出力端子６１と第２の入出力端子６２間が導通状態とされる場合、入力電力が大きくなると第３の入出力端子６３の電位上昇が発生するが、電圧抑制用抵抗器３１及びオン状態である第１の単位スイッチ１０１の第１及び第２のＦＥＴ１，２を介して第１の入出力端子６１の電位に近づくように電流が流れる。
その結果、第３の入出力端子６３の電位上昇が抑圧され、第２のシャントスイッチ１０４がオフ状態となることが回避されて、アイソレーション劣化が抑制されることとなる。なお、電圧抑制用抵抗器３１は、その抵抗値を低くしても、ＦＥＴの良否判定に影響を与えることはないため、電位上昇を抑制するに足りる十分な低い抵抗値に設定することが可能である。

図２には、本発明の実施の形態における半導体スイッチ回路の入力電力に対する端子電圧の変化のシミュレーション結果の一例を示す特性線が従来回路の同様な特性線と共に示されており、以下、同図について説明する。
図２において、横軸は入力電力を、縦軸は端子電圧を、それぞれ示している。 また、同図において、本発明の実施の形態における半導体スイッチ回路の特性線は実線により、従来回路の特性線は点線により、それぞれ示されている。

図２に示された本発明の実施の形態における半導体スイッチ回路の特性線（実線）は、第１及び第２の入出力端子６１，６２間を導通状態とした場合に、通過する高周波信号の入力電力の変化に対する第３の入出力端子６３における端子電圧の変化のシミュレーション結果を示している。

また、図２に示された従来回路の点線の特性線は、図４に示された構成において、第１及び第２の入出力端子６１Ａ，６２Ａ間を導通状態とした場合に、通過する高周波信号の入力電力の変化に対する第３の入出力端子６３Ａにおける端子電圧の変化のシミュレーション結果を示している。
図２によれば、本発明の実施の形態における半導体スイッチ回路の入出力端子における電圧上昇が、従来回路に比して格段に抑制されたものとなっていることが確認できる。

次に、図３には、本発明の実施の形態における半導体スイッチ回路の入力電力に対するアイソレーションの変化のシミュレーション結果の一例を示す特性線が従来回路の同様な特性線と共に示されており、以下、同図について説明する。
図３において、横軸は入力電力を、縦軸はアイソレーションを、それぞれ示している。また、同図において、本発明の実施の形態における半導体スイッチ回路の特性線は実線により、従来回路の特性線は点線により、それぞれ示されている。

図３に示された本発明の実施の形態における半導体スイッチ回路の特性線（実線）は、第１及び第２の入出力端子６１，６２間を導通状態とした場合に、通過する高周波信号の入力電力の変化に対する第３の入出力端子６３におけるアイソレーションの変化のシミュレーション結果を示している。

また、図３に示された従来回路の点線の特性線は、図４に示された構成において、第１及び第２の入出力端子６１Ａ，６２Ａ間を導通状態とした場合に、通過する高周波信号の入力電力の変化に対する第３の入出力端子６３Ａにおけるアイソレーションの変化のシミュレーション結果を示している。
図３によれば、本発明の実施の形態における半導体スイッチ回路の入出力端子におけるアイソレーションの劣化が、電圧上昇の劣化に伴い従来回路に比して格段に抑制されたものとなっていることが確認できる。

スイッチ動作を行う電界効果トランジスタの良否判定を可能としつつ、大信号入力時のアイソレーション劣化の確実な抑制が所望される半導体スイッチ回路に適用できる。

３１…電圧抑制用抵抗器
６１…第１の入出力端子
６２…第２の入出力端子
６３…第３の入出力端子
１０１…第１の単位スイッチ
１０２…第２の単位スイッチ
１０３…第１のシャントスイッチ
１０４…第２のシャントスイッチ

Claims (1)

1. 第１の入出力端子と第２の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第１の単位スイッチが設けられ、
   前記第１の入出力端子と第３の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第２の単位スイッチが設けられ、
   前記第２の入出力端子とグランドとの間には、前記第２の入出力端子側から、前記第２の単位スイッチと共に導通状態とされる第１のシャントスイッチ及び第１のＤＣカットコンデンサが直列接続されて設けられ、
   前記第３の入出力端子とグランドとの間には、前記第３の入出力端子側から、前記第１の単位スイッチと共に導通状態とされる第２のシャントスイッチ及び第２のＤＣカットコンデンサが直列接続されて設けられ、
   前記第１乃至第３の入出力端子に接続する電界効果トランジスタのゲートと前記第１乃至第３の入出力端子のそれぞれとの間に、コンデンサが接続されてなる半導体スイッチ回路であって、
   前記第２の入出力端子と前記第３の入出力端子間に、電圧抑制用抵抗器が接続され、
   前記第１の入出力端子と、前記第２の入出力端子と前記第３の入出力端子のいずれかの入出力端子との間に大信号が入力された際に、オフ状態の単位スイッチとオン状態のシャントスイッチが接続される入出力端子の電圧が前記第１の入出力端子の電圧に近づくよう、前記第１の入出力端子と、前記オフ状態の単位スイッチと前記オン状態のシャントスイッチが接続される前記入出力端子との間に、前記電圧抑制用抵抗器及び前記オン状態の単位スイッチを介して電流を流すことで、前記オフ状態の単位スイッチと前記オン状態のシャントスイッチが接続される前記入出力端子における電圧上昇を抑圧可能としたことを特徴とする半導体スイッチ回路。

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