JP7675523B2 - 半導体記憶装置 - Google Patents

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Description

本実施形態は、半導体記憶装置に関する。
第１電極及び第２電極と、第１電極及び第２電極の間に設けられた相変化層と、を備える半導体記憶装置が知られている。相変化層は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）等を含む。
特開２０１１－１８８３８号公報
微細化の容易な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１電極及び第２電極と、第１電極及び第２電極の間に設けられた相変化層と、第１電極及び相変化層の間に設けられた第１の層とを備える。相変化層は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及びテルル（Ｔｅ）の少なくとも１つを含み、第１の層は、アルミニウム（Ａｌ）及びアンチモン（Ｓｂ）、又は、テルル（Ｔｅ）、並びに、亜鉛（Ｚｎ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）及びルテチウム（Ｌｕ）の少なくとも一つを含む。
一の実施形態に係る半導体記憶装置は、第１電極及び第２電極と、第１電極及び第２電極の間に設けられた相変化層と、第１電極及び相変化層の間に設けられた第１の層とを備える。相変化層は、立方晶の結晶を含み、第１の層は、閃亜鉛鉱型構造または面心立方格子の結晶を含む。
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な斜視図である。 同半導体記憶装置のメモリセルＭＣの模式的な断面図である。 同半導体記憶装置のメモリセルＭＣの電流－電圧特性を示す模式的なグラフである。 第１実施形態に係るメモリセルＭＣの書込動作について説明するための模式的な断面図である。 比較例に係るメモリセルＭＣの書込動作について説明するための模式的な断面図である。 変形例１に係る半導体記憶装置のメモリセルＭＣの模式的な断面図である。 変形例２に係る半導体記憶装置のメモリセルＭＣの模式的な断面図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置に係る抵抗変化素子部ＶＲＰの模式的な断面図である。 変形例に係る半導体記憶装置の抵抗変化素子部ＶＲＰ２の模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向が基板の表面と交差する場合、この第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成から「電気的に絶縁されている」と言った場合には、例えば、第１の構成と第２の構成との間に絶縁層等が設けられており、第１の構成と第２の構成とを接続するコンタクトや配線等が設けられていない状態を意味することとする。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
以下、図面を参照して、実施形態に係る半導体記憶装置の回路構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
［第１実施形態］
［概略構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。図２は、同半導体記憶装置の一部の構成を示す模式的な斜視図である。
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、例えば、図２に示す通り、Ｚ方向に並ぶ複数のメモリマットＭＭを備える。メモリマットＭＭは、ビット線ＢＬと、ワード線ＷＬと、メモリセルＭＣと、を備える。ビット線ＢＬは、Ｘ方向に複数配列され、Ｙ方向に延伸する。ワード線ＷＬは、Ｙ方向に複数配列され、Ｘ方向に延伸する。メモリセルＭＣは、ビット線ＢＬ及びワード線ＷＬに対応して、Ｘ方向及びＹ方向に複数並ぶ。図示の様に、Ｚ方向に並ぶ２つのメモリマットＭＭについては、ビット線ＢＬ又はワード線ＷＬが共通に設けられていても良い。図１の例において、メモリセルＭＣの陰極ＥＣはビット線ＢＬに接続される。また、メモリセルＭＣの陽極ＥＡはワード線ＷＬに接続される。メモリセルＭＣは、抵抗変化素子ＶＲ及び非線形素子ＮＯを備える。
周辺回路ＰＣは、ビット線ＢＬ及びワード線ＷＬに接続されている。周辺回路ＰＣは、例えば、降圧回路、選択回路、センスアンプ回路、及びこれらを制御するシーケンサ等を備える。降圧回路は、電源電圧等を降圧して電圧供給線に出力する。選択回路は、選択アドレスに対応するビット線ＢＬ及びワード線ＷＬを、対応する電圧供給線と導通させる。センスアンプ回路は、ビット線ＢＬの電圧又は電流に応じて０又は１のデータを出力する。
［メモリセルＭＣの構成］
図３は、本実施形態に係るメモリセルＭＣの模式的な断面図である。図３（ａ）は下方にビット線ＢＬが設けられ上方にワード線ＷＬが設けられるものに対応している。図３（ｂ）は下方にワード線ＷＬが設けられ上方にビット線ＢＬが設けられるものに対応している。
図３（ａ）に示すメモリセルＭＣは、ビット線ＢＬ上面のバリア導電層１０１に順に積層された導電層１０２、カルコゲン層１０３、導電層１０４、バリア導電層１０５、結晶化促進層１０６、カルコゲン層１０７、バリア導電層１０８及び導電層１０９を備える。導電層１０９には、ワード線ＷＬ下面のバリア導電層１１０が設けられている。
バリア導電層１０１は、ビット線ＢＬの一部として機能する。バリア導電層１０１は、例えば、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）等であっても良いし、炭窒化タングステン（ＷＣＮ）又は炭窒化タングステンシリサイド（ＷＣＮＳｉ）等、その他の導電層であっても良い。
導電層１０２は、メモリセルＭＣの直下に設けられるビット線ＢＬに接続され、メモリセルＭＣの陰極ＥＣとして機能する。導電層１０２は、例えば、炭素（Ｃ）、窒化炭素（ＣＮ）等であっても良いし、タングステン（Ｗ）、窒化タングステン（ＷＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、バナジウム（Ｖ）、窒化バナジウム（ＶＮ）、ジルコニウム（Ｚｒ）、窒化ジルコニウム（ＺｒＮ）、ハフニウム（Ｈｆ）、窒化ハフニウム（ＨｆＮ）、イットリウム（Ｙ）、窒化イットリウム（ＹＮ）、スカンジウム（Ｓｃ）、窒化スカンジウム（ＳｃＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、モリブデン（Ｍｏ）、レニウム（Ｒｅ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）等であっても良い。また、導電層１０２は、例えば、リン（Ｐ）等のＮ型の不純物が注入された多結晶シリコン等でも良いし、炭化タングステン（ＷＣ）、炭窒化タングステン（ＷＣＮ）又は炭窒化タングステンシリサイド（ＷＣＮＳｉ）等、その他の導電層であっても良い。
カルコゲン層１０３は、非線形素子ＮＯとして機能する。例えば、カルコゲン層１０３に所定のしきい値よりも低い電圧が印加された場合、カルコゲン層１０３は高抵抗状態である。カルコゲン層１０３に印加される電圧が所定のしきい値に達すると、カルコゲン層１０３は低抵抗状態となり、カルコゲン層１０３に流れる電流は複数桁増大する。カルコゲン層１０３に印加される電圧が一定の時間所定の電圧を下回ると、カルコゲン層１０３は再度高抵抗状態となる。
カルコゲン層１０３は、例えば、少なくとも１種以上のカルコゲンを含む。カルコゲン層１０３は、例えば、カルコゲンを含む化合物であるカルコゲナイドを含んでも良い。また、カルコゲン層１０３は、Ｂ、Ｎ、Ａｌ、Ｚｎ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種の元素を含んでも良い。
尚、ここで言うカルコゲンとは、周期表の第１６族に属する元素のうち、酸素（Ｏ）を除くものである。カルコゲンは、例えば、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）等を含む。
導電層１０４は、非線形素子ＮＯ及び抵抗変化素子ＶＲを接続する電極として機能する。導電層１０４は、例えば、導電層１０２と同様の材料を含んでも良い。
バリア導電層１０５は、例えば、バリア導電層１０１と同様の材料を含んでも良い。
結晶化促進層１０６は、カルコゲン層１０７の陰極ＥＣ側の面と接し、カルコゲン層１０７の結晶構造を制御可能な結晶下地（テンプレート）として機能する。結晶化促進層１０６は、例えば、立方晶の結晶を含む。立方晶の結晶は、例えば、閃亜鉛鉱構造の結晶、ｆｃｃ（Face-Centered Cubic；面心立方）格子構造の結晶（以下、「ｆｃｃ結晶」と呼ぶ。）等である。結晶化促進層１０６は、後述する構成原子からなる層を少なくとも１層以上有する。
また、結晶化促進層１０６は、後述するセット動作、リセット動作に必要な熱をカルコゲン層１０７へ供給するヒーターとしても機能する。効果的なヒーターとして機能するよう、結晶化促進層１０６は、後述する比較的大きなバンドギャップを有する、即ち比較的低い電気伝導性を示す材料を含む。
また、結晶化促進層１０６は、熱遮蔽部材としても機能する。結晶化促進層１０６において発生したジュール熱がカルコゲン層１０３側へ逃げにくくなるよう、結晶化促進層１０６は、後述する比較的低い熱伝導性を有する材料を含む。
カルコゲン層１０７は、抵抗変化素子ＶＲとして機能する。カルコゲン層１０７は、例えば、溶融温度以上の加熱と急速な冷却によりアモルファス状態（リセット状態：高抵抗状態）となる。また、カルコゲン層１０７は、例えば、溶融温度よりも低く結晶化温度よりも高い温度の加熱により結晶状態（セット状態：低抵抗状態）となる。
カルコゲン層１０７は、例えば、少なくとも１種以上のカルコゲンを含む。カルコゲン層１０７は、例えば、カルコゲンを含む化合物であるカルコゲナイドを含んでも良い。カルコゲン層１０７は、例えば、ＧｅＳｂＴｅ、ＧｅＣｕＴｅ、ＧｅＴｅ、ＳｂＴｅ、ＳｉＴｅ等でも良い。また、カルコゲン層１０７は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）のうちから選ばれた少なくとも１種の元素を含んでも良い。また、カルコゲン層１０７は、窒素（Ｎ）、炭素（Ｃ）、ホウ素（Ｂ）等を含んでも良い。
バリア導電層１０８は、例えば、バリア導電層１０１と同様の材料を含んでも良い。
導電層１０９は、メモリセルＭＣの直上に設けられるワード線ＷＬに接続され、メモリセルＭＣの陽極ＥＡとして機能する。導電層１０９は、例えば、導電層１０２と同様の材料を含んでも良い。
バリア導電層１１０は、ワード線ＷＬの一部として機能する。バリア導電層１１０は、例えば、バリア導電層１０１と同様の材料を含んでも良い。
図３（ｂ）に示すメモリセルＭＣは、基本的には図３（ａ）に示すメモリセルＭＣと同様に構成されている。しかしながら、図３（ｂ）に示すメモリセルＭＣにおいては、バリア導電層１０１ではなくバリア導電層１１０がビット線ＢＬの一部として機能し、バリア導電層１１０ではなくバリア導電層１０１がワード線ＷＬの一部として機能する。また、導電層１０２ではなく導電層１０９が陰極ＥＣとして機能し、導電層１０９ではなく導電層１０２が陽極ＥＡとして機能する。
［メモリセルＭＣの電気的特性］
図４は、本実施形態に係るメモリセルＭＣの電流－電圧特性を示す模式的なグラフである。横軸は、メモリセルＭＣの陰極ＥＣの電圧を基準とした場合の陽極ＥＡの電圧（以下、「セル電圧Ｖｃｅｌｌ」と呼ぶ。）を示している。縦軸は、メモリセルＭＣに流れる電流（以下、「セル電流Ｉｃｅｌｌ」と呼ぶ。）を対数軸で示している。
セル電流Ｉｃｅｌｌの値が所定の電流値Ｉ１の値よりも小さい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが単調に増大する。セル電流Ｉｃｅｌｌが電流値Ｉ１に達した時点で、低抵抗状態のメモリセルＭＣのセル電圧Ｖｃｅｌｌは電圧Ｖ１に達する。また、高抵抗状態のメモリセルＭＣのセル電圧Ｖｃｅｌｌは電圧Ｖ２に達する。電圧Ｖ２は、電圧Ｖ１よりも大きい。
セル電流Ｉｃｅｌｌの値が電流値Ｉ１の値より大きく電流値Ｉ２より小さい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが単調に減少する。この範囲において、高抵抗状態のメモリセルのセル電圧Ｖｃｅｌｌは、低抵抗状態のメモリセルＭＣのセル電圧Ｖｃｅｌｌよりも大きい。
セル電流Ｉｃｅｌｌが電流値Ｉ２より大きく電流値Ｉ３より小さい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが一時的に減少し、その後増大する。この範囲では、セル電流Ｉｃｅｌｌの増大に応じて高抵抗状態のメモリセルＭＣのセル電圧Ｖｃｅｌｌが急激に減少して、低抵抗状態のメモリセルＭＣのセル電圧Ｖｃｅｌｌと同程度となる。
セル電流Ｉｃｅｌｌが電流値Ｉ３より大きい範囲では、セル電流Ｉｃｅｌｌの増大に応じてセル電圧Ｖｃｅｌｌが一時的に減少し、その後増大する。
この状態から、セル電流Ｉｃｅｌｌを電流値Ｉ１よりも小さい大きさまで急速に減少させた場合、カルコゲン層１０７は高抵抗状態となる。また、セル電流Ｉｃｅｌｌを所定の大きさまで減少させ、一定時間この状態を維持した後にセル電流Ｉｃｅｌｌを減少させた場合、カルコゲン層１０７は低抵抗状態となる。
［動作］
図５は、本実施形態に係るメモリセルＭＣの書込動作について説明するための模式的な断面図である。図５には、書込動作として、セット動作及びリセット動作を例示している。セット動作は、メモリセルＭＣを高抵抗状態から低抵抗状態に遷移させる動作である。リセット動作は、メモリセルＭＣを低抵抗状態から高抵抗状態に遷移させる動作である。
図５（ａ）はリセット動作を行った後、図５（ｂ）はセット動作を行った後のメモリセルＭＣの状態をそれぞれ示す。
尚、以下の説明においては、カルコゲン層１０７の主成分がＧｅ２Ｓｂ２Ｔｅ５である場合の例について説明する。
図５（ｂ）に示すメモリセルＭＣに対してリセット動作を実行すると、図５（ａ）に示す様に、カルコゲン層１０７には、アモルファス状態のカルコゲン層１０７＿ａが形成される。リセット動作に際しては、例えば、セル電圧Ｖｃｅｌｌを、電圧Ｖ２（図４）より大きいリセット電圧Ｖｒｅｓｅｔに調整する。これにより、メモリセルＭＣに電流が流れてカルコゲン層１０７にジュール熱が発生する。また、ジュール熱は結晶化促進層１０６からも多く発生し、カルコゲン層１０７へ供給される。結晶化促進層１０６が、カルコゲン層１０７よりも高い電気抵抗を有するためである。この時のジュール熱は、カルコゲン層１０７全体が溶融する程度の大きさである。次に、セル電圧Ｖｃｅｌｌを０Ｖまで減少させる。これにより、カルコゲン層１０７にジュール熱が供給されなくなり、溶融したカルコゲン層１０７が急速に冷却される。この間、カルコゲン層１０７には結晶化に必要な時間が与えられない。これにより、カルコゲン層１０７がアモルファス状態（リセット状態：高抵抗状態）として固相化し、アモルファス状態のカルコゲン層１０７＿ａが形成される。
図５（ａ）に示すメモリセルＭＣに対してセット動作を実行すると、図５（ｂ）に示す様に、アモルファス状態のカルコゲン層１０７＿ａが結晶状態のカルコゲン層１０７＿ｃとなる。セット動作に際しては、例えば、セル電圧Ｖｃｅｌｌをリセット電圧Ｖｒｅｓｅｔより小さいセット電圧Ｖｓｅｔに調整して、一定時間その状態を保持する。これにより、メモリセルＭＣに電流が流れ、カルコゲン層１０７＿ａにジュール熱が供給される。この時のジュール熱は、カルコゲン層１０７＿ａが結晶化するものの、溶融は起こらない程度の大きさを有する。また、セット電圧Ｖｓｅｔは、カルコゲン層１０７＿ａが結晶化する際に必要な時間保持される。その後、セル電圧Ｖｃｅｌｌを０Ｖにする。これにより、アモルファス状態のカルコゲン層１０７＿ａは結晶状態（セット状態：低抵抗状態）のカルコゲン層１０７＿ｃとなる。
尚、セット動作において、カルコゲン層１０７中のＧｅ２Ｓｂ２Ｔｅ５の結晶は、結晶化促進層１０６に含まれる立方晶の結晶、例えば、閃亜鉛鉱構造の結晶、ｆｃｃ結晶等の結晶面を基準として成長する。これにより、カルコゲン層１０７＿ｃ中のＧｅ２Ｓｂ２Ｔｅ５は、主として立方晶であるｆｃｃ結晶として生成される。
以下同様に、図５（ｂ）に示すメモリセルＭＣに対してリセット動作を行うと結晶状態のカルコゲン層１０７＿ｃがアモルファス状態のカルコゲン層１０７＿ａとなる。また、図５（ａ）に示すメモリセルＭＣに対してセット動作を行うとアモルファス状態のカルコゲン層１０７＿ａが結晶状態のカルコゲン層１０７＿ｃとなる。
［比較例］
図６は、比較例に係るメモリセルＭＣの書込動作について説明するための模式的な断面図である。比較例に係るメモリセルＭＣは、基本的には第１実施形態に係るメモリセルＭＣと同様に構成されている。しかしながら、比較例に係るメモリセルＭＣは、結晶化促進層１０６を有していない。
図６（ａ）はリセット動作を行った後、図６（ｂ）はセット動作を行った後のメモリセルＭＣの状態をそれぞれ示す。
図６に示す様に、比較例に係るメモリセルＭＣのセット動作及びリセット動作は、第１実施形態に係るメモリセルＭＣのセット動作及びリセット動作と同様に行われる。しかしながら、比較例に係るメモリセルＭＣは、セット動作後に、カルコゲン層１０７＿ｃではなくカルコゲン層１０７＿ｃ´が形成される。
比較例に係るメモリセルＭＣは、セット動作に際して、第１実施形態と比較して、カルコゲン層１０７＿ａからカルコゲン層１０７＿ｃ´へと結晶化が完了するまでの時間が長い。この際、カルコゲン層１０７＿ｃ´に接する結晶化促進層１０６が無いため、カルコゲン層１０７＿ａが結晶成長する際の基準面が無く、カルコゲン層１０７の構成原子が相互に自由に動いてしまう。この様な状態では、結晶化の種となる結晶核が、カルコゲン層１０７内部で生成・消滅を繰り返してしまい、結果、結晶化が完了するまでの時間が長くなるためである。また、カルコゲン層１０７＿ｃ´へと結晶成長する際の配向を制御する結晶化促進層１０６が無いため、カルコゲン層１０７＿ｃ´にはｆｃｃ結晶が生成されにくい。
また、比較例に係るメモリセルＭＣは、ヒーターとして機能する結晶化促進層１０６を有さない。よって、セット動作、リセット動作に必要な熱を効率的にカルコゲン層１０７へ供給することができず、第１実施形態と比較して、セット動作及びリセット動作が完了するまでの時間が長くなってしまう。
また、比較例に係るメモリセルＭＣは、熱遮蔽部材としても機能する結晶化促進層１０６を有さない。よって、カルコゲン層１０７において発生したジュール熱がカルコゲン層１０３側へ逃げやすく、第１実施形態と比較して、セット動作及びリセット動作が完了するまでの時間が長くなってしまう。
［効果］
高速な書込動作を行うためには、セット動作及びリセット動作の両方を高速化する必要がある。
高速なセット動作を行うためには、特に、カルコゲン層１０７の結晶化が完了するまでの時間が短い方が好ましい。
そこで、本実施形態においては、例えば図３等を参照して説明した様に、カルコゲン層１０７の陰極ＥＣ側に、立方晶の結晶を含む結晶化促進層１０６を設ける。この様な構造では、上述の通り、セット動作において、カルコゲン層１０７中に、立方晶であるｆｃｃ構造の結晶を、高速に生成することができる。
次に、高速なリセット動作を行うためには、結晶化したカルコゲン層１０７＿ｃの溶融に必要な総熱量自体が小さいこと、及び、カルコゲン層１０７＿ｃへ効果的に溶融熱を供給できること、が好ましい。
カルコゲン層１０７＿ｃの溶融に必要な総熱量は、カルコゲン層１０７＿ｃの結晶構造、組成等によって異なる。そこで、以下、カルコゲン層１０７の一例として、Ｇｅ２Ｓｂ２Ｔｅ５を挙げる。
Ｇｅ２Ｓｂ２Ｔｅ５は、結晶構造の安定状態としてｈｃｐ（Hexagonal close-packed；六方最密）格子構造を有し、準安定状態としてｆｃｃ格子構造を有する。ここで、ｆｃｃ格子構造のＧｅ２Ｓｂ２Ｔｅ５は、ｈｃｐ格子構造のＧｅ２Ｓｂ２Ｔｅ５よりも少ない熱エネルギーで溶融することが知られている。従って、ｆｃｃ構造の結晶がカルコゲン層１０７＿ｃに多量に含まれる方が、溶融に必要な総熱量を小さくすることができる。
しかしながら、カルコゲン層１０７＿ｃにｆｃｃ格子構造の結晶を生成することは、困難な場合がある。特に、長時間の使用によって半導体記憶装置全体の温度が高くなってしまった場合等にセット動作を行うと、ｈｃｐ格子構造の結晶の割合が多くなってしまう場合がある。
そこで、本実施形態においては、上述の通り、立方晶の結晶を含む結晶化促進層１０６を設ける。この様な構造では、上述の通り、セット動作において、カルコゲン層１０７＿ｃにｆｃｃ格子構造のＧｅ２Ｓｂ２Ｔｅ５を安定して生成することができる。これにより、リセット動作時、カルコゲン層１０７＿ｃの溶融に必要な総熱量を低くして、高速なリセット動作を実現することができる。
［結晶化促進層１０６の構成］
［結晶化促進層１０６の結晶構造］
図３等を参照して説明した様に、結晶化促進層１０６は立方晶である、閃亜鉛鉱構造の結晶、ｆｃｃ結晶等を含む。
閃亜鉛鉱構造の結晶を構成する材料としては、ＡｌＳｂ（０．６１４ｎｍ）、ＺｎＴｅ（０．６１１ｎｍ）等が挙げられる（かっこ内は各材料が構成する閃亜鉛鉱構造の結晶の格子定数）。結晶化促進層１０６は、例えば、これら材料を構成する、アルミニウム（Ａｌ）及びアンチモン（Ｓｂ）、又は、テルル（Ｔｅ）及び亜鉛（Ｚｎ）を含んでも良い。
ｆｃｃ結晶を構成する材料としては、ＬａＴｅ（０．６４２ｎｍ）、ＣｅＴｅ（０．６３６ｎｍ）、ＰｒＴｅ（０．６３２ｎｍ）、ＮｄＴｅ（０．６２６ｎｍ）、ＳｍＴｅ（０．６５９ｎｍ）、ＥｕＴｅ（０．６５９ｎｍ）、ＧｄＴｅ（０．６１４ｎｍ）、ＴｂＴｅ（０．６１０ｎｍ）、ＤｙＴｅ（０．６０９ｎｍ）、ＨｏＴｅ（０．６０５ｎｍ）、ＥｒＴｅ（０．６０６ｎｍ）、ＴｍＴｅ（０．６０４ｎｍ）、ＹｂＴｅ（０．６３５ｎｍ）、ＬｕＴｅ（０．５９５ｎｍ）等が挙げられる（かっこ内は各材料が構成するｆｃｃ結晶の格子定数）。結晶化促進層１０６は、例えば、これら材料を構成する、テルル（Ｔｅ）、並びに、亜鉛（Ｚｎ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）及びルテチウム（Ｌｕ）の少なくとも一つを含んでも良い。
また、結晶化促進層１０６に含まれる閃亜鉛鉱構造の結晶又はｆｃｃ結晶の格子定数は、カルコゲン層１０７＿ｃに含まれるｆｃｃ結晶の格子定数に近い方が望ましい。これらの結晶が互いに近い格子定数を有する方が、カルコゲン層１０７＿ｃに含まれる結晶の結晶構造をより好適に制御できるためである。特に、結晶化促進層１０６に含まれる結晶の格子定数は、カルコゲン層１０７に含まれる結晶の格子定数の９０％より大きく１１０％より小さいことが好ましい。
カルコゲン層１０７がＧｅ２Ｓｂ２Ｔｅ５を含む場合を例に挙げる。Ｇｅ２Ｓｂ２Ｔｅ５のｆｃｃ結晶の格子定数は０．５９８ｎｍなので、結晶化促進層１０６に含まれる結晶もこれと同程度の格子定数を有することが好ましい。結晶化促進層１０６の材料としては、例えば、ＡｌＳｂ（０．６１４ｎｍ）、ＺｎＴｅ（０．６１１ｎｍ）、ＬａＴｅ（０．６４２ｎｍ）、ＣｅＴｅ（０．６３６ｎｍ）、ＰｒＴｅ（０．６３２ｎｍ）、ＮｄＴｅ（０．６２６ｎｍ）、ＧｄＴｅ（０．６１４ｎｍ）、ＴｂＴｅ（０．６１０ｎｍ）、ＤｙＴｅ（０．６０９ｎｍ）、ＨｏＴｅ（０．６０５ｎｍ）、ＥｒＴｅ（０．６０６ｎｍ）、ＴｍＴｅ（０．６０４ｎｍ）、ＹｂＴｅ（０．６３５ｎｍ）、ＬｕＴｅ（０．５９５ｎｍ）等が好ましい（かっこ内は各材料の格子定数）。
また、カルコゲン層１０７がＧｅＣｕ２Ｔｅ３を含む場合を例に挙げる。ＧｅＣｕ２Ｔｅ３のｆｃｃ結晶の格子定数は０．５９９ｎｍなので、結晶化促進層１０６に含まれる結晶もこれと同程度の格子定数を有することが好ましい。結晶化促進層１０６の材料としては、例えば、ＡｌＳｂ（０．６１４ｎｍ）、ＺｎＴｅ（０．６１１ｎｍ）、ＬａＴｅ（０．６４２ｎｍ）、ＣｅＴｅ（０．６３６ｎｍ）、ＰｒＴｅ（０．６３２ｎｍ）、ＮｄＴｅ（０．６２６ｎｍ）、ＳｍＴｅ（０．６５９ｎｍ）、ＥｕＴｅ（０．６５９ｎｍ）、ＧｄＴｅ（０．６１４ｎｍ）、ＴｂＴｅ（０．６１０ｎｍ）、ＤｙＴｅ（０．６０９ｎｍ）、ＨｏＴｅ（０．６０５ｎｍ）、ＥｒＴｅ（０．６０６ｎｍ）、ＴｍＴｅ（０．６０４ｎｍ）、ＹｂＴｅ（０．６３５ｎｍ）、ＬｕＴｅ（０．５９５ｎｍ）等が好ましい（かっこ内は格子定数）。
尚、カルコゲン層１０７がその他の材料を含む場合であっても同様に、結晶化促進層１０６に含まれる結晶の格子定数は、カルコゲン層１０７に含まれる結晶の格子定数の９０％より大きく１１０％より小さいことが好ましい。
尚、カルコゲン層１０７及び結晶化促進層１０６における各材料の組成比は、例えば、ＥＤＳ（Energy Dispersive X-raySpectrometry）等の方法によって観察可能である。また、ＥＤＳ等の方法によって取得した組成比に、最小二乗法等による近似線の設定や移動平均処理等を行い、その結果に基づいて組成比の判断を行うことも可能である。
また、カルコゲン層１０７及び結晶化促進層１０６に含まれる結晶の結晶構造及び格子定数等は、例えば、ＮＢＤ（Nano Beam Diffraction）法等の方法によって解析可能である。
［結晶化促進層１０６の融点］
上述の通り、リセット動作においては、カルコゲン層１０７を溶融させる。ここで、結晶化促進層１０６をヒーターとして機能させる場合、リセット動作において、結晶化促進層１０６における熱がカルコゲン層１０７における熱よりも大きくなる。ここで、カルコゲン層１０７が溶融した際、結晶化促進層１０６も同時に溶融してしまうと、相互に構成元素が混入して各層の特性が変化し、その後の書込動作に不良が生じてしまう恐れがある。従って、結晶化促進層１０６の融点は、結晶化促進層１０６がリセット動作において溶融しない様、十分に高い方が好ましい。例えば、結晶化促進層１０６の融点は、カルコゲン層１０７の融点よりも３００℃程度高い方が好ましい。少なくとも、結晶化促進層１０６の融点は、カルコゲン層１０７の融点よりも高い方が好ましい。
カルコゲン層１０７がＧｅ２Ｓｂ２Ｔｅ５を含む場合を例に挙げる。Ｇｅ２Ｓｂ２Ｔｅ５のｆｃｃ結晶の融点は６３０℃であるため、結晶化促進層１０６の融点は６３０℃よりも高い方が好ましい。より好ましくは、結晶化促進層１０６の融点が９３０℃よりも高い方が好ましい。条件を満たす結晶化促進層１０６の材料としては、例えば、ＡｌＳｂ（１０６０℃）、ＺｎＴｅ（１２９５℃）、ＬａＴｅ（１７２０℃）、ＣｅＴｅ（１８２０℃）、ＰｒＴｅ（１９５０℃）、ＮｄＴｅ（２０２５℃）、ＳｍＴｅ、ＥｕＴｅ（１５２６℃）、ＧｄＴｅ（１８２５℃）、ＴｂＴｅ、ＤｙＴｅ（１８５０℃）、ＨｏＴｅ（１３７０℃）、ＥｒＴｅ（１５００℃）、ＴｍＴｅＹｂＴｅ（１７３０℃）、ＬｕＴｅ等が好ましい（かっこ内は各材料の融点）。
尚、カルコゲン層１０７がその他の材料を含む場合であっても同様に、結晶化促進層１０６に含まれる材料の融点は、カルコゲン層１０７に含まれる材料の融点よりも高いことが好ましい。より好ましくは、結晶化促進層１０６の融点がカルコゲン層１０７の融点よりも３００℃程度高い方が好ましい。
尚、カルコゲン層１０７及び結晶化促進層１０６に含まれる材料の融点は、例えば、メモリセルＭＣを昇温した状態における断面ＴＥＭ（Transmission ElectronMicroscope）観察等により、結晶構造が維持されない温度を測定する等の方法によって解析可能である。また、各材料の融点は、文献値等からも推定可能である。
［結晶化促進層１０６のバンドギャップ及び電気伝導性］
前述の通り、結晶化促進層１０６がヒーターとして機能する際、結晶化促進層１０６の電気伝導性が低い、即ち、結晶化促進層１０６のバンドギャップがより大きい方が好ましい。特に、結晶化促進層１０６のバンドギャップが、カルコゲン層１０７のバンドギャップよりも大きい方が好ましい。結晶化促進層１０６とカルコゲン層１０７は直列に配置され、動作時に同量の電流が流れる。カルコゲン層１０７に対して結晶化促進層１０６の電気伝導性がより低いことで、カルコゲン層１０７よりも結晶化促進層１０６の温度上昇幅が大きくなる。よって、結晶化促進層１０６がより効果的にヒーターとして機能する。
カルコゲン層１０７がＧｅ２Ｓｂ２Ｔｅ５を含む場合を例に挙げる。Ｇｅ２Ｓｂ２Ｔｅ５のバンドギャップは０．４ｅＶであるため、結晶化促進層１０６のバンドギャップは０．４ｅＶより高い方が好ましい。条件を満たす結晶化促進層１０６の材料としては、例えば、ＡｌＳｂ（１．５８ｅＶ）、ＺｎＴｅ（２．２６ｅＶ）、等が好ましい（かっこ内は各材料の融点）。
尚、カルコゲン層１０７がその他の材料を含む場合であっても同様に、結晶化促進層１０６に含まれる材料のバンドギャップは、カルコゲン層１０７に含まれる材料のバンドギャップよりも高いことが好ましい。
尚、結晶化促進層１０６に含まれる材料のバンドギャップは、例えば、光吸収スペクトル測定等の方法によって解析可能である。
［結晶化促進層１０６の熱伝導率］
前述の通り、結晶化促進層１０６は、書込動作に必要な熱を効率的に利用するための、熱遮蔽部材としても機能する。熱遮蔽部材として機能するためには、結晶化促進層１０６の熱伝導率が低い方が好ましい。特に、結晶化促進層１０６の熱伝導率が、カルコゲン層１０７の熱伝導率よりも低い方が好ましい。結晶化促進層１０６において発生したジュール熱が、カルコゲン層１０３側へ逃げにくくなるためである。
尚、カルコゲン層１０７及び結晶化促進層１０６に含まれる材料の熱伝導率は、それらを構成する材料の組成、結晶構造等の測定値を基に、文献値等からその熱伝導率を推定可能である。
［第１実施形態の変形例１］
［メモリセルＭＣの構成］
図７は、第１実施形態の変形例１に係るメモリセルＭＣの模式的な断面図である。図７（ａ）は下方にビット線ＢＬが設けられ上方にワード線ＷＬが設けられるものに対応している。図７（ｂ）は下方にワード線ＷＬが設けられ上方にビット線ＢＬが設けられるものに対応している。
図７（ａ）及び図７（ｂ）に示す様に、本実施形態に係るメモリセルＭＣは、第１の実施形態と同様に、Ｚ方向に順に積層された導電層１０２、カルコゲン層１０３、導電層１０４、バリア導電層１０５、カルコゲン層１０７、バリア導電層１０８及び導電層１０９を備える。一方、本実施形態に係るメモリセルＭＣは、第１の実施形態と異なり、バリア導電層１０５とカルコゲン層１０７との間に、結晶化促進層１０６の代わりに結晶化促進層１０６＿１を備える。また、カルコゲン層１０７とバリア導電層１０８との間に、結晶化促進層１０６＿２を備える。
結晶化促進層１０６＿１及び１０６＿２は、カルコゲン層１０７の下面及び上面に接する。結晶化促進層１０６＿１及び１０６＿２は、カルコゲン層１０７の結晶構造を制御可能な結晶下地（テンプレート）として機能する。結晶化促進層１０６＿１及び１０６＿２は、上下面両方からカルコゲン層１０７と接することで、カルコゲン層１０７の結晶構造をより好適に制御可能である。また、カルコゲン層１０７の結晶化完了までの時間を、より短縮することができる。
尚、結晶化促進層１０６＿１及び１０６＿２に含まれる材料は、例えば、第１実施形態に係る結晶化促進層１０６に含まれる材料と同様の材料であっても良い。また、結晶化促進層１０６＿１及び１０６＿２に含まれる材料は、例えば、第１実施形態に係る結晶化促進層１０６に含まれる材料と同様の特性を備えていても良い。
例えば、結晶化促進層１０６＿１及び１０６＿２に含まれる結晶の格子定数は、カルコゲン層１０７に含まれる結晶の格子定数の９０％より大きく１１０％より小さいことが好ましい。
また、結晶化促進層１０６＿１及び１０６＿２に含まれる材料の融点は、カルコゲン層１０７の融点よりも高い方が好ましい。より好ましくは、結晶化促進層１０６の融点がカルコゲン層１０７の融点よりも３００℃程度高い方が好ましい。
また、結晶化促進層１０６＿１及び１０６＿２に含まれる材料のバンドギャップは、カルコゲン層１０７に含まれる材料のバンドギャップよりも高いことが好ましい。
また、結晶化促進層１０６＿１及び１０６＿２に含まれる材料の熱伝導率は、カルコゲン層１０７の熱伝導率よりも低い方が好ましい。
［第１実施形態の変形例２］
［メモリセルＭＣの構成］
図８は、第１実施形態の変形例２に係るメモリセルＭＣの模式的な断面図である。図８（ａ）は下方にビット線ＢＬが設けられ上方にワード線ＷＬが設けられるものに対応している。図８（ｂ）は下方にワード線ＷＬが設けられ上方にビット線ＢＬが設けられるものに対応している。
図８（ａ）及び図８（ｂ）に示す様に、本実施形態に係るメモリセルＭＣは、第１の実施形態と同様に、Ｚ方向に順に積層された導電層１０２、カルコゲン層１０３、導電層１０４、バリア導電層１０５、バリア導電層１０８及び導電層１０９を備える。一方、本実施形態に係るメモリセルＭＣは、第１の実施形態と異なり、バリア導電層１０５とバリア導電層１０８との間に、交互に積層された複数の結晶化促進層１０６＿３及び複数のカルコゲン層１０７＿１を備える。
複数の結晶化促進層１０６＿３は、複数のカルコゲン層１０７＿１の下面及び上面にそれぞれ接する。複数の結晶化促進層１０６＿３は、カルコゲン層１０７＿１の結晶構造を制御可能な結晶下地（テンプレート）として機能する。
本変形例では、第１の実施形態と比較して、１層ごとのカルコゲン層１０７＿１の厚さを薄くし、カルコゲン層１０７＿１を複数層に分けて設けることで、より短時間で複数のカルコゲン層１０７＿１を溶融することができる。また、薄層化させたカルコゲン層１０７＿１それぞれに対し、上下両面に接する複数の結晶化促進層１０６＿３を設けることで、カルコゲン層１０７＿１の結晶構造をより好適に制御可能である。また、カルコゲン層１０７＿１を薄層化した複数層とすることで、複数のカルコゲン層１０７＿１全ての結晶化完了までの時間を、第１の実施形態と比較して短縮することができる。
尚、結晶化促進層１０６＿３に含まれる材料は、例えば、第１実施形態に係る結晶化促進層１０６に含まれる材料と同様の材料であっても良い。また、結晶化促進層１０６＿３に含まれる材料は、例えば、第１実施形態に係る結晶化促進層１０６に含まれる材料と同様の特性を備えていても良い。
例えば、結晶化促進層１０６＿３に含まれる結晶の格子定数は、カルコゲン層１０７＿１に含まれる結晶の格子定数の９０％より大きく１１０％より小さいことが好ましい。
また、結晶化促進層１０６＿３に含まれる材料の融点は、カルコゲン層１０７＿１の融点よりも高い方が好ましい。より好ましくは、結晶化促進層１０６＿３の融点がカルコゲン層１０７＿１の融点よりも３００℃程度高い方が好ましい。
また、結晶化促進層１０６＿３に含まれる材料のバンドギャップは、カルコゲン層１０７＿１に含まれる材料のバンドギャップよりも高いことが好ましい。
また、結晶化促進層１０６＿３に含まれる材料の熱伝導率は、カルコゲン層１０７＿１の熱伝導率よりも低い方が好ましい。
［第１実施形態のその他の変形例］
図３、図７及び図８を参照して説明した構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
例えば、図３（ａ）に示す例において、結晶化促進層１０６は、カルコゲン層１０７の陽極ＥＡ側の面と接するように設けられていても良い。つまり、図３（ａ）において、結晶化促進層１０６は、カルコゲン層１０７とバリア導電層１０８との間に設けられていても良い。また、図３（ｂ）に示す例において、結晶化促進層１０６は、カルコゲン層１０７の陰極ＥＣ側の面と接するように設けられていても良い。つまり、図３（ｂ）において、結晶化促進層１０６は、カルコゲン層１０７とバリア導電層１０８との間に設けられていても良い。
また、図３、図７及び図８を参照して説明した例において、カルコゲン層１０７，１０７＿１のＸ方向及びＹ方向の少なくとも一方の側壁部分に、結晶化促進層１０６が設けられていても良い。この様な場合、カルコゲン層１０７，１０７＿１の上面及び下面の少なくとも一方には、結晶化促進層１０６が設けられていても良いし、設けられていなくても良い。
［第２実施形態］
［概略構成］
次に、図９及び図１０を参照して第２実施形態に係る半導体記憶装置について説明する。図９は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。図１０は、本実施形態に係る抵抗変化素子部ＶＲＰの模式的な断面図である。
図９に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡ２と、メモリセルアレイＭＣＡ２を制御する周辺回路ＰＣ２と、を備える。メモリセルアレイＭＣＡ２は、複数のワード線ＷＬ２、複数のプレート線ＰＬ、及び複数のビット線ＢＬ２を備える。また、メモリセルアレイＭＣＡ２は、例えば、複数のメモリセルＭＣ２を備える。
周辺回路ＰＣ２は、第１の実施形態と同様に、例えば、降圧回路、選択回路、センスアンプ回路、及びこれらを制御するシーケンサ等を備える。
メモリセルＭＣ２は、それぞれビット線ＢＬ２、ワード線ＷＬ２、及びプレート線ＰＬへ接続される。例えば、同一のワード線ＷＬ２に接続された複数のメモリセルＭＣ２は、同一のプレート線ＰＬに接続される。一方、同一のワード線ＷＬ２に接続された複数のメモリセルＭＣ２は、それぞれ異なるビット線ＢＬ２に接続される。メモリセルＭＣ２は、電界効果型のトランジスタＴｒと、抵抗変化素子部ＶＲＰを備える。
トランジスタＴｒは、ワード線ＷＬ２に接続されたゲート端子と、ビット線ＢＬ２に接続されたドレイン端子と、抵抗変化素子部ＶＲＰの一端であるノードＮ１に接続されたソース端子と、を含む。トランジスタＴｒは、動作対象のメモリセルＭＣ２を選択する機能を有する。
抵抗変化素子部ＶＲＰは、図１０に示す様に、図示しない半導体基板の上方に順に積層された、導電層２０２、バリア導電層２０５、結晶化促進層１０６＿４、カルコゲン層１０７、バリア導電層２０８及び導電層２０９を備える。導電層２０２、バリア導電層２０５、バリア導電層２０８及び導電層２０９は、基本的には、図３（ａ）及び図３（ｂ）を参照して説明した導電層１０２、バリア導電層１０５、バリア導電層１０８及び導電層１０９と同様に構成されている。ただし、図３（ａ）及び図３（ｂ）の例では、導電層１０２、バリア導電層１０５、バリア導電層１０８及び導電層１０９のＸ方向及びＹ方向における幅が、結晶化促進層１０６及びカルコゲン層１０７のＸ方向及びＹ方向における幅と同程度だった。一方、図１０の例では、導電層２０２、バリア導電層２０５、バリア導電層２０８及び導電層２０９のＸ方向及びＹ方向における幅が、結晶化促進層１０６＿４及びカルコゲン層１０７のＸ方向及びＹ方向における幅よりも大きい。また、導電層２０２は、ビット線ＢＬ又はワード線ＷＬではなく、ノードＮ１に接続される。また、導電層２０９は、ワード線ＷＬ又はビット線ＢＬではなく、プレート線ＰＬに接続される。
結晶化促進層１０６＿４は、カルコゲン層１０７の下面に接する。結晶化促進層１０６＿４は、カルコゲン層１０７の結晶構造を制御可能な結晶下地（テンプレート）として機能する。
尚、結晶化促進層１０６＿４に含まれる材料は、例えば、第１実施形態に係る結晶化促進層１０６に含まれる材料と同様の材料であっても良い。また、結晶化促進層１０６＿４に含まれる材料は、例えば、第１実施形態に係る結晶化促進層１０６に含まれる材料と同様の特性を備えていても良い。
例えば、結晶化促進層１０６＿４に含まれる結晶の格子定数は、カルコゲン層１０７に含まれる結晶の格子定数の９０％より大きく１１０％より小さいことが好ましい。
また、結晶化促進層１０６＿４に含まれる材料の融点は、カルコゲン層１０７の融点よりも高い方が好ましい。より好ましくは、結晶化促進層１０６の融点がカルコゲン層１０７の融点よりも３００℃程度高い方が好ましい。
また、結晶化促進層１０６＿４に含まれる材料のバンドギャップは、カルコゲン層１０７に含まれる材料のバンドギャップよりも高いことが好ましい。
また、結晶化促進層１０６＿４に含まれる材料の熱伝導率は、カルコゲン層１０７の熱伝導率よりも低い方が好ましい。
［動作］
まず、本実施形態に係るメモリセルＭＣ２への書込動作について説明する。書き込み対象である対象メモリセルＭＣ２に接続されたワード線ＷＬ２にＯＮ電圧を印加し、それ以外のワード線ＷＬ２にＯＦＦ電圧を印加することで、対象メモリセルＭＣ２のトランジスタＴｒをＯＮ状態とし、それ以外のトランジスタＴｒをＯＦＦ状態とする。次に、例えば、対象メモリセルＭＣ２に接続されたビット線ＢＬ２及びプレート線ＰＬに、それぞれ書き込み電圧及び接地電圧を印加する。結果、対象メモリセルＭＣ２の抵抗変化素子部ＶＲＰへ電流が供給され、上述したセット動作と同様にデータが書き込まれる。
次に、本実施形態に係る読出し動作について説明する。書込動作と同様に、対象メモリセルＭＣのトランジスタＴｒをＯＮ状態とし、それ以外のトランジスタＴｒをＯＦＦ状態とする。次に、例えば、対象メモリセルＭＣに接続されたプレート線ＰＬ及びビット線ＢＬ２に、それぞれ読出し電圧及び接地電圧を印加する。次に、ビット線ＢＬ２に流れる電流、又はビット線ＢＬ２の電圧レベルを検出し、対象メモリセルＭＣに記憶されたデータを判定する。
［第２実施形態の変形例］
図１１は、第２実施形態の変形例に係る抵抗変化素子部ＶＲＰ２の模式的な断面図である。
図１１に示す様に、本変形例に係る抵抗変化素子部ＶＲＰ２は、基本的には第２の実施形態における抵抗変化素子部ＶＲＰと同様に構成されている。しかしながら、図１１に示す抵抗変化素子部ＶＲＰ２においては、結晶化促進層１０６＿４のかわりに、２つの結晶化促進層１０６＿５が、カルコゲン層１０７の上下面に接する様に、それぞれ設けられている。
結晶化促進層１０６＿５は、カルコゲン層１０７の結晶構造を制御可能な結晶下地（テンプレート）として機能する。
尚、結晶化促進層１０６＿５に含まれる材料は、例えば、第１実施形態に係る結晶化促進層１０６に含まれる材料と同様の材料であっても良い。また、結晶化促進層１０６＿５に含まれる材料は、例えば、第１実施形態に係る結晶化促進層１０６に含まれる材料と同様の特性を備えていても良い。
例えば、結晶化促進層１０６＿５に含まれる結晶の格子定数は、カルコゲン層１０７に含まれる結晶の格子定数の９０％より大きく１１０％より小さいことが好ましい。
また、結晶化促進層１０６＿５に含まれる材料の融点は、カルコゲン層１０７の融点よりも高い方が好ましい。より好ましくは、結晶化促進層１０６の融点がカルコゲン層１０７の融点よりも３００℃程度高い方が好ましい。
また、結晶化促進層１０６＿５に含まれる材料のバンドギャップは、カルコゲン層１０７に含まれる材料のバンドギャップよりも高いことが好ましい。
また、結晶化促進層１０６＿５に含まれる材料の熱伝導率は、カルコゲン層１０７の熱伝導率よりも低い方が好ましい。
［その他の実施形態］
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、上述した半導体記憶装置は例示に過ぎず、具体的な構成等は適宜調整可能である。
例えば図１及び図２の例では、２つのメモリマットＭＭがＺ方向に並んでおり、下方のメモリマットＭＭは下方に位置するビット線ＢＬ及び上方に位置するワード線ＷＬを備えており、上方のメモリマットＭＭは下方に位置するワード線ＷＬ及び上方に位置するビット線ＢＬを備えていた。また、ワード線ＷＬは、下方に位置するメモリマットＭＭ及び上方に位置するメモリマットＭＭについて共通に設けられていた。しかしながら、この様な構成は一例にすぎず、例えば図２に示すビット線ＢＬをワード線ＷＬに入れ替え、図２に示すワード線ＷＬをビット線ＢＬに入れ替えても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０２…導電層、１０３…カルコゲン層、１０４…導電層、１０６…結晶化促進層、１０７…カルコゲン層、１０９…導電層、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＰＣ…周辺回路。

Claims (9)

  1. 第１電極及び第２電極と、
    前記第１電極及び前記第２電極の間に、交互に設けられた複数の相変化層及び複数の第１の層と
    を備え、
    前記相変化層は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及びテルル（Ｔｅ）の少なくとも１つを含み、
    前記第１の層は、
    アルミニウム（Ａｌ）及びアンチモン（Ｓｂ）、又は、
    テルル（Ｔｅ）、並びに、亜鉛（Ｚｎ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）及びルテチウム（Ｌｕ）の少なくとも一つ
    を含む
    半導体記憶装置。
  2. 前記第１電極及び前記第２電極は、第１方向に並び、
    前記複数の相変化層及び前記複数の第１の層の、前記第１方向と交差する第２方向側の面に接して、側壁層が設けられ、
    前記側壁層は、
    アルミニウム（Ａｌ）及びアンチモン（Ｓｂ）、又は、
    テルル（Ｔｅ）、並びに、亜鉛（Ｚｎ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）及びルテチウム（Ｌｕ）の少なくとも一つ
    を含む
    請求項１記載の半導体記憶装置。
  3. 第１方向に並ぶ第１電極及び第２電極と、
    前記第１電極及び前記第２電極の間に設けられた相変化層と、
    前記相変化層の、前記第１方向と交差する第２方向側の面に接して設けられた第１の層と
    を備え、
    前記相変化層は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及びテルル（Ｔｅ）の少なくとも１つを含み、
    前記第１の層は、
    アルミニウム（Ａｌ）及びアンチモン（Ｓｂ）、又は、
    テルル（Ｔｅ）、並びに、亜鉛（Ｚｎ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）及びルテチウム（Ｌｕ）の少なくとも一つ
    を含む
    半導体記憶装置。
  4. 前記第１の層は、第１の格子定数の結晶を含み、
    前記相変化層は、第２の格子定数の結晶を含み、
    前記第１の格子定数は、前記第２の格子定数の９０％より大きく１１０％より小さい
    請求項１～３のいずれか１項記載の半導体記憶装置。
  5. 前記第１の層の融点は、前記相変化層の融点よりも高い
    請求項１～４のいずれか１項記載の半導体記憶装置。
  6. 前記第１の層のバンドギャップは、前記相変化層のバンドギャップよりも大きい
    請求項１～５のいずれか１項記載の半導体記憶装置。
  7. 前記第１の層の熱伝導率は、前記相変化層の熱伝導率よりも低い
    請求項１～６のいずれか１項記載の半導体記憶装置。
  8. 前記第１の層は、立方晶の結晶を含む
    請求項１～７のいずれか１項記載の半導体記憶装置。
  9. 前記相変化層は、立方晶の結晶を含む
    請求項１～８のいずれか１項記載の半導体記憶装置。
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