JP7678676B2

JP7678676B2 - 光電変換装置

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Description

本発明は、光電変換装置に関する。

特許文献１は、画素から出力される信号を保持するサンプルホールド部を備えた固体撮像素子を開示している。

国際公開第２０１９／０６９６１４号

特許文献１に記載されているような光電変換装置において、更なる精度の向上が求められている。

そこで、本発明は、精度が向上された光電変換装置を提供することを目的とする。

本発明の一観点によれば、入射光に基づく第１信号とリセット状態に基づく第２信号とを各々が生成する複数の画素が、複数の列をなすように配された画素アレイと、前記画素アレイの複数の列の各々に対応して配された列回路と、を有する光電変換装置であって、前記列回路は、前記第１信号を保持する第１サンプルホールド部と、前記第２信号を保持する第２サンプルホールド部と、前記第１サンプルホールド部及び前記第２サンプルホールド部からの出力に基づくアナログ信号をデジタル信号に変換するデルタ－シグマ型のアナログデジタル変換回路と、前記第１サンプルホールド部に駆動電位を供給する第１電位線と、前記第２サンプルホールド部に駆動電位を供給する第２電位線と、を有し、前記第１電位線と前記第２電位線とが、前記光電変換装置において共通化されており、前記第１電位線と前記第２電位線とが共通化されるノードは、複数の前記列回路の各々に対応して設けられていることを特徴とする光電変換装置が提供される。

本発明の他の観点によれば、入射光に基づく第１信号とリセット状態に基づく第２信号とを各々が生成する複数の画素が、複数の列をなすように配された画素アレイと、前記画素アレイの複数の列の各々に対応して配された列回路と、を有する光電変換装置であって、前記列回路は、前記第１信号を保持する第１サンプルホールド部と、前記第２信号を保持する第２サンプルホールド部と、前記第１サンプルホールド部及び前記第２サンプルホールド部からの出力に基づくアナログ信号をデジタル信号に変換するデルタ－シグマ型のアナログデジタル変換回路と、前記第１サンプルホールド部に駆動電位を供給する第１電位線と、前記第２サンプルホールド部に駆動電位を供給する第２電位線と、を有し、前記第１電位線と前記第２電位線とが、前記光電変換装置において共通化されており、前記第１電位線と前記第２電位線とが共通化されるノードは、複数の前記列回路について共通に設けられていることを特徴とする光電変換装置が提供される。

本発明の他の観点によれば、入射光に基づく第１信号とリセット状態に基づく第２信号とを各々が生成する複数の画素が、複数の列をなすように配された画素アレイと、前記画素アレイの複数の列の各々に対応して配された列回路と、を有する光電変換装置であって、前記列回路は、縦続接続された第１反転増幅器及び第１ソースフォロワ回路を含み、前記第１信号を保持する第１サンプルホールド部と、縦続接続された第２反転増幅器及び第２ソースフォロワ回路を含み、前記第２信号を保持する第２サンプルホールド部と、前記第１反転増幅器及び前記第１ソースフォロワ回路のうちの少なくとも１つに駆動電位を供給する第１電位線と、前記第２反転増幅器及び前記第２ソースフォロワ回路のうちの少なくとも１つに駆動電位を供給する第２電位線と、を有し、前記第１電位線と前記第２電位線とが、前記光電変換装置において共通化されており、前記第１電位線と前記第２電位線とが共通化されるノードは、複数の前記列回路の各々に対応して設けられていることを特徴とする光電変換装置が提供される。
本発明の他の観点によれば、入射光に基づく第１信号とリセット状態に基づく第２信号とを各々が生成する複数の画素が、複数の列をなすように配された画素アレイと、前記画素アレイの複数の列の各々に対応して配された列回路と、を有する光電変換装置であって、前記列回路は、縦続接続された第１反転増幅器及び第１ソースフォロワ回路を含み、前記第１信号を保持する第１サンプルホールド部と、縦続接続された第２反転増幅器及び第２ソースフォロワ回路を含み、前記第２信号を保持する第２サンプルホールド部と、前記第１反転増幅器及び前記第１ソースフォロワ回路のうちの少なくとも１つに駆動電位を供給する第１電位線と、前記第２反転増幅器及び前記第２ソースフォロワ回路のうちの少なくとも１つに駆動電位を供給する第２電位線と、を有し、前記第１電位線と前記第２電位線とが、前記光電変換装置において共通化されており、前記第１電位線と前記第２電位線とが共通化されるノードは、複数の前記列回路について共通に設けられていることを特徴とする光電変換装置が提供される。

本発明によれば、精度が向上された光電変換装置が提供される。

第１実施形態に係る光電変換装置の概略構成を示すブロック図である。第１実施形態に係る画素の回路図である。第１実施形態に係る画素からの信号の読み出し動作を説明するタイミングチャートである。第１実施形態に係る１列の回路構成及び配線の接続を示すブロック図である。第１実施形態に係るリセット信号用の第２サンプルホールド部の構成を示すブロック図である。第１実施形態に係る画素信号用の第１サンプルホールド部の構成を示すブロック図である。第１実施形態に係るＡＤ変換部の構成を示すブロック図である。第２実施形態に係る１列の回路構成及び配線の接続を示すブロック図である。第３実施形態に係る１列の回路構成及び配線の接続を示すブロック図である。第３実施形態に係るＡＤ変換部の構成を示すブロック図である。第４実施形態に係る１列の回路構成及び配線の接続を示すブロック図である。第５実施形態に係る１列の回路構成及び配線の接続を示すブロック図である。第６実施形態に係る１列の回路構成及び配線の接続を示すブロック図である。第７実施形態に係るＡＤ変換部の構成を示すブロック図である。第８実施形態に係るサンプルホールド部の配置を示すブロック図である。第９実施形態に係る撮像システムの概略構成を示すブロック図である。第１０実施形態に係る撮像システム及び移動体の構成例を示す図である。

以下、図面を参照しつつ、本発明の実施形態を説明する。複数の図面にわたって同一の要素又は対応する要素には共通の符号が付されており、その説明は省略又は簡略化されることがある。

［第１実施形態］
図１は、本実施形態に係る光電変換装置１００の概略構成を示すブロック図である。光電変換装置１００は、画素アレイ１０、垂直走査回路２０、負荷回路部３０、信号保持部４０、アナログデジタル変換部（ＡＤ変換部）５０、デジタルメモリ部６０、水平走査回路６４、デジタル信号処理部７０、出力部８０及び制御回路９０を有している。これらの回路は１又は２以上の半導体基板上に形成され得る。なお、本実施形態の光電変換装置１００は、画像を取得する撮像装置であるものとするが、これに限定されるものではない。例えば、光電変換装置は、焦点検出装置、測距装置、ＴＯＦ（Ｔｉｍｅ－Ｏｆ－Ｆｌｉｇｈｔ）カメラ等であってもよい。

画素アレイ１０は、複数の行及び複数の列をなすように配置された複数の画素１２を備える。垂直走査回路２０は、画素１２に含まれるトランジスタをオン（導通状態）又はオフ（非導通状態）に制御するための制御信号を画素１２の各行に設けられた制御信号線１４を介して供給する走査回路である。垂直走査回路２０は、シフトレジスタ又はアドレスデコーダにより構成され得る。ここで、各画素１２に供給される制御信号は複数の種類の制御信号を含み得るため、各行の制御信号線１４は複数の駆動配線の組として構成され得る。画素１２の各列には列信号線１６が設けられており、画素１２からの信号が列ごとに列信号線１６に読み出される。

負荷回路部３０は、画素１２の各列に対応した負荷回路３２を有している。負荷回路３２は、対応する列の列信号線１６に、画素１２からの信号の読み出しのためのバイアス電流を供給する。信号保持部４０は、画素１２の各列に対応したサンプルホールド部４２を有している。サンプルホールド部４２は、画素１２から出力された信号を保持する。

ＡＤ変換部５０は、画素１２の各列に対応したアナログデジタル変換回路（ＡＤ変換回路）５２を有している。ＡＤ変換回路５２は、サンプルホールド部４２に保持されている信号に基づくアナログ信号をデジタル信号に変換する。デジタルメモリ部６０は、画素１２の各列に対応したデジタルメモリ６２を有している。デジタルメモリ６２は、ＡＤ変換部５０から出力されたデジタル信号を記憶する。

水平走査回路６４は、デジタルメモリ部６０からデジタル信号処理部７０に、列ごとに順次、デジタル信号を出力させる制御を行うための制御信号を供給する。水平走査回路６４は、シフトレジスタ又はアドレスデコーダにより構成され得る。デジタル信号処理部７０は、入力されたデジタル信号に対し種々の信号処理を行う回路である。出力部８０は、処理後のデジタル信号を光電変換装置１００の外部に出力する。制御回路９０は、垂直走査回路２０、負荷回路部３０、信号保持部４０、アナログデジタル変換部（ＡＤ変換部）５０、デジタルメモリ部６０、水平走査回路６４及び出力部８０の動作タイミング等を制御する。

上述のように、画素アレイ１０の各列に対応して、負荷回路３２、サンプルホールド部４２、ＡＤ変換回路５２及びデジタルメモリ６２が配されている。これらの画素アレイ１０の各列に対応した信号読み出し用の回路を列回路と呼ぶことがある。

図２は、本実施形態に係る画素１２の回路図である。画素１２は、光電変換部ＰＤ、転送トランジスタＭ１、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４を備える。これらのトランジスタは、制御電極としてゲート電極を有するＮ型のＭＯＳトランジスタにより構成され得る。転送トランジスタＭ１、リセットトランジスタＭ２及び選択トランジスタＭ４のゲートには、垂直走査回路２０から制御信号線１４を介して、これらのトランジスタを制御するための制御信号ＰＴＸ、ＰＲＥＳ、ＰＳＥＬがそれぞれ入力される。

光電変換部ＰＤは、光電変換により入射光に応じた電荷を生成するとともに、当該電荷を蓄積する光電変換素子である。光電変換部ＰＤは半導体基板内に形成されたフォトダイオードにより構成され得る。光電変換部ＰＤを構成するフォトダイオードのアノードは接地電位ＧＮＤを有する電位線に接続されており、カソードは転送トランジスタＭ１のソースに接続されている。

転送トランジスタＭ１のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートは相互に接続されている。この接続ノードはいわゆるフローティングディフュージョンである。転送トランジスタＭ１は、オンとなることにより光電変換部ＰＤの電荷をフローティングディフュージョンに転送する。フローティングディフュージョンは容量を有しており、この容量により、フローティングディフュージョンの電位は光電変換部ＰＤから転送された電荷に応じて変化する。

リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電源電位ＶＤＤを有する電位線に接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、列信号線１６に接続されている。増幅トランジスタＭ３は、列信号線１６に接続された負荷回路３２内の電流源とともにソースフォロワ回路を構成する。このソースフォロワ回路は、フローティングディフュージョンの電圧に基づく信号を選択トランジスタＭ４を介して列信号線１６に出力する。リセットトランジスタＭ２は、オンとなることによりフローティングディフュージョンの電位をリセットする。

画素１２の各々は、入射光が光電変換部ＰＤに導かれるまでの光路上に配されたマイクロレンズ及びカラーフィルタを有していてもよい。マイクロレンズは、入射光を光電変換部ＰＤに集光する。カラーフィルタは、所定の色の光を選択的に透過する。

図３は、本実施形態に係る画素１２からの信号の読み出し動作を説明するタイミングチャートである。図３は、垂直走査回路２０から複数の画素１２のうちのある１つの行に出力される制御信号ＰＳＥＬ、ＰＲＥＳ、ＰＴＸのタイミングと、画素１２から対応する列の列信号線１６に出力される出力電位ＶＯＵＴとを示している。

時刻Ｔ１において、制御信号ＰＳＥＬがハイレベルになる。これにより、選択トランジスタＭ４がオン状態になり、当該行の画素１２が選択され、フローティングディフュージョンの電圧に基づく信号が列信号線１６に出力される。

時刻Ｔ２において、制御信号ＰＲＥＳがハイレベルになり、その後ローレベルになる。この動作によりリセットトランジスタＭ２が一時的にオン状態になり、フローティングディフュージョンの電位が電源電位ＶＤＤに応じた電位にリセットされる。これにより、出力電位ＶＯＵＴは、画素１２のリセット状態に基づく電位となる。この電位は、サンプルホールド部４２にリセット信号（第２信号）として保持される。

時刻Ｔ３において、制御信号ＰＴＸがハイレベルになり、その後ローレベルになる。この動作により転送トランジスタＭ１が一時的にオン状態になり、光電変換部ＰＤに蓄積されている電荷がフローティングディフュージョンに転送される。これにより、出力電位ＶＯＵＴは、入射光に応じて光電変換部ＰＤに蓄積された電荷に基づく電位となる。この電位は、サンプルホールド部４２に画素信号（第１信号）として保持される。

時刻Ｔ４において、制御信号ＰＳＥＬがローレベルになる。これにより、選択トランジスタＭ４がオフ状態になり、当該行の画素１２の選択が解除される。

図４は、本実施形態に係る１列の回路構成及び配線の接続を示すブロック図である。図４には、図１において述べた画素１２及び画素１２に対応する列回路の一部のブロックが１列分だけ抜粋された形で示されている。

また、図４には、画素アレイ１０、列回路等が配されている光電変換装置１００の素子領域Ｒ１と、光電変換装置１００に外部から駆動電位を供給するための外部端子であるパッドが配されたパッド領域Ｒ２とが示されている。素子領域Ｒ１及びパッド領域Ｒ２は、半導体基板上の異なる領域に配され得る。図４には、素子領域Ｒ１内に、画素アレイ１０、負荷回路３２、サンプルホールド部４２及びＡＤ変換回路５２が配されていることが模式的に示されている。また、図４には、パッド領域Ｒ２内に、パッドＰ１、Ｐ２、Ｐ３、Ｐ４が配されていることが模式的に示されている。パッドＰ１、Ｐ２、Ｐ３、Ｐ４は、例えば、ボンディングワイヤ、バンプ等の実装部材が接続される金属膜であり得る。

なお、以下の説明においては、パッドＰ１、Ｐ２、Ｐ３、Ｐ４はグラウンド電位を供給するためのグラウンド端子であるものとするが、これらのパッドは、電源電位を供給する電源端子又は各回路における基準電位を供給する基準電位端子であってもよい。グラウンド電位、電源電位及び基準電位は、より一般的な用語として、駆動電位と呼ばれることもある。言い換えると、パッドＰ１、Ｐ２、Ｐ３、Ｐ４は、光電変換装置１００の各回路に駆動電位を供給する外部端子であり得る。

画素アレイ１０は、複数の画素１２を有しており、画素１２のグラウンド配線は、パッドＰ１に接続されている。負荷回路３２は、列信号線１６に接続された電流源３４を有している。電流源３４のグラウンド配線はパッドＰ２に接続されている。

サンプルホールド部４２は、第１サンプルホールド部４４Ｓ、第２サンプルホールド部４４Ｎ及び抵抗Ｒを有している。列信号線１６は、第１サンプルホールド部４４Ｓ及び第２サンプルホールド部４４Ｎに接続されている。第１サンプルホールド部４４Ｓは、画素１２から出力される画素信号を列信号線１６を介して取得し、保持する。第２サンプルホールド部４４Ｎは、画素１２から出力されるリセット信号を列信号線１６を介して取得し、保持する。

第２サンプルホールド部４４Ｎは、信号線ＩＬ１、抵抗Ｒ、信号線ＩＬ２を順に介して第１サンプルホールド部４４Ｓに接続されている。これにより、第２サンプルホールド部４４Ｎは、保持しているリセット信号に基づく電流を第１サンプルホールド部４４Ｓに供給することができる。第１サンプルホールド部４４Ｓは、画素信号とリセット信号との差に基づく電流を信号線ＩＬ３を介してＡＤ変換回路５２に出力する。これにより、画素信号とリセット信号との相関二重サンプリングによる補正処理が行われる。

第１サンプルホールド部４４Ｓのグラウンド配線ＧＬ１（第１電位線）と、第２サンプルホールド部４４Ｎのグラウンド配線ＧＬ２（第２電位線）とは、素子領域Ｒ１の外のノードＮ１において共通化されている。共通化されたグラウンド配線は、パッドＰ３に接続されている。なお、ノードＮ１は、素子領域Ｒ１又はパッド領域Ｒ２にあってもよく、少なくともパッドＰ３よりもサンプルホールド部４２側でグラウンド配線が共通化されていればよい。ＡＤ変換回路５２のグラウンド配線ＧＬ３（第３電位線）は、パッドＰ４に接続されている。

図５は、本実施形態に係るリセット信号用の第２サンプルホールド部４４Ｎの構成を示すブロック図である。第２サンプルホールド部４４Ｎは、サンプルホールド回路群４６Ｎ及び増幅部４８Ｎを有している。

サンプルホールド回路群４６Ｎは、Ｎ個のサンプルホールド回路４６２Ｎ_１～４６２Ｎ_ｎ～４６２Ｎ_Ｎを有している（Ｎは２以上の整数、ｎは１以上かつＮ未満の整数）。サンプルホールド回路４６２Ｎ_１は、スイッチＳ１_１、Ｓ２_１及び容量Ｃ１_１を有している。サンプルホールド回路４６２Ｎ_ｎは、スイッチＳ１_ｎ、Ｓ２_ｎ及び容量Ｃ１_ｎを有している。このように、サンプルホールド回路４６２Ｎ_１～４６２Ｎ_Ｎ－１の各々は、２個のスイッチと１個の容量を有している。サンプルホールド回路４６２Ｎ_Ｎは、スイッチＳ１_Ｎ及び容量Ｃ１_Ｎを有している。

増幅部４８Ｎは、反転増幅器４８２Ｎ、トランジスタＭ５、電流源４８４Ｎ及びスイッチＳ３、Ｓ４、Ｓ５を有している。トランジスタＭ５はＰ型のＭＯＳトランジスタである。サンプルホールド回路群４６Ｎ及び増幅部４８Ｎに含まれる複数のスイッチは、制御回路９０からの制御に基づいてオン又はオフに制御される。

列信号線１６は、スイッチＳ１_１～Ｓ１_Ｎの第１端子に接続されている。スイッチＳ１_１の第２端子は、スイッチＳ２_１の第１端子及び容量Ｃ１_１の第１端子に接続されている。スイッチＳ２_１の第２端子は、隣接するサンプルホールド回路４６２Ｎ_２に含まれるスイッチＳ１_２の第２端子、スイッチＳ２_２の第１端子及び容量Ｃ１_２の第１端子に接続されている。サンプルホールド回路４６２Ｎ_２～４６２Ｎ_Ｎ－１も同様の構成を有している。スイッチＳ１_Ｎの第２端子は、スイッチＳ２_Ｎ－１の第２端子、容量Ｃ１_Ｎの第１端子及びスイッチＳ４の第１端子に接続されている。容量Ｃ１_１～Ｃ１_Ｎの第２端子は、反転増幅器４８２Ｎの入力端子及びスイッチＳ３の第１端子に接続されている。

反転増幅器４８２Ｎの出力端子は、スイッチＳ３の第２端子及びスイッチＳ５の第１端子に接続されている。スイッチＳ５の第２端子は、トランジスタＭ５のゲートに接続されている。スイッチＳ４の第２端子は、電流源４８４Ｎ及びトランジスタＭ５のソースに接続されている。電流源４８４Ｎの電源端子は、電源電位ＶＤＤを有する電位線に接続されている。スイッチＳ４の第２端子、電流源４８４Ｎ及びトランジスタＭ５のソースの接続ノードは、第２サンプルホールド部４４Ｎの出力端子をなしており、信号線ＩＬ１に接続されている。反転増幅器４８２Ｎのグラウンド端子及びトランジスタＭ５のドレインは、グラウンド配線ＧＬ２に接続されている。

このように、増幅部４８Ｎは、反転増幅器４８２Ｎ（第２反転増幅器）と、電流源４８４Ｎ及びトランジスタＭ５により構成されたソースフォロワ回路（第２ソースフォロワ回路）とが縦続接続された増幅回路をなしている。増幅部４８Ｎは、容量Ｃ１_１～Ｃ１_Ｎに保持された電圧に応じた電流を信号線ＩＬ１に出力することができる。

図６は、本実施形態に係る画素信号用の第１サンプルホールド部４４Ｓの構成を示すブロック図である。第１サンプルホールド部４４Ｓは、サンプルホールド回路群４６Ｓ及び増幅部４８Ｓを有している。

サンプルホールド回路群４６Ｓは、Ｎ個のサンプルホールド回路４６２Ｓ_１～４６２Ｓ_ｎ～４６２Ｓ_Ｎを有している。サンプルホールド回路４６２Ｓ_１は、スイッチＳ６_１、Ｓ７_１及び容量Ｃ２_１を有している。サンプルホールド回路４６２Ｓ_ｎは、スイッチＳ６_ｎ、Ｓ７_ｎ及び容量Ｃ２_ｎを有している。このように、サンプルホールド回路４６２Ｓ_１～４６２Ｓ_Ｎ－１は、２個のスイッチと１個の容量を有している。サンプルホールド回路４６２Ｓ_Ｎは、スイッチＳ６_Ｎ及び容量Ｃ２_Ｎを有している。サンプルホールド回路群４６Ｓ内の回路の接続関係は、サンプルホールド回路群４６Ｎと同様であるため説明を省略する。

増幅部４８Ｓは、反転増幅器４８２Ｓ、トランジスタＭ６、電流源４８４Ｓ及びスイッチＳ８、Ｓ９、Ｓ１０を有している。トランジスタＭ６はＰ型のＭＯＳトランジスタである。サンプルホールド回路群４６Ｓ及び増幅部４８Ｓに含まれる複数のスイッチは、制御回路９０からの制御に基づいてオン又はオフに制御される。

反転増幅器４８２Ｓ、トランジスタＭ６、電流源４８４Ｓ及びスイッチＳ８、Ｓ９、Ｓ１０の接続関係は、増幅部４８Ｎと概ね同様である。したがって、以下では、増幅部４８Ｎと相違する点について説明する。

スイッチＳ９の第２端子、電流源４８４Ｓ及びトランジスタＭ６のソースの接続ノードは、信号線ＩＬ２に接続されている。このノードには、第２サンプルホールド部４４Ｎから電流が入力される。反転増幅器４８２Ｓのグラウンド端子は、グラウンド配線ＧＬ１に接続されている。トランジスタＭ６のドレインは、第１サンプルホールド部４４Ｓの出力端子をなしており、信号線ＩＬ３に接続されている。

増幅部４８Ｓは、反転増幅器４８２Ｓ（第１反転増幅器）と、電流源４８４Ｓ及びトランジスタＭ６により構成されたソースフォロワ回路（第１ソースフォロワ回路）とが縦続接続された増幅回路をなしている。増幅部４８Ｓは、容量Ｃ２_１～Ｃ２_Ｎに保持された電圧に応じた電流と、信号線ＩＬ２から入力される電流の差に応じた電流を信号線ＩＬ３に出力することができる。

図３から図６を相互に参照しつつ、サンプルホールド部４２の動作の概略を説明する。図３における時刻Ｔ２から時刻Ｔ３の間のリセット信号の出力期間において、スイッチＳ１_１～Ｓ１_Ｎ、Ｓ３、Ｓ６_ｎ＋１～Ｓ６_Ｎ、Ｓ８がオン状態になる。この期間において、その他のスイッチはオフ状態である。その後、スイッチＳ１_１～Ｓ１_Ｎ、Ｓ３、Ｓ６_ｎ＋１～Ｓ６_Ｎ、Ｓ８がオフ状態になる。これらの動作により、容量Ｃ１_１～Ｃ１_Ｎ、Ｃ２_ｎ＋１～Ｃ２_Ｎにリセット信号に基づく電圧が保持される。

その後、図３における時刻Ｔ３から時刻Ｔ４の間の画素信号の出力期間において、スイッチＳ２_１～Ｓ２_Ｎ―１、Ｓ４、Ｓ５、Ｓ６_１～Ｓ６_ｎ、Ｓ８がオン状態になる。この期間において、その他のスイッチはオフ状態である。この動作により、容量Ｃ１_１～Ｃ１_Ｎは並列接続され、第２サンプルホールド部４４Ｎは、容量Ｃ１_１～Ｃ１_Ｎに保持されている電圧に応じた電流を信号線ＩＬ１に出力する状態となる。その後、スイッチＳ６_１～Ｓ６_ｎ、Ｓ８がオフになる。これらの動作により、容量Ｃ２_１～Ｃ２_ｎに画素信号に基づく電圧が保持される。

その後、スイッチＳ２_１～Ｓ２_Ｎ―１、Ｓ４、Ｓ５、Ｓ７_１～Ｓ７_Ｎ―１、Ｓ９、Ｓ１０がオン状態になる。その他のスイッチはオフ状態である。この動作により、容量Ｃ２_１～Ｃ２_Ｎは並列接続され、第１サンプルホールド部４４Ｓは、容量Ｃ２_１～Ｃ２_Ｎに保持された電圧に応じた電流と、信号線ＩＬ２から入力される電流の差に応じた電流を信号線ＩＬ３に出力する状態となる。

以上の動作により、画素信号とリセット信号との相関二重サンプリングによる補正処理が行われた電流信号を信号線ＩＬ３に出力することができる。また、サンプルホールド回路群４６Ｓにおいて、ｎ個の容量Ｃ２_１～Ｃ２_ｎに保持された画素信号と、Ｎ－ｎ個の容量Ｃ２_ｎ＋１～Ｃ２_Ｎに保持されたリセット信号とが容量の個数に応じて加重平均される。これにより、リセット信号と画素信号の差の電圧がｎ／Ｎ倍に減衰される。したがって、列回路における入力信号の電圧レンジを拡張することができる。

図７は、本実施形態に係るＡＤ変換回路５２の構成を示すブロック図である。本実施形態において例示されるＡＤ変換回路５２はデルタ－シグマ型のＡＤ変換回路であるが、これに限定されるものではない。例えば、ＡＤ変換回路５２は、ランプ信号と入力電圧を比較して、大小関係が反転するまでの時間をカウンタで計測する方式のＡＤ変換回路であってもよい。また、ＡＤ変換回路５２は、ＤＡ変換回路の出力電圧と入力電圧とを繰り返し比較することにより入力電圧に近いデジタル値を得る逐次比較型のＡＤ変換回路であってもよい。なお、本実施形態では１ビットのＡＤ変換回路を例示しているが、ビット数はこれに限定されるものではなく、実際にはこれよりも多くのビット数のＡＤ変換が行われ得る。

ＡＤ変換回路５２は、デジタルアナログ変換回路（ＤＡ変換回路）５４ａ、５４ｂ、容量Ｃａ、Ｃｂ、電圧電流変換部５６、量子化器５８、デシメーションフィルタＤＦ、バッファＢ１、Ｂ２を有している。上述のように、ＡＤ変換回路５２には、サンプルホールド部４２から信号線ＩＬ３を介して相関二重サンプリングによる処理後の電流信号が入力される。

信号線ＩＬ３は、ＤＡ変換回路５４ａの出力端子、容量Ｃａの第１端子及び電圧電流変換部５６の入力端子と接続されている。電圧電流変換部５６の出力端子は、ＤＡ変換回路５４ｂの出力端子、容量Ｃｂの第１端子及び量子化器５８の入力端子と接続されている。量子化器５８の出力端子は、デシメーションフィルタＤＦの入力端子及びバッファＢ１の入力端子と接続されている。バッファＢ１の出力端子は、ＤＡ変換回路５４ｂの入力端子及びバッファＢ２の入力端子と接続されている。バッファＢ２の出力端子は、ＤＡ変換回路５４ａの入力端子と接続されている。ＤＡ変換回路５４ａ、５４ｂのグラウンド端子、容量Ｃａ、Ｃｂの第２端子、電圧電流変換部５６のグラウンド端子、量子化器５８のグラウンド端子及びデシメーションフィルタＤＦのグラウンド端子は、グラウンド配線ＧＬ３に接続されている。デシメーションフィルタＤＦの出力端子は、ＡＤ変換回路５２の出力端子である。

信号線ＩＬ３を流れる電流量及び時間経過に応じて、容量Ｃａには電荷が蓄積される。電圧電流変換部５６は、容量Ｃａの第１端子の電位に応じた電流信号を出力端子から出力する。このように、容量Ｃａは、積分器として機能する。

電圧電流変換部５６から出力される電流量及び時間経過に応じて、容量Ｃｂには電荷が蓄積される。このように、容量Ｃｂ及び電圧電流変換部５６も、積分器として機能する。量子化器５８は、比較回路であり得る。量子化器５８は、容量Ｃｂの第１端子の電位と所定の閾値とを比較して、比較結果を示す１ビットのデジタル信号を出力する。これにより、量子化器５８は、１ビットのアナログデジタル変換を行う。なお、量子化器５８は、所望のサンプリング周波数よりも高い周波数によるオーバーサンプリングを行う。

量子化器５８から出力されるデジタル信号は、バッファＢ１に入力される。このデジタル信号は、バッファＢ１、Ｂ２を介してＤＡ変換回路５４ａ、５４ｂにフィードバックされる。ＤＡ変換回路５４ａ、５４ｂは電流源、スイッチ等を含む。ＤＡ変換回路５４ａは、入力されたデジタル信号に応じた電流を流すデジタルアナログ変換を行うことにより、デジタル信号に応じた電荷を容量Ｃａの第１端子から抜き取ってグラウンド配線ＧＬ３に流す。ＤＡ変換回路５４ｂも同様に、入力されたデジタル信号に応じた量の電荷を容量Ｃｂの第１端子から抜き取ってグラウンド配線ＧＬ３に流す。このようにして、量子化器５８から出力されるデジタル信号が、積分器又は量子化器５８の入力側にフィードバックされる。このフィードバックループは、低周波領域における量子化誤差を低減させるように動作する。

なお、図７に示されるように、本実施形態のＡＤ変換回路５２は一方向に延びた回路配置となりやすいため、フィードバック用の配線が長くなることがある。バッファＢ１、Ｂ２が設けられていることにより、フィードバック用の配線が長いことに起因する電圧降下等の影響が低減される。しかしながら、フィードバック用の配線による影響が許容できる場合には、バッファＢ１、Ｂ２は設けられていなくてもよい。

デシメーションフィルタＤＦは、量子化器５８から出力される信号を間引くことにより、サンプリング周波数を下げる処理を行う。これにより、高周波領域におけるノイズが低減される。

以上のように、本実施形態のＡＤ変換回路５２には、高精度化及び高分解能化に適したデルタ－シグマ型が採用されている。これにより、高精度なデジタル信号を出力することができる。

本実施形態において、図４に示すように、第１サンプルホールド部４４Ｓのグラウンド配線ＧＬ１と、第２サンプルホールド部４４Ｎのグラウンド配線ＧＬ２とが共通化されていることによる効果について説明する。光電変換装置１００内の回路の動作、外部からのノイズ等の影響によりグラウンド配線の電位は変動することがある。この電位変動は、出力信号の精度を低減させる要因となり得る。

本実施形態では、第１サンプルホールド部４４Ｓのグラウンド配線ＧＬ１と、第２サンプルホールド部４４Ｎのグラウンド配線ＧＬ２とが共通化されている。そのため、グラウンド電位の変動の影響は第１サンプルホールド部４４Ｓと第２サンプルホールド部４４Ｎに対して同程度に重畳する。ここで、第２サンプルホールド部４４Ｎに保持されているリセット信号は、第１サンプルホールド部４４Ｓに保持されている画素信号との相関二重サンプリングに用いられる信号である。そのため、グラウンド配線の電位の変動に起因して、第２サンプルホールド部４４Ｎと第１サンプルホールド部４４Ｓが受けるノイズの影響は、相関二重サンプリングを行うことにより低減される。したがって、本実施形態によれば、精度が向上された光電変換装置１００が提供される。

［第２実施形態］
本実施形態の光電変換装置１００は、第１実施形態の構成から第１サンプルホールド部４４Ｓのグラウンド配線ＧＬ１と、第２サンプルホールド部４４Ｎのグラウンド配線ＧＬ２とが共通化される位置を変更した変形例である。これ以外の要素は第１実施形態と同様であるため、説明を省略する。

図８は、本実施形態に係る１列の回路構成及び配線の接続を示すブロック図である。図８に示されているように、第１サンプルホールド部４４Ｓのグラウンド配線ＧＬ１と、第２サンプルホールド部４４Ｎのグラウンド配線ＧＬ２とは、サンプルホールド部４２内のノードＮ２において共通化されている。図８では１列のみが図示されているが、グラウンド配線が共通化されるノードＮ２は、列回路ごとに設けられ得る。

本実施形態においては、第１実施形態のように、素子領域Ｒ１の外でグラウンド配線が共通化されるのではなく、列ごとに共通化用のノードＮ２が設けられている。相関二重サンプリングの単位ごとにグラウンド配線の共通化がなされるため、ノイズ低減の効果がより向上し得る。

なお、第１実施形態の構成では、パッドＰ３により近いノードＮ１においてグラウンド配線が共通化されている。また、ノードＮ１は、複数の列回路について共通に設けられ得る。この構成では、ノードＮ１からパッドＰ３の間の配線によって生じる共通インピーダンスを少なくすることができる。したがって、設計によっては、第１実施形態の構成の方がノイズを低減できる場合もある。第１実施形態の構成と、第２実施形態の構成は回路設計、レイアウト等の条件等を考慮して適宜選択することができる。

［第３実施形態］
本実施形態の光電変換装置１００は、第１実施形態の構成からＡＤ変換回路５２のグラウンド配線の構成を変更した変形例である。これ以外の要素は第１実施形態と同様であるため、説明を省略する。

図９は、本実施形態に係る１列の回路構成及び配線の接続を示すブロック図である。図９に示されているように、ＡＤ変換回路５２の一部の回路のグラウンド配線ＧＬ４（第４電位線）がノードＮ３において、グラウンド配線ＧＬ１及びグラウンド配線ＧＬ２と共通化されている。

図１０は、本実施形態に係るＡＤ変換回路５２の構成を示すブロック図である。図１０に示されているように、ＤＡ変換回路５４ａのグラウンド端子は、グラウンド配線ＧＬ４に接続されている。ＤＡ変換回路５４ｂのグラウンド端子、容量Ｃａ、Ｃｂの第２端子、電圧電流変換部５６のグラウンド端子、量子化器５８のグラウンド端子及びデシメーションフィルタＤＦのグラウンド端子は、グラウンド配線ＧＬ３に接続されている。

本実施形態においては、ＡＤ変換回路５２内の量子化器５８等のＡＤ変換動作を行う部分に接続されたグラウンド配線ＧＬ３と、ＡＤ変換回路５２の入力側に配されたＤＡ変換回路５４ａのグラウンド配線ＧＬ４とが分離されている。これにより、ＡＤ変換動作により生じ得る電位の変動が入力側のノードに影響を与えるキックバックが低減され得る。また、グラウンド配線ＧＬ３は、第１サンプルホールド部４４Ｓ及び第２サンプルホールド部４４Ｎのグラウンドとも分離されているため、第１サンプルホールド部４４Ｓ及び第２サンプルホールド部４４Ｎへのキックバックも低減されている。したがって、本実施形態によれば、精度が向上された光電変換装置１００が提供される。

また、本実施形態においても第１実施形態と同様に、ノードＮ３において、グラウンド配線ＧＬ１とグラウンド配線ＧＬ２とが共通化されている。これにより、第１実施形態と同様の理由により第１サンプルホールド部４４Ｓと第２サンプルホールド部４４Ｎへのノイズの影響が低減され得る。

［第４実施形態］
本実施形態の光電変換装置１００は、第３実施形態の構成からグラウンド配線ＧＬ１、ＧＬ２、ＧＬ４が共通化される位置を変更した変形例である。これ以外の要素は第３実施形態と同様であるため、説明を省略する。

図１１は、本実施形態に係る１列の回路構成及び配線の接続を示すブロック図である。図１１に示されているように、グラウンド配線ＧＬ１と、グラウンド配線ＧＬ２と、グラウンド配線ＧＬ４とは、サンプルホールド部４２内のノードＮ４において共通化されている。図１１では１列のみが図示されているが、グラウンド配線が共通化されるノードＮ４は、列回路ごとに設けられ得る。

本実施形態においては、第３実施形態のように、素子領域Ｒ１の外でグラウンド配線が共通化されるのではなく、列ごとに共通化用のノードＮ４が設けられている。相関二重サンプリング及びＡＤ変換の単位ごとにグラウンド配線の共通化がなされるため、ノイズ低減の効果がより向上し得る。

なお、第３実施形態の構成では、パッドＰ３により近いノードＮ３においてグラウンド配線が共通化されている。また、ノードＮ３は、複数の列回路について共通に設けられ得る。この構成では、ノードＮ３からパッドＰ３の間の配線によって生じる共通インピーダンスを少なくすることができる。したがって、設計によっては、第３実施形態の構成の方がノイズを低減できる場合もある。第３実施形態の構成と、第４実施形態の構成は回路設計、レイアウト等の条件等を考慮して適宜選択することができる。

［第５実施形態］
本実施形態の光電変換装置１００は、第３実施形態の構成から第１サンプルホールド部４４Ｓのグラウンド配線ＧＬ１の構成と、パッドの配置を変更した変形例である。これ以外の要素は第３実施形態と同様であるため、説明を省略する。

図１２は、本実施形態に係る１列の回路構成及び配線の接続を示すブロック図である。図１２に示されているように、ＡＤ変換回路５２の一部の回路のグラウンド配線ＧＬ４がノードＮ５において、第２サンプルホールド部４４Ｎのグラウンド配線ＧＬ２と共通化されている。ノードＮ５はパッドＰ３と接続されている。第１サンプルホールド部４４Ｓのグラウンド配線ＧＬ１は、ノードＮ５には接続されておらず、パッドＰ５と接続されている。

本実施形態においても第３実施形態と同様に、グラウンド配線ＧＬ３とグラウンド配線ＧＬ４とが分離されているため、キックバックの低減によるノイズ低減の効果が得られる。したがって、本実施形態によれば、精度が向上された光電変換装置１００が提供される。

なお、図１２においては、グラウンド配線ＧＬ４がノードＮ５においてグラウンド配線ＧＬ２と共通化されており、グラウンド配線ＧＬ１はこれらとは分離されている。しかしながら、グラウンド配線ＧＬ４がグラウンド配線ＧＬ１と共通化され、グラウンド配線ＧＬ２がこれらとは分離されている構成であってもよい。

［第６実施形態］
本実施形態の光電変換装置１００は、第５実施形態の構成からグラウンド配線ＧＬ２、ＧＬ４が共通化される位置を変更した変形例である。これ以外の要素は第５実施形態と同様であるため、説明を省略する。

図１３は、本実施形態に係る１列の回路構成及び配線の接続を示すブロック図である。図１３に示されているように、グラウンド配線ＧＬ２と、グラウンド配線ＧＬ４とは、サンプルホールド部４２内のノードＮ６において共通化されている。図１３では１列のみが図示されているが、グラウンド配線が共通化されるノードＮ６は、列回路ごとに設けられ得る。

本実施形態においては、第５実施形態のように、素子領域Ｒ１の外でグラウンド配線が共通化されるのではなく、列ごとに共通化用のノードＮ６が設けられている。ＡＤ変換の単位ごとにグラウンド配線の共通化がなされるため、ノイズ低減の効果がより向上し得る。

なお、第５実施形態の構成では、パッドＰ３により近いノードＮ５においてグラウンド配線が共通化されている。また、ノードＮ５は、複数の列回路について共通に設けられ得る。この構成では、ノードＮ５からパッドＰ３の間の配線によって生じる共通インピーダンスを少なくすることができる。したがって、設計によっては、第５実施形態の構成の方がノイズを低減できる場合もある。第５実施形態の構成と、第６実施形態の構成は回路設計、レイアウト等の条件等を考慮して適宜選択することができる。

なお、図１３においては、グラウンド配線ＧＬ４がノードＮ６においてグラウンド配線ＧＬ２と共通化されており、グラウンド配線ＧＬ１はこれらとは分離されている。しかしながら、グラウンド配線ＧＬ４がグラウンド配線ＧＬ１と共通化され、グラウンド配線ＧＬ２がこれらとは分離されている構成であってもよい。

［第７実施形態］
本実施形態の光電変換装置１００は、第３実施形態乃至第６実施形態のいずれかの構成からＡＤ変換回路５２内のグラウンド配線の構成を変更した変形例である。これ以外の要素は第３実施形態乃至第６実施形態と同様であるため、説明を省略する。

図１４は、本実施形態に係るＡＤ変換回路５２の構成を示すブロック図である。図１４に示されているように、ＤＡ変換回路５４ａのグラウンド端子及び容量Ｃａの第２端子は、グラウンド配線ＧＬ４に接続されている。ＤＡ変換回路５４ｂのグラウンド端子、容量Ｃｂの第２端子、電圧電流変換部５６のグラウンド端子、量子化器５８のグラウンド端子及びデシメーションフィルタＤＦのグラウンド端子は、グラウンド配線ＧＬ３に接続されている。

本実施形態においては、ＡＤ変換回路５２内の量子化器５８等のＡＤ変換動作を行う部分に接続されたグラウンド配線ＧＬ３と、ＡＤ変換回路５２の入力側に配されたＤＡ変換回路５４ａ及び容量Ｃａの第２端子のグラウンド配線ＧＬ４とが分離されている。これにより、ＡＤ変換動作により生じ得る電位の変動が入力側のノードに影響を与えるキックバックが低減され得る。したがって、本実施形態によれば、精度が向上された光電変換装置１００が提供される。

ＡＤ変換回路５２内におけるグラウンド配線ＧＬ３、ＧＬ４の分離方法として、図１０と図１４の２つの例を示しているが、これらに限定されるものではない。例えば、電圧電流変換部５６のグラウンド端子と、ＤＡ変換回路５４ｂのグラウンド端子の間のノードでグラウンド配線が分離されていてもよい。また、ＤＡ変換回路５４ｂのグラウンド端子と容量Ｃｂの第２端子の間のノードでグラウンド配線が分離されていてもよい。また、容量Ｃｂの第２端子と量子化器５８のグラウンド端子の間のノードでグラウンド配線が分離されていてもよい。このように、少なくとも量子化器５８のグラウンド端子と、それよりも前段の素子のグラウンド端子とが分離されていれば、キックバックを低減する効果が得られる。

［第８実施形態］
本実施形態の光電変換装置１００は、第１実施形態で述べたサンプルホールド部４２の配置をより具体化したものである。本実施形態で述べるサンプルホールド部４２の構成は、第１実施形態乃至第７実施形態のいずれにも適用可能であり、第１実施形態乃至第７実施形態と重複する部分については説明を省略する。

図１５は、第８実施形態に係るサンプルホールド部４２の配置を示すブロック図である。図１５には、サンプルホールド回路４６２Ｎ_１～４６２Ｎ_Ｎ、増幅部４８Ｎ、サンプルホールド回路４６２Ｓ_１～４６２Ｓ_Ｎ及び増幅部４８Ｓの配列が模式的に示されている。各部の接続関係は図５及び図６に示すものと同様であるため説明を省略する。図１５に示されているように、列信号線１６、信号線ＩＬ１、ＩＬ２、ＩＬ３は第１方向（図１５の縦方向）に延在している。そして、図１５に示されているように、サンプルホールド回路４６２Ｎ_１～４６２Ｎ_Ｎ、増幅部４８Ｎ、サンプルホールド回路４６２Ｓ_１～４６２Ｓ_Ｎ及び増幅部４８Ｓの各ブロックも、この順に、第１方向に延在している。このように、各回路と信号線を平行に配列することにより、効率よくこれらの素子をレイアウトすることができる。

［第９実施形態］
本発明の第９実施形態による撮像システムについて、図１６を用いて説明する。図１６は、本実施形態による撮像システムの概略構成を示すブロック図である。

上述の第１乃至第８実施形態で述べた光電変換装置１００は、種々の光電変換システムに適用可能である。光電変換システムの一例としては撮像システムが挙げられる。光電変換装置１００を適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星等が挙げられる。また、レンズ等の光学系と光電変換装置とを備えるカメラモジュールも、撮像システムに含まれる。図１６には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

図１６に例示した撮像システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。撮像装置２０１は、第１乃至第８実施形態のいずれかで説明した光電変換装置１００であって、レンズ２０２により結像された光学像を画像データに変換する。

撮像システム２００は、また、撮像装置２０１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、撮像装置２０１が出力するデジタル信号から画像データの生成を行う。また、信号処理部２０８は必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。

撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。

更に撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。

撮像装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。

このように、本実施形態によれば、第１乃至第８実施形態による光電変換装置１００を適用した撮像システムを実現することができる。

［第１０実施形態］
本発明の第１０実施形態による撮像システム及び移動体について、図１７を用いて説明する。図１７は、本実施形態による撮像システム及び移動体の構成を示す図である。

図１７（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上述の第１乃至第８実施形態のいずれかに記載の光電変換装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１７（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上述では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

また、上述の第９及び第１０実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図１６及び図１７に示した構成に限定されるものではない。

上述の実施形態において、グラウンド配線が共通化されるノードが列回路の各々に対応して設けられている例と、複数の列回路について共通に設けられている例の２種類が示されているが、これに限定されるものではない。例えば、複数の列のうちの任意の２つの列を第１列及び第２列とすると、第１列のグラウンド配線が第２列のグラウンド配線と共通化されていてもよい。ここで、第１列と第２列は隣接する列であってもよく、隣接しない列であってもよい。隣接しない列である場合の例としては、第１列と第２列がともに偶数番目の列である場合、あるいは、第１列と第２列がともに偶数番目の列である場合が挙げられる。また、別の例としては、第１列と第２列は同じ色のカラーフィルタが画素１２に配されている列であってもよい。また、更に別の例としては、画素アレイ１０から列回路が上下の両方に延在している構成において、第１列と第２列は上下の異なる方向に配されている列であってもよい。

また、上述の実施形態においては、グラウンド電位を供給するグラウンド配線が共通化又は分離されている種々の例が挙げられているが、これに限られない。例えば、上述のグラウンド配線と同様の態様で、電源電位を供給する電源配線が共通化又は分離されていてもよく、基準電位を供給する基準電位配線が共通化又は分離されていてもよい。これらの例においても同様の効果が得られる。グラウンド配線、電源配線及び基準電位配線は、より一般的に電位線と呼ばれることもある。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０画素アレイ
１２画素
４４Ｓ第１サンプルホールド部
４４Ｎ第２サンプルホールド部
５２ＡＤ変換回路
１００光電変換装置
ＧＬ１、ＧＬ２、ＧＬ３グラウンド配線

Claims

入射光に基づく第１信号とリセット状態に基づく第２信号とを各々が生成する複数の画素が、複数の列をなすように配された画素アレイと、
前記画素アレイの複数の列の各々に対応して配された列回路と、
を有する光電変換装置であって、
前記列回路は、
前記第１信号を保持する第１サンプルホールド部と、
前記第２信号を保持する第２サンプルホールド部と、
前記第１サンプルホールド部及び前記第２サンプルホールド部からの出力に基づくアナログ信号をデジタル信号に変換するデルタ－シグマ型のアナログデジタル変換回路と、
前記第１サンプルホールド部に駆動電位を供給する第１電位線と、
前記第２サンプルホールド部に駆動電位を供給する第２電位線と、
を有し、
前記第１電位線と前記第２電位線とが、前記光電変換装置において共通化されており、
前記第１電位線と前記第２電位線とが共通化されるノードは、複数の前記列回路の各々に対応して設けられている
ことを特徴とする光電変換装置。
入射光に基づく第１信号とリセット状態に基づく第２信号とを各々が生成する複数の画素が、複数の列をなすように配された画素アレイと、
前記画素アレイの複数の列の各々に対応して配された列回路と、
を有する光電変換装置であって、
前記列回路は、
前記第１信号を保持する第１サンプルホールド部と、
前記第２信号を保持する第２サンプルホールド部と、
前記第１サンプルホールド部及び前記第２サンプルホールド部からの出力に基づくアナログ信号をデジタル信号に変換するデルタ－シグマ型のアナログデジタル変換回路と、
前記第１サンプルホールド部に駆動電位を供給する第１電位線と、
前記第２サンプルホールド部に駆動電位を供給する第２電位線と、
を有し、
前記第１電位線と前記第２電位線とが、前記光電変換装置において共通化されており、
前記第１電位線と前記第２電位線とが共通化されるノードは、複数の前記列回路について共通に設けられている
ことを特徴とする光電変換装置。
前記第１サンプルホールド部は、縦続接続された第１反転増幅器及び第１ソースフォロワ回路を含み、
前記第２サンプルホールド部は、縦続接続された第２反転増幅器及び第２ソースフォロワ回路を含み、
前記第１電位線は、前記第１反転増幅器及び前記第１ソースフォロワ回路のうちの少なくとも１つに駆動電位を供給し、
前記第２電位線は、前記第２反転増幅器及び前記第２ソースフォロワ回路のうちの少なくとも１つに駆動電位を供給する、
ことを特徴とする請求項１又は２に記載の光電変換装置。
前記アナログ信号は、前記第１信号と前記第２信号の差に基づく信号である
ことを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
入射光に基づく第１信号とリセット状態に基づく第２信号とを各々が生成する複数の画素が、複数の列をなすように配された画素アレイと、
前記画素アレイの複数の列の各々に対応して配された列回路と、
を有する光電変換装置であって、
前記列回路は、
縦続接続された第１反転増幅器及び第１ソースフォロワ回路を含み、前記第１信号を保持する第１サンプルホールド部と、
縦続接続された第２反転増幅器及び第２ソースフォロワ回路を含み、前記第２信号を保持する第２サンプルホールド部と、
前記第１反転増幅器及び前記第１ソースフォロワ回路のうちの少なくとも１つに駆動電位を供給する第１電位線と、
前記第２反転増幅器及び前記第２ソースフォロワ回路のうちの少なくとも１つに駆動電位を供給する第２電位線と、
を有し、
前記第１電位線と前記第２電位線とが、前記光電変換装置において共通化されており、
前記第１電位線と前記第２電位線とが共通化されるノードは、複数の前記列回路の各々に対応して設けられている
ことを特徴とする光電変換装置。
入射光に基づく第１信号とリセット状態に基づく第２信号とを各々が生成する複数の画素が、複数の列をなすように配された画素アレイと、
前記画素アレイの複数の列の各々に対応して配された列回路と、
を有する光電変換装置であって、
前記列回路は、
縦続接続された第１反転増幅器及び第１ソースフォロワ回路を含み、前記第１信号を保持する第１サンプルホールド部と、
縦続接続された第２反転増幅器及び第２ソースフォロワ回路を含み、前記第２信号を保持する第２サンプルホールド部と、
前記第１反転増幅器及び前記第１ソースフォロワ回路のうちの少なくとも１つに駆動電位を供給する第１電位線と、
前記第２反転増幅器及び前記第２ソースフォロワ回路のうちの少なくとも１つに駆動電位を供給する第２電位線と、
を有し、
前記第１電位線と前記第２電位線とが、前記光電変換装置において共通化されており、
前記第１電位線と前記第２電位線とが共通化されるノードは、複数の前記列回路について共通に設けられている
ことを特徴とする光電変換装置。
前記第１電位線及び前記第２電位線に共通の駆動電位を供給するための共通の外部端子を更に有する
ことを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
前記複数の列のうちの第１列の前記列回路に含まれる前記第１電位線及び前記第２電位線が、前記複数の列のうちの第２列の前記列回路に含まれる前記第１電位線と前記第２電位線と共通化されている
ことを特徴とする請求項１乃至７のいずれか１項に記載の光電変換装置。
前記駆動電位は、電源電位、グラウンド電位及び基準電位のいずれかである
ことを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。
請求項１乃至９のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力される信号を処理する信号処理手段と、
を有することを特徴とする光電変換システム。
移動体であって、
請求項１乃至９のいずれか１項に記載の光電変換装置と、
前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と、
を有することを特徴とする移動体。