JP7681920B2 - 半導体パッケージ及びその製造方法 - Google Patents

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Description

本発明は、半導体パッケージ及びその製造方法に関し、より詳しくは、３次元クリップ構造体により、モールディング時に加えられるストレスを効果的に分散させて構造的信頼性を向上させることができる半導体パッケージ及びその製造方法に関する。
一般に、半導体パッケージは、下部基板又は上部基板上に実装された半導体チップ、半導体チップ上に接着されるスペーサとしての役割を果たすメタルポストである伝導体、Ｃｕで構成されて外部の電気的信号を印加するリードフレーム及び封止材でモールディングされるパッケージハウジングを含んで構成され、半導体チップは、リードフレームパッド上に取り付けられ、リードフレームリードとはＡｇで構成されるメッキ層を介在して信号線であるボンディングワイヤによって半導体チップのパッドと電気的に接続される。
例えば、図１の（ａ）に示すように、従来の半導体パッケージでは、下部金属絶縁基板１１Ａ上に半導体チップ１４が１次接合部１２を介在して接合され、メタルスペーサである垂直構造の六面体型又は円筒型伝導体１７は、２次接合部１６を介在して半導体チップ１４上に接合され、上部金属絶縁基板１１Ｂ上に３次接合部１３を介在して接合され、下部金属絶縁基板１１Ａと上部金属絶縁基板１１Ｂとの間の電気的接続のための垂直構造の金属ブリッジが形成される。
しかし、半導体チップは、基板及び伝導体と各々はんだを介在して接合されるが、基板１１Ａ、１１Ｂと伝導体１７と１次接合部１２と２次接合部１６の相互間の異なる熱膨張係数（ＣＴＥ；Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ）により、図１の（ｂ）に示すように、１次接合部１２又は２次接合部１６でクラック（ｃｒａｃｋ）が発生して信頼性の問題が発生する。
即ち、ＣＴＥの差による接合部のクラックの主な要因は、半導体チップの表面に接合されたメタルスペーサが直ぐ垂直に上部金属絶縁基板に接合されて、パッケージハウジングの形成のためのモールディング時にモールディング金型が上部金属絶縁基板とメタルスペーサを加圧することになり、半導体チップに直接的な衝撃を与えて、製品の歩留まりが低下する。
一方、半導体チップとのＣＴＥ差を最小化するために、メタルスペーサ又はメタルポストに替えて半導体チップのＣＴＥと類似する素材を選定して使用したりもするが、既存のメタルスペーサ又はメタルポストに比べて非常に高価なため、製品の価格競争力が低下する。
韓国登録特許公報第１０-１６４３３３２号（超音波接合を用いたクリップボンディング半導体チップパッケージ及びその製造方法、２０１６.０７.２７.公告） 韓国登録特許公報第１０-０８６７５７３号（熱放出能力が改善された電力用モジュールパッケージ及びその製造方法、２００８.１１.１０.公告） 韓国公開特許公報第１０-２００１-０１１１７３６号（リードフレームの背面に直接取り付けられる絶縁放熱板を備える電力モジュールパッケージ、２００１.１２.２０.）
本発明は上記事情に鑑みてなされたものであって、その目的は、３次元クリップ構造体により、モールディング時に加えられるストレスを効果的に分散させて構造的信頼性を向上させることができる半導体パッケージ及びその製造方法を提供することにある。
前述した目的を達成するために、本発明の一実施例は、電気的接続が可能なように特定の金属パターンが形成される１つ以上の第１基板及び第２基板と、前記第１基板、又は前記第２基板、又は前記第１基板と前記第２基板のそれぞれの一側面に接合される１つ以上の半導体チップと、一側面は、前記１つ以上の半導体チップの一側面に接合され、他側面は、前記第１基板、又は前記第２基板、又は前記第１基板と前記第２基板のそれぞれの金属パターンに接合される１つ以上の３次元クリップ構造体と、前記第１基板、又は前記第２基板、又は前記第１基板と前記第２基板のそれぞれに接合される１つ以上のターミナルリードと、前記半導体チップを覆うようにモールディングされるパッケージハウジングとを含み、前記半導体チップの一側面に接合される前記３次元クリップ構造体の一側面は、Ｘ軸方向に延びて形成され、前記第１基板、又は前記第２基板、又は前記第１基板と前記第２基板のそれぞれの金属パターンに接合される前記３次元クリップ構造体の他側面は、前記Ｘ軸方向と垂直なＹ軸方向に延びて形成される半導体パッケージを提供する。
ここで、前記３次元クリップ構造体の一側面は、前記半導体チップとの第１接合接点を形成する第１面を含み、前記３次元クリップ構造体の他側面は、前記第１基板、又は前記第２基板の金属パターンと第２接合接点を形成する第２面と、そして前記第２基板、又は前記第１基板の金属パターンとの分離される２つの第３接合接点を形成する第３面とを含み、前記第１面と第２面は、折り曲げられて段差を形成できる。
このとき、前記３次元クリップ構造体の他側面は、前記第２面の両側から延び、半円形アーチ状にベンディングされて形成されることができる。
また、前記３次元クリップ構造体は、上部面と、前記上部面に対向する下部面とを含み、前記第１面と、前記第２面又は前記第３面は、前記上部面及び前記下部面のうち同一ないずれか一面に形成されることができる。
更に、前記３次元クリップ構造体は、２層以上の異なる金属で積層されて形成されることができる。
また、前記ターミナルリードは、２層以上の異なる金属で積層されて形成されることができる。
更に、前記第１基板又は前記第２基板は、１つ以上の絶縁層を含むことができる。
また、前記第１基板又は前記第２基板は、単一金属層からなるか、或いは合金形態やメッキ形態の混合金属層からなることができる。
更に、前記第１基板又は前記第２基板は、１層以上の下部金属層、１層以上の上部金属層、及び前記下部金属層と前記上部金属層との間に介在された１層以上の絶縁層で積層されて形成されることができる。
また、前記半導体チップは、ＩＧＢＴ、ＭＯＳＦＥＴ又はダイオードを含む電力半導体であることができる。
更に、前記３次元クリップ構造体の一側面は、前記半導体チップの一側面と接する下部構造体を形成し、前記３次元クリップ構造体の他側面は、前記第１基板、又は前記第２基板の金属パターンと接する上部構造体を形成して立体的な構造を有することができる。
また、前記ターミナルリードは、はんだ付け、焼結又は超音波接合により、前記第１基板、又は前記第２基板、又は前記第１基板と前記第２基板のそれぞれに接合されることができる。
更に、前記第１基板又は前記第２基板の他側面の一部又は全部は、前記パッケージハウジングの一側面又は他側面に露出できる。
ここで、前記パッケージハウジングから露出した前記第１基板又は前記第２基板の他側面に放熱フィンが更に形成されることができる。
また、前記パッケージハウジングから露出した前記第１基板又は前記第２基板の他側面の全表面積の８０％以上に、Ｎｉを５０％以上含有する金属層が塗布されることができる。
更に、前記第１基板又は前記第２基板の他側面には、熱伝達素材を用いてヒートシンクが接合されることができる。
ここで、前記熱伝達素材は、Ｓｎが含有されているはんだや、或いはＡｇやＣｕが含有されているペーストを硬化して、前記第１基板又は前記第２基板の他側面に接合されることができる。
また、前記３次元クリップ構造体と接合される前記半導体チップの一側面の表面は、Ａｇ又はＡｕ成分を５０％以上含有することができる。
更に、前記半導体チップの一側面のうち３０％以上の面積には、前記３次元クリップ構造体が接合され、重ならない前記半導体チップの一側面のうち残りの７０％以下の面積には、１つ以上の電気的接続部材が超音波接合されることができる。
また、前記３次元クリップ構造体は２つ以上であり、前記２つ以上の３次元クリップ構造体は、個別に分離形成されるか、或いは一体型に形成されることができる。
更に、前記半導体パッケージは、前記電力半導体を通じて電力を変換する電力変換装置に用いられることができる。
また、前記第１接合接点又は前記第２接合接点には、ホールが形成されることができる。
ここで、前記第１接合接点には、前記ホールの周辺に１層以上の階段状の接合部が更に形成されることができる。
また、前記半円形アーチの上段の対向する前記他側面の間の隙間距離は、１０μｍ乃至１０ｍｍであり得る。
一方、本発明の他の実施例は、電気的接続が可能なように特定の金属パターンが形成される１つ以上の第１基板及び第２基板を準備する段階と、前記第１基板、又は前記第２基板、又は前記第１基板と前記第２基板のそれぞれの一側面に１つ以上の半導体チップを接合する段階と、１つ以上の３次元クリップ構造体の一側面を前記１つ以上の半導体チップの一側面に接合し、前記３次元クリップ構造体の他側面を前記第１基板、又は前記第２基板、又は前記第１基板と前記第２基板のそれぞれの金属パターンに接合する段階と、１つ以上のターミナルリードを前記第１基板、又は前記第２基板、又は前記第１基板と前記第２基板のそれぞれに接合する段階と、前記半導体チップを覆うようにパッケージハウジングをモールディングする段階とを含み、前記半導体チップの一側面に接合される前記３次元クリップ構造体の一側面は、Ｘ軸方向に延びて形成され、前記第１基板、又は前記第２基板、又は前記第１基板と前記第２基板のそれぞれの金属パターンに接合される前記３次元構造体の他側面は、前記Ｘ軸方向と垂直なＹ軸方向に延びて形成される半導体パッケージの製造方法を提供する。
ここで、前記３次元クリップ構造体の一側面は、前記半導体チップとの第１接合接点を形成する第１面を含み、前記３次元クリップ構造体の他側面は、前記第１基板、又は前記第２基板の金属パターンと第２接合接点を形成する第２面と、そして前記第２基板、又は前記第１基板の金属パターンとの分離される２つの第３接合接点を形成する第３面とを含み、前記第１面と前記第２面は、折り曲げられて段差を形成できる。
このとき、前記３次元クリップ構造体は、直交する半十字形状に形成された平板クリップ構造体を準備する第１段階と、そして前記第２面の両側から半円形アーチ状にベンディングして前記平板クリップ構造体の第３接合接点を形成する第２段階によって形成されることができる。
ここで、前記第１段階の後、前記第１面と前記第２面を折り曲げて段差を形成する段階を更に含むことができる。
また、前記第１段階の後、前記第１面又は前記第２面に前記第１接合接点と前記第２接合接点のための穿孔をそれぞれ行う段階を更に含むことができる。
本発明によると、３次元クリップ構造体を通じて、パッケージハウジングのモールディング時に加えられるＣＴＥストレスを効果的に分散させて、押圧ストレスが半導体チップに直接的に伝達されないように弾性的に吸収し、接合部のクラックの発生を最小化して構造的信頼性を向上させることができるという効果がある。
また、基板と接合する３次元クリップ構造体の接合面を物理的に分割してボイドによる品質不良を最小化して接合強度を向上させることができるという効果がある。
更に、２つの半円形アーチが対称的に形成された３次元クリップ構造体により、押圧ストレスをより効果的に吸収して分散させ、どちらか一方に偏らず、左右バランスよく分散させることができるという効果がある。
従来技術による半導体パッケージを示す図である。 本発明の一実施例による半導体パッケージの断面構造を示す図である。 図２の半導体パッケージの内部構成を分離して示す図である。 図３の分解図を示す図である。 図２の半導体パッケージの３次元クリップ構造体を分離して示す図である。 図５の３次元クリップ構造体の接合構造を示す図である。 図５の３次元クリップ構造体の他の例を示す図である。 図２の半導体パッケージの放熱構造をそれぞれ示す図である。 本発明の他の実施例による半導体パッケージの製造方法の手順図を示す図である。
以下、添付の図面を参照して、前述した特徴を有する本発明の実施例を更に詳細に説明する。
本発明の一実施例による半導体パッケージは、電気的接続が可能なように特定の金属パターンが形成される１つ以上の第１基板１１０及び第２基板１２０、第１基板１１０、又は第２基板１２０、又は第１基板１１０と第２基板１２０のそれぞれの一側面に接合される１つ以上の半導体チップ１３０、一側面は、１つ以上の半導体チップ１３０の一側面に接合され、他側面は、第１基板１１０、又は第２基板１２０、又は第１基板１１０と第２基板１２０のそれぞれの金属パターンに接合される１つ以上の３次元クリップ構造体１４０、第１基板１１０、又は第２基板１２０、又は第１基板１１０と第２基板１２０のそれぞれに接合される１つ以上のターミナルリード１５０、及び半導体チップ１３０を覆うようにモールディングされるパッケージハウジング１６０を含み、半導体チップ１３０の一側面に接合される３次元クリップ構造体１４０の一側面は、Ｘ軸方向に延びて形成され、第１基板１１０、又は第２基板１２０、又は第１基板１１０と第２基板１２０のそれぞれの金属パターンに接合される３次元クリップ構造体１４０の他側面は、Ｘ軸方向と垂直なＹ軸方向に延びて形成されて、３次元クリップ構造体１４０によりモールディング時に加えられるストレスを効果的に分散させて構造的信頼性を向上させることを旨とする。
以下、図面を参照して、前述した構成の半導体パッケージを具体的に詳述すると、次の通りである。
まず、第１基板１１０と第２基板１２０は、それぞれ１つ以上で構成され、互いに対向して３次元クリップ構造体１４０によって離間し、第１基板１１０と第２基板１２０には、電気的接続が可能なようにゲート、フェイズ（ｐｈａｓｅ）、コレクターコンタクト（ｃｏｌｌｅｃｔｏｒ ｃｏｎｔａｃｔ）、カソード、アノードなどのための特定の金属パターンが形成されて半導体チップ１３０が実装される。
ここで、第１基板１１０と第２基板１２０は、ＤＢＣ（Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ Ｃｏｐｐｅｒ）基板であり得る。
また、図示してはいないが、第１基板１１０及び／又は第２基板１２０は、１つ以上の絶縁層を含むことができ、又は第１基板１１０及び／又は第２基板１２０は、単一金属層からなるか、合金形態又はメッキ形態の混合金属層からなることができ、或いは第１基板１１０及び／又は第２基板１２０は、１層以上の下部金属層、１層以上の上部金属層、及び下部金属層と上部金属層との間に介在された１層以上の絶縁層で積層されて形成されることもできる。
例えば、絶縁層はＡｌ２Ｏ３、ＡｌＮ、Ｓｉ３Ｎ４又はＰＩの単一素材からなるか、Ａｌ２Ｏ３、ＡｌＮ、Ｓｉ３Ｎ４又はＰＩのうちのいずれか１つ以上含有する複合素材からなることができる。
次に、半導体チップ１３０は１つ以上で構成されて、第１基板１１０、又は第２基板１２０、又は第１基板１１０と第２基板１２０のそれぞれの一側面に伝導性接着剤を介在して接合される。
一方、半導体チップ１３０は、電力半導体チップであるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ-Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ダイオード又はＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であって、これを用いて電力を変換又は制御するインバータ（ｉｎｖｅｒｔｅｒ）又はコンバータ（ｃｏｎｖｅｒｔｅｒ）又はＯＢＣ（Ｏｎ Ｂｏａｒｄ Ｃｈａｒｇｅｒ）などの装置の駆動に用いられることができる。
これにより、一実施例による半導体パッケージは、電力半導体を通じて電力を変換する電力変換装置に用いられることができる。例えば、電気及びハイブリッド電気自動車においてＤＣからＡＣに電力を変換するモータ駆動のスイッチング、制御などを行うために用いられる高電力の電力変換装置に適用されることができる。
また、３次元クリップ構造体１４０と接合される半導体チップ１３０の一側面の表面は、Ａｇ又はＡｕ成分を５０％以上含有しており、良好な電気伝導性を維持しながら熱伝導性を上げるようにすることができる。
更に、半導体チップ１３０の一側面のうち３０％以上の面積には、３次元クリップ構造体１４０が電気的に接合され、重ならない半導体チップ１３０の一側面のうち残りの７０％以下の面積には、１つ以上の電気的接続部材（例えば、伝導性ワイヤ）（図示せず）が金属パターンに超音波接合されて電気的に接続されることができる。
次に、３次元クリップ構造体１４０は、３次元構造からなり、モールディング時に第１基板１１０及び／又は第２基板１２０から加えられるＣＴＥ（Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ、熱膨張係数）ストレスを分散させる構成であって、３次元クリップ構造体１４０の一側面は、１つ以上の半導体チップ１３０の一側に電気的に接合され、他側面は、第１基板１１０及び／又は第２基板１２０の金属パターンに構造的に接合される。
即ち、図５及び図６を参照すると、半導体チップ１３０の一側面に接合される３次元クリップ構造体１４０の一側面は、Ｘ軸方向に延びて形成され、第１基板１１０、又は第２基板１２０、又は第１基板１１０と第２基板１２０のそれぞれに接合される３次元クリップ構造体１４０の他側面は、Ｙ軸方向に延びて形成されて、パッケージハウジング１６０のモールディング時に加えられるＣＴＥストレスを効果的に分散させて、押圧ストレスが半導体チップ１３０に直接伝達されないように弾性的に吸収し、接合部のクラックの発生を最小化して構造的信頼性を向上させるようにすることができる。
一方、図４に示すように、３次元クリップ構造体１４０は、第１基板１１０と第２基板１２０との間でアンフリップ状態とフリップ状態を交互にしてそれぞれ結合されることができるが、例えば、アンフリップ（ｕｎｆｌｉｐ）状態の３次元クリップ構造体１４０Ａの一側面は、半導体チップ１３０が実装された第１基板１１０に接合され、他側面は、半導体チップ１３０が実装されていない第２基板１２０に接合されることができ、フリップ（ｆｌｉｐ）状態の３次元クリップ構造体１４０Ｂの一側面は、半導体チップ１３０が実装された第２基板１２０に接合され、他側面は、半導体チップ１３０が実装されていない第１基板１１０に接合されることができる。
このように、アンフリップ状態とフリップ状態の３次元クリップ構造体１４０Ａ、１４０Ｂが第１基板１１０と第２基板１２０との間に接合されて、ＣＴＥストレスを、どちらか１つの基板に偏らず、左右均一に分散させて構造的信頼性を確保するようにすることができる。
より具体的に、図５及び図６に示すように、３次元クリップ構造体１４０の一側面は、半導体チップ１３０との第１接合接点を形成する第１面１４１ａを含み、他側面は、第１基板１１０、又は第２基板１２０の金属パターンと第２接合接点を形成する第２面１４１ｂと、対向する第２基板１２０、又は第１基板１１０の金属パターンと第３接合接点を形成する第３面１４２とを含むことができる。このとき、第３接合接点は、分離された形態の２つで構成されることができる。また、第１面１４１ａと第２面１４１ｂは、第１基板１１０又は第２基板１２０と、半導体チップ１３０との間の高さの差に相応して折り曲げられて段差を形成できる。
ここで、図５の（ｂ）を参照すると、第１接合点には、ホールｈ１が形成されて、半導体チップ１３０と３次元クリップ構造体１４０の一側面の第１面１４１ａとの間に介在する接着剤１４３（図６参照）の一部がホールｈ１を通じてオーバーフローして硬化し、接着剤１４０中に残存する気泡が抜ける通路を形成して接着強度を高めることができる。
これと同様、第２接合接点には、ホールｈ２が形成されて、第１基板１１０、又は第２基板１２０の金属パターンと３次元クリップ構造体１４０の他側面の第２面１４１ｂとの間に介在される接着剤の一部がホールｈ２を通じてオーバーフローして硬化し、接着剤中に残存する気泡が抜ける通路を形成して接着強度を高めることができる。
また、第１接合接点には、ホールｈ１の周辺に１層以上の階段状の段差を有する接合部１４１ｃが更に形成されて、ホールｈ１を通じてオーバーフローした接着剤１４３との接着強度を高め、せん断ストレスに対してより効果的に対応するようにすることができる。
また、３次元クリップ構造体１４０の他側面の第３面１４２は、分離される２つの第３接合接点からなり、接合面数を増やして接合面積を拡張して接着強度を高めながらも、同一の単一接合面積に比べて、はんだ又は焼結などの接着剤の特性によるボイド（ｖｏｉｄ、気泡又は微細隙間）の発生を最小化できる。即ち、接合面積が大きいほどボイドの発生可能性が高くなるが、同一の接合面積を維持しながらも、２つの接合面数に分割して個別接合面の面積が半分に減ってボイドの発生を抑制できる。
また、図５の（ｂ）に示すように、３次元クリップ構造体１４０の他側面は、第２面１４１ｂの両側から延び、半円形アーチ（ｓｅｍｉ-ｃｉｒｃｕｌａｒ ａｒｃｈ）状にベンディング形成されて対向する２つの半円形アーチを形成して、１つの半円形アーチに比べて押圧ストレスをより効果的に分散させ、どちらか一方に偏らず、左右バランスよく分散させることができる。ここで、半円形アーチの上段の対向する他側面の間の間隙距離ｄは、１０μｍ乃至１０ｍｍであり得る。
具体的に、３次元クリップ構造体１４０は、上部面と、このような上部面に対向する下部面とを含むことができるが、このとき、半導体チップ１３０との第１接合接点を形成する第１面１４１ａと、第１基板１１０又は第２基板１２０の金属パターンと第２接合接点を形成する第２面１４１ｂは、同一の面、即ち上部面及び下部面のうち同一ないずれか一面に形成することができ、前述した第２接合接点を形成する第１基板１１０又は第２基板１２０に対向する第２基板１２０又は第１基板１１０の金属パターンと第３接合接点を形成する第３面１４２も同様、前述した第１面１４１ａと第２面１４１ｂが形成される面と同一の面、即ち上部面及び下部面のうち同一ないずれか一面に形成されることができる。これは、第３面１４２が、第２面１４１ｂの両側から延びて半円形アーチ状にベンディング形成されるためである。
また、３次元クリップ構造体１４０は、Ｃｕ、Ａｌなどの２層以上の異なる金属で積層されて形成されるため、良好な延性（ｄｕｃｔｉｌｉｔｙ）及び展性（ｍａｌｌｅａｂｉｌｉｔｙ）特性を有するようにして、押圧ストレスを効果的に吸収するようにすることができ、全体として、Ｃｕ又はＡｌの単一素材からなるか、Ｃｕ又はＡｌ成分を５０％以上含有する複合素材からなることもできる。
更に、３次元クリップ構造体１４０の一側面は、半導体チップ１３０の一側面と接する下部構造体を形成し、３次元クリップ構造体１４０の他側面は、第１基板１１０又は第２基板１２０の金属パターンと接する上部構造体を形成して立体的な構造を有することによって、アンフリップ又はフリップ状態に応じて、下部構造体は、第１基板１１０又は第２基板１２０に実装された半導体チップ１３０に接合され、上部構造体は、半導体チップ１３０が実装されていない第２基板１２０又は第１基板１１０に接合されるようにすることができる。
一方、図４と図７を互いに比較すると、図４に示すように、半導体チップ１３０別に２つ以上の３次元クリップ構造体１４０は、個別に分離形成されるか、図７に示すように、２つ以上の３次元クリップ構造体１４０が互いに接続されて一体型に形成されることができる。
次に、ターミナルリード１５０は、１つ以上で構成され、第１基板１１０、又は第２基板１２０、又は第１基板１１０と第２基板１２０のそれぞれに構造的に接合されて電気的信号が印加されるようにする。
また、ターミナルリード１５０は、２層以上の異なる金属で積層されて形成されることができる。
更に、ターミナルリード１５０は、はんだ付け（ｓｏｌｄｅｒｉｎｇ）や焼結（ｓｉｎｔｅｒｉｎｇ）、又は超音波接合（ｕｌｔｒａｓｏｎｉｃ ｗｅｌｄｉｎｇ）によって第１基板１１０、又は第２基板１２０、又は第１基板１１０と第２基板１２０のそれぞれ接合されることができる。
次に、パッケージハウジング１６０は、図２を参照すると、ＥＭＣ、ＰＢＴ又はＰＰＳ素材で形成され、半導体チップ１３０を覆うようにモールディングされて絶縁させ、半導体チップ１３０と３次元クリップ構造体１４０を保護するようにする。
また、第１基板１１０又は第２基板１２０の他側面の一部又は全部は、パッケージハウジング１６０の一側面又は他側面に露出するように形成されて、半導体チップ１３０の駆動時に発生する発熱をパッケージハウジング１６０の外部に伝達して放熱するようにすることができる。
または、図８の（ａ）を参照すると、パッケージハウジング１６０から露出した第１基板１１０又は第２基板１２０の他側面に熱伝導率が良好な放熱フィン１７１が形成されて放熱フィン１７１を通じて効果的に放熱するようにすることもできる。このとき、放熱フィン１７１は、熱伝導率が良好なように多角形又は円形の断面構造を有することができる。
また、パッケージハウジング１６０から露出した第１基板１１０又は第２基板１２０の他側面の全表面積の８０％以上に、Ｎｉを５０％以上含有する金属層が塗布されていることができ、外部に露出する特性上、良好な強度と耐熱性と耐食性を維持するようにすることができる。
または、図８の（ｂ）を参照すると、第１基板１１０又は第２基板１２０の他側面には、ＴＩＭ（Ｔｈｅｒｍａｌ Ｉｎｔｅｒｆａｃｅ Ｍａｔｅｒｉａｌ）を介在して、良好な熱伝導率の特性を有する熱伝達素材１８１を用いて放熱するヒートシンク１８０が接合されて、冷媒、冷却油、冷却水などの冷却剤を循環させて冷却効率を向上させるようにすることもできる。
例えば、冷却剤は、冷却水、冷却水が含有されている冷却液、冷気（空気）及び窒素のうちのいずれか１つが選択されるか、冷却水、冷却水が含有されている冷却液、冷気及び窒素のうちのいずれか１つ以上を複合して用いることができる。
また、熱伝達素材１８１は、Ｓｎが含有されているはんだや、又はＡｇやＣｕが含有されているペーストを硬化して第１基板１１０又は第２基板１２０の他側面に接合されることができる。
一方、図９は、本発明の他の実施例による半導体パッケージの製造方法の手順図を示す図であり、これを参照して簡略に説明すると、次の通りである。
具体的に、半導体パッケージの製造方法は、電気的接続が可能なように特定の金属パターンが形成される１つ以上の第１基板１１０及び第２基板１２０を準備する段階（Ｓ１１０）、第１基板１１０、又は第２基板１２０、又は第１基板１１０と第２基板１２０のそれぞれの一側面に１つ以上の半導体チップ１３０を接合する段階（Ｓ１２０）、１つ以上の３次元クリップ構造体１４０の一側面を１つ以上の半導体チップ１３０の一側面に接合し、１つ以上の３次元クリップ構造体１４０の他側面を第１基板１１０、又は第２基板１２０、又は第１基板１１０と第２基板１２０のそれぞれの金属パターンに接合する段階（Ｓ１３０）、１つ以上のターミナルリード１５０を第１基板１１０、又は第２基板１２０、又は第１基板１１０と第２基板１２０のそれぞれに接合する段階（Ｓ１４０）、及び半導体チップ１３０を覆うようにパッケージハウジング１６０をモールディングする段階（Ｓ１５０）を含む。
ここで、半導体チップ１３０の一側面に接合される３次元クリップ構造体１４０の一側面は、Ｘ軸方向に延びて形成され、第１基板１１０、又は第２基板１２０、又は第１基板１１０と第２基板１２０のそれぞれの金属パターンに接合される３次元クリップ構造体１４０の他側面は、Ｘ軸方向と垂直なＹ軸方向に延びて形成される。
また、３次元クリップ構造体１４０の一側面は、半導体チップ１３０との第１接合接点を形成する第１面１４１ａを含み、他側面は、第１基板１１０又は第２基板１２０の金属パターンと第２接合接点を形成する第２面１４１ｂと、対向する第２基板１２０、又は第１基板１１０の金属パターンと第３接合接点を形成する第３面１４２とを含むことができる。このとき、第３接合接点は、分離される形態の２つで構成されることができる。また、第１面１４１ａと第２面１４１ｂは、第１基板１１０又は第２基板１２０と、半導体チップ１３０との間の高さの差に相応して折り曲げられて段差を形成できる。
一方、３次元クリップ構造体１４０は、具体的に、直交する半十字形状（又は「Ｔ」若しくは逆「Ｔ」字状）に形成された平板クリップ構造体を準備する第１段階と、第２面１４１ｂの両側から半円形アーチ状にベンディングして平板クリップ構造体の他側面を形成する段階によって形成されることができる。
このとき、第１段階の後、平板クリップ構造体の一側面の第１面１４１ａと第２面１４１ｂを折り曲げて第１面１４１ａと第２面１４１ｂとの間に段差を形成する第３段階を更に含むことができる。
或いは、第１段階の後、第１面１４１ａ又は第２面１４１ｂに第１接合接点と第２接合接点のための穿孔をそれぞれ行う第４段階を更に含むことができる。
ここで、第３段階及び第４段階の順序は、第３段階の後に第４段階を行うか、或いは第４段階の後に第３段階を行う場合を何れも含む。
従って、前述したような構成により、３次元クリップ構造体を通じて、メタルスペーサに代わって、パッケージハウジングのモールディング時に加えられるＣＴＥストレスを効果的に分散させて、押圧ストレスが半導体チップに直接伝達されないように弾性的に吸収し、接合部のクラックの発生を最小化して構造的信頼性を向上させるようにすることができ、基板と接合する３次元クリップ構造体の接合面を物理的に分割してボイドによる品質不良を最小化して接合強度を高めることができ、２つの半円形アーチが対称的に形成された３次元クリップ構造体により、押圧ストレスをより効果的に吸収して分散させ、どちらか一方に偏らず、左右バランスよく分散させることができる。
本明細書に記載された実施例と図面に示された構成は、本発明の最も好適な一実施例に過ぎず、本発明の技術的思想を全て代弁するものではないので、本出願時点においてこれらに代える多様な均等物と変形例があり得ることを理解すべきである。
１１０ 第１基板
１２０ 第２基板
１３０ 半導体チップ
１４０ ３次元クリップ構造体
１４１ａ 第１面
１４１ｂ 第２面
１４１ｃ 接合部
１４２ 第３面
１４３ 接着剤
１５０ ターミナルリード
１６０ パッケージハウジング
１７１ 放熱フィン
１８０ ヒートシンク
１８１ 熱伝達素材
ｄ 間隙距離
ｈ１、ｈ２ ホール

Claims (27)

  1. 電気的接続が可能なように特定の金属パターンが形成される１つ以上の第１基板及び第２基板と、
    前記第１基板、又は前記第２基板、又は前記第１基板と前記第２基板のそれぞれの一側面に接合される１つ以上の半導体チップと、
    一側面は、前記１つ以上の半導体チップの一側面に接合され、他側面は、前記第１基板と前記第２基板のそれぞれの金属パターンに接合される１つ以上の３次元クリップ構造体と、
    前記第１基板、又は前記第２基板、又は前記第１基板と前記第２基板のそれぞれに接合される１つ以上のターミナルリードと、
    前記半導体チップを覆うようにモールディングされるパッケージハウジングとを含み、
    前記半導体チップの一側面に接合される前記３次元クリップ構造体の一側面は、Ｘ軸方向に延びて形成されて前記半導体チップとの第１接合接点を形成する第１面を含み、
    他側面は、前記Ｘ軸方向と垂直なＹ軸方向に延びて形成され、
    前記第１基板、又は前記第２基板の金属パターンと第２接合接点を形成する第２面と、そして
    前記第２基板、又は前記第１基板の金属パターンとの分離される２つの第３接合接点を形成する第３面とを含み、
    前記第１面と前記第２面は、折り曲げられて段差を形成する、
    半導体パッケージ。
  2. 前記３次元クリップ構造体の他側面は、
    前記第２面の両側から延び、半円形アーチ状にベンディングされて形成されることを特徴とする、請求項１に記載の半導体パッケージ。
  3. 前記３次元クリップ構造体は、上部面と、前記上部面に対向する下部面とを含み、
    前記第１面と、前記第２面は、前記上部面及び前記下部面のうち同一ないずれか一面に形成されることを特徴とする、請求項１に記載の半導体パッケージ。
  4. 前記３次元クリップ構造体は、
    ２層以上の異なる金属で積層されて形成されることを特徴とする、請求項１に記載の半導体パッケージ。
  5. 前記ターミナルリードは、
    ２層以上の異なる金属で積層されて形成されることを特徴とする、請求項１に記載の半導体パッケージ。
  6. 前記第１基板又は前記第２基板は、
    １つ以上の絶縁層を含むことを特徴とする、請求項１に記載の半導体パッケージ。
  7. 前記第１基板又は前記第２基板は、
    単一金属層からなるか、或いは合金形態やメッキ形態の混合金属層からなることを特徴とする、請求項１に記載の半導体パッケージ。
  8. 前記第１基板又は前記第２基板は、
    １層以上の下部金属層、１層以上の上部金属層、及び前記下部金属層と前記上部金属層との間に介在された１層以上の絶縁層で積層されて形成されることを特徴とする、請求項１に記載の半導体パッケージ。
  9. 前記半導体チップは、
    ＩＧＢＴ、ＭＯＳＦＥＴ又はダイオードを含む電力半導体であることを特徴とする、請求項１に記載の半導体パッケージ。
  10. 前記３次元クリップ構造体の一側面は、
    前記半導体チップの一側面と接する下部構造体を形成し、
    前記３次元クリップ構造体の他側面は、
    前記第１基板、又は前記第２基板の金属パターンと接する上部構造体を形成して立体的な構造を有することを特徴とする、請求項１に記載の半導体パッケージ。
  11. 前記ターミナルリードは、
    はんだ付け、焼結又は超音波接合により、前記第１基板、又は前記第２基板、又は前記第１基板と前記第２基板のそれぞれに接合されることを特徴とする、請求項１に記載の半導体パッケージ。
  12. 前記第１基板又は前記第２基板の他側面の一部又は全部は、
    前記パッケージハウジングの一側面又は他側面に露出することを特徴とする、請求項１に記載の半導体パッケージ。
  13. 前記パッケージハウジングから露出した前記第１基板又は前記第２基板の他側面に放熱フィンが更に形成されることを特徴とする、請求項１２に記載の半導体パッケージ。
  14. 前記パッケージハウジングから露出した前記第１基板又は前記第２基板の他側面の全表面積の８０％以上に、Ｎｉを５０％以上含有する金属層が塗布されていることを特徴とする、請求項１２に記載の半導体パッケージ。
  15. 前記第１基板又は前記第２基板の他側面には、
    熱伝達素材を用いてヒートシンクが接合されることを特徴とする、請求項１に記載の半導体パッケージ。
  16. 前記熱伝達素材は、
    Ｓｎが含有されているはんだや、或いはＡｇやＣｕが含有されているペーストを硬化して、前記第１基板又は前記第２基板の他側面に接合されることを特徴とする、請求項１５に記載の半導体パッケージ。
  17. 前記３次元クリップ構造体と接合される前記半導体チップの一側面の表面は、
    Ａｇ又はＡｕ成分を５０％以上含有することを特徴とする、請求項１に記載の半導体パッケージ。
  18. 前記半導体チップの一側面のうち３０％以上の面積には、前記３次元クリップ構造体が接合され、重ならない前記半導体チップの一側面のうち残りの７０％以下の面積には、１つ以上の電気的接続部材が超音波接合されることを特徴とする、請求項１に記載の半導体パッケージ。
  19. 前記３次元クリップ構造体は２つ以上であり、
    前記２つ以上の３次元クリップ構造体は、個別に分離形成されるか、或いは一体型に形成されることを特徴とする、請求項１に記載の半導体パッケージ。
  20. 前記半導体パッケージは、
    前記電力半導体を通じて電力を変換する電力変換装置に用いられることを特徴とする、請求項９に記載の半導体パッケージ。
  21. 前記第１接合接点又は前記第２接合接点には、ホールが形成されることを特徴とする、請求項１に記載の半導体パッケージ。
  22. 前記第１接合接点には、前記ホールの周辺に１層以上の階段状の接合部が更に形成されることを特徴とする、請求項２１に記載の半導体パッケージ。
  23. 前記半円形アーチの上段の対向する前記他側面の間の隙間距離は、１０μｍ乃至１０ｍｍであることを特徴とする、請求項２に記載の半導体パッケージ。
  24. 電気的接続が可能なように特定の金属パターンが形成される１つ以上の第１基板及び第２基板を準備する段階と、
    前記第１基板、又は前記第２基板、又は前記第１基板と前記第２基板のそれぞれの一側面に１つ以上の半導体チップを接合する段階と、
    １つ以上の３次元クリップ構造体の一側面を前記１つ以上の半導体チップの一側面に接合し、前記３次元クリップ構造体の他側面を前記第１基板と前記第２基板のそれぞれの金属パターンに接合する段階と、
    １つ以上のターミナルリードを前記第１基板、又は前記第２基板、又は前記第１基板と前記第２基板のそれぞれに接合する段階と、
    前記半導体チップを覆うようにパッケージハウジングをモールディングする段階とを含み、
    前記半導体チップの一側面に接合される前記３次元クリップ構造体の一側面は、Ｘ軸方向に延びて形成されて前記半導体チップとの第１接合接点を形成する第１面を含み、
    他側面は、前記Ｘ軸方向と垂直なＹ軸方向に延びて形成され、
    前記第１基板、又は前記第２基板の金属パターンと第２接合接点を形成する第２面と、そして
    前記第２基板、又は前記第１基板の金属パターンとの分離される２つの第３接合接点を形成する第３面とを含み、
    前記第１面と前記第２面は、折り曲げられて段差を形成する、半導体パッケージの製造方法。
  25. 前記３次元クリップ構造体は、
    直交する半十字形状に形成された平板クリップ構造体を準備する第１段階と、そして
    前記第２面の両側から半円形アーチ状にベンディングして前記平板クリップ構造体の第３接合接点を形成する第２段階によって形成されることを特徴とする、請求項２４に記載の半導体パッケージの製造方法。
  26. 前記第１段階の後、
    前記第１面と前記第２面を折り曲げて段差を形成する段階を更に含むことを特徴とする、請求項２５に記載の半導体パッケージの製造方法。
  27. 前記第１段階の後、
    前記第１面又は前記第２面に前記第１接合接点と前記第２接合接点のための穿孔をそれぞれ行う段階を更に含むことを特徴とする、請求項２５に記載の半導体パッケージの製造方法。

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