JP7689111B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7689111B2
JP7689111B2 JP2022511722A JP2022511722A JP7689111B2 JP 7689111 B2 JP7689111 B2 JP 7689111B2 JP 2022511722 A JP2022511722 A JP 2022511722A JP 2022511722 A JP2022511722 A JP 2022511722A JP 7689111 B2 JP7689111 B2 JP 7689111B2
Authority
JP
Japan
Prior art keywords
region
concentration
concentration portion
column
high concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022511722A
Other languages
English (en)
Other versions
JPWO2021199949A1 (ja
Inventor
賢樹 長田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of JPWO2021199949A1 publication Critical patent/JPWO2021199949A1/ja
Application granted granted Critical
Publication of JP7689111B2 publication Critical patent/JP7689111B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/125—Shapes of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

この出願は、２０２０年３月３０日に日本国特許庁に提出された特願２０２０－０６０６３０号に対応しており、この出願の全開示はここに引用により組み込まれる。
本発明は、半導体装置に関する。
特許文献１は、スーパージャンクション構造（以下、単に「ＳＪ構造」という。）を有する半導体装置を開示している。この半導体装置は、半導体チップ、ｎ型のドリフト領およびｐ型の柱状領域（コラム領域）を含む。ドリフト領域は、半導体チップの表層部に形成されている。柱状領域は、ドリフト領域内に形成され、ドリフト領域との間でＳＪ構造を形成している。
米国特許出願公開第２０１１－００１８１０１号明細書
ＳＪ構造では、一定のｐ型不純物濃度を有するコラム領域がドリフト領域とチャージバランを取ることによって、耐圧の最大化が図られる。チャージバランスが取れた状態とは、コラム領域のｐ型チャージ量（ｐ型不純物濃度）がドリフト領域のｎ型チャージ量（ｎ型不純物濃度）と均衡を保っている状態のことを言う。ＳＪ構造では、プロセス誤差に対するコラム領域の許容範囲（つまりプロセスマージン）が極めて狭いため、コラム領域に生じたプロセス誤差に起因して耐圧が大きく低下する。
たとえば、コラム領域の幅が設計値よりも増加した場合、ｐ型チャージ量がｎ型チャージ量に対して超過した状態になる。この場合、コラム領域の下端部に電界が集中し、耐圧が低下する。一方、コラム領域の幅が設計値よりも減少した場合、ｎ型チャージ量がｐ型チャージ量に対して超過した状態になる。この場合、コラム領域の上端部に電界が集中し、耐圧が低下する。これらのプロセス誤差は、歩留り低下の原因になる。
そこで、本発明の一実施形態は、プロセス誤差に起因する耐圧の変動を抑制できる半導体装置を提供する。
本発明の一実施形態は、主面を有する半導体チップと、前記主面の表層部に形成された第１導電型のドリフト領域と、前記ドリフト領域内に厚さ方向に延びるコラム状に形成され、下端部、中間部および上端部を有する第２導電型のコラム領域と、を含み、前記コラム領域は、前記下端部および前記中間部の間に形成された低濃度部、ならびに、前記中間部および前記上端部の間に形成された高濃度部を含み、前記低濃度部および前記高濃度部の間の不純物濃度範囲でチャージバランスを補償する補償領域を有している、半導体装置を提供する。
この半導体装置によれば、プロセス誤差に起因してコラム領域の幅が増加したとしても、補償領域の低濃度部によってコラム領域の下端部に対する電界集中を緩和できる。一方、プロセス誤差に起因してコラム領域の幅が減少したとしても、補償領域の高濃度部によってコラム領域の上端部に対する電界集中を緩和できる。これにより、プロセス誤差に起因する耐圧の変動を抑制できる。
本発明の一実施形態は、主面を有する半導体チップと、前記主面の表層部に形成された第１導電型のドリフト領域と、前記ドリフト領域内に厚さ方向に延びるコラム状に形成され、下端部、中間部および上端部を有する第２導電型のコラム領域と、を含み、前記コラム領域は、前記下端部および前記中間部の間に形成された低濃度部、ならびに、前記低濃度部および前記下端部の間に形成された下高濃度部を含み、前記低濃度部および前記下高濃度部の間の不純物濃度範囲でチャージバランスを補償する下補償領域と、前記中間部および前記上端部の間に形成された高濃度部、ならびに、前記高濃度部および前記上端部の間に形成された上低濃度部を含み、前記高濃度部および前記上低濃度部の間の不純物濃度範囲でチャージバランスを補償する上補償領域と、を有している、半導体装置を提供する。
この半導体装置によれば、プロセス誤差に起因してコラム領域の幅が増加したとしても、下補償領域の低濃度部によってコラム領域の下端部における電界集中を緩和できる。一方、プロセス誤差に起因してコラム領域の幅が減少したとしても、上補償領域の高濃度部によってコラム領域の上端部における電界集中を緩和できる。また、この半導体装置によれば、下補償領域および上補償領域によってチャージバランスを補償できる。これにより、プロセス誤差に起因する耐圧の変動を抑制できる。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して説明される実施形態により明らかにされる。
図１は、本発明の実施形態に係る半導体装置を示す平面図である。 図２は、図１に示す領域IIの拡大図である。 図３は、図２に示すIII-III線に沿う断面図である。 図４は、第１形態例に係るコラム領域の不純物濃度を説明するための図である。 図５は、図４に示すコラム領域が採用されたときのブレークダウン電圧を説明するためのグラフである。 図６は、第２形態例に係るコラム領域の不純物濃度を説明するための図である。 図７は、第２形態例に係るコラム領域が採用されたときのブレークダウン電圧の測定結果を図５に反映させたグラフである。
図１は、本発明の実施形態に係る半導体装置１を示す平面図である。図２は、図１に示す領域IIの拡大図である。図３は、図２に示すIII-III線に沿う断面図である。
図１～図３を参照して、半導体装置１は、絶縁ゲート型トランジスタの一例としてのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体スイッチングデバイスである。半導体装置１は、直方体形状に形成された半導体チップ２を含む。半導体チップ２は、この形態（this embodiment）では、Ｓｉ（シリコン）チップからなる。
半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを含む。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。第１側面５Ａおよび第２側面５Ｂは、第１方向Ｘに延び、第１方向Ｘに直交する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
半導体チップ２は、第１主面３の表層部に形成されたｎ型（第１導電型）のドリフト領域６を含む。ドリフト領域６は、第１主面３および第１～第４側面５Ａ～５Ｄの一部から露出している。ドリフト領域６のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。ドリフト領域６は、この形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
ドリフト領域６は、２０μｍ以上１００μｍ以下の厚さを有していてもよい。ドリフト領域６の厚さは、２０μｍ以上４０μｍ以下、４０μｍ以上６０μｍ以下、６０μｍ以上８０μｍ以下、または、８０μｍ以上１００μｍ以下であってもよい。ドリフト領域６の厚さは、４５μｍ以上６５μｍ以下であることが好ましい。
半導体装置１は、ドリフト領域６に対して第２主面４側の領域に形成されたドレイン領域７を含む。ドレイン領域７は、第２主面４および第１～第４側面５Ａ～５Ｄの一部から露出し、ドリフト領域６に電気的に接続されている。ドレイン領域７は、ドリフト領域６のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ドレイン領域７のｎ型不純物濃度は、略一定であってもよい。ドレイン領域７のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。ドレイン領域７は、この形態では、ｎ型の半導体基板（Ｓｉ基板）によって形成されている。
ドレイン領域７の厚さは、１０μｍ以上４５０μｍ以下であってもよい。ドレイン領域７の厚さは、１０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、または、３５０μｍ以上４５０μｍ以下であってもよい。ドレイン領域７の厚さは、５０μｍ以上１５０μｍ以下であることが好ましい。
半導体チップ２は、ドリフト領域６およびドレイン領域７の間に介在するｎ型のバッファ領域８をさらに含む。バッファ領域８は、第１～第４側面５Ａ～５Ｄの一部から露出している。バッファ領域８は、ドリフト領域６およびドレイン領域７の間の濃度遷移領域であり、ドリフト領域６からドレイン領域７に向けてｎ型不純物濃度が漸増するｎ型不純物濃度を有している。バッファ領域８は、この形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
バッファ領域８は、ドリフト領域６の厚さ未満の厚さを有している。バッファ領域８の厚さは、１μｍ以上１０μｍ以下であってもよい。バッファ領域８の厚さは、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。
半導体装置１は、第１主面３においてドリフト領域６の表層部に形成されたｐ型（第２導電型）の複数のベース領域９を含む。ベース領域９のｐ型不純物濃度（ピーク濃度）は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。複数のベース領域９は、第１主面３から露出している。複数のベース領域９は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。これにより、複数のベース領域９は、平面視において全体として第１方向Ｘに延びるストライプ状に形成されている。複数のベース領域９は、ドリフト領域６の底部から第１主面３側に間隔を空けて形成されている。
複数のベース領域９は、平面視において第１幅Ｗ１（ベース幅）をそれぞれ有している。第１幅Ｗ１は、平面視においてベース領域９が延びる方向（第１方向Ｘ）に直交する方向（第２方向Ｙ）の幅である。第１幅Ｗ１は、１μｍ以上１０μｍ以下であってもよい。第１幅Ｗ１は、２μｍ以上５μｍ以下であることが好ましい。
半導体装置１は、複数のベース領域９の表層部にそれぞれ形成されたｎ型の複数のソース領域１０を含む。この形態では、２つのソース領域１０が、複数のベース領域９の表層部にそれぞれ形成されている。複数のソース領域１０は、第１主面３から露出している。複数のソース領域１０は、ドリフト領域６のｎ型不純物濃度を超えるｎ型不純物濃度をそれぞれ有している。複数のソース領域１０のｎ型不純物濃度（ピーク濃度）は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
複数のソース領域１０は、平面視において複数のベース領域９の表層部に第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。複数のソース領域１０は、ベース領域９の底部から第１主面３側に間隔を空けて形成されている。複数のソース領域１０は、対応するベース領域９内において当該ベース領域９の縁部から間隔を空けて形成されている。これにより、複数のソース領域１０は、対応するベース領域９の表層部においてドリフト領域６とチャネル領域１１を画定している。
半導体装置１は、複数のベース領域９の表層部において複数のソース領域１０とは異なる領域にそれぞれ形成されたｐ型の複数のコンタクト領域１２を含む。この形態では、１つのコンタクト領域１２が、複数のベース領域９の表層部において２つのソース領域１０の間の領域にそれぞれ形成されている。複数のコンタクト領域１２は、ベース領域９のｐ型不純物濃度を超えるｐ型不純物濃度を有している。複数のコンタクト領域１２のｐ型不純物濃度（ピーク濃度）は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
複数のコンタクト領域１２は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のコンタクト領域１２は、ベース領域９の底部から第１主面３側に間隔を空けて形成されている。各ベース領域９内におけるコンタクト領域１２の個数は任意であり、複数のコンタクト領域１２が各ベース領域９の表層部に間隔を空けて形成されていてもよい。
半導体装置１は、ドリフト領域６内に形成されたｐ型の複数のコラム領域２０を含む。複数のコラム領域２０は、ドリフト領域６との間でｐｎ接合部をそれぞれ形成している。これにより、複数のコラム領域２０は、ドリフト領域６との間でスーパージャンクション構造（以下、単に「ＳＪ構造」という。）を形成している。
複数のコラム領域２０は、複数のベース領域９の直下の領域にドリフト領域６の厚さ方向（法線方向Ｚ）に延びるコラム状にそれぞれ形成されている。複数のコラム領域２０は、ドリフト領域６の厚さ方向に関して、１対１対応の関係で複数のベース領域９にそれぞれ対向している。複数のコラム領域２０は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成され、これにより、複数のベース領域９は、平面視において全体として第１方向Ｘに延びるストライプ状に形成されている。
複数のコラム領域２０は、平面視において１μｍ以上１５μｍ以下のピッチＰで形成されていてもよい。ピッチＰは、３μｍ以上１０μｍ以下であることが好ましい。複数のコラム領域２０は、厚さ方向（法線方向Ｚ）に関して、１０μｍ以上１００μｍ以下の厚さを有していてもよい。複数のコラム領域２０は、２０μｍ以上８０μｍ以下の厚さを有していることが好ましい。複数のコラム領域２０は、ドリフト領域６の厚さ未満の厚さを有していることが好ましい。
複数のコラム領域２０は、平面視においてベース領域９の第１幅Ｗ１未満の第２幅Ｗ２（コラム幅）をそれぞれ有している。第２幅Ｗ２は、平面視においてコラム領域２０が延びる方向（第１方向Ｘ）に直交する方向（第２方向Ｙ）の幅（最も広い部分の幅である。）である。第２幅Ｗ２は、１μｍ以上８μｍ以下であってもよい。第１幅Ｗ１は、１μｍ以上５μｍ以下であることが好ましい。
複数のコラム領域２０は、法線方向Ｚに関して、下端部２１、中間部２２および上端部２３をそれぞれ有している。コラム領域２０の下端部２１は、ドリフト領域６の底部から第１主面３側（上端部２３側）に間隔を空けて形成されている。下端部２１は、ドリフト領域６の一部を挟んでドレイン領域７（バッファ領域８）に対向している。コラム領域２０の上端部２３は、ベース領域９に接続されている。コラム領域２０は、ベース領域９の一部を挟んでコンタクト領域１２に対向している。
複数のコラム領域２０は、ドリフト領域６の厚さ方向（法線方向Ｚ）にコラム状に積層された複数（この形態では１０個）の不純物領域２４を含む積層構造をそれぞれ有している。以下、１０個の不純物領域２４を第１～第１０不純物領域２４Ａ～２４Ｊという。第１～第１０不純物領域２４Ａ～２４Ｊは、ドリフト領域６側からベース領域９側に向けてこの順に積層されている。複数の第１～第１０不純物領域２４Ａ～２４Ｊは、互いに接続されるように積層され、全体として１つのコラム領域２０を形成している。
複数のコラム領域２０の下端部２１は、最下の第１不純物領域２４Ａによってそれぞれ形成されている。複数のコラム領域２０の上端部２３は、最上の第１０不純物領域２４Ｊによってそれぞれ形成されている。複数のコラム領域２０の中間部２２は、最下の第１不純物領域２４Ａおよび最上の第１０不純物領域２４Ｊの中間に位置する１つまたは２つの不純物領域２４（この形態では第５～第６不純物領域２４Ｅ～２４Ｆ）によってそれぞれ形成されている。
複数の第１～第１０不純物領域２４Ａ～２４Ｊのｐ型不純物濃度（ピーク濃度）は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。つまり、複数のコラム領域２０は、厚さ方向に関して、複数の第１～第１０不純物領域２４Ａ～２４Ｊによって形成された複数のピーク濃度をそれぞれ有している。第１～第１０不純物領域２４Ａ～２４Ｊは、厚さ方向（法線方向Ｚ）に関して、２μｍ以上１０μｍ以下の厚さをそれぞれ有していることが好ましい。
不純物領域２４の個数は、コラム領域２０の厚さに応じて調整される。不純物領域２４の個数は任意であるが、５個以上２０個以下であることが好ましい。複数の不純物領域２４は、ｐ型不純物の導入工程およびエピタキシャル成長工程を交互に行うマルチエピタキシャル成長法によって形成されていてもよい。
半導体装置１は、第１主面３の上に形成された複数のプレーナゲート構造２５（ゲート構造）を含む。複数のプレーナゲート構造２５は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。これにより、複数のプレーナゲート構造２５は、平面視において全体として第１方向Ｘに延びるストライプ状に形成されている。
複数のプレーナゲート構造２５は、第１主面３の上においてチャネル領域１１を被覆するように、近接する２つのベース領域９の周縁部にそれぞれ跨っている。複数のプレーナゲート構造２５は、平面視において複数のコラム領域２０から間隔を空けて形成されている。複数のプレーナゲート構造２５は、平面視において複数のコラム領域２０に重なっていないことが好ましい。
複数のプレーナゲート構造２５は、ゲート絶縁膜２６およびゲート電極２７を含む積層構造をそれぞれ有している。各ゲート絶縁膜２６は、近接する２つのベース領域９の周縁部に跨がり、ドリフト領域６、チャネル領域１１およびソース領域１０を被覆している。ゲート絶縁膜２６は、酸化シリコン、窒化シリコンおよび酸化アルミニウムのうちの少なくとも１つを含んでいてもよい。ゲート絶縁膜２６は、この形態では、酸化シリコン膜からなる単層構造を有している。
各ゲート電極２７は、近接する２つのベース領域９の周縁部に跨がるようにゲート絶縁膜２６の上に形成され、ゲート絶縁膜２６を挟んでドリフト領域６、チャネル領域１１およびソース領域１０に対向している。ゲート電極２７は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１つを含んでいてもよい。ゲート電極２７は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型ポリシリコンまたはｐ型ポリシリコンであってもよい。
半導体装置１は、第１主面３の上において複数のプレーナゲート構造２５を被覆する層間絶縁膜３０を含む。層間絶縁膜３０は、酸化シリコンを含んでいてもよい。層間絶縁膜３０は、複数のコンタクト孔３１を有している。複数のコンタクト孔３１は、ソース領域１０およびコンタクト領域１２を露出させる複数のソースコンタクト孔を含む。また、複数のコンタクト孔３１は、図示しない領域において、複数のプレーナゲート構造２５のゲート電極２７を露出させる複数のゲートコンタクト孔を含む。
図１および図３を参照して、半導体装置１は、層間絶縁膜３０の上に形成されたゲート端子３２およびソース端子３３を含む。ゲート端子３２は、この形態では、本体部３２Ａおよびフィンガー部３２Ｂを含む。本体部３２Ａは、層間絶縁膜３０の上において第１側面５Ａの中央部側に配置されている。本体部３２Ａは、平面視において四角形状に形成されていてもよい。本体部３２Ａの配置は任意であり、平面視において半導体チップ２の任意の角部側に配置されていてもよい。
フィンガー部３２Ｂは、ゲート端子３２から任意の領域に向けて帯状に引き出されている。フィンガー部３２Ｂは、この形態では、平面視においてゲート端子３２から第１側面５Ａ、第３側面５Ｃおよび第４側面５Ｄに沿って帯状に延び、半導体チップ２の内方領域を３方向から区画している。フィンガー部３２Ｂは、層間絶縁膜３０の上から複数のコンタクト孔３１に入り込み、複数のゲート電極２７に電気的に接続されている。
ソース端子３３は、層間絶縁膜３０の上においてゲート端子３２から間隔を空けてゲート端子３２によって区画された領域に配置されている。ソース端子３３は、層間絶縁膜３０の上から複数のコンタクト孔３１に入り込み、複数のソース領域１０および複数のコンタクト領域１２に電気的に接続されている。
ゲート端子３２およびソース端子３３は、半導体チップ２側からこの順に積層されたバリア電極膜３４および主電極膜３５を含む積層構造をそれぞれ有していてもよい。バリア電極膜３４は、Ｔｉ膜およびＴｉＮ膜のうちの少なくとも１つを含んでいてもよい。主電極膜３５は、純Ａｌ膜、純Ｃｕ膜、ＡｌＳｉ合金膜、ＡｌＣｕ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つをそれぞれ含んでいてもよい。ゲート端子３２およびソース端子３３の外面には、めっき膜がそれぞれ形成されていてもよい。めっき膜は、Ｎｉ膜、Ｐｄ膜およびＡｕ膜のうちの少なくとも１つを含んでいてもよい。
半導体装置１は、第２主面４の上に形成されたドレイン端子３６を含む。ドレイン端子３６は、ドレイン領域７に電気的に接続されている。ドレイン端子３６は、Ｔｉ膜、Ｎｉ膜、Ａｕ膜、Ａｇ膜およびＡｌ膜のうちの少なくとも１つを含んでいてもよい。
次に、図４を参照して、複数のコラム領域２０のｐ型不純物濃度が具体的に説明される。複数のコラム領域２０は同様の構造を有しているので、以下では１つのコラム領域２０の構造の例が説明される。図４において、紙面左側には１つのコラム領域２０を含む領域が示され、紙面右側にはコラム領域２０のｐ型不純物濃度の濃度勾配が示されている。コラム領域２０の濃度勾配は、具体的には、複数の第１～第１０不純物領域２４Ａ～２４Ｊのピーク濃度によって形成されている。
図４には、一定値からなるチャージバランス濃度Ｉｃｂが２点鎖線によって示されている。チャージバランス濃度Ｉｃｂとは、コラム領域２０が理想的な形態でドリフト領域６とチャージバランスを取る濃度である。チャージバランスは、ドリフト領域６のｎ型チャージ量（ｎ型不純物濃度）およびコラム領域２０のｐ型チャージ量（ｐ型不純物濃度）のバランスである。チャージバランスが取れた状態とは、ドリフト領域６のｎ型チャージ量およびコラム領域２０のｐ型チャージ量のバランスが保たれている状態のことを言う。コラム領域２０をチャージバランス濃度Ｉｃｂで形成した場合、半導体装置１の耐圧（具体的にはブレークダウン電圧ＢＶＤＳＳ）が理論上の最大値になる。
図４を参照して、コラム領域２０は、下端部２１および上端部２３の間に形成された補償領域４０を含む。補償領域４０は、具体的には、下端部２１側の低濃度部４１、および、上端部２３側の高濃度部４２を含む。低濃度部４１は、下端部２１および中間部２２の間で比較的低いｐ型不純物濃度を有する領域である。高濃度部４２は、中間部２２および上端部２３の間で比較的高いｐ型不純物濃度を有する領域である。高濃度部４２は、低濃度部４１のｐ型不純物濃度を超えるｐ型不純物濃度を有している。補償領域４０は、低濃度部４１および高濃度部４２の間のｐ型不純物濃度範囲においてチャージバランスを補償する。
低濃度部４１は、この形態では、チャージバランス濃度Ｉｃｂ未満のｐ型不純物濃度を有している。低濃度部４１は、コラム領域２０の平均濃度Ｉａｖ未満のｐ型不純物濃度を有していてもよい。平均濃度Ｉａｖは、チャージバランス濃度Ｉｃｂの±５％の範囲内に設定されることが好ましい。平均濃度Ｉａｖは、チャージバランス濃度Ｉｃｂと等しくてもよい。低濃度部４１のｐ型不純物濃度は、チャージバランス濃度Ｉｃｂ（または平均濃度Ｉａｖ）の８５％以上１００％未満の範囲（好ましくは９５％以上１００％未満）に設定されてもよい。
低濃度部４１は、この形態では、下端部２１および中間部２２の間の全域に形成されている。つまり、低濃度部４１は、第１～第５不純物領域２４Ａ～２４Ｅによって形成されている。第１～第５不純物領域２４Ａ～２４Ｅのピーク濃度は、下端部２１から中間部２２に向けて漸増している。
したがって、低濃度部４１は、下端部２１から中間部２２に向けてｐ型不純物濃度が増加（具体的には漸増）する濃度勾配を有している。中間部２２側のｐ型不純物濃度が下端部２１側のｐ型不純物濃度を超えているという条件を具備する限り、第１～第５不純物領域２４Ｂ～２４Ｅのうちの少なくとも２つが等しいｐ型不純物濃度（ピーク濃度）を有していてもよい。
高濃度部４２は、この形態では、チャージバランス濃度Ｉｃｂを超えるｐ型不純物濃度を有している。高濃度部４２は、平均濃度Ｉａｖを超える値に設定されていてもよい。高濃度部４２のｐ型不純物濃度は、チャージバランス濃度Ｉｃｂ（または平均濃度Ｉａｖ）の１００％を超えて１１５％以下の範囲（好ましくは１００％を超えて１０５％以下の範囲）に設定されてもよい。
高濃度部４２は、この形態では、中間部２２および上端部２３の間の全域に形成されている。つまり、高濃度部４２は、第６～第１０不純物領域２４Ｆ～２４Ｊによって形成されている。第６～第１０不純物領域２４Ｆ～２４Ｊのピーク濃度は、中間部２２から上端部２３に向けて漸増している。したがって、高濃度部４２は、中間部２２から上端部２３に向けてｐ型不純物濃度が増加（具体的には漸増）する濃度勾配を有している。
第６～第１０不純物領域２４Ｆ～２４Ｊのピーク濃度は、この形態では、第１～第５不純物領域２４Ａ～２４Ｅ（つまり、低濃度部４１）から連続的に漸増している。したがって、高濃度部４２は、低濃度部４１から連続的にｐ型不純物濃度が増加する濃度勾配を有している。上端部２３側のｐ型不純物濃度が中間部２２側のｐ型不純物濃度を超えているという条件を具備する限り、第６～第１０不純物領域２４Ｆ～２４Ｊのうちの少なくとも２つが等しいｐ型不純物濃度（ピーク濃度）を有していてもよい。
このように、補償領域４０は、この形態では、下端部２１から上端部２３に向けてｐ型不純物濃度が増加（具体的には漸増）する濃度勾配を有している。また、補償領域４０の濃度勾配は、低濃度部４１からチャージバランス濃度Ｉｃｂを横切って高濃度部４２に至っている。つまり、第１形態例に係るコラム領域２０には、補償領域４０によって下端部２１および上端部２３の間にチャージバランス濃度Ｉｃｂからずれた濃度勾配が導入されている。
図５は、図４に示すコラム領域２０が採用されたときのブレークダウン電圧ＢＶＤＳＳ（実測）を説明するためのグラフである。図５において、縦軸はブレークダウン電圧ＢＶＤＳＳ［Ｖ］を示し、横軸はコラム領域２０の第２幅Ｗ２［μｍ］を示している。ブレークダウン電圧ＢＶＤＳＳおよび第２幅Ｗ２の関係は、コラム領域２０に生じるプロセス誤差を示している。図５には、第１折れ線Ｌ１（２点鎖線）および第２折れ線Ｌ２（実線）が示されている。
第１折れ線Ｌ１は、一定のチャージバランス濃度Ｉｃｂを有するコラム領域２０（以下、単に「比較例に係るコラム領域２０」という。）を形成した場合の結果を示している。比較例に係るコラム領域２０において、ブレークダウン電圧ＢＶＤＳＳが最大化される第２幅Ｗ２の設計値は１．５μｍ程度である。第２折れ線Ｌ２は、補償領域４０を有するコラム領域２０（第１形態例に係るコラム領域２０）を形成した場合の結果を示している。第１形態例に係るコラム領域２０において、ブレークダウン電圧ＢＶＤＳＳが最大化される第２幅Ｗ２の設計値は１．４２μｍ程度である。
第１折れ線Ｌ１を参照して、比較例に係るコラム領域２０の場合、設計値通りに第２幅Ｗ２が形成された場合、比較的高いブレークダウン電圧ＢＶＤＳＳを実現できた。しかし、第２幅Ｗ２が設計値からずれると、ブレークダウン電圧ＢＶＤＳＳは急激に低下した。この結果から、比較例に係るコラム領域２０によれば、比較的高いブレークダウン電圧ＢＶＤＳＳを実現できる一方、第２幅Ｗ２のプロセス誤差に対するブレークダウン電圧ＢＶＤＳＳの変化量が極めて大きいことが分かった。
一方、第２折れ線Ｌ２を参照して、第１形態例に係るコラム領域２０の場合、ブレークダウン電圧ＢＶＤＳＳの上昇量は小さくなったが、プロセス誤差に起因するブレークダウン電圧ＢＶＤＳＳの急激な低下は抑制された。つまり、第１形態例に係るコラム領域２０によれば、比較例に係るコラム領域２０と比較して、ブレークダウン電圧ＢＶＤＳＳは低下するが、プロセス誤差に起因するブレークダウン電圧ＢＶＤＳＳの変化量は緩慢になることが分かった。
比較例に係るコラム領域２０では、第２幅Ｗ２が設計値よりも増加した場合、コラム領域２０のｐ型チャージ量がドリフト領域６のｎ型チャージ量に対して超過した状態になる。この場合、コラム領域２０の下端部２１に電界が集中し、ブレークダウン電圧ＢＶＤＳＳが低下する。一方、第２幅Ｗ２が設計値よりも減少した場合、ドリフト領域６のｎ型チャージ量がコラム領域２０のｐ型チャージ量に対して超過した状態になる。この場合、コラム領域２０の上端部２３に電界が集中し、ブレークダウン電圧ＢＶＤＳＳが低下する。
これに対して、第１形態例に係るコラム領域２０は、下端部２１および上端部２３の間の領域に、チャージバランス濃度Ｉｃｂからずれた濃度勾配を有する補償領域４０を含む。補償領域４０は、具体的には、下端部２１側の低濃度部４１および上端部２３側の高濃度部４２を含み、低濃度部４１および高濃度部４２の間のｐ型不純物濃度範囲でチャージバランスを補償する。
第１形態例に係るコラム領域２０の場合、厚さ方向全域でチャージバランスを取る構造ではないため、比較例に係るコラム領域２０と比較すると、ブレークダウン電圧ＢＶＤＳＳは低下する。しかし、補償領域４０の低濃度部４１は、電界が集中し易い下端部２１および中間部２２の間の領域に形成され、比較的低いｐ型不純物濃度を有している。一方、補償領域４０の高濃度部４２は、電界が集中し易い中間部２２および下端部２１の間の領域に形成され、比較的高いｐ型不純物濃度を有している。
したがって、プロセス誤差に起因して第２幅Ｗ２が設計値よりも増加したとしても、低濃度部４１によって下端部２１に対する電界集中を緩和できる。また、プロセス誤差に起因して第２幅Ｗ２が設計値よりも減少したとしても、高濃度部４２によって上端部２３に対する電界集中を緩和できる。その結果、第２幅Ｗ２のプロセス誤差に起因するブレークダウン電圧ＢＶＤＳＳの変動を抑制できる。よって、一定値以上のブレークダウン電圧ＢＶＤＳＳを有する半導体装置１を安定して製造できる。
図６は、第２形態例に係るコラム領域２０のｐ型不純物濃度を説明するための図である。図６において、紙面左側には１つのコラム領域２０を含む領域が示され、紙面右側にはコラム領域２０のｐ型不純物濃度の勾配が示されている。コラム領域２０の濃度勾配は、具体的には、複数の第１～第１０不純物領域２４Ａ～２４Ｊのピーク濃度によって形成されている。図６には、チャージバランス濃度Ｉｃｂが２点鎖線によって示されている。
コラム領域２０は、下端部２１側の下補償領域５０、および、上端部２３側の上補償領域５１を含む。コラム領域２０は、さらに、下補償領域５０および上補償領域５１の間に形成された補償領域５２を含む。以下、下補償領域５０、上補償領域５１および補償領域５２の説明が順になされる。
下補償領域５０は、下端部２１および中間部２２の間の領域に形成されている。下補償領域５０は、具体的には、中間部２２から下端部２１側に間隔を空けて下端部２１側の領域に形成されている。下補償領域５０は、この形態では、第１～第３不純物領域２４Ａ～２４Ｃによって形成されている。
下補償領域５０は、下端部２１および中間部２２の間に形成された低濃度部５３、ならびに、低濃度部５３および下端部２１の間に形成された下高濃度部５４を含む。下高濃度部５４は、低濃度部５３よりも下端部２１側で低濃度部５３のｐ型不純物濃度を超えるｐ型不純物濃度を有する領域である。つまり、下補償領域５０は、コラム領域２０の下端部２１側の領域に形成された濃度増加領域からなる。下補償領域５０は、低濃度部５３および下高濃度部５４の間の不純物濃度範囲でチャージバランスを補償する。
低濃度部５３は、少なくとも下端部２１から中間部２２側に間隔を空けて形成されている。低濃度部５３は、この形態では、中間部２２から下端部２１側に間隔を空けて形成されている。低濃度部５３は、中間部２２に重なっていてもよい。低濃度部５３は、この形態では、第２～第３不純物領域２４Ｂ～２４Ｃのｐ型不純物濃度（ピーク濃度）を有している。
第２～第３不純物領域２４Ｂ～２４Ｃのｐ型不純物濃度（ピーク濃度）は、この形態では、チャージバランス濃度Ｉｃｂ未満である。したがって、低濃度部５３は、この形態では、チャージバランス濃度Ｉｃｂ未満のｐ型不純物濃度を有している。低濃度部５３は、コラム領域２０の平均濃度Ｉａｖ未満の値に設定されていてもよい。平均濃度Ｉａｖは、チャージバランス濃度Ｉｃｂの±５％の範囲内に設定されることが好ましい。平均濃度Ｉａｖは、チャージバランス濃度Ｉｃｂと等しくてもよい。
低濃度部５３のｐ型不純物濃度は、たとえば、チャージバランス濃度Ｉｃｂ（または平均濃度Ｉａｖ）の８５％以上１００％未満の範囲（好ましくは９５％以上１００％未満の範囲）に設定されてもよい。低濃度部５３は、コラム領域２０の濃度勾配において、最小値となるｐ型不純物濃度を有していることが好ましい。この構造によれば、下端部２１に対する電界集中を適切に抑制できる。
下高濃度部５４は、コラム領域２０の最下端に形成されている。下高濃度部５４は、この形態では、第１～第２不純物領域２４Ａ～２４Ｂのｐ型不純物濃度（ピーク濃度）を有している。第１不純物領域２４Ａのｐ型不純物濃度（ピーク濃度）は、この形態では、チャージバランス濃度Ｉｃｂを超えている。したがって、下高濃度部５４は、この形態では、チャージバランス濃度Ｉｃｂを超えるｐ型不純物濃度を有している。下高濃度部５４は、平均濃度Ｉａｖを超える値に設定されていてもよい。
下高濃度部５４のｐ型不純物濃度は、チャージバランス濃度Ｉｃｂ（または平均濃度Ｉａｖ）の１００％を超えて１１５％以下の範囲（好ましくは１００％を超えて１０５％以下の範囲）に設定されてもよい。下高濃度部５４は、コラム領域２０の濃度勾配において、最大値未満のｐ型不純物濃度を有していることが好ましい。この構造によれば、下端部２１に対する電界集中を適切に抑制できる。
第２不純物領域２４Ｂは、この形態では、第１不純物領域２４Ａのｐ型不純物濃度（ピーク濃度）および第３不純物領域２４Ｃのｐ型不純物濃度（ピーク濃度）の間のｐ型不純物濃度（ピーク濃度）を有している。これにより、下補償領域５０は、低濃度部５３から下高濃度部５４に向けてｐ型不純物濃度が増加（具体的には漸増）する濃度勾配を有している。また、下補償領域５０は、低濃度部５３からチャージバランス濃度Ｉｃｂを横切って下高濃度部５４に至る濃度勾配を有している。
下補償領域５０を構成する不純物領域２４の個数は、コラム領域２０を構成する不純物領域２４の個数によっても異なるが、２個以上５個以下であることが好ましい。下補償領域５０が３個以上の不純物領域２４を含む場合、下高濃度部５４のｐ型不純物濃度が低濃度部５３のｐ型不純物濃度を超えているという条件を具備する限り、３個以上の不純物領域２４のうちの少なくとも２つは、等しいｐ型不純物濃度（ピーク濃度）を有していてもよい。たとえば、第２不純物領域２４Ｂは、第１不純物領域２４Ａおよび第３不純物領域２４Ｃのいずれか一方のｐ型不純物濃度と等しいｐ型不純物濃度を有していてもよい。
上補償領域５１は、中間部２２および上端部２３の間の領域に形成されている。上補償領域５１は、具体的には、中間部２２から上端部２３側に間隔を空けて上端部２３側の領域に形成されている。上補償領域５１は、この形態では、第６～第１０不純物領域２４Ｆ～２４Ｊによって形成されている。
上補償領域５１は、具体的には、中間部２２および上端部２３の間に形成された高濃度部５５、ならびに、高濃度部５５および上端部２３の間に形成された上低濃度部５６を含む。上低濃度部５６は、高濃度部５５よりも上端部２３側で高濃度部５５のｐ型不純物濃度未満のｐ型不純物濃度を有する領域である。つまり、上補償領域５１は、コラム領域２０の上端部２３側の領域に形成された濃度減少領域からなる。上補償領域５１は、高濃度部５５および上低濃度部５６の間の不純物濃度範囲でチャージバランスを補償する。
高濃度部５５は、少なくとも上端部２３から中間部２２側に間隔を空けて形成されている。高濃度部５５は、中間部２２から上端部２３側に間隔を空けて形成されていてもよい。低濃度部５３が中間部２２から下端部２１に間隔を空けて形成されている場合、高濃度部５５は、中間部２２に重なっていてもよい。高濃度部５５は、この形態では、第６～第９不純物領域２４Ｆ～２４Ｉのｐ型不純物濃度（ピーク濃度）を有している。
高濃度部５５は、この形態では、チャージバランス濃度Ｉｃｂを超えるｐ型不純物濃度を有している。高濃度部５５は、平均濃度Ｉａｖを超える値に設定されていてもよい。高濃度部５５のｐ型不純物濃度は、たとえば、チャージバランス濃度Ｉｃｂ（または平均濃度Ｉａｖ）の１００％を超えて１１５％以下の範囲（好ましくは１００％を超えて１０５％以下の範囲）に設定されてもよい。
高濃度部５５は、コラム領域２０の濃度勾配において、最大値となるｐ型不純物濃度を有していることが好ましい。つまり、高濃度部５５は、下高濃度部５４のｐ型不純物濃度を超えるｐ型不純物濃度を有していることが好ましい。この構造によれば、上端部２３に対する電界集中を適切に抑制できる。高濃度部５５は、ｐ型不純物濃度（ピーク濃度）が最大値に設定された複数（この形態では３個）の第６～第８不純物領域２４Ｆ～２４Ｈを含む。高濃度部５５において、最大値に設定される不純物領域２４の個数は任意であり、１個以上であればよい。
上低濃度部５６は、コラム領域２０の最上端に形成されている。上低濃度部５６は、この形態では、第９～第１０不純物領域２４Ｉ～２４Ｊのｐ型不純物濃度（ピーク濃度）を有している。第１０不純物領域２４Ｊは、この形態では、チャージバランス濃度Ｉｃｂ未満のｐ型不純物濃度を有している。したがって、上低濃度部５６は、この形態では、チャージバランス濃度Ｉｃｂ未満のｐ型不純物濃度を有している。上低濃度部５６は、平均濃度Ｉａｖ未満の値に設定されていてもよい。
上低濃度部５６のｐ型不純物濃度は、たとえば、チャージバランス濃度Ｉｃｂ（または平均濃度Ｉａｖ）の８５％以上１００％未満の範囲（好ましくは９５％以上１００％未満の範囲）に設定されてもよい。上低濃度部５６は、コラム領域２０の濃度勾配において、最小値を超えて最大値未満のｐ型不純物濃度を有していることが好ましい。つまり、上低濃度部５６は、低濃度部５３のｐ型不純物濃度を超えて、高濃度部５５のｐ型不純物濃度未満のｐ型不純物濃度を有していることが好ましい。この構造によれば、上端部２３に対する電界集中を適切に抑制できる。
コラム領域２０の上端部２３は、電流の流入路になるため、電流密度（つまり電界）が特に高まり易い。したがって、上低濃度部５６は、高濃度部５５の厚さ未満の厚さを有していることが好ましい。つまり、上低濃度部５６が上補償領域５１に占める割合は、高濃度部５５が上補償領域５１に占める割合未満であることが好ましい。この構造によれば、上低濃度部５６の導入に伴って減少したｐ型不純物濃度が高濃度部５５によって補完される。これにより、上端部２３における電界集中を適切に緩和できる。
第９不純物領域２４Ｉは、この形態では、第８不純物領域２４Ｉのｐ型不純物濃度（ピーク濃度）および第１０不純物領域２４Ｊのｐ型不純物濃度（ピーク濃度）の間のｐ型不純物濃度（ピーク濃度）を有している。これにより、上補償領域５１は、高濃度部５５から上低濃度部５６に向けてｐ型不純物濃度が減少（具体的には漸減）する濃度勾配を有している。
また、上補償領域５１は、高濃度部５５からチャージバランス濃度Ｉｃｂを横切って上低濃度部５６に至る濃度勾配を有している。つまり、上補償領域５１は、上端部２３側において下補償領域５０のｐ型不純物濃度範囲（濃度勾配）に重複したｐ型不純物濃度範囲（濃度勾配）を有している。
上補償領域５１を構成する不純物領域２４の個数は、コラム領域２０を構成する不純物領域２４の個数によっても異なるが、２個以上５個以下であることが好ましい。上補償領域５１が３個以上の不純物領域２４を含む場合、上低濃度部５６のｐ型不純物濃度が高濃度部５５のｐ型不純物濃度未満であるという条件を具備する限り、３個以上の不純物領域２４のうちの少なくとも２つは、等しいｐ型不純物濃度（ピーク濃度）を有していてもよい。たとえば、第９不純物領域２４Ｉは、第８不純物領域２４Ｈおよび第１０不純物領域２４Ｊのいずれか一方のｐ型不純物濃度と等しいｐ型不純物濃度を有していてもよい。
補償領域５２は、低濃度部５３および高濃度部５５を含む。つまり、補償領域５２は、コラム領域２０の中間領域に形成された濃度増加領域からなる。補償領域５２は、低濃度部５３（下補償領域５０）および高濃度部５５（上補償領域５１）の間でチャージバランスを補償する。
補償領域５２は、この形態では、第３～第６不純物領域２４Ｃ～２４Ｆのｐ型不純物濃度（ピーク濃度）を有している。この形態では、第６～第８不純物領域２４Ｆ～２４Ｈが等しい不純物濃度を有しているので、補償領域５２は、第７～第８不純物領域２４Ｇ～２４Ｈを含んでいてもよい。第４～第５不純物領域２４Ｄ～２４Ｅのｐ型不純物濃度（ピーク濃度）は、低濃度部５３から高濃度部５５に向けて増加（具体的には漸増）している。これにより、補償領域５２は、低濃度部５３から高濃度部５５に向けてｐ型不純物濃度が増加（具体的には漸増）するように形成されている。
補償領域５２は、低濃度部５３からチャージバランス濃度Ｉｃｂを横切って高濃度部５５に至る濃度勾配を有している。つまり、補償領域５２は、下補償領域５０のｐ型不純物濃度範囲（濃度勾配）および上補償領域５１のｐ型不純物濃度範囲（濃度勾配）に重複したｐ型不純物濃度範囲（濃度勾配）を有している。
補償領域５２内の不純物領域２４の個数は、不純物領域２４の個数によっても異なるが、２個以上１０個以下であることが好ましい。補償領域５２が３個以上の不純物領域２４を含む場合、高濃度部５５のｐ型不純物濃度が低濃度部５３のｐ型不純物濃度を超えているという条件を具備する限り、３個以上の不純物領域２４のうちの少なくとも２つは、等しいｐ型不純物濃度（ピーク濃度）を有していてもよい。たとえば、第４～第５不純物領域２４Ｄ～２４Ｅは、等しいｐ型不純物濃度を有していてもよい。
このように、第２形態例に係るコラム領域２０には、下補償領域５０、補償領域５２および上補償領域５１によって下端部２１および上端部２３の間にチャージバランス濃度Ｉｃｂからずれた濃度勾配が導入されている。したがって、第２形態例に係るコラム領域２０では、厚さ方向の全域においてチャージバランスが取れた状態にはならない。第２形態例に係るコラム領域２０では、ドリフト領域６とのチャージバランスが、下補償領域５０、補償領域５２および上補償領域５１の３箇所によって補償される。
図７は、第２形態例に係るコラム領域２０が採用されたときのブレークダウン電圧ＢＶＤＳＳ（実測）の測定結果を図５に反映させたグラフである。図７において、縦軸はブレークダウン電圧ＢＶＤＳＳを示し、横軸はコラム領域２０の第２幅Ｗ２を示している。図７は、コラム領域２０に生じるプロセス誤差を示している。
図７には、前述の第１折れ線Ｌ１（２点鎖線）および第２折れ線Ｌ２（実線）に加え、第３折れ線Ｌ３（太線）が示されている。第３折れ線Ｌ３は、第２形態例に係るコラム領域２０を形成した場合の結果を示している。第２形態例に係るコラム領域２０において、ブレークダウン電圧ＢＶＤＳＳが最大化される第２幅Ｗ２の設計値は１．４２μｍ程度である。
第３折れ線Ｌ３を参照して、第２形態例に係るコラム領域２０の場合、比較例に係るコラム領域２０と比較して、ブレークダウン電圧ＢＶＤＳＳが低下したが、プロセス誤差に起因するブレークダウン電圧ＢＶＤＳＳの変化量は緩慢になった。
一方、第２形態例に係るコラム領域２０の場合、第１形態例に係るコラム領域２０と比較して、プロセス誤差に起因するブレークダウン電圧ＢＶＤＳＳの変化量が急峻になったが、ブレークダウン電圧ＢＶＤＳＳは向上した。このように、第２形態例に係るコラム領域２０によれば、ブレークダウン電圧ＢＶＤＳＳの低下を抑制しながら、プロセス誤差に起因するブレークダウン電圧ＢＶＤＳＳの変動を抑制できることが分かった。
第２形態例に係るコラム領域２０は、下端部２１側の下補償領域５０、および、上端部２３側の上補償領域５１を含む。下補償領域５０は、下端部２１および中間部２２の間に形成された低濃度部５３、ならびに、低濃度部５３および下端部２１の間に形成された下高濃度部５４を含む。一方、上補償領域５１は、中間部２２および上端部２３の間に形成された高濃度部５５、ならびに、高濃度部５５および上端部２３の間に形成された上低濃度部５６を含む。
下補償領域５０は、電界が集中し易い下端部２１および中間部２２の間に比較的低いｐ型不純物濃度を有する低濃度部５３を含む。したがって、プロセス誤差に起因して第２幅Ｗ２が設計値よりも増加したとしても、低濃度部５３によって下端部２１に対する電界集中を緩和できる。
一方、上補償領域５１は、電界が集中し易い中間部２２および下端部２１の間に比較的高いｐ型不純物濃度を有する高濃度部５５を含む。したがって、プロセス誤差に起因して第２幅Ｗ２が設計値よりも減少したとしても、高濃度部５５によって上端部２３に対する電界集中を緩和できる。その結果、第２幅Ｗ２のプロセス誤差に起因するブレークダウン電圧ＢＶＤＳＳの変動を抑制できる。
また、下補償領域５０は、低濃度部５３に対して下端部２１側に位置する下高濃度部５４を有している。下補償領域５０は、低濃度部５３および下高濃度部５４の間の不純物濃度範囲でチャージバランスを補償する。一方、上補償領域５１は、高濃度部５５に対して上端部２３側に位置する上低濃度部５６を有している。上補償領域５１は、高濃度部５５および上低濃度部５６の間の不純物濃度範囲でチャージバランスを補償する。
したがって、第２形態例に係るコラム領域２０によれば、下端部２１側の下補償領域５０、および、上端部２３側の上補償領域５１によってチャージバランスを取ることができる。その結果、ブレークダウン電圧ＢＶＤＳＳの低下を抑制しながら、第２幅Ｗ２のプロセス誤差に起因するブレークダウン電圧ＢＶＤＳＳの変動を抑制できる。よって、一定値以上のブレークダウン電圧ＢＶＤＳＳを有する半導体装置１を安定して製造できる。
第２形態例に係るコラム領域２０は、さらに、下補償領域５０および上補償領域５１の間に介在する補償領域５２を含む。補償領域５２は、下補償領域５０および上補償領域５１の間の不純物濃度範囲でチャージバランスを補償する。これにより、下補償領域５０、上補償領域５１および補償領域５２の３箇所でチャージバランスを補償できる。よって、ブレークダウン電圧ＢＶＤＳＳの低下を適切に抑制しながら、第２幅Ｗ２のプロセス誤差に起因するブレークダウン電圧ＢＶＤＳＳの変動を適切に抑制できる。
本発明は、さらに他の形態で実施できる。たとえば、前述の実施形態では、ＳＪ構造を有するＭＩＳＦＥＴが形成された例が説明された。しかし、第１～第２形態例に係るコラム領域２０は、ＭＩＳＦＥＴに限らず、Ｓｊ構造を有する種々のデバイスに適用できる。第１～第２形態例に係るコラム領域２０は、たとえば、ＳＪ構造を有するＳＢＤ（Schottky Barrier Diode）に適用されてもよい。
前述の実施形態では、半導体チップ２がＳｉチップからなる例が説明された。しかし、半導体チップ２は、ワイドバンドギャップ半導体チップからなっていてもよい。この場合、半導体チップ２は、ＳｉＣ（炭化シリコン）チップからなっていてもよい。
前述の実施形態では、複数のコラム領域２０が平面視においてストライプ状に形成された例が説明された。しかし、複数のコラム領域２０は、平面視において円形状または多角形状にそれぞれ形成されていてもよい。この場合、複数のコラム領域２０は、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて形成されていてもよい。複数のコラム領域２０は、たとえば、平面視において行列状に配列されていてもよいし、千鳥状に配列されていてもよい。
以下、この明細書および図面から抽出される特徴の例が示される。以下の［Ａ１］～［Ａ１８］は、プロセス誤差に起因する耐圧の変動を抑制できる半導体装置を提供する。
［Ａ１］主面を有する半導体チップと、前記主面の表層部に形成された第１導電型のドリフト領域と、前記ドリフト領域内に厚さ方向に延びるコラム状に形成され、下端部、中間部および上端部を有する第２導電型のコラム領域と、を含み、前記コラム領域は、前記下端部および前記中間部の間に形成された低濃度部、ならびに、前記中間部および前記上端部の間に形成された高濃度部を含み、前記低濃度部および前記高濃度部の間の不純物濃度範囲でチャージバランスを補償する補償領域を有している、半導体装置。
［Ａ２］前記補償領域は、前記低濃度部から前記高濃度部に向けて不純物濃度が増加するように形成されている、Ａ１に記載の半導体装置。
［Ａ３］前記下端部は、前記ドリフト領域の底部から間隔を空けて形成されている、Ａ１またはＡ２に記載の半導体装置。
［Ａ４］前記コラム領域は、前記ドリフト領域の厚さ方向にコラム状に積層された第２導電型の複数の不純物領域によって構成されている、Ａ１～Ａ３のいずれか一つに記載の半導体装置。
［Ａ５］前記ドリフト領域の表層部に形成された第２導電型のベース領域をさらに含み、前記コラム領域は、前記ドリフト領域において前記ベース領域の直下の領域に形成されている、Ａ１～Ａ４のいずれか一つに記載の半導体装置。
［Ａ６］前記上端部は、前記ベース領域に接続されている、Ａ５に記載の半導体装置。
［Ａ７］前記ベース領域は、第１幅を有し、前記コラム領域は、前記第１幅未満の第２幅を有している、Ａ５またはＡ６に記載の半導体装置。
［Ａ８］前記半導体チップにおいて前記ドリフト領域の直下の領域に形成された第１導電型のドレイン領域と、前記ベース領域の表層部に形成され、前記ドリフト領域との間でチャネル領域を画定する第１導電型のソース領域と、前記チャネル領域に対向するように前記主面の上に形成されたプレーナゲート構造と、をさらに含む、Ａ５～Ａ７のいずれか一つに記載の半導体装置。
［Ａ９］前記低濃度部は、前記下端部から前記中間部側に間隔を空けて形成されている、Ａ１～Ａ８のいずれか一つに記載の半導体装置。
［Ａ１０］前記高濃度部は、前記上端部から前記中間部側に間隔を空けて形成されている、Ａ１～Ａ９のいずれか一つに記載の半導体装置。
［Ａ１１］前記コラム領域は、前記低濃度部、ならびに、前記低濃度部および前記下端部の間に形成された下高濃度部を含み、前記低濃度部および前記下高濃度部の間の不純物濃度範囲でチャージバランスを補償する下補償領域を有している、Ａ１～Ａ１０のいずれか一つに記載の半導体装置。
［Ａ１２］前記下補償領域は、前記低濃度部から前記下高濃度部に向けて不純物濃度が増加するように形成されている、Ａ１１に記載の半導体装置。
［Ａ１３］前記コラム領域は、前記高濃度部、ならびに、前記高濃度部および前記上端部の間に形成された上低濃度部を含み、前記高濃度部および前記上低濃度部の間の不純物濃度範囲でチャージバランスを補償する上補償領域を有している、Ａ１～Ａ１２のいずれか一つに記載の半導体装置。
［Ａ１４］前記上補償領域は、前記高濃度部から前記上低濃度部に向けて不純物濃度が減少するように形成されている、Ａ１３に記載の半導体装置。
［Ａ１５］主面を有する半導体チップと、前記主面の表層部に形成された第１導電型のドリフト領域と、前記ドリフト領域内に厚さ方向に延びるコラム状に形成され、下端部、中間部および上端部を有する第２導電型のコラム領域と、を含み、前記コラム領域は、前記下端部および前記中間部の間に形成された低濃度部、ならびに、前記低濃度部および前記下端部の間に形成された下高濃度部を含み、前記低濃度部および前記下高濃度部の間の不純物濃度範囲でチャージバランスを補償する下補償領域と、前記中間部および前記上端部の間に形成された高濃度部、ならびに、前記高濃度部および前記上端部の間に形成された上低濃度部を含み、前記高濃度部および前記上低濃度部の間の不純物濃度範囲でチャージバランスを補償する上補償領域と、を有している、半導体装置。
［Ａ１６］前記下補償領域は、前記低濃度部から前記下高濃度部に向けて不純物濃度が増加するように形成されている、Ａ１５に記載の半導体装置。
［Ａ１７］前記上補償領域は、前記高濃度部から前記上低濃度部に向けて不純物濃度が減少するように形成されている、Ａ１５またはＡ１６に記載の半導体装置。
［Ａ１８］前記高濃度部は、前記下高濃度部よりも高濃度であり、前記上低濃度部は、前記低濃度部よりも高濃度である、Ａ１５～Ａ１７のいずれか一つに記載の半導体装置。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１ 半導体装置
２ 半導体チップ
３ 第１主面
６ ドリフト領域
７ ドレイン領域
９ ベース領域
１０ ソース領域
１１ チャネル領域
２０ コラム領域
２１ 下端部
２２ 中間部
２３ 上端部
２５ プレーナゲート構造
４０ 補償領域
４１ 低濃度部
４２ 高濃度部
５０ 上補償領域
５１ 下補償領域
５２ 補償領域
５３ 低濃度部
５５ 高濃度部
Ｗ１ 第１幅
Ｗ２ 第２幅

Claims (18)

  1. 主面を有する半導体チップと、
    前記主面の表層部に形成された第１導電型のドリフト領域と、
    前記ドリフト領域内に厚さ方向に延びるコラム状に形成され、下端部、中間部および上端部を有する第２導電型のコラム領域と、を含み、
    前記コラム領域は、下補償領域および補償領域、ならびに、前記中間部および前記上端部の間に形成された高濃度部を有し、
    前記下補償領域は、前記下端部および前記中間部の間に形成され、前記高濃度部の不純物濃度未満の不純物濃度を有する低濃度部、ならびに、前記低濃度部および前記下端部の間に形成され、前記低濃度部の不純物濃度を超える不純物濃度を有する下高濃度部を含み、前記低濃度部および前記下高濃度部の間の不純物濃度範囲でチャージバランスを補償し、
    前記補償領域は、前記下補償領域および前記高濃度部の間の不純物濃度範囲でチャージバランスを補償する、半導体装置。
  2. 前記補償領域は、前記低濃度部から前記高濃度部に向けて不純物濃度が増加するように形成されている、請求項１に記載の半導体装置。
  3. 前記コラム領域の前記下端部は、前記ドリフト領域の底部から間隔を空けて形成されている、請求項１または２に記載の半導体装置。
  4. 前記コラム領域は、前記ドリフト領域の厚さ方向にコラム状に積層された第２導電型の複数の不純物領域によって構成されている、請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記ドリフト領域の表層部に形成された第２導電型のベース領域をさらに含み、
    前記コラム領域は、前記ドリフト領域において前記ベース領域の直下の領域に形成されている、請求項１～４のいずれか一項に記載の半導体装置。
  6. 前記コラム領域の前記上端部は、前記ベース領域に接続されている、請求項５に記載の半導体装置。
  7. 前記ベース領域は、第１幅を有し、
    前記コラム領域は、前記第１幅未満の第２幅を有している、請求項５または６に記載の半導体装置。
  8. 前記半導体チップにおいて前記ドリフト領域に対し前記主面と反対側の領域に形成された第１導電型のドレイン領域と、
    前記ベース領域の表層部に形成され、前記ドリフト領域との間でチャネル領域を画定する第１導電型のソース領域と、
    前記チャネル領域に対向するように前記主面の上に形成されたプレーナゲート構造と、をさらに含む、請求項５～７のいずれか一項に記載の半導体装置。
  9. 前記低濃度部は、前記下端部から前記中間部側に間隔を空けて形成されている、請求項１～８のいずれか一項に記載の半導体装置。
  10. 前記高濃度部は、前記上端部から前記中間部側に間隔を空けて形成されている、請求項１～９のいずれか一項に記載の半導体装置。
  11. 前記下補償領域は、前記低濃度部から前記下高濃度部に向けて不純物濃度が増加するように形成されている、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 前記コラム領域は、上補償領域をさらに有し、
    前記上補償領域は、前記高濃度部、ならびに、前記高濃度部および前記上端部の間に形成され、前記高濃度部の不純物濃度未満の不純物濃度を有する上低濃度部を含み、前記高濃度部および前記上低濃度部の間の不純物濃度範囲でチャージバランスを補償する、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 前記上補償領域は、前記高濃度部から前記上低濃度部に向けて不純物濃度が減少するように形成されている、請求項１２に記載の半導体装置。
  14. 主面を有する半導体チップと、
    前記主面の表層部に形成された第１導電型のドリフト領域と、
    前記ドリフト領域内に厚さ方向に延びるコラム状に形成され、下端部、中間部および上端部を有する第２導電型のコラム領域と、を含み、
    前記コラム領域は、下補償領域および上補償領域を有し、
    前記下補償領域は、前記下端部および前記中間部の間に形成された低濃度部、ならびに、前記低濃度部および前記下端部の間に形成され、前記低濃度部の不純物濃度を超える不純物濃度を有する下高濃度部を含み、前記低濃度部および前記下高濃度部の間の不純物濃度範囲でチャージバランスを補償し、
    前記上補償領域は、前記中間部および前記上端部の間に形成された高濃度部、ならびに、前記高濃度部および前記上端部の間に形成され、前記高濃度部の不純物濃度未満の不純物濃度を有する上低濃度部を含み、前記高濃度部および前記上低濃度部の間の不純物濃度範囲でチャージバランスを補償する、半導体装置。
  15. 前記下補償領域は、前記低濃度部から前記下高濃度部に向けて不純物濃度が増加するように形成されている、請求項１４に記載の半導体装置。
  16. 前記上補償領域は、前記高濃度部から前記上低濃度部に向けて不純物濃度が減少するように形成されている、請求項１４または１５に記載の半導体装置。
  17. 前記高濃度部の下端領域は、前記下高濃度部の下端領域よりも高濃度であり、
    前記上低濃度部の上端領域は、前記低濃度部の上端領域よりも高濃度である、請求項１４～１６のいずれか一項に記載の半導体装置。
  18. 前記コラム領域は、補償領域をさらに有し、
    前記補償領域は、前記低濃度部および前記高濃度部の間の不純物濃度範囲でチャージバランスを補償する、請求項１４～１７のいずれか一項に記載の半導体装置。
JP2022511722A 2020-03-30 2021-03-09 半導体装置 Active JP7689111B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020060630 2020-03-30
JP2020060630 2020-03-30
PCT/JP2021/009151 WO2021199949A1 (ja) 2020-03-30 2021-03-09 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2021199949A1 JPWO2021199949A1 (ja) 2021-10-07
JP7689111B2 true JP7689111B2 (ja) 2025-06-05

Family

ID=77927220

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022511722A Active JP7689111B2 (ja) 2020-03-30 2021-03-09 半導体装置

Country Status (5)

Country Link
US (1) US12009392B2 (ja)
JP (1) JP7689111B2 (ja)
CN (1) CN115362560A (ja)
DE (1) DE112021002018T5 (ja)
WO (1) WO2021199949A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210861A (ja) 2004-12-27 2006-08-10 Fuji Electric Holdings Co Ltd 半導体素子の製造方法
JP2008258442A (ja) 2007-04-05 2008-10-23 Toshiba Corp 電力用半導体素子
JP2009272397A (ja) 2008-05-02 2009-11-19 Toshiba Corp 半導体装置
JP2011204796A (ja) 2010-03-24 2011-10-13 Toshiba Corp 半導体装置およびその製造方法
JP2012074441A (ja) 2010-09-28 2012-04-12 Toshiba Corp 電力用半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010056510A (ja) * 2008-07-31 2010-03-11 Nec Electronics Corp 半導体装置
JP4998524B2 (ja) 2009-07-24 2012-08-15 サンケン電気株式会社 半導体装置
KR101795828B1 (ko) * 2013-09-17 2017-11-10 매그나칩 반도체 유한회사 초접합 반도체 소자 및 제조 방법
JP7230413B2 (ja) 2018-10-05 2023-03-01 ヤマハ株式会社 音信号発生装置、音信号発生方法および音信号発生プログラム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210861A (ja) 2004-12-27 2006-08-10 Fuji Electric Holdings Co Ltd 半導体素子の製造方法
JP2008258442A (ja) 2007-04-05 2008-10-23 Toshiba Corp 電力用半導体素子
JP2009272397A (ja) 2008-05-02 2009-11-19 Toshiba Corp 半導体装置
JP2011204796A (ja) 2010-03-24 2011-10-13 Toshiba Corp 半導体装置およびその製造方法
JP2012074441A (ja) 2010-09-28 2012-04-12 Toshiba Corp 電力用半導体装置

Also Published As

Publication number Publication date
WO2021199949A1 (ja) 2021-10-07
CN115362560A (zh) 2022-11-18
US12009392B2 (en) 2024-06-11
DE112021002018T5 (de) 2023-01-26
US20230178604A1 (en) 2023-06-08
JPWO2021199949A1 (ja) 2021-10-07

Similar Documents

Publication Publication Date Title
JP2023179690A (ja) ＳｉＣ半導体装置
JP7529750B2 (ja) 半導体装置及びパワーモジュール
US11088276B2 (en) Silicon carbide semiconductor device
US20100224907A1 (en) Semiconductor device
KR20110091591A (ko) 증가된 항복 전압 특성을 갖는 트렌치형 전력 반도체 소자
KR20110098788A (ko) 증가된 항복 전압 특성을 갖는 트렌치형 전력 반도체 소자
US12107127B2 (en) Semiconductor device
JP2008227238A (ja) 半導体装置
JP2017092147A (ja) スイッチング素子
CN104662667B (zh) 半导体装置
JP6471811B2 (ja) 半導体装置
JP7689111B2 (ja) 半導体装置
US20250040223A1 (en) Semiconductor device
JP6782213B2 (ja) 半導体装置
JP7657156B2 (ja) 半導体装置
WO2023176056A1 (ja) 半導体装置
US20250098262A1 (en) Semiconductor device
EP4675681A2 (en) Power semiconductor devices
US20260090075A1 (en) Semiconductor device
US20240154007A1 (en) Semiconductor device
WO2023223590A1 (ja) 半導体チップ
US12494427B2 (en) Component with high electron mobility
US20260090072A1 (en) Semiconductor device
WO2023223588A1 (ja) 半導体チップ
WO2023223589A1 (ja) 半導体チップ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20250206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250401

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20250501

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250526

R150 Certificate of patent or registration of utility model

Ref document number: 7689111

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150