JP7702201B2 - 不揮発性メムリスティブデバイスの加速書き込みのための混合導電型揮発性メモリ素子 - Google Patents

不揮発性メムリスティブデバイスの加速書き込みのための混合導電型揮発性メモリ素子 Download PDF

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Description

本発明は、メモリデバイスに関し、より具体的には、メムリスティブデバイスに関する。
「機械学習」は、人工知能の一形態として、データから学習する電子計算機システムの主要な機能を広く表すために使用される。機械学習や認知科学において、人工ニューラルネットワーク（ＡＮＮ）は、動物の生物学的な神経ネットワーク（特に脳）から着想を得た統計学習モデルやアルゴリズムのファミリーである。ＡＮＮは、機械学習のための人工ニューロンを倣うアナログデバイスを備えることが多い。教師あり機械学習では、ＡＮＮの人工ニューロンを使って、多数の学習入力に依存するシステムや関数を推定または近似することができる。その後、訓練されたＡＮＮは、ＡＮＮのニューロンの初期のまたは継続的な入力訓練に基づいて、何らかの出力を算出するために推論の過程で使用される。ＡＮＮは、強化機械学習や教師なし学習の過程で自己学習するために使用されてもよい。ＡＮＮアーキテクチャ、ニューロモーフィックマイクロチップ、および超高密度不揮発性メモリは、クロスバーアレイなどの高密度、低コスト、低電力回路アーキテクチャから形成することができる。基本的なクロスバーアレイ構成は、一組の導電性ロウワイヤと、一組の導電性ロウワイヤと交差するように形成された一組の導電性コラムワイヤを含む。二組のワイヤ間の交差点は、薄膜物質から形成することができる、いわゆるクロスポイントデバイスによって分離される。クロスポイントデバイスは、いわゆる抵抗性メモリ（俗に言う、メムリスティブ）デバイスとして実装することができる。メムリスティブデバイスの特徴としては、不揮発性、可変のアナログ抵抗値を記憶する能力、メムリスティブデバイスの状態を乱すことなくアナログ抵抗値を決定する能力、電流または電圧パルスを使用して抵抗をチューニングアップまたはチューニングダウンする能力などを挙げることができる。これらのメムリスティブデバイスは、ＡＮＮの人工ニューロンをシミュレートするためにハードウェアで使用することができる。
実施形態は、不揮発性メモリ素子と直列の揮発性メモリ素子を含むメモリ構造を含むことができる。これにより、アナログメモリ構造の書き込みを加速させることができる場合がある。
実施形態は、不揮発性メモリ素子として、メムリスティブデバイスを含むことができる。これにより、アナログコンピューティングで使用するためのアナログメモリ構造の書き込みを加速させることができる場合がある。
実施形態は、揮発性メモリ素子が、物質に電位を受けると一時的にその抵抗が変化する物質であることを含むことができる。これにより、アナログメモリ構造の書き込みを加速させることができる場合がある。
実施形態は、揮発性メモリ素子が、物質に電位が印加されると導電性が高くなり、電位が取り除かれると緩和状態に戻る物質であることを含むことができる。これにより、アナログメモリ構造の書き込みを加速させることができる場合がある。
実施形態は、第１の金属層と第２の金属層との間に位置する揮発性メモリ素子を含むことができる。これは、揮発性メモリからのイオンの移動を低減することによって、デバイスの安定性を向上させることができる。これにより、アナログメモリ構造の書き込みを加速させることができる場合がある。
実施形態は、揮発性メモリ層内の局所的なイオン濃度に依存して金属－絶縁体遷移（ＭＩＴ）を起こす混合イオン‐電子伝導（ＭＩＥＣ）物質を含む揮発性メモリ層を含むことができる。これにより、アナログメモリ構造の書き込みを加速させることができる場合がある。
実施形態は、ＸＣｏＯ２、ＸＮｂＯ２、ＸＶＯ２、ＸＮｂＯ３、Ｘ４ｘＴｉ５Ｏ１２、もしくはＸＳｍＮｉＯ３またはその組み合わせを含む揮発性メモリ層を含むことができ、ＸはＬｉ、Ｎａ、Ｋなどのアルカリ金属であり得る。これにより、アナログメモリ構造の書き込みを加速させることができる場合がある。
実施形態は、３端子デバイスの書き込み経路にある揮発性メモリ層を含むことができる。これにより、３接点デバイスの書き込みを加速させることができる場合がある。
実施形態は、双方向性不揮発性メモリを含んでもよい。これにより、双方向性メモリの書き込みを加速させることができる場合がある。
実施形態は、単方向性不揮発性メモリを含んでもよい。これにより、単方向性メモリの書き込みを加速させることができる場合がある。
実施形態は、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）不揮発性メモリを含むことができる。これにより、ＲＲＡＭの書き込みを加速させることができる場合がある。
実施形態は、導電性ブリッジングランダムアクセスメモリ（ＣＢＲＡＭ）不揮発性メモリを含むことができる。これにより、ＣＢＲＡＭの書き込みを加速させることができる場合がある。
実施形態は、電気化学的ランダムアクセスメモリ（ＥＣＲＡＭ）不揮発性メモリを含むことができる。これにより、ＥＣＲＡＭの書き込みを加速させることができる場合がある。
実施形態は、相変化メモリ（ＰＣＭ）不揮発性メモリを含むことができる。これにより、ＰＣＭの書き込みを加速させることができる場合がある。
実施形態は、不揮発性メモリ素子と直列に配置された揮発性メモリ素子を含むメモリ構造への書き込みを含むことができる。アナログメモリ構造への書き込みは、アナログメモリ構造への第１のパルスと、アナログメモリ構造への第２のパルスとを含んでもよい。アナログメモリ構造への書き込みは、第１のパルスと第２のパルスとの間の期間が、揮発性メモリ素子の緩和率よりも小さくなるように行われることがある。これにより、アナログメモリ構造への書き込みを加速させることができる場合がある。
実施形態は、不揮発性メモリ素子と直列に配置された揮発性メモリ素子を含むメモリ構造への書き込みを含むことができる。アナログメモリ構造への書き込みは、アナログメモリ構造への第１のパルスと、アナログメモリ構造への第２のパルスと、アナログメモリ構造への第３の負のパルスとを含むことができる。アナログメモリ構造への書き込みは、第１のパルスと第２のパルスとの間の期間が揮発性メモリ素子の緩和率よりも小さく、第２のパルスと第３の負のパルスとの間の期間が揮発性メモリ素子の緩和率よりも小さく、第１の期間よりも大きくなるように行われてもよい。これにより、アナログメモリ構造のリセット動作が可能となる場合がある。
実施形態は、不揮発性メモリ素子と直列に配置された揮発性メモリ素子を含むメモリ構造への書き込みを含むことができる。アナログメモリ構造への書き込みは、アナログメモリ構造への第１のパルスと、アナログメモリ構造への第２のパルスと、アナログメモリ構造への第３のパルスとを含むことができる。アナログメモリ構造への書き込みは、第１のパルスと第２のパルスとの間の期間が揮発性メモリ素子の緩和率よりも小さく、第２のパルスと第３のパルスとの間の期間が揮発性メモリ素子の緩和率よりも小さく、第１の期間よりも大きくなるように行われてもよい。これにより、アナログメモリ構造体に記憶されるアナログウェイトをアプローチすることができる場合がある。
図１（Ａ）～１（Ｃ）は、不揮発性メムリスティブデバイスと直列の揮発性メモリ素子からなるアナログメモリ構造の動作を示したものである。 不揮発性メムリスティブデバイスと直列の揮発性メモリ素子のアナログメモリ構造の物質スタックの一例を示す図である。 図３Ａは、不揮発性メムリスティブデバイスと直列の揮発性メモリ素子の動作方法の例を示す図である。 図３Ｂは、不揮発性メムリスティブデバイスと直列の揮発性メモリ素子の動作方法の例を示す図である。 図３Ｃは、不揮発性メムリスティブデバイスと直列の揮発性メモリ素子の動作方法の例を示す図である。 図３Ｄは、不揮発性メムリスティブデバイスと直列の揮発性メモリ素子の動作方法の例を示す図である。 図４Ａは、ＲＲＡＭデバイスと直列の揮発性メモリ素子を示す図である。 図４Ｂは、ＲＲＡＭデバイスと直列の揮発性メモリ素子を示す図である。 図５Ａは、ＥＣＲＡＭデバイスと直列の揮発性メモリ素子を示す図である。 図５Ｂは、ＥＣＲＡＭデバイスと直列の揮発性メモリ素子を示す図である。 図６Ａは、マッシュルームＰＣＭデバイスと直列の揮発性メモリ素子を示す図である。 図６Ｂは、マッシュルームＰＣＭデバイスと直列の揮発性メモリ素子を示す図である。 図７Ａは、３端子ＥＣＲＡＭデバイスと直列の揮発性メモリ素子を示す図である。 図７Ｂは、３端子ＥＣＲＡＭデバイスと直列の揮発性メモリ素子を示す図である。
図の要素は、必ずしも縮尺通りではなく、本発明の特定のパラメータを描写することを意図していない。明確かつ容易に図示するために、要素の寸法は誇張されている場合がある。正確な寸法については、詳細な説明を参照する必要がある。図面は、本発明の典型的な実施形態のみを描写することを意図しており、本発明の範囲を限定するものとして考慮されるべきではない。図面において、同様の番号付けは、同様の要素を表す。
ここで、例示的な実施形態は、例示的な実施形態が示されている添付の図面を参照して、本明細書においてより完全に説明される。しかしながら、本開示は、多くの異なる形態で実施することができ、本明細書に記載される例示的な実施形態に限定されるものと解釈されるべきではない。むしろ、これらの例示的な実施形態は、本開示が完全かつ完璧であり、本開示の範囲を当業者に伝えるように提供される。説明において、周知の特徴および技術の詳細は、提示された実施形態を不必要に不明瞭にすることを避けるために省略され得る。
以下の説明のために、「上（upper）」、「下（lower）」、「右（right）」、「左（left）」、「垂直（vertical）」、「水平（horizontal）」、「トップ（top）」、「ボトム（bottom）」、およびそれらの派生語などの用語は、図面に関連付けられた、開示される構造および方法に関するものとする。「上（above）」、「上に（overlying）」、「上に（atop）」、「上に（on top）」、「上に位置する（positioned on）」または「上に位置する（positioned atop）」などの用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素の上に存在することを意味し、第１の要素と第２の要素との間には、インターフェース構造などの介在要素が存在し得る。「直接接触」とは、第１の構造体などの第１の要素と、第２の構造体などの第２の要素とが、２つの要素の界面に中間的な導電層、絶縁層、または半導体層を介さずに接続されることを意味する。
本発明の実施形態の提示を不明瞭にしないために、以下の詳細な説明において、当技術分野で知られているいくつかの処理ステップまたは操作は、提示および説明のために一緒に組み合わされている場合があり、いくつかの例では、詳細に説明されていない場合がある。他の例では、当技術分野で知られているいくつかの処理ステップまたは操作は、全く説明されていない場合がある。以下の説明は、むしろ、本発明の様々な実施形態の特徴的な特徴または要素に焦点を当てたものであることを理解されたい。
本発明は、ハードウェアによって実現される加速されたウェイト更新を伴うニューロモーフィックコンピューティングのための不揮発性メムリスティブデバイスと直列に統合することができる揮発性メムリスティブデバイス、例えば混合イオン電子伝導（ＭＩＥＣ）物質の層、の方法および構造について説明する。揮発性メモリ素子は、イオンが枯渇すると導電性の遷移（例えばモット遷移のような金属－絶縁体遷移）を起こし、より高い導電性領域となる物質で構成されている。その後、電界印加によりＭＩＥＣ層内のイオンが分極し、ますます高い導電性が得られる。
デバイスに電圧をかけると、イオンは電界のドリフトによってどちらか一方に偏光する。これにより、一方の界面ではイオンが枯渇し、反対側の界面ではイオンが過飽和状態になる。ＬｉＣｏＯ２－ｘといった特定のＭＩＥＣ物質は、電気伝導度の変化が起こり、枯渇により金属的になり、過飽和および飽和領域は絶縁性を維持する。層全体がより導電性を持つようになる。バイアスが印加されない場合、イオンは書き込みサイクルの時間枠よりも遅い速度で平衡に緩和する（ＬｉＣｏＯ２－ｘでは、１ｎｓ書き込み、緩和～１０－１００ｎｓ）。
不揮発性メムリスティブデバイス（ＲＲＡＭなど）の書き込みには、確率的パルスを使用することができる。連続したパルスを使用すると、揮発性メモリ素子が分極し、不揮発性メムリスティブデバイスに多くの電流が流れ、不揮発性素子の「加速書き込み」が可能になる。書き込み後、イオンは緩和し始め、ＭＩＥＣの導電率が低下する。ウェイトが過電圧で、完全に緩和する前に書き込みパルスの極性が切り替わった場合、「再書き込み」は逆方向に加速する前に減速し、慣性のようにウェイトを書き込むように動作する。
図１（Ａ）～１（Ｃ）は、アナログメモリ構造の動作を示す図である。図１（Ａ）は、第１の接点１０、揮発性メモリ素子２０、不揮発性メムリスティブ素子３０、および第２の接点４０を含むメモリ構造を描写している。第１の接点１０および第２の接点４０は、任意のタイプの導電性ラインまたはライナーを有するビアであってよく、例えばＣｕ、Ｗ、ＴｉＮ、ＴａＮ、またはＴａなどの任意の導電性物質で作られてよい。
不揮発性メムリスティブ素子３０は、ＲＲＡＭ、ＣＢＲＡＭ、ＥＣＲＡＭなどの双方向性不揮発性メムリスティブデバイスであってもよいし、他の類似の構造であってもよい。さらに、不揮発性メムリスティブ素子３０は、ＰＣＭなどの単方向性構造の不揮発性メムリスティブデバイス、または他の単方向性構造であってもよい。さらに、不揮発性メムリスティブ素子３０は２端子デバイスとして描写されているが、メムリスティブ素子が追加の端子を有する場合（例えば、読み出し経路と書き込み経路に異なる端子を有する３端子デバイス）、ＭＩＥＣ物質は、メムリスティブ素子の書き込み経路の電流の流れと直列に配置することが望ましい。
揮発性メモリ素子２０は、物質に電位を受けると一時的に抵抗が変化し、電位がセルから取り除かれると元の抵抗の緩和状態に戻る、任意の物質であってよい。例えば、揮発性メモリ素子は、物質に電位が印加されると導電性が高くなり、電位がセルから取り除かれると緩和状態に戻ることがある。例示的な実施形態では、ＭＩＴＭＩＥＣ物質は、構造体に電位を印加すると、一方の表面から他方の表面にイオンが移動して加速状態になり、それによって物質に枯渇領域と飽和領域が形成されることがある。これらの領域が形成されると、層全体がより導電性になり、それによって書き込みサイクル中にセルを横切る電流の流れが増加し、不揮発性メムリスティブ素子３０の所望の抵抗状態を達成するために必要な書き込みサイクルの回数が減少する。
例えば、図１（Ａ）は、第１の接点１０と第２の接点４０との間に電位が存在しないために揮発性メモリ素子２０が緩和状態にあるときのアナログメモリ構造が描写されている。複数の移動イオン５０は、揮発性メモリ素子２０においてランダムに並んだ正電荷として描写されている。図１（Ｂ）において、第１の接点１０および第２の接点４０を横切る電位の印加に続いて、移動イオン５０は第１の接点１０に向かって移動し、それによってアナログメモリ構造全体の抵抗を低減し導電性を改善する。図１（Ｃ）では、第１の接点１０および第２の接点４０を横切る持続的な電位、または連続して実行される追加のパルス（すなわち、揮発性メモリ素子２０が図１（Ａ）の状態に戻って緩和するのに必要な時間よりも短い時間で）のいずれかによって、第１の接点１０の表面に向かって移動イオン５０の更なる移動が生じ、図１（Ｂ）と比較して、さらに抵抗が低減される。
図２を参照すると、アナログメモリ構造の一実施形態について、物質スタックの例示的なレイアウトが描写されている。アナログメモリ構造は、第１の接点１０、揮発性メモリ素子２０、不揮発性メムリスティブ素子３０、および第２の接点４０を含む。第１の接点１０および第２の接点は、アナログメモリ構造を半導体構造の他の機能素子に接続する導電性素子であってもよい。例えば、接点は、ワード線、ビット線、ビア、または他の任意の導電性構造であってもよい。第１の接点１０および第２の接点４０の物質は、銅、アルミニウム、窒化チタン、窒化タンタルまたはタングステンを含んでもよい。揮発性メモリ素子２０は、第１の金属層２１、揮発性メモリ物質層２２、および第２の金属層２３を含むことができるが、少なくとも揮発性メモリ層２２を含む必要がある。
揮発性メモリ物質層２２は、物質に電位が印加されると導電性が高くなり、電位がセルから取り除かれると緩和状態に戻る任意の物質であってもよい。揮発性メモリ物質層２２は、電位の除去後に物質が緩和状態に戻るのに要する時間によって定義されてもよい。例示的な実施形態では、揮発性メモリ素子２０は、１０００ｎｓ未満、より好ましくは２００ｎｓ未満で緩和状態に戻ることができる。揮発性メモリ物質層２２は、例えば、ＸＣｏＯ２、ＸＮｂＯ２、ＸＶＯ２、ＸＮｂＯ３、Ｘ４ｘＴｉ５Ｏ１２、もしくはＸＳｍＮｉＯ３またはその組み合わせなどの金属－絶縁体転移（ＭＩＴ）ＭＩＥＣ物質を含むＭＩＥＣ物質であってもよく、ＸはＬｉ、ＮａまたはＫなどのアルカリ金属でもよい。揮発性メモリ素子２０は、不揮発性メムリスティブ素子３０の全体の厚さの約１／１０から約１／１０００である場合がある。
第１の金属層２１および第２の金属層２３は、揮発性メモリ物質層２２のイオンが層外に移動するのを阻止するために使用されてもよい。第１の金属層２１および第２の金属層２３の物質は、金属、金属窒化物、または他の導電性物質を含んでもよい。第２の金属層２３は不揮発性メモリ素子３０から分離して示されているが、この層は（または別の観点では第１の金属層２１は）不揮発性メモリ素子３０の一部としても機能する金属であってもよいことに留意されたい。さらに、第１の金属層２１および第２の金属層２３は、デバイス特性に応じて、同じ物質であってもよいし、異なる物質であってもよい。いくつかの実施形態では、第２の金属層２３は、デバイスの別の部分への配線形態部分を含んでいてもよく、あるいは代替的にデバイス配線に接続されていてもよく、そのために、不揮発性メモリ素子３０および揮発性メモリ素子２０は単一のメモリセル内に併置されない。
図３Ａを参照すると、図１（Ａ）および図２のアナログメモリ構造を加速書き込みのために使用する方法が描写されている。ステップＳ１１０において、第１の電気パルスがアナログメモリ構造に印加される。電気パルスの特性は、アナログメモリ構造で使用される不揮発性メムリスティブ素子３０の種類に応じた書き込みパルスの特性に基づいてもよい。例えば、電気パルスは、１～１０Ｖ、１～５０ｎｓの書き込みパルス、０．０５Ｖ～１Ｖ、１０～１００ｎｓの読み出しパルスであってもよいが、電圧と期間は、選択される不揮発性メムリスティブ素子３０の種類に基づいてこれらの範囲から外れることがある。
ステップＳ１２０では、揮発性メモリ素子２０が緩和状態に戻る前に、第２の電気パルスがアナログメモリ構造に印加される。例えば、第２の電気パルスは、第１の電気パルスの終了後約１０ｎｓ未満に印加されてもよく、第１の電気パルスと同様の特性を用いて行われてもよい。第２の電気パルスを密接に連続して（すなわち、揮発性メモリ素子２０の緩和前に）送ることにより、不揮発性メムリスティブ素子３０は、第１の電気パルス中に生じたよりも増大した状態変化を受けることができる。
ステップＳ１３０では、揮発性メモリ素子２０が緩和状態に戻る前に、第３の電気パルスがアナログメモリ構造に印加される。例えば、第３の電気パルスは、第２の電気パルスの終了後約１０ｎｓ未満に印加されてもよく、第２の電気パルスと同様の特性を用いて行われてもよい。第３の電気パルスを密接に連続して（すなわち、揮発性メモリ素子２０の緩和前に）送ることにより、不揮発性メムリスティブ素子３０は、第２の電気パルス中に生じたよりも増大した状態変化を受けることができる。
図３Ａに描写された方法は３つの電気パルスを示すだけであるが、揮発性メモリ素子が最大に電位差を与えられたときに最大書き込み速度を達成するまで、各パルスが、第１のパルスを含む現在のパルスより前のパルスよりも不揮発性メムリスティブ素子３０の状態を変更する（すなわち、書き込む）能力が増加するように、追加のパルスを上記した方法で（すなわち、揮発性メモリ素子２０を緩和する前に）印加できることに留意されたい。したがって、図１および図２Ａの構造と組み合わせた図３Ａの方法は、揮発性メモリ素子２０に緩和する時間を与えることなく実行される書き込みパルスを用いて書き込み処理を行う場合に、アナログメモリの書き込み処理を加速させる。
図３Ｂを参照すると、図１（Ａ）および図２のアナログメモリ構造を非加速書き込みに使用する方法が描写されている。ステップＳ１１３において、第１の電気パルスがアナログメモリ構造に印加される。電気パルスの特性は、アナログメモリ構造で使用される不揮発性メムリスティブ素子３０の種類に応じた書き込みパルスの特性に基づいてもよい。例えば、書き込みパルスは１～１０Ｖ、１～１００ｎｓであり、読み出しパルスは０．０５Ｖ～１Ｖ、１０～１００ｎｓであるが、電圧と期間は、選択される不揮発性メムリスティブ素子３０の種類に基づいてこれらの範囲から外れることがある。
ステップＳ１２３では、揮発性メモリ素子２０が緩和状態に戻った後、アナログメモリ構造に第２の電気パルスが印加される。例えば、第２の電気パルスは、第１の電気パルスの終了後、少なくとも約１０ｎｓ印加され得る。揮発性メモリ素子２０が緩和状態に戻った後に第２の電気パルスを送信することにより、不揮発性メムリスティブ素子３０は、第１の電気パルス中に発生したのと同様の状態変化を起こすことができる。
図３Ａの方法と図３Ｂの方法との対比は、アナログメモリ構造が、互いに密接に連続して（すなわち、揮発性メモリ素子２０の緩和前に）継続するパルスにより加速された書き込み状態を達成し、揮発性メモリ素子２０の構造における永続的な変化によるものではないことに注意されたい。
図３Ｃを参照すると、負のパルスを提供するために図１（Ａ）および図２のアナログメモリ構造を使用する方法が描写されている。ステップＳ１１５において、一連の第１の電気パルスがアナログメモリ構造に印加される。電気パルスの特性は、アナログメモリ構造で使用される不揮発性メムリスティブ素子３０の種類に応じた書き込みパルスの特性に基づいてよい。例えば、書き込みパルスは１～１０Ｖ、１～５０ｎｓであり、読み出しパルスは０．０５Ｖ～１Ｖ、１０～１００ｎｓであるが、電圧と期間は、選択される不揮発性メムリスティブ素子３０の種類に基づいてこれらの範囲から外れることがある。一連の第１の電気パルスは、互いに１ｎｓずつ離れて実行されてもよい。
ステップＳ１２５では、揮発性メモリ素子２０が緩和状態に戻った後、一連の第１の電気パルスとは逆極性の第２の電気パルスがアナログメモリ構造に印加される。例えば、第２の電気パルスが印加される場合、一連の第１の電気パルスの終了後、少なくとも１０ｎｓ印加されてもよい。揮発性メモリ素子２０が緩和状態に戻った後に第２の電気パルスを送ることにより、不揮発性メムリスティブ素子３０は、第１の電気パルス中に発生したのと同様の状態変化（逆方向の）を起こすことができる。
図３Ｄを参照すると、不揮発性メムリスティブ素子３０の重み値への収束中に、図１（Ａ）および図２のアナログメモリ構造を使用する方法が示されている。ステップＳ１１７において、アナログメモリ構造に第１の電気パルスが印加される。電気パルスの特性は、アナログメモリ構造に使用される不揮発性メムリスティブ素子３０の種類に応じた書き込みパルスの特性に基づいてもよい。例えば、電気パルスは、書き込みパルスについては１～１０Ｖ、１～５０ｎｓ、読み出しパルスについては０．０５Ｖ～１Ｖ、１０～１００ｎｓであってもよいが、電圧および期間は、選択される不揮発性メムリスティブ素子３０の種類に基づいてこれらの範囲から外れることがある。
ステップＳ１２７では、第１のパルス後の第１の期間、第２の電気パルスがアナログメモリ構造に印加される。電気パルスの特性は、アナログメモリ構造で使用される不揮発性メムリスティブ素子３０の種類に応じた書き込みパルスの特性に基づいてもよい。例えば、電気パルスは、書き込みパルスについては１～１０Ｖ、１～５０ｎｓ、読み出しパルスについては０．０５Ｖ～１Ｖ、１０～１００ｎｓであってよいが、電圧および期間は、選択される不揮発性メムリスティブ素子３０の種類に基づいてこれらの範囲から外れることがある。第１の期間は、例えば、第１のパルスと第２のパルスの間の１ｎｓであってよい。
ステップＳ１３７では、第２のパルス後の第２の期間、第３の電気パルスがアナログメモリ構造に印加される。電気パルスの特性は、アナログメモリ構造で使用される不揮発性メムリスティブ素子３０の種類に応じた書き込みパルスの特性に基づいてもよい。例えば、電気パルスは、書き込みパルスについては１～１０Ｖ、１～５０ｎｓ、読み出しパルスについては０．０５Ｖ～１Ｖ、１０～１００ｎｓであってよいが、電圧および期間は、選択される不揮発性メムリスティブ素子３０の種類に基づいてこれらの範囲から外れることがある。第２の期間は、例えば、第１のパルスと第２のパルスの間の２ｎｓであってよい。この期間は、第１の期間より長くてもよいが、揮発性メモリ素子２０の緩和時間より短くてもよい。
図３Ａ～３Ｄの方法を参照すると、それぞれは、書き込み処理中に、単独で、または互いに組み合わせて達成することができる例示的な方法論である。
図４Ａ～４Ｂ、図５Ａ～５Ｂ、図６Ａ～６Ｂ、および図７Ａ～７Ｂを参照すると、不揮発性メムリスティブデバイスに含まれる揮発性メモリ素子の例示的な実施形態が描写されている。以下の非網羅的な例は、揮発性メモリ素子を既存の不揮発性メムリスティブデバイスの典型的な形状にどのように導入することができるかについて示唆的であるが、当業者であれば、他の構造にこのような概念を適用する方法を理解するであろう。さらに、このような不揮発性メムリスティブデバイスは、トランジスタまたはアナログメモリセルの他の任意の配置を使用して電力供給されるクロスポイントアレイの一部として使用することができる。
図４Ａおよび図４Ｂを参照すると、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）で使用される双方向性アナログメモリ構造の例示的な実施形態が描写されているが、例示的なＲＲＡＭ実施形態に示される概念は、すべての双方向性アナログメモリ構造に適用されると理解される。揮発性メモリ素子３２０を有する構造が描写されている。ＲＲＡＭデバイスは、導電性素子３３１および誘電体スイッチング層３３０を含む。描写されたＲＲＡＭ構造は、絶縁誘電体３００の間に位置するボトム接点３１０およびトップ接点３４０を有する。ＲＲＡＭデバイスは、図４Ａに描写されているようにボトム接点３１０と誘電体スイッチング層３３０との間に揮発性メモリ素子３２０を有するか、図４Ｂの揮発性メモリ素子に描写されているようにトップ接点３４０と導電性素子３３１との間に揮発性メモリ素子３２０を有するかのいずれかであってよい。揮発性メモリ素子３２０は、図２に描写されているものと同様の金属層を含むことができるが、少なくとも揮発性メモリ層を含む必要がある。
図５Ａおよび図５Ｂを参照すると、双方向性アナログメモリ構造は、電気化学的ランダムアクセスメモリ（ＥＣＲＡＭ）で使用されるように描写されているが、例示的なＥＣＲＡＭ実施形態に示される概念は、すべての双方向性アナログメモリ構造に適用されると理解される。さらに、図５Ｂは、対称デバイスにおける揮発性メモリ素子の使用を説明するために示されている。ＥＣＲＡＭ構造は、第１のイオンリザーバ４３０と第２のイオンリザーバ４３２とによって挟まれたイオンゲート物質４３１を含む。第１のイオンリザーバ４３０および第２のイオンリザーバ４３２は、同じ化学組成、異なる化学組成、またはイオンもしくはドーパントの濃度が異なる同様の化学組成を有する物質で作られ得る。描写されたＥＣＲＡＭ構造は、絶縁誘電体４００の間に位置するボトム接点４１０およびトップ接点４４０を有する。ＥＣＲＡＭ構造は、図５Ａに描写されているように、第１のイオンリザーバ４３０とボトム接点４１０との間など、イオンリザーバ４３０／４３２と接点との間のいずれかに揮発性メモリ素子４２０を有してもよい。さらに、揮発性メモリ素子４２０は、図５Ｂに描写されるように、第１のイオンリザーバ４３０および第２のイオンリザーバ４３２とそれらのそれぞれの接点との間であってよく、それによって対称構造を形成する。揮発性メモリ素子４２０は、図２に描写されているものと同様の金属層を含んでもよいが、少なくとも揮発性メモリ層を含む必要がある。
図６Ａおよび図６Ｂを参照すると、単方向性アナログメモリ構造の例示的な実施形態が、マッシュルームＰＣＭ構造で使用されるように描写されているが、例示的なマッシュルームＰＣＭ実施形態に示される概念は、すべての単方向性アナログメモリ構造に適用されると理解される。マッシュルームＰＣＭデバイスは、相変化物質５３０の下に位置する加熱素子５３１および誘電体層５３２を含む。描写されたマッシュルームＰＣＭ構造は、絶縁誘電体５５０の間に位置するボトム接点５１０およびトップ接点５４０を有する。マッシュルームＰＣＭデバイスは、図６Ａに描写されているように、ボトム接点５１０と加熱素子５３１との間に揮発性メモリ素子５２０を有するか、あるいは図６Ｂに描写されているように、トップ接点５４０と相変化物質５３０との間に揮発性メモリ素子５２０を有していてもよい。揮発性メモリ素子５２０は、図２に描写されているものと同様の金属層を含むことができるが、少なくとも揮発性メモリ層を含む必要がある。
図７Ａおよび図７Ｂを参照すると、揮発性メモリ素子を有する電気化学的ランダムアクセスメモリ（ＥＣＲＡＭ）構造で使用されるような３端子アナログメモリ構造の例示的な実施形態が描写されているが、例示的な３端子ＥＣＲＡＭに示される概念は、すべての３端子アナログメモリ構造に適用されると理解される。描写されているＥＣＲＡＭ構造は、絶縁誘電体６５０、６５１の間に位置するドレイン接点６１０、読み出し接点６４１、および書き込み接点６４０を有する。ＥＣＲＡＭ構造は、電解質層６３１とチャンネル６３０を有してもよい。読み出し経路（すなわち、読み出し接点６４１からドレイン接点６１０への電流の流れ）と書き込み経路（すなわち、書き込み接点６４０からドレイン接点６１０への電流の流れ）とが異なるこのような実施形態では、揮発性メモリ素子６２０は少なくとも書き込み経路に配置されるであろう。例えば、図７Ａに描写されているように、揮発性メモリ素子６２０は、書き込み接点６４０と電解質層６３１との間に位置し、したがって書き込み経路にのみ位置することができる。あるいは、図７Ｂに描写されるように、揮発性メモリ素子６２０は、ドレイン接点６１０に位置し、したがって、読み出し経路および書き込み経路に位置してもよい。揮発性メモリ素子６２０は、図２に描写されているものと同様の金属層を含んでもよいが、少なくとも揮発性メモリ層を含まなければならない。
各不揮発性メムリスティブデバイス構造の全体的な形成プロセスの一部としての揮発性メモリ素子の形成は、構造をパターニングして接点を形成する前に、該当する場所（例えば、図５Ａに描写されるような不揮発性メムリスティブデバイス層の堆積の前、図５Ｂに描写されるような不揮発性メムリスティブデバイス層の後）に揮発性メモリ素子を堆積することによって達成されてよい。揮発性メモリ素子の堆積は、パルスレーザ堆積、スパッタ堆積、化学蒸着、ＭＯＣＶＤ、溶液堆積などのＰＶＤ堆積によって達成され得る。
本発明の様々な実施形態の説明は、例示の目的で提示されているが、網羅的であることを意図するものではなく、開示される実施形態に限定されることを意図するものでもない。説明される実施形態の範囲から逸脱することなく、多くの修正および変更が可能であることは当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見られる技術に対する実際の適用または技術的改善を最もよく説明するため、または当業者が本明細書に開示される実施形態を理解できるようにするために選択された。したがって、本発明は、説明および図示された正確な形態および詳細に限定されるものではなく、添付の特許請求の範囲の範囲に属することが意図される。

Claims (24)

  1. 不揮発性メモリ素子と直列の揮発性メモリ素子を含み、
    前記揮発性メモリ素子は、物質に電位を受けると一時的に抵抗が変化し、前記電位が取り除かれると緩和状態に戻るＭＩＴＭＩＥＣ物質を含む構造。
  2. 前記不揮発性メモリ素子は、メムリスティブデバイスを含む請求項１に記載の構造。
  3. 前記揮発性メモリ素子は、物質に電位が印加されると導電性が高くなる前記ＭＩＴＭＩＥＣ物質を含む請求項１に記載の構造。
  4. 前記揮発性メモリ素子は、第１の導電層と第２の導電層との間に位置する揮発性メモリ層を含む請求項１に記載の構造。
  5. 前記揮発性メモリ素子は揮発性メモリ層を含み、前記揮発性メモリ層の物質は前記ＭＩＴＭＩＥＣ物質を含む請求項１に記載の構造。
  6. 前記揮発性メモリ素子は揮発性メモリ層を含み、前記揮発性メモリ層の物質は、ＸＣｏＯ２、ＸＮｂＯ２、ＸＶＯ２、ＸＮｂＯ３、Ｘ ４ｎ Ｔｉ ５ Ｏ １２ 、もしくはＸＳｍＮｉＯ３またはその組み合わせを含む群から選択され、Ｘはアルカリ金属である請求項１に記載の構造。
  7. 前記不揮発性メモリ素子は３接点デバイスの一部であり、前記揮発性メモリ素子は前記３接点デバイスの書き込み経路に配置される請求項１に記載の構造。
  8. 前記不揮発性メモリ素子は、双方向性不揮発性メモリを含む請求項２に記載の構造。
  9. 前記不揮発性メモリ素子は、単方向性不揮発性メモリを含む請求項２に記載の構造。
  10. 前記不揮発性メモリ素子は、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）を含む請求項２に記載の構造。
  11. 前記不揮発性メモリ素子は、導電性ブリッジングランダムアクセスメモリ（ＣＢＲＡＭ）を含む請求項２に記載の構造。
  12. 前記不揮発性メモリ素子は、電気化学的ランダムアクセスメモリ（ＥＣＲＡＭ）を含む請求項２に記載の構造。
  13. 前記不揮発性メモリ素子は、相変化メモリ（ＰＣＭ）を含む請求項２に記載の構造。
  14. 不揮発性メムリスティブ素子と直列の揮発性メモリ層を含み、
    前記揮発性メモリ層は、物質に電位を受けると一時的に抵抗が変化し、前記電位が取り除かれると緩和状態に戻るＭＩＴＭＩＥＣ物質を含む構造。
  15. 前記揮発性メモリ層は、物質に電位が印加されると導電性が高くなる前記ＭＩＴＭＩＥＣ物質を含む請求項１４に記載の構造。
  16. 前記揮発性メモリ層は、第１の導電層と第２の導電層との間に位置する請求項１４に記載の構造。
  17. 前記揮発性メモリ層の物質は、ＸＣｏＯ２、ＸＮｂＯ２、ＸＶＯ２、ＸＮｂＯ３、Ｘ ４ｎ Ｔｉ ５ Ｏ １２ 、もしくはＸＳｍＮｉＯ３またはその組み合わせを含む群から選択され、Ｘはアルカリ金属である請求項１４に記載の構造。
  18. 不揮発性メモリ素子と直列に接続された揮発性メモリ素子を含む３接点アナログメモリ構造を備え、前記揮発性メモリ素子は、物質に電位を受けると一時的に抵抗が変化し、前記電位が取り除かれると緩和状態に戻るＭＩＴＭＩＥＣ物質を含み、前記３接点アナログメモリ構造は、ドレイン接点、読み出し接点、および書き込み接点を備え、前記３接点アナログメモリ構造の書き込み経路に沿った電流の流れが、前記３接点アナログメモリ構造の読み出し経路に沿った電流の流れと異なる、構造。
  19. アナログメモリ構造に第１のパルスを印加することであって、前記アナログメモリ構造は、直列に配置された揮発性メモリ素子および不揮発性メムリスティブ素子を含み、前記揮発性メモリ素子は、物質に電位を受けると一時的に抵抗が変化し、前記電位が取り除かれると緩和状態に戻るＭＩＴＭＩＥＣ物質を含む、印加することと、
    前記アナログメモリ構造に第２のパルスを印加することであって、前記第１のパルスと前記第２のパルスとの間の期間は、前記揮発性メモリ素子の緩和率より小さい、印加することと、を含むメモリ構造への書き込み方法。
  20. 前記アナログメモリ構造に第３のパルスを印加することであって、前記第２のパルスと前記第３のパルスとの間の期間は、前記第１のパルスと前記第２のパルスとの間の期間と実質的に同様である、印加すること、をさらに含む請求項１９に記載の方法。
  21. アナログメモリ構造に第１のパルスを印加することであって、前記アナログメモリ構造は、直列に配置された揮発性メモリ素子と不揮発性メムリスティブ素子とを含み、前記揮発性メモリ素子は、物質に電位を受けると一時的に抵抗が変化し、前記電位が取り除かれると緩和状態に戻るＭＩＴＭＩＥＣ物質を含む、印加することと、
    前記アナログメモリ構造に第２のパルスを印加することであって、前記第１のパルスと前記第２のパルスとの間の第１の期間が、前記揮発性メモリ素子の緩和率より小さい、印加することと、
    前記アナログメモリ構造に第３の負のパルスを印加することであって、前記第２のパルスと前記第３の負のパルスとの間の第２の期間は、前記揮発性メモリ素子の緩和率より小さく、前記第１の期間より大きい、印加することと、を含むメモリ構造への書き込み方法。
  22. 前記第１のパルスの前に、前記アナログメモリ構造に複数のパルスを印加することであって、各パルスが実質的に同様であり、パルスの間隔が実質的に同様である、印加すること、をさらに含む請求項２１に記載の方法。
  23. アナログメモリ構造に第１のパルスを印加することであって、前記アナログメモリ構造は、直列に配置された揮発性メモリ素子と不揮発性メムリスティブ素子とを含み、前記揮発性メモリ素子は、物質に電位を受けると一時的に抵抗が変化し、前記電位が取り除かれると緩和状態に戻るＭＩＴＭＩＥＣ物質を含む、印加することと、
    前記アナログメモリ構造に第２のパルスを印加することであって、前記第１のパルスと前記第２のパルスとの間の第１の期間が、前記揮発性メモリ素子の緩和率よりも小さい、印加することと、
    前記アナログメモリ構造に第３のパルスを印加することであって、前記第２のパルスと前記第３のパルスとの間の第２の期間は、前記揮発性メモリ素子の前記緩和率より小さく、前記第１の期間より大きい、印加することと、を含むアナログメモリ構造への書き込み方法。
  24. 前記第１のパルスの前に、前記アナログメモリ構造に複数のパルスを印加することであって、各パルスが実質的に同様であり、パルスの間隔が実質的に同様である、印加すること、をさらに含む、請求項２３に記載の方法。
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