JP7704007B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、トレンチゲート構造を有する半導体装置の製造方法に関するものである。
従来より、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistorの略）等の半導体素子が形成された半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、ドリフト層を有する半導体基板を備え、半導体基板の一面側にベース層が形成されていると共に、ベース層の表層部にソース領域が形成されている。また、半導体基板には、ソース領域およびベース層を貫通するようにトレンチが形成されている。そして、トレンチにゲート絶縁膜およびゲート電極が配置されることでトレンチゲート構造が構成されている。
半導体基板の他面側には、ドレイン領域が配置されている。そして、半導体基板の一面側には、ソース領域およびベース層と電気的に接続されるように上部電極が配置されている。半導体基板の他面側には、ドレイン領域と電気的に接続されるように下部電極が配置されている。
また、この半導体装置では、ドリフト層のうちのトレンチの下方となる位置に、トレンチと離れた状態でベース層と接続されるディープ層が形成されている。これにより、この半導体装置では、ディープ層とドリフト層との間に構成される空乏層によってゲート絶縁膜が破壊されることを抑制できる。
特開２０１９－４６９０８号公報
ところで、上記のような半導体装置では、ゲート絶縁膜が破壊されることを抑制しつつ、耐圧が低下することを抑制し、さらに、ドリフト層とベース層との積層方向に沿った大きさが大きくなることを抑制したいという要望がある。
本発明は上記点に鑑み、ゲート絶縁膜が破壊されることを抑制しつつ、耐圧が低下することを抑制でき、さらに、ドリフト層とベース層との積層方向に沿った大きさが大きくなることを抑制できる半導体装置の製造方法を提供することを目的とする。
上記目的を達成するための請求項１は、第１導電型のドリフト層（１９）と、ドリフト層の表層部に形成された第２導電型のベース層（２１）と、ベース層の表層部に形成され、ドリフト層よりも高不純物濃度とされた第１導電型の不純物領域（２２）と、ベース層および不純物領域を貫通してドリフト層に達するトレンチ（２５）の壁面に形成されたゲート絶縁膜（２６）と、ゲート絶縁膜上に形成されたゲート電極（２７）とを有するトレンチゲート構造と、ドリフト層のうちのトレンチの下方であって、トレンチと離れた状態で形成された第２導電型の第１ディープ層（１５）と、ベース層と第１ディープ層とを接続する第２導電型の第２ディープ層（１８）と、ドリフト層を挟んでベース層と反対側に形成され、ドリフト層よりも高不純物濃度とされた第１導電型または第２導電型の高濃度層（１１）と、ベース層および不純物領域と電気的に接続される第１電極（２９）と、高濃度層と電気的に接続される第２電極（３０）と、を備えている。そして、ゲート電極に所定電圧以上のゲート電圧が印加されることで第１電極と第２電極との間に電流が流れるオン状態となると共に、ゲート電極に所定電圧未満のゲート電圧が印加されることでオフ状態となるように構成され、第１ディープ層は、ドリフト層とベース層との積層方向を深さ方向とした際の深さ方向に沿った不純物濃度の濃度プロファイルにおいて、不純物濃度が最大となる高濃度ピークを有し、オフ状態である際に空乏化しない領域を含む高濃度領域（１５ａ）と、高濃度領域より高濃度層側に、深さ方向に沿った不純物濃度の変化の傾きが所定値未満となる領域を有し、オフ状態である際に空乏化する低濃度領域（１５ｂ）とを有する構成とされ、第１ディープ層における最もベース層側の位置を第１位置（Ｐ１）とし、高濃度ピークとなる位置を第２位置（Ｐ２）とし、低濃度領域における最もベース層側の位置を第３位置（Ｐ３）とすると、第１位置と第３位置との間に高濃度領域が配置され、第１位置と第２位置との間の第１長さ（Ｌ１）は、第２位置と第３位置との間の第２長さ（Ｌ２）よりも短くされている半導体装置の製造方法であり、ドリフト層のうちの高濃度層側となる部分を含んで構成される構成基板（１００）を用意することと、構成基板にイオン注入を行って第１ディープ層を形成することと、第１ディープ層上に構成層（１７ａ）をエピタキシャル成長させることで第１ディープ層を内部に有するドリフト層を形成することと、を行う。
これによれば、オフ時に空乏化しない不純物濃度とされた高濃度ピークを有する高濃度領域と、オフ時に空乏化される不純物濃度とされた低濃度領域とを有する濃度プロファイルの第１ディープ層を形成する。このため、ゲート絶縁膜が破壊されることを抑制しつつ、耐圧が低下することを抑制した半導体装置が製造される。また、第１長さが第２長さよりも短くなるように第１ディープ層を形成する。このため、第１長さが第２長さ以上とされ、同じ耐圧を備える半導体装置を製造した場合と比較して、第１ディープ層の積層方向の長さを短くできる。したがって、積層方向に大型化することを抑制した半導体装置を製造できる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態におけるＳｉＣ半導体装置の斜視断面図である。 電流分散層および第１ディープ層の濃度プロファイルを示す模式図である。 ＳｉＣ半導体装置の製造工程を示す断面図である。 図３Ａに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図３Ｂに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図３Ｃに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図３Ｄに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図３Ｅに続くＳｉＣ半導体装置の製造工程を示す断面図である。 第１実施形態の変形例における電流分散層および第１ディープ層の濃度プロファイルを示す模式図である。 第１実施形態の変形例における電流分散層および第１ディープ層の濃度プロファイルを示す模式図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態の半導体装置について、図面を参照しつつ説明する。本実施形態の半導体装置は、例えば、自動車等の車両に搭載され、車両用の各種電子装置を駆動するための装置として適用されると好適である。また、本実施形態では、トレンチゲート構造の反転型のＭＯＳＦＥＴが形成されている炭化珪素（以下では、ＳｉＣともいう）半導体装置について説明する。なお、本実施形態では、ＭＯＳＦＥＴが形成されているセル領域の構成について説明するが、実際のＳｉＣ半導体装置には、セル領域を囲むように、ＦＬＲ（Field Limiting Ringの略）構造等が形成された外周領域が備えられている。
以下では、後述する基板１１の面方向における一方向をＸ軸方向とし、基板の面方向における一方向と交差する方向をＹ軸方向とし、Ｘ軸方向およびＹ軸方向と直交する方向をＺ軸方向として説明する。なお、本実施形態では、Ｘ軸方向とＹ軸方向とは直交している。また、本実施形態におけるＺ軸方向とは、後述する半導体基板１０の深さ方向に相当しており、後述するドリフト層１９とベース層２１との積層方向にも相当している。
ＳｉＣ半導体装置は、図１に示されるように、半導体基板１０を用いて構成されている。具体的には、ＳｉＣ半導体装置は、ＳｉＣからなるｎ＋型の基板１１を備えている。本実施形態では、基板１１として、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が１．０×１０１９／ｃｍ３とされ、厚さが３００μｍ程度とされたものが用いられる。なお、基板１１は、本実施形態ではドレイン領域を構成するものであり、高濃度層に相当している。
基板１１の表面上には、ＳｉＣからなるｎ－型のバッファ層１２が形成されている。バッファ層１２は、基板１１の表面にエピタキシャル成長を行うことによって構成される。そして、バッファ層１２は、ｎ型不純物濃度が、基板１１と、後述する低濃度層１３との間の不純物濃度とされ、厚さが１μｍ程度とされている。
バッファ層１２の表面上には、例えば、ｎ型不純物濃度が５．０～１０．０×１０１５／ｃｍ３とされ、厚さが１０～１５μｍ程度とされたＳｉＣからなるｎ－型の低濃度層１３が形成されている。この低濃度層１３は、不純物濃度がＺ軸方向において一定とされていてもよいが、濃度分布に傾斜が付けられ、低濃度層１３のうちの基板１１側の方が基板１１から離れる側よりも高濃度となるようにされると好ましい。例えば、低濃度層１３は、基板１１の表面から３～５μｍ程度の部分の不純物濃度が２．０×１０１５／ｃｍ３程度他の部分よりも高くされるのが好ましい。このような構成にすることにより、低濃度層１３の内部抵抗を低減でき、オン抵抗を低減することができる。
低濃度層１３の表層部には、ＪＦＥＴ部１４および第１ディープ層１５が形成されている。本実施形態では、ＪＦＥＴ部１４および第１ディープ層１５は、それぞれＸ軸方向に沿って延設されると共に、Ｙ軸方向において交互に繰り返し並べて配置された線状部分を有している。つまり、ＪＦＥＴ部１４および第１ディープ層１５は、基板１１の表面に対する法線方向において、それぞれＸ軸方向に沿って延設されたストライプ状とされ、それらがＹ軸方向に沿って交互に並べられたレイアウトとなる構成とされている。なお、基板１１の表面に対する法線方向においてとは、言い換えると、基板１１の表面に対する法線方向から視たときということもできる。また、基板１１の表面に対する法線方向とは、後述するドリフト層１９とベース層２１との積層方向に沿った方向でもある。
ＪＦＥＴ部１４は、低濃度層１３よりも高不純物濃度とされたｎ型とされており、深さが０．３～１．５μｍとされている。本実施形態では、ＪＦＥＴ部１４は、ｎ型不純物濃度が７．０×１０１６～５．０×１０１７／ｃｍ３とされている。第１ディープ層１５の不純物濃度については、具体的に後述する。
また、本実施形態の第１ディープ層１５は、ＪＦＥＴ部１４より浅く形成されている。つまり、第１ディープ層１５は、底部がＪＦＥＴ部１４内に位置するように形成されている。言い換えると、第１ディープ層１５は、低濃度層１３との間にＪＦＥＴ部１４が位置するように形成されている。
ＪＦＥＴ部１４および第１ディープ層１５上には、電流分散層１７、第２ディープ層１８、ベース層２１、ソース領域２２、コンタクト領域２３等が形成されている。
電流分散層１７は、ｎ型とされ、ＪＦＥＴ部１４と繋がるように形成されている。このため、本実施形態では、低濃度層１３、ＪＦＥＴ部１４、および電流分散層１７が繋がり、これらによってドリフト層１９が構成されている。そして、第１ディープ層１５は、ドリフト層１９内に形成された状態となっている。
第２ディープ層１８は、ｐ型とされ、厚さが電流分散層１７と等しくされている。また、第２ディープ層１８は、第１ディープ層１５と接続されるように形成されている。
そして、電流分散層１７および第２ディープ層１８は、ＪＦＥＴ部１４のうちのストライプ状とされた部分や、第１ディープ層１５の長手方向に対して交差する方向に延設されている。本実施形態では、電流分散層１７および第２ディープ層１８は、Ｙ軸方向を長手方向として延設されると共に、Ｘ軸方向において交互に複数本が並べられたレイアウトとされている。なお、電流分散層１７および第２ディープ層１８の形成ピッチは、後述するトレンチゲート構造の形成ピッチに合わせてあり、第２ディープ層１８は、後述するトレンチ２５を挟むように形成されている。
ベース層２１は、ｐ型とされ、電流分散層１７および第２ディープ層１８上に形成されている。このため、第１ディープ層１５は、第２ディープ層１８を介してベース層２１と接続された状態となっている。
ソース領域２２は、ｎ＋型とされており、ベース層２１の表層部に形成されている。コンタクト領域２３は、ｐ＋型とされており、ベース層２１の表層部に形成されている。具体的には、ソース領域２２は、後述するトレンチ２５の側面に接するように形成されており、コンタクト領域２３は、ソース領域２２を挟んで後述するトレンチ２５と反対側に形成されている。なお、本実施形態では、ソース領域２２が不純物領域に相当している。
ベース層２１は、例えば、ｐ型不純物濃度が３．０×１０１７／ｃｍ３以下とされている。また、本実施形態のベース層２１は、例えば、イオン注入等で形成されている。ソース領域２２は、表層部におけるｎ型不純物濃度、すなわち表面濃度が例えば１．０×１０２１／ｃｍ３とされている。コンタクト領域２３は、表層部におけるｐ型不純物濃度、すなわち表面濃度が例えば１．０×１０２１／ｃｍ３とされている。
本実施形態では、以上のように、基板１１、バッファ層１２、低濃度層１３、ＪＦＥＴ部１４、第１ディープ層１５、電流分散層１７、第２ディープ層１８、ベース層２１、ソース領域２２、コンタクト領域２３等を含んで半導体基板１０が構成されている。そして、上記のように半導体基板１０が構成されているため、半導体基板１０は、ＳｉＣで構成されているといえる。また、本実施形態では、半導体基板１０の一面１０ａがソース領域２２やコンタクト領域２３で構成され、半導体基板１０の他面１０ｂが基板１１で構成されている。
半導体基板１０には、ソース領域２２やベース層２１等を貫通して電流分散層１７に達すると共に、底面が電流分散層１７内に位置するように、例えば、幅が１．４～２．０μｍとされたトレンチ２５が形成されている。なお、トレンチ２５は、ＪＦＥＴ部１４および第１ディープ層１５に達しないように形成されている。つまり、トレンチ２５は、底面よりも下方に、トレンチ２５とは離れた状態でＪＦＥＴ部１４および第１ディープ層１５が位置するように形成されている。
また、トレンチ２５は、図１中では１本のみしか図示していないが、実際には、Ｙ軸方向に沿って延びるように複数本が延設されると共に、Ｘ軸方向に等間隔で並べられてストライプ状となるように形成されている。つまり、本実施形態では、トレンチ２５は、長手方向が第１ディープ層１５の長手方向と直交するように形成されている。また、トレンチ２５は、ドリフト層１９とベース層２１との積層方向において、第２ディープ層１８に挟まれるように形成されている。
トレンチ２５には、内壁面にゲート絶縁膜２６が形成され、ゲート絶縁膜２６上には、ドープトＰｏｌｙ－Ｓｉ等によって構成されるゲート電極２７が形成されている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜２６は、トレンチ２５の内壁面を熱酸化する、またはＣＶＤ（chemical vapor depositionの略）法を行うことで形成される。そして、ゲート絶縁膜２６は、厚さがトレンチ２５の側面側および底面側で共に１００ｎｍ程度とされている。
なお、ゲート絶縁膜２６は、トレンチ２５の内壁面以外の表面にも形成されている。具体的には、ゲート絶縁膜２６は、半導体基板１０の一面１０ａの一部も覆うように形成されている。より詳しくは、ゲート絶縁膜２６は、ソース領域２２の表面の一部も覆うように形成されている。言い換えると、ゲート絶縁膜２６には、ゲート電極２７が配置される部分と異なる部分において、ソース領域２２およびコンタクト領域２３を露出させるコンタクトホール２６ａが形成されている。
半導体基板１０の一面１０ａ上には、ゲート電極２７やゲート絶縁膜２６等を覆うように、層間絶縁膜２８が形成されている。層間絶縁膜２８は、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成されている。
層間絶縁膜２８には、コンタクトホール２６ａと連通してソース領域２２およびコンタクト領域２３を露出させるコンタクトホール２８ａが形成されている。なお、層間絶縁膜２８に形成されたコンタクトホール２８ａは、ゲート絶縁膜２６に形成されたコンタクトホール２６ａと連通するように形成されており、当該コンタクトホール２６ａと共に１つのコンタクトホールとして機能する。このため、以下では、コンタクトホール２６ａおよびコンタクトホール２８ａを纏めてコンタクトホール２６ｂともいう。そして、コンタクトホール２６ｂのパターンは、任意であり、例えば複数の正方形のものを配列させたパターン、長方形のライン状のものを配列させたパターン、または、ライン状のものを並べたパターン等が挙げられる。本実施形態では、コンタクトホール２６ｂは、トレンチ２５の長手方向に沿ったライン状とされている。
層間絶縁膜２８上には、コンタクトホール２６ｂを通じてソース領域２２およびコンタクト領域２３と電気的に接続される上部電極２９が形成されている。なお、本実施形態では、上部電極２９が第１電極に相当している。
本実施形態の上部電極２９は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域２２）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、ベース層２１）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。
半導体基板１０の他面１０ｂ側には、基板１１と電気的に接続される下部電極３０が形成されている。なお、本実施形態では、下部電極３０が第２電極に相当している。
本実施形態のＳｉＣ半導体装置では、このような構造により、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。なお、本実施形態では、ｎ－型、ｎ型、ｎ＋型が第１導電型に相当しており、ｐ型、ｐ＋型が第２導電型に相当している。
そして、このようなＳｉＣ半導体装置は、具体的には後述するが、ゲート電極２７に印加されるゲート電圧が絶縁ゲート構造の閾値電圧以上とされると、上部電極２９と下部電極３０との間に電流が流れるオン状態となる。また、このようなＳｉＣ半導体装置は、ゲート電極２７に印加されるゲート電圧が閾値電圧未満とされると、上部電極２９と下部電極３０との間に電流が流れないオフ状態となる。
次に、本実施形態における第１ディープ層１５のＺ軸方向（すなわち、深さ方向）に沿った濃度プロファイルについて、図２を参照しつつ説明する。以下では、第１ディープ層１５と電流分散層１７との境界面を単に境界面ともいう。また、半導体基板１０において、境界面となる位置を第１位置Ｐ１とする。なお、第１ディープ層１５と電流分散層１７との境界面とは、言い換えると、第１ディープ層１５のうちの最もベース層２１側に位置する部分ともいえる。
まず、図２示されるように、第１ディープ層１５は、境界面側の第１位置Ｐ１側に不純物濃度が最大となり、オフ状態である際に空乏化しない不純物濃度とされた高濃度ピークを有する高濃度領域１５ａを備える濃度プロファイルとされている。また、第１ディープ層１５は、高濃度領域１５ａより基板１１側に、Ｚ軸方向に沿って不純物濃度の変化の傾きが所定値未満となり、オフ状態である際に空乏化する低濃度領域１５ｂを有する濃度プロファイルとされている。言い換えると、第１ディープ層１５は、高濃度領域１５ａより基板１１側に、Ｚ軸方向に沿って不純物濃度がほぼ変化しない領域を有し、オフ状態である際に空乏化する低濃度領域１５ｂを有する濃度プロファイルとされている。なお、第１ディープ層１５における基板１１側の部分は、不純物濃度の変化の傾きが大きくなるが、空乏化する領域であるために低濃度領域１５ｂとなる。
高濃度ピークは、電流分散層１７の最大不純物濃度よりも高い不純物濃度とされ、例えば、１．０×１０１８／ｃｍ３以上の不純物濃度とされている。電流分散層１７は、例えば、最大不純物濃度が３．０×１０１７／ｃｍ３程度となるように構成されている。低濃度領域１５ｂは、Ｚ軸方向に沿って不純物濃度の変化の傾きが所定値未満となる領域（すなわち、不純物濃度がほぼ一定である領域）の不純物濃度が電流分散層１７の最大不純物濃度と同程度とされ、例えば、３．０×１０１７／ｃｍ３程度の不純物濃度とされる。
ここで、半導体基板１０において、上記のように、境界面となる位置（すなわち、深さ）を第１位置Ｐ１とする。また、半導体基板１０において、高濃度ピークとなる位置を第２位置Ｐ２とし、低濃度領域１５ｂにおける最もベース層２１側の位置を第３位置Ｐ３とする。なお、第３位置Ｐ３は、言い換えると、高濃度領域１５ａと低濃度領域１５ｂとの境界ともいえるし、低濃度領域１５ｂから高濃度ピークに向かって不純物濃度が急峻に大きくなる位置ともいえる。さらに、第３位置Ｐ３は、不純物濃度の変化の傾きが所定値以上である領域と、所定値未満となる領域との交点であるともいえる。また、第１ディープ層１５は、第１位置Ｐ１と第３位置Ｐ３との間が高濃度領域１５ａとされ、第３位置Ｐ３より基板１１側の部分に低濃度領域１５ｂを有する濃度プロファイルとなるように形成されているともいえる。
そして、本実施形態では、第１位置Ｐ１と第２位置Ｐ２との間の第１長さＬ１は、第２位置Ｐ２と第３位置Ｐ３との間の第２長さＬ２より短くされている。言い換えると、第１位置Ｐ１と第３位置Ｐ３との間は、高濃度領域１５ａであるため、第２位置Ｐ２は、高濃度領域１５ａにおけるＺ軸方向の中心より第１位置Ｐ１側に位置しているともいえる。
以上が本実施形態におけるＳｉＣ半導体装置の構成である。次に、上記ＳｉＣ半導体装置の作動および効果について説明する。
まず、ＳｉＣ半導体装置では、ゲート電極２７に閾値電圧以上のゲート電圧が印加される前のオフ状態では、ベース層２１に反転層が形成されない。このため、下部電極３０に正の電圧、例えば１６００Ｖが印加されたとしても、ソース領域２２からベース層２１内に電子が流れず、ＳｉＣ半導体装置は、上部電極２９と下部電極３０との間に電流が流れないオフ状態となる。
また、ＳｉＣ半導体装置がオフ状態である場合には、ドレイン－ゲート間に電界がかかり、ゲート絶縁膜２６の底部に電界集中が発生し得る。しかしながら、上記ＳｉＣ半導体装置では、トレンチ２５よりも深い位置に、第１ディープ層１５およびＪＦＥＴ部１４が備えられている。そして、第１ディープ層１５は、高濃度ピークが空乏化されない不純物濃度とされている。このため、第１ディープ層１５およびＪＦＥＴ部１４との間に構成される空乏層により、ドレイン電圧の影響による等電位線のせり上がりが抑制され、高電界がゲート絶縁膜２６に入り込み難くなる。したがって、本実施形態では、ゲート絶縁膜２６が破壊されることを抑制できる。
また、第１ディープ層１５における低濃度領域１５ｂは、空乏化される不純物濃度とされている。このため、ＳｉＣ半導体装置がオフ状態である場合には、第１ディープ層１５における低濃度領域１５ｂを含む部分も空乏化される。このため、第１ディープ層１５を形成することによるＳｉＣ半導体装置の耐圧の低下を抑制できる。
この場合、本実施形態では、第１長さＬ１が第２長さＬ２より短くされている。このため、第１長さＬ１が第２長さＬ２以上とされている場合と比較して、同じ耐圧を備えるＳｉＣ半導体装置を構成した場合、第１ディープ層１５のＺ軸方向の長さを短くできる。したがって、ＳｉＣ半導体装置がＺ軸方向に大型化することを抑制できる。
そして、ゲート電極２７に、閾値電圧以上のゲート電圧、例えば２０Ｖが印加されると、ベース層２１のうちのトレンチ２５に接している表面に反転層が形成される。これにより、上部電極２９と下部電極３０との間に電流が流れ、ＳｉＣ半導体装置がオン状態となる。なお、本実施形態では、反転層を通過した電子が電流分散層１７、ＪＦＥＴ部１４および低濃度層１３を通過して基板１１へ流れるため、電流分散層１７、ＪＦＥＴ部１４および低濃度層１３を有するドリフト層１９が構成されているといえる。
続いて、本実施形態のＳｉＣ半導体装置の製造方法について図３Ａ～図３Ｇを参照して説明する。なお、図３Ａ～図３Ｇは、図１におけるＹ軸方向を法線方向とする断面図である。
まず、図３Ａに示されるように、基板１１の表面上に、ＳｉＣからなる、バッファ層１２、低濃度層１３、ＪＦＥＴ部１４が形成された構成基板１００を用意する。言い換えると、ドリフト層１９のうちの基板１１側の部分を含んで構成される構成基板１００を用意する。
そして、図３Ｂに示されるように、構成基板１００上に図示しないマスクを用いてｐ型不純物をイオン注入することにより、第１ディープ層１５を形成する。具体的には、加速エネルギを変更しながら複数回のイオン注入を行うことにより、上記図２に示すように、高濃度領域１５ａおよび低濃度領域１５ｂを有し、第１長さＬ１が第２長さＬ２よりも短くされた濃度プロファイルを有する第１ディープ層１５を形成する。
続いて、図３Ｃに示されるように、ＪＦＥＴ部１４および第１ディープ層１５上に、電流分散層１７等を形成するための構成層１７ａをエピタキシャル成長させて半導体基板１０を構成する。このように、第１ディープ層１５を形成した後に構成層１７ａを配置することにより、第１ディープ層１５を構成するｐ型不純物が構成層１７ａ（すなわち、電流分散層１７）に影響することを抑制できる。したがって、電流分散層１７を形成した際に電流分散層１７の実効濃度が低下することを抑制でき、オン抵抗が増加することを抑制できる。
次に、図３Ｄに示されるように、構成層１７ａ上に図示しないマスクを用いてｎ型不純物をイオン注入し、電流分散層１７を形成してドリフト層１９を構成する。つまり、第１ディープ層１５との境界面を構成する部分の不純物濃度を調整する。また、構成層１７ａ上に図示しないマスクを用いてｐ型不純物をイオン注入し、第２ディープ層１８を形成する。
続いて、図３Ｅに示されるように、再び構成層１７ａ上に図示しないマスクを用いて適宜不純物をイオン注入し、ベース層２１、ソース領域２２、コンタクト領域２３を形成する。
その後、図３Ｆに示されるように、詳細な工程については省略するが、所定の半導体製造プロセスを行い、トレンチゲート構造、層間絶縁膜２８、上部電極２９、下部電極３０等を形成する。これにより、本実施形態のＳｉＣ半導体装置が製造される。
以上説明した本実施形態によれば、第１ディープ層１５は、オフ時に空乏化しない不純物濃度とされた高濃度ピークを有する高濃度領域１５ａと、オフ時に空乏化される不純物濃度とされた低濃度領域１５ｂとを有する濃度プロファイルとされている。このため、ゲート絶縁膜２６が破壊されることを抑制しつつ、耐圧が低下することを抑制できる。また、第１ディープ層１５は、第１長さＬ１が第２長さＬ２よりも短くなるように形成されている。このため、第１長さＬ１が第２長さＬ２以上とされている場合と比較して、同じ耐圧を備えるＳｉＣ半導体装置を構成した場合、第１ディープ層１５のＺ軸方向の長さを短くできる。したがって、ＳｉＣ半導体装置がＺ軸方向に大型化することを抑制できる。
（１）本実施形態では、構成基板１００に第１ディープ層１５を形成した後、構成基板１００上に構成層１７ａを配置して半導体基板１０を構成している。このため、第１ディープ層１５を構成するｐ型不純物が構成層１７ａ（すなわち、電流分散層１７）に影響することを抑制できる。したがって、電流分散層１７を形成した際に電流分散層１７の実効濃度が低下することを抑制でき、オン抵抗が増加することを抑制できる。
（第１実施形態の変形例）
上記第１実施形態の変形例について説明する。上記第１実施形態において、第１ディープ層１５は、第１長さＬ１が第２長さＬ２より短くなる濃度プロファイルとされるのであれば、詳細な濃度プロファイルの形状は適宜変更可能である。例えば、図４Ａに示されるように、第１ディープ層１５は、第２位置Ｐ２が第１位置Ｐ１と一致し、第１長さＬ１が０となる濃度プロファイルとされていてもよい。また、図４Ｂに示されるように、第１ディープ層１５は、第２位置Ｐ２と第１位置Ｐ１との間に段差Ｃを有する濃度プロファイルとされていてもよい。
（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
例えば、上記第１実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体スイッチング素子の一例として説明した。しかしながら、これは一例を示したに過ぎず、他の構造の半導体スイッチング素子、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとしてもよい。さらに、半導体装置は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記第１実施形態におけるｎ＋型の基板１１をＰ＋型のコレクタ層に変更する以外は、上記第１実施形態で説明した縦型ＭＯＳＦＥＴと同様である。
また、上記第１実施形態では、半導体基板１０をＳｉＣで構成した例について説明した。しかしながら、半導体基板１０は、シリコン基板や他の化合物半導体基板等を用いて構成されていてもよい。
さらに、上記第１実施形態では、第１ディープ層１５がＸ軸方向に沿って延設されている例について説明したが、第１ディープ層１５がＹ軸方向に延設されていてもよい。
そして、上記第１実施形態では、構成層１７ａを形成した後にイオン注入を行うことで電流分散層１７を形成する例について説明した。しかしながら、電流分散層１７は、エピタキシャル成長で構成層１７ａを配置する際、不純物濃度を調整しながら構成層１７ａを配置することで形成されるようにしてもよい。すなわち、電流分散層１７は、イオン注入ではなく、構成層１７ａを配置する工程で同時に形成されるようにしてもよい。
さらに、上記第１実施形態において、第１ディープ層１５を形成する前に構成層１７ａを配置して半導体基板１０を構成し、半導体基板１０に対してイオン注入を行うことで第１ディープ層１５を形成するようにしてもよい。
１１ 基板（高濃度層）
１５ ディープ層
１５ａ 高濃度領域
１５ｂ 低濃度領域
１９ ドリフト層
２１ ベース層
２２ ソース領域（不純物領域）
２５ トレンチ
２６ ゲート絶縁膜
２７ ゲート電極
２９ 上部電極（第１電極）
３０ 下部電極（第２電極）
Ｐ１ 第１位置
Ｐ２ 第２位置
Ｐ３ 第３位置

Claims (3)

  1. 第１導電型のドリフト層（１９）と、
    前記ドリフト層の表層部に形成された第２導電型のベース層（２１）と、
    前記ベース層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の不純物領域（２２）と、
    前記ベース層および前記不純物領域を貫通して前記ドリフト層に達するトレンチ（２５）の壁面に形成されたゲート絶縁膜（２６）と、前記ゲート絶縁膜上に形成されたゲート電極（２７）とを有するトレンチゲート構造と、
    前記ドリフト層のうちの前記トレンチの下方であって、前記トレンチと離れた状態で形成された第２導電型の第１ディープ層（１５）と、
    前記ベース層と前記第１ディープ層とを接続する第２導電型の第２ディープ層（１８）と、
    前記ドリフト層を挟んで前記ベース層と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型または第２導電型の高濃度層（１１）と、
    前記ベース層および前記不純物領域と電気的に接続される第１電極（２９）と、
    前記高濃度層と電気的に接続される第２電極（３０）と、を備え、
    前記ゲート電極に所定電圧以上のゲート電圧が印加されることで前記第１電極と前記第２電極との間に電流が流れるオン状態となると共に、前記ゲート電極に前記所定電圧未満のゲート電圧が印加されることでオフ状態となるように構成され、
    前記第１ディープ層は、前記ドリフト層と前記ベース層との積層方向を深さ方向とした際の前記深さ方向に沿った不純物濃度の濃度プロファイルにおいて、不純物濃度が最大となる高濃度ピークを有し、前記オフ状態である際に空乏化しない領域を含む高濃度領域（１５ａ）と、前記高濃度領域より前記高濃度層側に、前記深さ方向に沿った不純物濃度の変化の傾きが所定値未満となる領域を有し、前記オフ状態である際に空乏化する低濃度領域（１５ｂ）とを有する構成とされ、
    前記第１ディープ層における最も前記ベース層側の位置を第１位置（Ｐ１）とし、前記高濃度ピークとなる位置を第２位置（Ｐ２）とし、前記低濃度領域における最も前記ベース層側の位置を第３位置（Ｐ３）とすると、前記第１位置と前記第３位置との間に前記高濃度領域が配置され、
    前記第１位置と前記第２位置との間の第１長さ（Ｌ１）は、前記第２位置と前記第３位置との間の第２長さ（Ｌ２）よりも短くされている半導体装置の製造方法であって、
    前記ドリフト層のうちの前記高濃度層側となる部分を含んで構成される構成基板（１００）を用意することと、
    前記構成基板にイオン注入を行って前記第１ディープ層を形成することと、
    前記第１ディープ層上に構成層（１７ａ）をエピタキシャル成長させることで前記第１ディープ層を内部に有する前記ドリフト層を形成することと、を行う半導体装置の製造方法。
  2. 前記ドリフト層を形成することでは、前記構成層にイオン注入を行うことにより、前記ドリフト層のうちの前記第１ディープ層との境界面を構成する部分の不純物濃度を調整する請求項１に記載の半導体装置の製造方法。
  3. 前記ドリフト層を形成することでは、前記構成層をエピタキシャル成長させる際に、前記構成層のうちの前記第１ディープ層との境界面を構成する部分の不純物濃度を調整する請求項１に記載の半導体装置の製造方法。
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