JP7724981B2 - 発光素子駆動回路及びレーザー加工機 - Google Patents

Description

本開示は、レーザダイオード（Ｌａｓｅｒ Ｄｉｏｄｅ：ＬＤ）、発光ダイオード（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：ＬＥＤ）などの発光素子を駆動する発光素子駆動回路に関する。

ＬＤ又はＬＥＤは流れる電流に応じた輝度で発光する発光素子であり、直流電流で駆動される。これらの発光素子を駆動する駆動回路においては、発光素子、定電圧源、リニアレギュレータが直列に配置され、リニアレギュレータで発光素子の電流を制御する構成が一般的に採用される。また、駆動回路での損失を小さくするため、定電圧源の電圧は、発光素子の順方向電圧に対し、僅かに高い値に設定される。このような構成の駆動回路において、発光素子が定常的に点灯している間は、特段の問題は生じない。一方、発光素子をＯＦＦ（オフ）状態からＯＮ（オン）状態に制御する場合、定電圧源と発光素子の順方向電圧との間の僅かな電位差を電位勾配として配線のインダクタンスに電流を流さなければならない。このため、電流の立ち上がりが極めて遅くなるという課題がある。

上記の課題を解決するため、下記特許文献１には、相対的に電圧が高い高電圧源と、相対的に電圧が低い低電圧源との２つの電源を有する構成の駆動回路が開示されている。特許文献１では、ＬＤをオンした直後の電流の立ち上がり時には、高電圧源をオンに制御して駆動回路に高い電圧を印加することで電流の立ち上がりを高速化する。また、ＬＤの電流が立ち上がった後は、高電圧源をオフに制御し、低電圧源のみでＬＤに一定電流を流すようにしている。

特表２０１１－５１３９８８号公報

しかしながら、特許文献１の制御では、高電圧源から低電圧源への切替時において、ＬＤに流れる電流の速度変化が大きいので、制御が不安定になり、ＬＤに流れる電流が発振するおそれがあるという課題がある。ＬＤをオンした直後の電流の立ち上がり速度を遅くすれば、発振は抑えられるが、立ち上がりの高速化は図れない。

本開示は、上記に鑑みてなされたものであって、ＬＤをオンした直後の電流の立ち上がりの高速化と制御の安定性とを両立できる発光素子駆動回路を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本開示に係る発光素子駆動回路は、発光素子を駆動する発光素子駆動回路であって、第１及び第２の直流電源、第１のスイッチ素子、逆流防止素子、及び発光素子に流れる電流を制御するリニアレギュレータを備える。第１の直流電源は、第１電圧を保持し、発光素子のアノードに第１電圧を印加可能に接続される。第２の直流電源は、発光素子のアノードに第１電圧よりも低い第２電圧を印加可能に接続される。第１のスイッチ素子は、発光素子のアノードに対する第１電圧の印加のオンオフを切り替える。逆流防止素子は、第１電圧が第２の直流電源へ印加されるのを防止する向きに接続される。また、リニアレギュレータは、発光素子に流れる電流を検出する電流検出器と、発光素子に流れる電流が通流する第２のスイッチ素子と、第２のスイッチ素子を駆動する駆動部とを備える。駆動部は、第２のスイッチ素子のゲートを駆動するゲート駆動回路と、互いに異なる制御定数が設定される２以上の定数回路と、発光素子への印加電圧が第１電圧であるか第２電圧であるかに応じて、２以上の定数回路のうちの１つを選択してゲート駆動回路に接続するスイッチ機構とを備える。

本開示に係る発光素子駆動回路によれば、ＬＤをオンした直後の電流の立ち上がりの高速化と制御の安定性とを両立できるという効果を奏する。

実施の形態１に係る発光素子駆動回路１００の構成を示す回路図 実施の形態１の変形例に係る発光素子駆動回路１００Ａの構成を示す回路図 図１に示す駆動部６３Ａの一般的な構成例を示す回路図 図３の駆動部６３Ａを使用して制御した場合の動作説明に供する第１のタイムチャート 図３の駆動部６３Ａを使用して制御した場合の動作説明に供する第２のタイムチャート 実施の形態１に係る駆動部６３Ａの構成を示す回路図 図６の駆動部６３Ａを使用して制御した場合の動作説明に供するタイムチャート 図１に示す第２の駆動部６４Ａの一般的な構成例である第２の駆動部６４の回路構成を示す図 実施の形態２に係る第２の駆動部６４Ａの構成を示す回路図 図９の第２の駆動部６４Ａを使用して制御した場合の動作説明に供するタイムチャート 実施の形態２に係る発光素子駆動回路１００Ｂの構成を示す回路図 実施の形態２に係る発光素子駆動回路１００Ｂの動作説明に供するタイムチャート 実施の形態３に係る発光素子駆動回路１００Ｃの構成を示す回路図 実施の形態３に係る発光素子駆動回路１００Ｃの動作説明に供するタイムチャート 実施の形態３の第１の変形例に係る発光素子駆動回路１００Ｄの構成を示す回路図 実施の形態３の第２の変形例に係る発光素子駆動回路１００Ｅの構成を示す回路図 実施の形態３に係る発光素子駆動回路１００Ｅの動作説明に供するタイムチャート 実施の形態４に係る発光素子駆動回路１００Ｆの構成を示す回路図 図１８に示す駆動部６３Ｂの構成例を示す回路図 図１８に示す駆動部６３Ｃの構成例を示す回路図 図１８に示す駆動部６３Ｄの構成例を示す回路図 図１８の駆動部６３Ｂ，６３Ｃ，６３Ｄを使用して制御した場合の動作説明に供する第１のタイムチャート 図１８の駆動部６３Ｂ，６３Ｃ，６３Ｄを使用して制御した場合の動作説明に供する第２のタイムチャート 図１８のＭＯＳＦＥＴ６１Ｂのみを使用してＬＤ１０に電流を流した場合の動作説明に供するタイムチャート 図１８のＭＯＳＦＥＴ６１Ｃのみを使用してＬＤ１０に電流を流した場合の動作説明に供するタイムチャート 図１８のＭＯＳＦＥＴ６１Ｄのみを使用してＬＤ１０に電流を流した場合の動作説明に供するタイムチャート 図１８に示す駆動部６３Ｂの他の構成例を示す回路図 図１８に示す駆動部６３Ｃの他の構成例を示す回路図 図１８に示す駆動部６３Ｄの他の構成例を示す回路図 実施の形態５に係る発光素子駆動回路１００Ｇの構成を示す回路図 実施の形態５に係る制御部８１と駆動部６３Ａとの間の接続関係を示す回路図

以下に添付図面を参照し、本開示の実施の形態に係る発光素子駆動回路について詳細に説明する。なお、以下の実施の形態では、ＬＤを駆動するＬＤ駆動回路を例示して説明するが、ＬＤ以外の発光素子を除外する趣旨ではない。また、以下では、物理的な接続と電気的な接続とを区別せずに、単に「接続」と称して説明する。即ち、「接続」という文言は、構成要素同士が直接的に接続される場合と、構成要素同士が他の構成要素を介して間接的に接続される場合との双方を含んでいる。

実施の形態１．
図１は、実施の形態１に係る発光素子駆動回路１００の構成を示す回路図である。発光素子駆動回路１００は、ＬＤ１０と、金属酸化膜半導体電界効果型トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）２Ａと、ＭＯＳＦＥＴ２Ａを駆動するための駆動部６４Ａと、逆流防止素子であるダイオード３と、第１の直流電源であるブースト電圧源７と、第２の直流電源である主電圧源４と、リニアレギュレータ６と、を備える。リニアレギュレータ６は、ＬＤ１０に流れる電流を制御する構成要素として、ＭＯＳＦＥＴ６１と、第１の電流検出器である電流検出器６２と、ＭＯＳＦＥＴ６１を駆動するための駆動部６３Ａとを備える。ブースト電圧源７は、電荷蓄積素子であるコンデンサ７１と、電圧源７２とを備える。コンデンサ７１は、電圧源７２の両端に接続される。なお、本稿では、ＭＯＳＦＥＴ２Ａを「第１のスイッチ素子」と記載し、ＭＯＳＦＥＴ６１を「第２のスイッチ素子」と記載することがある。

ＬＤ１０は、発光素子の一例である。ＬＤ１０のアノードは、ＭＯＳＦＥＴ２Ａのソースとダイオード３のカソードとの接続点に接続される。ＬＤ１０のカソードは、ＭＯＳＦＥＴ６１のドレインに接続される。なお、図１では、ＬＤ１０を単一の素子として図示しているが、単一の素子には限定されない。ＬＤ１０は、複数の素子が直列又は直並列に接続されるものであってもよい。

ダイオード３のアノードは、主電圧源４の正極に接続される。ＭＯＳＦＥＴ２Ａのドレインは、ブースト電圧源７の正極に接続される。ＭＯＳＦＥＴ６１のソースは、電流検出器６２を介して主電圧源４の負極に接続され、その接続点はブースト電圧源７の負極に接続される。

なお、図１では、電圧源は主電圧源４とブースト電圧源７との２つで図示しているが、それぞれの電圧源は１つずつに限定されない。即ち、主電圧源４は２以上であってもよいし、ブースト電圧源７も２以上であってもよい。主電圧源４及びブースト電圧源７のうちの少なくとも１つの電圧源を増やすことで、負荷の状況に応じた出力が可能となり、より安定した制御が可能となる。

ＬＤ１０の両側には、配線インダクタンスＬ１，Ｌ２が示されている。配線インダクタンスＬ１はダイオード３のカソードとＭＯＳＦＥＴ２Ａのソースとの接続点とＬＤ１０のアノードとの間の電気配線のインダクタンスであり、配線インダクタンスＬ２は主電圧源４の負極とＬＤ１０のカソードとの間の電気配線のインダクタンスである。また、ダイオード３及び主電圧源４の両端には、配線インダクタンスＬ３－１，Ｌ３－２，Ｌ３－３が示されている。

配線インダクタンスＬ３－１は、ＭＯＳＦＥＴ２ＡのソースとＬＤ１０のアノードとの接続点とダイオード３のカソードとの間の電気配線のインダクタンスである。配線インダクタンスＬ３－２は、ダイオード３のアノードと主電圧源４の正極との間の電気配線のインダクタンスである。配線インダクタンスＬ３－３は、主電圧源４の負極とブースト電圧源７の負極とリニアレギュレータ６との接続点との間の電気配線のインダクタンスである。

次に、上記のように接続された実施の形態１に係る発光素子駆動回路１００の回路構成の特徴について説明する。ブースト電圧源７は、第１電圧を保持し、ＭＯＳＦＥＴ２Ａを介してＬＤ１０のアノードに第１電圧を印加可能に接続されている。主電圧源４は、第１電圧よりも低い第２電圧を保持し、ＬＤ１０のアノードに第２電圧を印加可能に接続されている。ダイオード３は、第１電圧が主電圧源４へ印加されるのを防止する向きに接続されている。ＭＯＳＦＥＴ２Ａは、ＬＤ１０のアノードに対する第１電圧の印加のオンオフを切り替える。リニアレギュレータ６は、ＬＤ１０に流れる電流を制御する。ＭＯＳＦＥＴ６１には、ＬＤ１０に流れる電流が通流する。電流検出器６２は、ＭＯＳＦＥＴ６１に流れる電流を検出することで、ＬＤ１０に流れる電流を検出する。駆動部６３Ａは、電流検出器６２の検出値に基づいて、ＭＯＳＦＥＴ６１を駆動する。

図２は、実施の形態１の変形例に係る発光素子駆動回路１００Ａの構成を示す回路図である。図２では、図１に示すダイオード３がＭＯＳＦＥＴ３Ａに置き替えられている。その他の構成は、図１の構成と同一又は同等であり、同一又は同等の構成要素には同一の符号を付して示すと共に、重複する説明は割愛する。

ＭＯＳＦＥＴ３Ａは、逆並列接続ダイオードを備えたスイッチ素子の一例である。逆並列とは、ダイオード部のアノードがＭＯＳＦＥＴ３Ａのソースに接続され、ダイオード部のカソードがＭＯＳＦＥＴ３Ａのドレインに接続されることを意味する。逆並列接続ダイオードの向きは、ダイオード３の向きと同一であり、逆流防止素子として動作する。逆並列接続ダイオードは、外部接続のダイオードでもよいし、ＭＯＳＦＥＴ３Ａが内部に有する寄生ダイオードでもよい。寄生ダイオードは、ボディダイオードとも呼ばれる。寄生ダイオードを利用すれば、個別のダイオードが不要になるので、部品点数を削減することができ、コスト低減につながる。

ＭＯＳＦＥＴ３Ａに対しては、逆並列接続ダイオードに電流が流れるタイミングでＭＯＳＦＥＴ３Ａをオン動作させる同期整流制御を実施してもよい。ＭＯＳＦＥＴ３Ａに対して同期整流制御を実施すれば、回路損失の更なる低減が可能となり、電源効率を高めることができる。

図３は、図１に示す駆動部６３Ａの一般的な構成例を示す回路図である。図３には、駆動部６３Ａと共に、ＭＯＳＦＥＴ６１及び電流検出器６２が示されている。

「定数回路１又は２」という表記は、「定数回路１」又は「定数回路２」の何れか１つが配置されることを意味する。従来から使用されている駆動部６３Ａの構成は、図３に示すように、定数回路は１つしか有さない構成が一般的である。

１つの定数回路は、ゲート駆動回路６８に接続される。ゲート駆動回路６８は、ＭＯＳＦＥＴ６１のゲートを駆動する回路であり、ゲート抵抗Ｒｇを介してＭＯＳＦＥＴ６１に接続される。定数回路は、例えば誤差増幅器、エラーアンプ回路であり、基準電圧と、ＭＯＳＦＥＴ６１に流れる電流から導かれた帰還電圧とを比較して、ＭＯＳＦＥＴ６１のゲート電圧が所望の電圧になるように制御する回路である。本稿では、定数回路１によって設定される制御定数を「制御定数１」と表記し、定数回路２によって設定される制御定数を「制御定数２」と表記する。

［発明が解決しようとする課題］の項でも説明したが、高電圧源から低電圧源への切替時では、ＬＤに流れる電流であるＬＤ電流の速度変化が大きいので、制御が不安定になり、ＬＤ電流が発振するおそれがあった。例えば、ＬＤ電流の立ち上がりを高速化するための第１電圧（高電圧）で制御定数を設定すると、立ち上がり後の損失低減のために切り替える第２電圧（低電圧）のときに制御が不安定になり発振し易くなる。逆に、第２電圧で制御定数を設定すると、立ち上がり時の制御が不安定になりオーバーシュートや発振が生じ易い。この現象は、第１電圧での制御で必要となる応答性が１００ｕｓ以下のオーダーであるのに対し、第２電圧での制御では１００ｍｓ以下のオーダーでの応答性でよいという制御特性に起因している。即ち、印加電圧の切替前後における制御の応答性に、大きな差があることが要因である。

図４は、図３の駆動部６３Ａを使用して制御した場合の動作説明に供する第１のタイムチャートである。図５は、図３の駆動部６３Ａを使用して制御した場合の動作説明に供する第２のタイムチャートである。

具体的に、図４は、第１電圧に合わせて設定した制御定数１を有する定数回路１を、第２電圧の印加時にも使用したときのタイムチャートである。一方、図５は、第２電圧に合わせて設定した制御定数２を有する定数回路２を、第１電圧の印加時にも使用したときのタイムチャートである。図４及び図５の両図共に、各波形は、上段側から、ＬＤ電流、印加電圧、ＭＯＳＦＥＴ６１の動作状態、ＭＯＳＦＥＴ２Ａの動作状態、及び設定される制御定数を表している。ＬＤ電流はＬＤ１０に流れる電流であり、印加電圧はＬＤ１０のアノードと主電圧源４の負極との電圧である。また、ＭＯＳＦＥＴ動作状態は、各ＭＯＳＦＥＴへのゲート・ソース間電圧をイメージした各ＭＯＳＦＥＴの動作状態を示している。また、両図の横軸は時間を表している。また、制御定数の差異は、数値及びハッチングパターンの差異で表している。具体的に、「１」は、制御定数１を意味し、「２」は、制御定数２を意味している。なお、ＭＯＳＦＥＴ２Ａのオンオフは、駆動部６３Ａではなく、駆動部６４Ａによって制御される。駆動部６３Ａ，６４Ａについては、これらを符号無しでも区別できるように、駆動部６４Ａについては、「第２の駆動部６４Ａ」又は符号を省略して「第２の駆動部」と記載することがある。

図４の場合、第２電圧の印加時にＬＤ電流が発振する様子が示されている。これは、第１電圧に合わせて設定した制御定数１を第２電圧の印加時にも使用しているためである。また、図５の場合、第１電圧の印加時にＬＤ電流が発振する様子が示されている。これは、第２電圧に合わせて設定した制御定数２を第１電圧の印加時にも使用しているためである。

ＬＤ電流が発振すると、ＬＤ１０の発光強度にムラが生じ、ＬＤ１０の寿命にも影響する。ＬＤの適用製品が、例えばレーザー加工機等である場合、加工品質に影響を与える。これらの課題を解決するためには、例えば、第１電圧及び第２電圧のそれぞれに合わせてリニアレギュレータ６を２つ用意するという方法が考えられる。しかしながら、この考え方では、ＭＯＳＦＥＴ６１、電流検出器６２及び駆動部６３Ａもそれぞれ２つ必要となるので、回路面積及び部品点数が増加し、製品の大型化及びコストアップは不可避となる。また、２つのリニアレギュレータ６の間で起こり得る相互共振の課題もあり、共振対策に要する設計工数の増加も問題となる。

そこで、実施の形態１では、図６に示す構成を提案する。図６は、実施の形態１に係る駆動部６３Ａの構成を示す回路図である。図３と同一又は同等の構成要素には、同一の符号を付して示している。図６に示すように、駆動部６３Ａは、第１電圧に対応した定数回路１及び第２電圧に対応した定数回路２を備えると共に、定数回路１及び定数回路２のうちの１つを選択してゲート駆動回路６８に接続するスイッチ機構ＳＷ１を備えている。スイッチ機構ＳＷ１は、ＬＤ１０への印加電圧が第１電圧であるか第２電圧であるかに応じて、定数回路１側、又は定数回路２側の何れかに切り替えられる。

図７は、図６の駆動部６３Ａを使用して制御した場合の動作説明に供するタイムチャートである。波形の種類及び表記の仕方は、図４及び図５と同一である。図７によれば、第２電圧の印加直後にＬＤ電流が落ち込む現象が見られるものの、第１電圧及び第２電圧の印加時共に、安定したＬＤ電流が流れていることが分かる。

以上説明したように、実施の形態１に係る発光素子駆動回路は、第１及び第２の直流電源、第１のスイッチ素子、逆流防止素子、及び発光素子に流れる電流を制御するリニアレギュレータを備える。第１の直流電源は、第１電圧を保持し、発光素子のアノードに第１電圧を印加可能に接続される。第２の直流電源は、発光素子のアノードに第１電圧よりも低い第２電圧を印加可能に接続される。第１のスイッチ素子は、発光素子のアノードに対する第１電圧の印加のオンオフを切り替える。逆流防止素子は、第１電圧が第２の直流電源へ印加されるのを防止する向きに接続される。また、リニアレギュレータは、発光素子に流れる電流を検出する電流検出器と、発光素子に流れる電流が通流する第２のスイッチ素子と、第２のスイッチ素子を駆動する駆動部とを備える。駆動部は、第２のスイッチ素子のゲートを駆動するゲート駆動回路と、互いに異なる制御定数が設定される２つの定数回路と、発光素子への印加電圧が第１電圧であるか第２電圧であるかに応じて、２つの定数回路のうちの１つを選択してゲート駆動回路に接続するスイッチ機構とを備える。このように構成された発光素子駆動回路において、例えば発光素子への印加電圧が第１電圧である場合、スイッチ機構は、２つの定数回路のうちの一方を選択するように動作し、発光素子への印加電圧が第２電圧である場合、スイッチ機構は、定数回路の選択を切り替えて２つの定数回路のうちのもう一方を選択するように動作する。これにより、発光素子駆動回路は、印加電圧に適した定数回路は選択されるので、第１電圧及び第２電圧共に安定したＬＤ電流を流すことが可能となり、ＬＤをオンした直後のＬＤ電流の立ち上がりの高速化と制御の安定性とを両立することが可能となる。

また、実施の形態１に係る発光素子駆動回路によれば、リニアレギュレータを増設することなく１つのリニアレギュレータで対応できるので、回路面積及び部品点数の増加を抑制することができ、製品の大型化及び製造コストの上昇を回避することが可能となる。また、リニアレギュレータが１つであるため、２つのリニアレギュレータ間で起こり得る相互共振に要する対策が不要になるので、開発工数の削減も見込める。以上により、設計コスト及び製造コストの増加、並びに製品の大型化を抑制しながら、製品の性能向上を図ることが可能となる。

なお、実施の形態１では、定数回路の数を２としているが、３以上であってもよい。第１及び第２の直流電源のうちの少なくとも１つが２以上の電圧源を有している場合、この電源構成に対応させて、定数回路の数を３以上としてもよい。

実施の形態２．
前述したように、図７に示す動作波形では、第２電圧の印加直後にＬＤ電流が落ち込む現象が観察される。このＬＤ電流の落ち込みは、図１に示される配線インダクタンスＬ３－１，Ｌ３－２，Ｌ３－３が存在することによって引き起こされると考えられる。配線インダクタンスＬ３－１，Ｌ３－２，Ｌ３－３に限らず、インダクタンスには、急激な電流上昇を抑制するという特性がある。第１電圧を印加してＬＤ１０への通電を開始しても、配線インダクタンスＬ３－１，Ｌ３－２，Ｌ３－３には、ＬＤ電流が流れていない。このため、第１電圧から第２電圧への切り替え直後では、配線インダクタンスＬ３－１，Ｌ３－２，Ｌ３－３に生じる逆起電力によってＬＤ電流が直ぐには追従できず、図示のような落ち込みが発生することになる。実施の形態２では、この課題に対する解決策を提示する。

図８は、図１に示す第２の駆動部６４Ａの一般的な構成例である第２の駆動部６４の回路構成を示す図である。図８には、第２の駆動部６４と共に、ＭＯＳＦＥＴ２Ａが示されている。第２の駆動部６４は、ゲート駆動回路６９と、ゲート抵抗Ｒｇ１とを備える。ゲート駆動回路６９は、ＭＯＳＦＥＴ２Ａのゲートを駆動する回路であり、ゲート抵抗Ｒｇ１を介してＭＯＳＦＥＴ２Ａに接続されている。

また、図９は、実施の形態２に係る第２の駆動部６４Ａの構成を示す回路図である。図８と同一又は同等の構成要素には、同一の符号を付して示している。第２の駆動部６４Ａは、図９に示すように、ゲート駆動回路６９と、ゲート抵抗Ｒｇｏｎ，Ｒｇｏｆｆと、ダイオードＤ１，Ｄ２とを備えている。ダイオードＤ１，Ｄ２には同一又は同等の特性のものが用いられる。

ゲート駆動回路６９は、ゲート抵抗Ｒｇｏｎ及びダイオードＤ１を介してＭＯＳＦＥＴ２Ａのゲート容量に電荷を注入することでＭＯＳＦＥＴ２Ａをオンする。また、ゲート駆動回路６９は、ゲート抵抗Ｒｇｏｆｆ及びダイオードＤ２を介してＭＯＳＦＥＴ２Ａのゲート容量に蓄積された電荷を引き抜くことでＭＯＳＦＥＴ２Ａをオフする。また、ゲート抵抗Ｒｇｏｎ，Ｒｇｏｆｆ間には、（Ｒｇｏｎの抵抗値）＜（Ｒｇｏｆｆの抵抗値）の関係がある。このような第２の駆動部６４Ａを用いると、ＭＯＳＦＥＴ２Ａをゲートオンするときの駆動速度は、ＭＯＳＦＥＴ２Ａをゲートオフするときの駆動速度よりも速くなる。言い替えると、ＭＯＳＦＥＴ２Ａをゲートオフするときの駆動速度は、ＭＯＳＦＥＴ２Ａをゲートオンするときの駆動速度よりも遅くなる。

図１０は、図９の第２の駆動部６４Ａを使用して制御した場合の動作説明に供するタイムチャートである。波形の種類及び表記の仕方は、他のタイムチャートの図と同じである。図１０の印加電圧の波形を図７のものと比較すると、図１０の場合には、印加電圧の立ち下がりが緩やかになっている。これは、図１０のＭＯＳＦＥＴ２Ａの動作波形の立ち上がり部と立ち下がり部とを比較すれば分かるように、ＭＯＳＦＥＴ２Ａをゲートオフするときの駆動速度がＭＯＳＦＥＴ２Ａをゲートオンするときの駆動速度よりも遅いためである。その結果、ブースト電圧源７からの電流供給がゆっくりと遮断されていくので、主電圧源４によるＬＤ１０への電流供給が間に合うようになる。これにより、図１０のＬＤ電流の波形を図７のものと比較すれば分かるように、ＬＤ電流の落ち込みを解消、もしくは小さくすることができる。

上記で説明した第２の駆動部６４Ａによる機能を、本稿では「電圧変化緩和手段」と呼ぶ。電圧変化緩和手段は、ＬＤ１０への印加電圧が第１電圧（高電圧）から第２電圧（低電圧）へ切り替わるときに、ＬＤ１０への印加電圧の変化を緩和する機能を実現する手段である。図１０では、第１の実施例として、電圧変化緩和手段を第２の駆動部６４Ａの内部に設ける例を説明した。

なお、第２の駆動部６４Ａを使用するとき、ＭＯＳＦＥＴ２Ａとしては、プレーナー構造のＭＯＳＦＥＴを使用するのが好ましい実施例となる。以下、その理由について説明する。

ＭＯＳＦＥＴのオン速度及びオフ速度は、ＭＯＳＦＥＴの電圧増幅度、ゲート容量及びゲート抵抗に依存している。そして、電圧増幅度及びゲート容量は、ＭＯＳＦＥＴの構造に依存している。具体的に、電圧増幅度は、（トレンチ構造の電圧増幅度）＞（プレーナー構造の電圧増幅度）という関係であることが一般的である。また、ゲート容量は、（トレンチ構造のゲート容量）＜（プレーナー構造のゲート容量）という関係であることが一般的である。

即ち、トレンチ構造のＭＯＳＦＥＴとプレーナー構造のＭＯＳＦＥＴとを比較すると、トレンチ構造のＭＯＳＦＥＴは、構造由来の電圧増幅度が相対的に大きく、且つゲート容量が小さい。従って、トレンチ構造のＭＯＳＦＥＴは、ゲート抵抗によるゲート容量への充放電時間の影響が小さく、且つ電圧増幅度が大きいので、ＭＯＳＦＥＴをオンするときのゲート印加電圧の変化幅は小さくてよい。なお、変化幅が小さいことは、オン速度及びオフ速度の調整の感度が小さいことを意味している。

これに対し、プレーナー構造のＭＯＳＦＥＴは、構造由来の電圧増幅度が相対的に小さく、且つゲート容量が大きい。従って、プレーナー構造のＭＯＳＦＥＴは、ゲート抵抗によるゲート容量への充放電時間の影響が大きく、且つ電圧増幅度が小さいので、ＭＯＳＦＥＴをオンするときのゲート印加電圧の変化幅を大きくする必要がある。このことは、オン速度及びオフ速度の調整の感度が大きく、速度の調整がトレンチ構造よりも容易であることを意味している。従って、ＭＯＳＦＥＴ２Ａとしてプレーナー構造のものを使用すれば、電圧変化緩和手段の効果を容易に得ることが可能となる。

次に、電圧変化緩和手段の他の実施例について、図１１及び図１２を参照して説明する。まず、図１１は、実施の形態２に係る発光素子駆動回路１００Ｂの構成を示す回路図である。

図１１に示す実施の形態２に係る発光素子駆動回路１００Ｂと、図１に示す実施の形態１に係る発光素子駆動回路１００とを比較すると、図１１では、ＭＯＳＦＥＴ２Ｂと抵抗２Ｃとの並列回路が追加されている。並列回路は、発光素子駆動回路１００Ｂにおいては、電圧変化緩和手段として動作する。また、図１１では、駆動部６４Ａが駆動部６４に変更されている。なお、駆動部６４は、駆動部６４Ａであってもよい。その他の構成は、図１の構成と同一又は同等であり、同一又は同等の構成要素には同一の符号を付して示すと共に、重複する説明は割愛する。なお、本稿では、ＭＯＳＦＥＴ２Ｂを「第３のスイッチ素子」と記載することがある。

なお、図１１では、並列回路が、ＬＤ１０とダイオード３との接続点とＭＯＳＦＥＴ２Ａのソースとの間に配置される例を示しているが、これに限定されない。並列回路は、ブースト電圧源７の正極とＭＯＳＦＥＴ２Ａとの間に配置されていてもよい。

また、図１２は、実施の形態２に係る発光素子駆動回路１００Ｂの動作説明に供するタイムチャートである。図１２において、各波形は、上段側から、ＬＤ電流、印加電圧、ＭＯＳＦＥＴ２Ａの動作状態及びＭＯＳＦＥＴ２Ｂの動作状態を表し、横軸は時間を表している。

図１２に示すように、ＭＯＳＦＥＴ２Ａ，２Ｂは同時にオンに制御される。これにより、第１電圧は、ＭＯＳＦＥＴ２Ａ，２Ｂを介してＬＤ１０のアノードに印加される。その後、ＭＯＳＦＥＴ２Ｂのみがオフに制御される。このとき、ＭＯＳＦＥＴ２Ａはオンを継続しているので、第１電圧の印加も継続するが、抵抗２Ｃを介して印加されるので、ＬＤ電流の供給がゆっくりと行われる。その後、印加電圧は、図１２に示されるように、第２電圧に向かって徐々に減少していく。以上の動作により、ＬＤ電流の落ち込みを解消、もしくは小さくすることができる。なお、ＭＯＳＦＥＴ２Ｂをオフした際に、抵抗２Ｃによる電圧降下によって印加電圧が低下することが想定されるが、抵抗２Ｃは電圧の変化を緩和することが目的であり、抵抗２Ｃの抵抗値は小さく設定されるので、急激な電圧変化は生じない。この際、ＭＯＳＦＥＴ２Ｂを緩やかにオフにすれば、更に電圧変化を抑えることができる。なお、抵抗２Ｃに代えて、インダクタンス成分を有する素子を用いることも可能である。

なお、ＭＯＳＦＥＴ２Ａがオン、ＭＯＳＦＥＴ２Ｂがオフとなる期間は短時間であり、ＭＯＳＦＥＴ２Ａ，２Ｂの両者がオンとなる期間中に印加される第１電圧は、抵抗２Ｃを介さないので、抵抗２Ｃの発熱が問題なるような状態にはならない。また、必要なＬＤ電流が小さく、且つ、ブースト電圧源７からの電流供給時間が短時間である場合には、抵抗２Ｃの発熱が問題になるような状態とはならないので、ＭＯＳＦＥＴ２Ｂを配置せずに省略することも可能である。

以上説明したように、実施の形態２に係る発光素子駆動回路は、発光素子への印加電圧が第１電圧から第２電圧へ切り替わるときに、印加電圧の変化を緩和する電圧変化緩和手段を更に備える。電圧変化緩和手段は、第１のスイッチ素子を駆動する第２の駆動部に設けることができる。電圧変化緩和手段は、発光素子への印加電圧が第１電圧から第２電圧へ切り替わるときに、発光素子への印加電圧の変化を緩和するように動作する。これにより、第１の直流電源からの電流供給がゆっくりと遮断され、第２の直流電源による発光素子への電流供給が間に合うようになる。その結果、第２電圧の印加直後に起こり得る発光素子電流の落ち込みを解消、もしくは小さくすることができる。従って、実施の形態２に係る発光素子駆動回路は、実施の形態１の効果であるＬＤ電流の立ち上がりの高速化と制御の安定性との両立を図りつつ、更に定電流駆動時の電流安定性を確保することが可能となる。

なお、実施の形態２に係る発光素子駆動回路において、第１のスイッチ素子は、プレーナー構造の金属酸化膜半導体電界効果型トランジスタを用いることができる。プレーナー構造の金属酸化膜半導体電界効果型トランジスタを用いれば、上述した電圧変化緩和手段の効果を容易に得ることが可能となる。

また、実施の形態２に係る発光素子駆動回路において、電圧変化緩和手段は、第３のスイッチ素子と、抵抗との並列回路で構成されていてもよい。この並列回路は、発光素子及び逆流防止素子の接続点と第２のスイッチ素子との間、又は、第１の直流電源の正極と第２のスイッチ素子との間に配置することができる。この構成において、第３のスイッチ素子は第１電圧の印加時にオンに制御され、第１電圧から第２電圧への切り替え時にオフに制御される。このように制御することで、上述した電圧変化緩和手段による作用効果を得ることが可能となる。

実施の形態３．
実施の形態２の項でも説明したように、図７に示す動作波形では、第２電圧の印加直後にＬＤ電流が落ち込む現象が観察される。このＬＤ電流の落ち込みは、図１に示される配線インダクタンスＬ３－１，Ｌ３－２，Ｌ３－３が存在することによって引き起こされると考えられる。配線インダクタンスＬ３－１，Ｌ３－２，Ｌ３－３に限らず、インダクタンスには、急激な電流上昇を抑制するという特性がある。第１電圧を印加してＬＤ１０への通電を開始しても、配線インダクタンスＬ３－１，Ｌ３－２，Ｌ３－３には、ＬＤ電流が流れていない。このため、第１電圧から第２電圧への切り替え直後では、配線インダクタンスＬ３－１，Ｌ３－２，Ｌ３－３に生じる逆起電力によってＬＤ電流が直ぐには追従できず、図示のような落ち込みが発生することになる。実施の形態３では、この課題に対して、実施の形態２とは異なる解決策を提示する。

図１３は、実施の形態３に係る発光素子駆動回路１００Ｃの構成を示す回路図である。図１３に示す実施の形態３に係る発光素子駆動回路１００Ｃと、図１に示す実施の形態１に係る発光素子駆動回路１００とを比較すると、図１３では、補助電源である電源８Ａと、ＭＯＳＦＥＴ８Ｂと、ダイオード８Ｃとの直列回路が追加され、且つ、この直列回路の全体がダイオード３に並列に接続されている。発光素子駆動回路１００Ｃにおいて、直列回路は、電圧加算手段として動作する。また、ダイオード８Ｃは、ダイオード３と同様に逆流防止素子として動作する。また、図１３では、駆動部６４Ａが駆動部６４に変更されている。なお、駆動部６４は、駆動部６４Ａであってもよい。その他の構成は、図１の構成と同一又は同等であり、同一又は同等の構成要素には同一の符号を付して示すと共に、重複する説明は割愛する。なお、本稿では、ＭＯＳＦＥＴ８Ｂを「第４のスイッチ素子」と記載することがある。

図１３において、電源８Ａの負極は主電圧源４の正極とダイオード３のアノードとの接続点に接続され、電源８Ａの正極はＭＯＳＦＥＴ８Ｂのソースに接続されている。また、ＭＯＳＦＥＴ８Ｂのドレインはダイオード８Ｃのアノードに接続され、ダイオード３のカソードとダイオード８Ｃのカソードとの接続点はＬＤ１０のアノードに接続されている。なお、図１３では、ダイオード３のアノードとカソードとの間において、低電位側から高電位側に向かって、電源８Ａ、ＭＯＳＦＥＴ８Ｂ及びダイオード８Ｃの順で配置する構成を例示しているが、この構成に限定されない。直列回路を構成する各構成要素は、任意の２つ同士を互いに入れ替えてもよいし、３つの全てを入れ替えてもよい。

図１４は、実施の形態３に係る発光素子駆動回路１００Ｃの動作説明に供するタイムチャートである。図１４において、各波形は、上段側から、ＬＤ電流、印加電圧、ＭＯＳＦＥＴ２Ａの動作状態、ＭＯＳＦＥＴ８Ｂの動作状態、及び電源８Ａ電圧を表し、横軸は時間を表している。電源８Ａ電圧は、電源８Ａの出力電圧である。

まず、ＭＯＳＦＥＴ２Ａがオンに制御されると、ＬＤ１０のアノードに第１電圧が印加される。次に、ＭＯＳＦＥＴ２Ａがオフに制御される一方で、ＭＯＳＦＥＴ８Ｂがオンに制御される。ここで、図１４に示すタイムチャートは、ＭＯＳＦＥＴ８Ｂがオンに制御された直後のＬＤ１０のアノードの電圧が第１電圧から変化しないように設定された動作を示している。具体的に、第１電圧、第２電圧及び電源８Ａ開放電圧の間には、下記（１）式の関係がある。

（電源８Ａ開放電圧）＝（第１電圧）－（第２電圧） …（１）

電源８Ａ開放電圧は、電源８Ａに負荷が接続されないときの出力電圧である。なお、図１４において、印加電圧の縦軸のスケールと、電源８Ａ電圧の縦軸のスケールとは異なっていて、電源８Ａ電圧は縦方向に拡大されて示されている。

電源８Ａを介してＬＤ電流が流れると、この電流により、電源８Ａ電圧は、電源８Ａにおける図示しない内部抵抗による電圧降下、ＭＯＳＦＥＴ８Ｂのオン抵抗による電圧降下、及びダイオード８Ｃの順方向電圧降下を加算した分だけ低下していく。これにより、ＬＤ電流の供給がゆっくりと行われる。その後、印加電圧は、図１４に示されるように、第２電圧に向かって徐々に減少していく。以上の動作により、ＬＤ電流の落ち込みを解消、もしくは小さくすることができる。

電源８Ａからの出力は、図７に示すような電流の落ち込み分のみを補償できればよい。このため、電源８Ａは、低容量の電源でよい。但し、ＭＯＳＦＥＴ２Ａがオフに制御され、且つＭＯＳＦＥＴ８Ｂがオンに制御された直後の印加電圧の変化を小さくするため、電源８Ａ電圧は、上記（１）式のように設定されていることが好ましい。上記（１）式のように設定されていれば、第１電圧から第２電圧への切り替え直後での電圧跳躍を抑えることができる。

また、ＭＯＳＦＥＴ８Ｂがオフに制御された直後の印加電圧の変化を小さくするため、電源８Ａ電圧は、下記（２）式のように設定されていることが好ましい。下記（２）式のように設定されていれば、第１電圧から第２電圧への切り替え完了時における電圧跳躍を抑えることができる。

（電源８Ａ切替完了電圧）
＝（電源８Ａ開放電圧）－（電源８Ａ内部抵抗電圧降下）
－（ＭＯＳＦＥＴ８Ｂオン抵抗電圧降下）－（ダイオード８Ｃ順方向電圧降下）
＝（第２電圧） …（２）

図１５は、実施の形態３の第１の変形例に係る発光素子駆動回路１００Ｄの構成を示す回路図である。図１３の構成において、電源８Ａ自身が電源オン又は電源オフの機能を有している場合には、図１５のように、電源８Ａとダイオード８Ｃとの間に配置されていたＭＯＳＦＥＴ８Ｂを省略して構成することも可能である。

図１６は、実施の形態３の第２の変形例に係る発光素子駆動回路１００Ｅの構成を示す回路図である。図１６に示す発光素子駆動回路１００Ｅと、図１に示す実施の形態１に係る発光素子駆動回路１００とを比較すると、図１６では、抵抗８Ｅとダイオード８Ｆとによる並列回路がコンデンサ８Ｄと直列に接続された並列直列回路が追加され、且つ、この並列直列回路の全体がダイオード３に並列に接続されている。発光素子駆動回路１００Ｅにおいて、並列直列回路は、電圧加算手段として動作する。また、コンデンサ８Ｄは、補助電源として動作する。また、図１６では、駆動部６４Ａが駆動部６４に変更されている。なお、駆動部６４は、駆動部６４Ａであってもよい。その他の構成は、図１の構成と同一又は同等であり、同一又は同等の構成要素には同一の符号を付して示すと共に、重複する説明は割愛する。

図１７は、実施の形態３に係る発光素子駆動回路１００Ｅの動作説明に供するタイムチャートである。図１７において、各波形は、上段側から、ＬＤ電流、印加電圧、ＭＯＳＦＥＴ２Ａの動作状態及びコンデンサ８Ｄ電圧を表し、横軸は時間を表している。コンデンサ８Ｄ電圧は、コンデンサ８Ｄの両端電圧である。

ＭＯＳＦＥＴ２Ａがオンに制御されると、ブースト電圧源７からＬＤ１０に第１電圧が印加される。コンデンサ８Ｄは、第１電圧の印加時においては、この第１電圧と主電圧源４の出力電圧との差分電圧に充電される。コンデンサ８Ｄの充電電流は、電流制限抵抗である抵抗８Ｅによって制限される。これにより、高電圧である第１電圧によって、コンデンサ８Ｄに過大な突入電流が流れるのを防止できる。

また、ＭＯＳＦＥＴ２Ａがオフに制御されると、コンデンサ８Ｄ電圧は、主電圧源４が出力する電圧に加算されてＬＤ１０のアノードに印加される。抵抗８Ｅの両端には、ダイオード８Ｆが接続されているので、コンデンサ８Ｄに蓄積された電荷の放電経路は、ダイオード８Ｆを通る経路となる。これにより、ＬＤ１０への電力供給は、効率的に行われる。

回路動作は異なるが、第１電圧から第２電圧への切り替え直後における電圧跳躍、及び第１電圧から第２電圧への切り替え完了時における電圧跳躍の抑制は、図１４のタイムチャートを使用して説明した方法と同様な方法で抑制することができる。具体的には、コンデンサ８Ｄの容量値、抵抗８Ｅの抵抗値、ダイオード８Ｆの順方向電圧特性などがパラメータになるが、これらのパラメータを適切に設定すれば、ＬＤ電流の落ち込みを解消、もしくは小さくすることができる。

以上説明したように、実施の形態３に係る発光素子駆動回路は、補助電源と、第４のスイッチ素子と、ダイオードとの直列回路で構成され、この直列回路が逆流防止素子の両端に並列に接続される電圧加算手段を更に備える。電圧加算手段は、発光素子への印加電圧が第１電圧から第２電圧へ切り替わるときに、補助電源の電圧を第２の直流電源の出力電圧に加算するように動作する。これにより、第１の直流電源からの電流供給がゆっくりと遮断され、第２の直流電源による発光素子への電流供給が間に合うようになる。その結果、第２電圧の印加直後に起こり得る発光素子電流の落ち込みを解消、もしくは小さくすることができる。従って、実施の形態３に係る発光素子駆動回路は、実施の形態１の効果であるＬＤ電流の立ち上がりの高速化と制御の安定性との両立を図りつつ、更に定電流駆動時の電流安定性を確保することが可能となる。

なお、実施の形態３に係る発光素子駆動回路において、補助電源自身が電源オン又は電源オフの動作が可能な電源である場合、第４のスイッチ素子は省略可能である。

実施の形態３に係る発光素子駆動回路において、電圧加算手段は、抵抗と、ダイオードとによる並列回路がコンデンサと直列に接続された並列直列回路で構成されていてもよい。この構成において、コンデンサは、第１電圧の印加時においては、第１電圧と第２の直流電源の出力電圧との差分電圧によって充電され、第１電圧から第２電圧への切り替え時においては、電圧加算手段の補助電源として動作する。このような動作により、上述した電圧加算手段による作用効果を得ることが可能となる。

実施の形態４．
図１８は、実施の形態４に係る発光素子駆動回路１００Ｆの構成を示す回路図である。発光素子駆動回路１００Ｆでは、大電流を流すアプリケーションに適用するため、図１のリニアレギュレータ６に相当する部分が並列化されて構成されている。図１８に示す実施の形態４に係る発光素子駆動回路１００Ｆと、図１に示す実施の形態１に係る発光素子駆動回路１００とを比較すると、図１８では、１つのＭＯＳＦＥＴ６１が３つのＭＯＳＦＥＴ６１Ｂ，６１Ｃ，６１Ｄに置き替えられ、１つの電流検出器６２が３つの電流検出器６２Ｂ，６２Ｃ，６２Ｄに置き替えられ、１つの駆動部６３が３つの駆動部６３Ｂ，６３Ｃ，６３Ｄに置き替えられている。また、図１８では、駆動部６４Ａが駆動部６４に変更されている。なお、駆動部６４は、駆動部６４Ａであってもよい。その他の構成は、図１の構成と同一又は同等であり、同一又は同等の構成要素には同一の符号を付して示すと共に、重複する説明は割愛する。

ＬＤ又はＬＥＤのようなダイオード負荷は、ダイオード負荷に流れる電流によって、順方向電圧降下の大きさが変化する。このため図１８の構成において、ＬＤ１０と直列に接続されているＭＯＳＦＥＴ６１Ｂ，６１Ｃ，６１Ｄの動作を最適化するには、ＭＯＳＦＥＴ６１Ｂ，６１Ｃ，６１Ｄに印加する第２電圧を調整する必要がある。これに伴い、図３に示す定数回路１又は２も、調整された第２電圧に適応した定数回路とする必要がある。

図１９は、図１８に示す駆動部６３Ｂの構成例を示す回路図であり、図２０は、図１８に示す駆動部６３Ｃの構成例を示す回路図であり、図２１は、図１８に示す駆動部６３Ｄの構成例を示す回路図である。

実施の形態１では、ＬＤ電流の立ち上がりの高速化と制御の安定性とを両立化するため、２つの定数回路を切り替えることについて説明した。ＬＤ電流が大きく異なれば、それに合わせた定数回路を備えていることが好ましい実施の形態となる。図１９～２１は、ＬＤ電流が大電流である場合と小電流である場合との２つに区分し、それに合わせて１つの駆動部が４つの定数回路を切り替える例としたものである。

具体的に、図１９に示す駆動部６３Ｂでは、４つの定数回路１－１，２－１，３－１，４－１がスイッチ機構ＳＷ１－１によって切り替えられる構成とされ、図２０に示す駆動部６３Ｃでは、４つの定数回路１－２，２－２，３－２，４－２がスイッチ機構ＳＷ１－２によって切り替えられる構成とされ、図２１に示す駆動部６３Ｄでは、４つの定数回路１－３，２－３，３－３，４－３がスイッチ機構ＳＷ１－３によって切り替えられる構成とされている。

図２２は、図１８の駆動部６３Ｂ，６３Ｃ，６３Ｄを使用して制御した場合の動作説明に供する第１のタイムチャートである。図２２において、上段側には、ＭＯＳＦＥＴ６１Ｂ，６１Ｃ，６１Ｄに流れるドレイン電流の波形が示され、下段側には、駆動部６３Ｂ，６３Ｃ，６３Ｄに設定される制御定数が示されている。また、横軸は時間を表している。

図２２の例は、ＬＤ１０には９０［Ａ］を流し、この９０［Ａ］の電流を３つのＭＯＳＦＥＴ６１Ｂ，６１Ｃ，６１Ｄが均等に負担する例である。９０［Ａ］は大電流の一例である。また、ＭＯＳＦＥＴ６１Ｂ，６１Ｃ，６１Ｄに流せる最大電流を３０［Ａ］とする。

図２２に示されるように、駆動部６３Ｂは、ドレイン電流が設定された３０［Ａ］になると、定数回路を定数回路１－１から定数回路２－１に切り替える。同様に、駆動部６３Ｃは、ドレイン電流が３０［Ａ］になると、定数回路を定数回路１－２から定数回路２－２に切り替え、駆動部６３Ｄは、ドレイン電流が３０［Ａ］になると、定数回路を定数回路１－３から定数回路２－３に切り替える。これらの動作により、ＬＤ電流を発振させずに、ＬＤ１０を安定駆動することができる。

図２３は、図１８の駆動部６３Ｂ，６３Ｃ，６３Ｄを使用して制御した場合の動作説明に供する第２のタイムチャートである。波形の種類及び表記の仕方は、図２２と同一である。

図２３の例は、ＬＤ１０には３０［Ａ］を流し、この３０［Ａ］の電流を３つのＭＯＳＦＥＴ６１Ｂ，６１Ｃ，６１Ｄが均等に負担する例である。３０［Ａ］は大電流の他の例である。

図２３に示されるように、駆動部６３Ｂは、ドレイン電流が設定された１０［Ａ］になると、定数回路を定数回路３－１から定数回路４－１に切り替える。同様に、駆動部６３Ｃは、ドレイン電流が１０［Ａ］になると、定数回路を定数回路３－２から定数回路４－２に切り替え、駆動部６３Ｄは、ドレイン電流が１０［Ａ］になると、定数回路を定数回路３－３から定数回路４－３に切り替える。これらの動作により、ＬＤ電流を発振させずに、ＬＤ１０を安定駆動することができる。

なお、ＬＤ１０に３０［Ａ］を流す場合、全てのＭＯＳＦＥＴを動作させずに１つのＭＯＳＦＥＴのみを動作させることも可能である。図２４は、図１８のＭＯＳＦＥＴ６１Ｂのみを使用してＬＤ１０に電流を流した場合の動作説明に供するタイムチャートである。波形の種類及び表記の仕方は、図２２と同一である。図２４のように、ＭＯＳＦＥＴ６１Ｂのみに電流を流す場合には、駆動部６３Ｃ，６３Ｄは動作を休止し、駆動部６３Ｂは、ドレイン電流が３０［Ａ］になると、定数回路を定数回路１－１から定数回路２－１に切り替える。これにより、ＬＤ電流は発振せず、ＬＤ１０は安定駆動される。

図２５は、図１８のＭＯＳＦＥＴ６１Ｃのみを使用してＬＤ１０に電流を流した場合の動作説明に供するタイムチャートである。波形の種類及び表記の仕方は、図２２と同一である。図２５のように、ＭＯＳＦＥＴ６１Ｃのみに電流を流す場合には、駆動部６３Ｂ，６３Ｄは動作を休止し、駆動部６３Ｃは、ドレイン電流が３０［Ａ］になると、定数回路を定数回路１－２から定数回路２－２に切り替える。これにより、ＬＤ電流は発振せず、ＬＤ１０は安定駆動される。

図２６は、図１８のＭＯＳＦＥＴ６１Ｄのみを使用してＬＤ１０に電流を流した場合の動作説明に供するタイムチャートである。波形の種類及び表記の仕方は、図２２と同一である。図２６のように、ＭＯＳＦＥＴ６１Ｄのみに電流を流す場合には、駆動部６３Ｂ，６３Ｃは動作を休止し、駆動部６３Ｄは、ドレイン電流が３０［Ａ］になると、定数回路を定数回路１－３から定数回路２－３に切り替える。これにより、ＬＤ電流は発振せず、ＬＤ１０は安定駆動される。

なお、実施の形態４に係る発光素子駆動回路１００Ｆを図２２及び図２３のように動作させる場合と、図２４～２６のように動作させる場合とで比較すると、後者の方が利点が多い。前者のように動作させる場合、図１９～２１に示すように、各駆動部には４つの定数回路が必要となる。これに対し、後者のように動作させる場合、各駆動部は２つの定数回路を有する構成でよい。具体的な構成例を図２７～２９に示す。図２７は、図１８に示す駆動部６３Ｂの他の構成例を示す回路図であり、図２８は、図１８に示す駆動部６３Ｃの他の構成例を示す回路図であり、図２９は、図１８に示す駆動部６３Ｄの他の構成例を示す回路図である。図２７では、図１９において示されていた定数回路３－１，４－１が省略可能となり、図２８では、図２０において示されていた定数回路３－２，４－２が省略可能となり、図２９では、図２１において示されていた定数回路３－３，４－３が省略可能となる。従って、後者の場合、回路面積の縮小などの効果が得られる。

なお、１つのＭＯＳＦＥＴのみを動作させる場合、負担を均等化する着意が必要である。このためには、通電するＭＯＳＦＥＴを定期又は非定期に入れ替えるなどしてＭＯＳＦＥＴの使用頻度を平準化する必要がある。ＭＯＳＦＥＴの使用頻度を平準化する例としては、ＭＯＳＦＥＴの駆動時間をカウントしておくタイマ機能を設けたり、ＭＯＳＦＥＴに流れた電流の積算量をカウントしておく機能を設けたりすることなどが考えられる。

また、上記の例では、３つのＭＯＳＦＥＴ６１Ｂ，６１Ｃ，６１Ｄに均等な電流を流すものとしているが、この例に限定されない。例えばＭＯＳＦＥＴ６１Ｂに流せる最大電流を１０［Ａ］とし、ＭＯＳＦＥＴ６１Ｃに流せる最大電流を２０［Ａ］とし、ＭＯＳＦＥＴ６１Ｄに流せる最大電流を４０［Ａ］とした場合を考える。この場合、ＬＤ１０には、１０［Ａ］刻みで、１０～７０［Ａ］の電流を流すことが可能となる。ＬＤ１０の負荷特性にもよると考えられるが、電流が１０［Ａ］異なった場合、その電流に応じた定数回路を有しておき、印加電圧の切替時に定数回路を切り替える必要性が生じることも考えられる。この場合、１０～７０［Ａ］の７つの電流に対応するには、７×２＝１４の定数回路が必要とされる。これに対し、図１８に示すような並列駆動の構成を利用すれば、ＭＯＳＦＥＴの数×２、即ち３×２＝６の定数回路で実現することが可能となる。

以上説明したように、実施の形態４に係る発光素子駆動回路は、実施の形態１から３に係る発光素子駆動回路の構成において、リニアレギュレータの数は２以上であり、２以上のリニアレギュレータにおける第２のスイッチ素子は、相互に並列に接続されている。２以上の第２のスイッチ素子は、同時には１つのみが駆動され、駆動される第２のスイッチ素子は、定期又は非定期に入れ替えられる。このようにすれば、２以上の第２のスイッチ素子間の使用頻度を平準化することが可能となる。

また、上記の構成において、２以上の第２のスイッチ素子は、２以上が同時に駆動されるように構成されていてもよい。２つ以上が同時に駆動される場合、第２のスイッチ素子は、相互に異なる電流が流れるように駆動される。このような駆動を行えば、駆動電流値を小刻みに設定した場合であっても、定数回路の数が比例的に増加するのを回避することができる。これにより、駆動電流の設定値の数が増加した場合でも、回路面積の増加を抑制することが可能となる。

実施の形態５．
実施の形態５では、発光素子駆動において、上述した実施の形態１～４の制御を実現するためのより具体的な回路構成について説明する。図３０は、実施の形態５に係る発光素子駆動回路１００Ｇの構成を示す回路図である。図３０では、図１に示す発光素子駆動回路１００の構成において、制御部８１が追加されている。その他の構成は、図１に示す発光素子駆動回路１００と同一又は同等であり、同一又は同等の構成部には同一の符号を付し、重複する説明は割愛する。

制御部８１は、外部からの電流指令値と、電流検出器６２の検出値に基づいて、駆動部６３Ａを制御するための制御信号を生成して、駆動部６３Ａに出力する。駆動部６３Ａは、制御部８１から出力される制御信号に基づいて、ＭＯＳＦＥＴ６１の導通を制御する。

具体的な信号について説明する。図３１は、実施の形態５に係る制御部８１と駆動部６３Ａとの間の接続関係を示す回路図である。なお、図３１では、制御部８１及び図６に示す駆動部６３Ａと共に、ＭＯＳＦＥＴ６１及び電流検出器６２が示されている。

制御部８１は、外部からの電流指令値と電流検出器６２の検出値とに基づいて、駆動部６３Ａを制御するための制御信号を生成する。具体的に、制御部８１は、定数回路１と定数回路２とを切り替えるスイッチ機構ＳＷ１への制御信号、ＭＯＳＦＥＴ６１を制御するためのゲート駆動回路６８の制御信号を生成する。また、制御部８１は、電流検出器６２が検出した電流検出値を定数回路１，２へ出力する。電流検出値は、制御部８１を通らずに、直接電流検出器６２から定数回路１，２に対して直接的に送信される構成でもよい。電流検出値が制御部８１を介して、定数回路１，２へ送信される構成の場合、制御部８１でノイズ除去や信号のレベルシフト、増幅などを行うことができる。従って、この構成の場合、定数回路１，２及びその後段のゲート駆動回路６８への過電圧防止を図ることができ、駆動部６３Ａに対する制御精度向上を図ることも可能となる。また、この構成の場合、電流検出値の検出値が過電流であったときには、その旨の信号をゲート駆動回路６８へ送り、ＭＯＳＦＥＴ６１をＯＦＦさせることができるので、ＬＤ１０に過電流が流れるのを防止することが可能となる。

制御部８１の動作については、図７を用いて説明する。制御部８１は、第２電圧の期間では、定数回路１を使用できるようにスイッチ機構ＳＷ１を制御して、ＭＯＳＦＥＴ６１をオンに制御する。ＬＤ１０に流れる電流が目標値に達した場合には、定数回路２を使用できるようにスイッチ機構ＳＷ１を制御して、第１電圧に切り替える。このようにすれば、ＬＤ電流の落ち込みを、最小限にすることが可能となる。なお、定数回路２への切り替えは、ＬＤ１０に流れる電流が目標値に達した直後である必要はなく、ＬＤ１０に流れる電流が目標値に達してから、ある期間の経過後であってもよい。なお、電流の目標値は、電流指令値として外部から入力される。

なお、実施の形態５では、制御部８１を有する構成を図１に示す発光素子駆動回路１００に適用する例を説明したが、この例に限定されない。制御部８１については，発光素子駆動回路１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，及び１００Ｆのそれぞれに適用することが可能である。

制御部８１のハードウェア構成は、処理回路や信号の入出力を行うインタフェースを含む構成とすることができる。処理回路は、ノイズフィルター回路や信号増幅回路などを含め、単一回路、複合回路、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又は、これらを組み合わせたものが該当する。処理回路に入力する情報、及び処理回路から出力する情報は、インタフェースを介して入手することができる。また、本開示に係る制御部８１の機能を実現する際に、より高度な演算処理を行う場合には、処理回路に代えて、演算を行うプロセッサと、プロセッサによって読みとられるプログラムが保存されるメモリとを備えるように構成してもよい。

以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１，１－１，１－２，１－３，２，２－１，２－２，２－３，３－１，３－２，３－３，４－１，４－２，４－３ 定数回路、２Ａ，２Ｂ，３Ａ，８Ｂ，６１，６１Ｂ，６１Ｃ，６１Ｄ ＭＯＳＦＥＴ、２Ｃ，８Ｅ 抵抗、３，８Ｃ，８Ｆ，Ｄ１，Ｄ２ ダイオード、４ 主電圧源、６ リニアレギュレータ、７ ブースト電圧源、８Ａ 電源、８Ｄ，７１ コンデンサ、１０ ＬＤ、６２，６２Ｂ，６２Ｃ，６２Ｄ 電流検出器、６３Ａ，６３Ｂ，６３Ｃ，６３Ｄ 駆動部、６４，６４Ａ 第２の駆動部、６８，６９ ゲート駆動回路、７２ 電圧源、８１ 制御部、１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ，１００Ｇ 発光素子駆動回路、Ｌ１，Ｌ２，Ｌ３－１，Ｌ３－２，Ｌ３－３ 配線インダクタンス、Ｒｇ，Ｒｇ１，Ｒｇｏｆｆ，Ｒｇｏｎ ゲート抵抗、ＳＷ１，ＳＷ１－１，ＳＷ１－２，ＳＷ１－３ スイッチ機構。

Claims (17)

1. 発光素子を駆動する発光素子駆動回路であって、
   第１電圧を保持し、前記発光素子のアノードに前記第１電圧を印加可能に接続される第１の直流電源と、
   前記発光素子のアノードに前記第１電圧よりも低い第２電圧を印加可能に接続される第２の直流電源と、
   前記発光素子のアノードに対する前記第１電圧の印加のオンオフを切り替える第１のスイッチ素子と、
   前記発光素子に流れる電流を制御するリニアレギュレータと、
   を備え、
   前記リニアレギュレータは、
   前記発光素子に流れる電流が通流する第２のスイッチ素子と、
   前記第２のスイッチ素子を駆動する駆動部と、
   を備え、
   前記駆動部は、
   前記第２のスイッチ素子のゲートを駆動するゲート駆動回路と、
   互いに異なる制御定数が設定される２以上の定数回路と、
   を備え、
   前記発光素子への印加電圧が前記第１電圧であるか前記第２電圧であるかに応じて、前記２以上の定数回路のうちの１つを選択する
   ことを特徴とする発光素子駆動回路。
2. 前記発光素子に流れる電流を検出する電流検出器を備えた
   ことを特徴とする請求項１に記載の発光素子駆動回路。
3. 前記発光素子への印加電圧が前記第１電圧から前記第２電圧へ切り替わるときに前記印加電圧の変化を緩和する電圧変化緩和手段を更に備えたことを特徴とする請求項１に記載の発光素子駆動回路。
4. 前記第１のスイッチ素子を駆動する第２の駆動部を備え、
   前記電圧変化緩和手段は、前記第２の駆動部に設けられる
   ことを特徴とする請求項３に記載の発光素子駆動回路。
5. 前記第１のスイッチ素子は、プレーナー構造の金属酸化膜半導体電界効果型トランジスタである
   ことを特徴とする請求項４に記載の発光素子駆動回路。
6. 前記第１電圧が前記第２の直流電源へ印加されるのを防止する向きに接続される逆流防止素子を備え、
   前記電圧変化緩和手段は、第３のスイッチ素子と、抵抗との並列回路で構成され、
   前記並列回路は、前記発光素子及び前記逆流防止素子の接続点と前記第２のスイッチ素子との間、又は、前記第１の直流電源の正極と前記第２のスイッチ素子との間に配置される
   ことを特徴とする請求項５に記載の発光素子駆動回路。
7. 前記第３のスイッチ素子は前記第１電圧の印加時にオンに制御され、前記第１電圧から前記第２電圧への切り替え時にオフに制御される
   ことを特徴とする請求項６に記載の発光素子駆動回路。
8. 補助電源を有し、前記発光素子への印加電圧が前記第１電圧から前記第２電圧へ切り替わるときに前記補助電源の電圧を前記第２の直流電源の出力電圧に加算する電圧加算手段を更に備えたことを特徴とする請求項１に記載の発光素子駆動回路。
9. 前記第１電圧が前記第２の直流電源へ印加されるのを防止する向きに接続される逆流防止素子を備え、
   前記電圧加算手段は、前記補助電源と、第４のスイッチ素子と、ダイオードとの直列回路で構成され、
   前記直列回路は、前記逆流防止素子の両端に並列に接続される
   ことを特徴とする請求項８に記載の発光素子駆動回路。
10. 前記第１電圧が前記第２の直流電源へ印加されるのを防止する向きに接続される逆流防止素子を備え、
    前記電圧加算手段は、前記補助電源と、ダイオードとの直列回路で構成され、
    前記補助電源は、電源オン又は電源オフの動作が可能な電源であり、
    前記直列回路は、前記逆流防止素子の両端に並列に接続される
    ことを特徴とする請求項８に記載の発光素子駆動回路。
11. 前記第１電圧が前記第２の直流電源へ印加されるのを防止する向きに接続される逆流防止素子を備え、
    前記電圧加算手段は、抵抗と、ダイオードとによる並列回路がコンデンサと直列に接続された並列直列回路で構成され、
    前記並列直列回路は、前記逆流防止素子の両端に並列に接続される
    ことを特徴とする請求項８に記載の発光素子駆動回路。
12. 前記コンデンサは、
    前記第１電圧の印加時においては、前記第１電圧と前記第２の直流電源の出力電圧との差分電圧によって充電され、
    前記第１電圧から前記第２電圧への切り替え時においては、前記電圧加算手段の前記補助電源として動作する
    ことを特徴とする請求項１１に記載の発光素子駆動回路。
13. 前記リニアレギュレータの数は２以上であり、
    ２以上の前記リニアレギュレータにおける前記第２のスイッチ素子は、相互に並列に接続されている
    ことを特徴とする請求項１に記載の発光素子駆動回路。
14. ２以上の前記第２のスイッチ素子は、同時には１つのみが駆動され、駆動される前記第２のスイッチ素子は、定期又は非定期に入れ替えられる
    ことを特徴とする請求項１３に記載の発光素子駆動回路。
15. ２以上の前記第２のスイッチ素子は、１つ以上が同時に駆動され、２つ以上が同時に駆動される場合、駆動される前記第２のスイッチ素子には、相互に異なる電流が流れる
    ことを特徴とする請求項１３に記載の発光素子駆動回路。
16. 外部からの電流指令値と、前記電流検出器の検出値とに基づいて、前記駆動部を制御するための制御信号を生成する制御部を備えたことを特徴とする請求項２に記載の発光素子駆動回路。
17. 前記発光素子と、
    前記発光素子を駆動する請求項１から１６の何れか１項に記載の発光素子駆動回路と、
    を備えたことを特徴とするレーザー加工機。