JP7728637B2 - ロジック波形描画回路、ロジック波形描画方法、及びロジック波形描画プログラム - Google Patents

Description

本開示は、ロジック波形描画回路、ロジック波形描画方法、及びロジック波形描画プログラムに関する。

従来、ロジック波形を重ねて表示するロジックアナライザが知られている（例えば、特許文献１参照）。

特開昭６３－２９５９７０号公報

重ねて表示するロジック波形の数を増やすために波形を表示するために必要となる処理負荷の低減が求められる。

本開示は、上述の点に鑑みてなされたものであり、波形を表示するために必要となる処理負荷を低減できるロジック波形描画回路、ロジック波形描画方法、及びロジック波形描画プログラムを提供することを目的とする。

幾つかの実施形態に係るロジック波形描画回路は、ロジック波形を表すＡＣＱデータの集合の数が、前記ロジック波形を表示する波形表示領域の所定方向の画素数未満である場合に、前記ＡＣＱデータに基づいて中間コードを生成する中間コード生成回路と、前記中間コードを、前記波形表示領域の各画素に対応するロジックコードに変換するロジックコード変換回路とを備える。このようにすることで、ＡＣＱデータの集合の数が減るほど、メモリへの書き込み処理の回数が減少する。その結果、波形を表示するために必要となる処理負荷が低減される。

一実施形態に係る波形表示装置において、前記中間コード生成回路は、複数のロジック波形を重畳して表示するように、前記各ロジック波形を表すＡＣＱデータに基づいて前記中間コードを生成してよい。このようにすることで、複数回取り込んだロジック波形が中間コードの段階で重畳される。その結果、メモリへの書き込み処理の回数が減少する。

一実施形態に係る波形表示装置において、前記中間コードは、前記中間コードが少なくとも２種類に区別されるために用いられるＭＳＢを有してよい。前記ロジックコード変換回路は、前記ＭＳＢが０である中間コードを変換したロジックコードと、前記ＭＳＢが１である中間コードを変換したロジックコードとをそれぞれ区別して出力してよい。このようにすることで、中間コードを格納する領域が１面だけであっても、中間コードが２種類のロジックコードに変換される。その結果、ロジック波形が区別して表示されやすくなる。

幾つかの実施形態に係るロジック波形描画方法は、ロジック波形を表すＡＣＱデータの集合の数が、前記ロジック波形を表示する波形表示領域の所定方向の画素数未満である場合に、前記ＡＣＱデータに基づいて中間コードを生成するステップと、前記中間コードを、前記波形表示領域の各画素に対応するロジックコードに変換するステップとを含む。このようにすることで、ＡＣＱデータの集合の数が減るほど、メモリへの書き込み処理の回数が減少する。その結果、波形を表示するために必要となる処理負荷が低減される。

幾つかの実施形態に係るロジック波形描画プログラムは、プロセッサに、ロジック波形を表すＡＣＱデータの集合の数が、前記ロジック波形を表示する波形表示領域の所定方向の画素数未満である場合に、前記ＡＣＱデータに基づいて中間コードを生成するステップと、前記中間コードを、前記波形表示領域の各画素に対応するロジックコードに変換するステップとを実行させる。このようにすることで、ＡＣＱデータの集合の数が減るほど、メモリへの書き込み処理の回数が減少する。その結果、波形を表示するために必要となる処理負荷が低減される。

本開示によれば、波形を表示するために必要となる処理負荷を低減できるロジック波形描画回路、ロジック波形描画方法、及びロジック波形描画プログラムが提供される。

比較例に係るデジタルオシロスコープのブロック図である。 比較例に係るデジタルオシロスコープへの入力波形及び表示波形の一例を表すグラフである。 比較例に係るデジタルオシロスコープへの複数の入力波形及び表示波形を表すグラフである。 一実施形態に係るデジタルオシロスコープの構成例を示すブロック図である。 一実施形態に係るロジック波形描画回路の構成例を示すブロック図である。 デジタルオシロスコープの表示例を示す図である。 中間データの一例を示す図である。 中間データの一例を示す図である。 中間データの一例を示す図である。 中間データの一例を示す図である。 中間データから生成されるロジックコードと、ロジックコードに基づくロジック波形との一例を示す図である。 一実施形態に係るロジック波形描画方法の手順例を示すフローチャートである。

本開示に係る実施形態が、比較例と対比しながら説明される。

（比較例）
図１に示されるように、比較例に係るデジタルオシロスコープ９００は、アナログ信号を取得してデジタル信号に変換するＡＤ変換器（ＡＤＣ）９１２と、ロジック信号を取得するサンプラ９１４とを備える。ロジック信号は、論理値を表す１又は０に２値化された信号に対応する。ＡＤＣ９１２は、入力されるアナログ信号を所定のサンプリング周期でサンプリングしてデジタル信号に変換して出力する。サンプラ９１４は、入力されるロジック信号を所定のサンプリング周期でサンプリングしたロジック信号を出力する。

デジタルオシロスコープ９００は、データ取込処理回路９２０と、デジタルトリガ回路９２２とを更に備える。データ取込処理回路９２０は、ＡＤＣ９１２で変換されたデジタル信号を取り込む。データ取込処理回路９２０は、サンプラ９１４でサンプリングされたロジック信号を取り込む。デジタルトリガ回路９２２は、データ取込処理回路９２０に対してデータを取り込むタイミングを特定するトリガ信号を出力する。デジタルトリガ回路９２２は、アナログトリガ回路で置き換えられてもよい。デジタルトリガ回路９２２がアナログトリガ回路に置き換えられる場合、アナログ信号は、コンパレータを介してアナログトリガ回路に入力される。データ取込処理回路９２０は、プリトリガ又はポストトリガの少なくとも一方の管理を行いながらデジタルトリガ回路９２２又はアナログトリガ回路からのトリガ信号に基づいて、ＡＣＱメモリ９３０へのデータの格納を制御する。具体的には、データ取込処理回路９２０は、データの取り込み開始後、プリトリガ分取り込んだところでトリガイネーブルとし、その後発生するトリガ信号を受信後、ポストトリガ分取り込んだところで取り込みを停止する。プリトリガは、トリガ信号が入力されたタイミングから過去にさかのぼった所定期間に入力された信号をサンプリングした値を取得することを意味する。ポストトリガは、トリガ信号が入力されたタイミングから後の所定期間に入力された信号をサンプリングした値を取得することを意味する。

デジタルオシロスコープ９００は、ＡＣＱ（Acquisition）メモリ９３０を更に備える。ＡＣＱメモリ９３０は、データ取込処理回路９２０が取り込んだデータを格納する。データ取込処理回路９２０が取り込んだデータは、ＡＣＱデータとも称される。

デジタルオシロスコープ９００は、アナログ波形描画回路９４２と、ビットマップメモリ９５２とを更に備える。アナログ波形描画回路９４２は、ＡＣＱメモリ９３０からアナログ信号に基づくデータを取得してアナログ波形を描画する。ビットマップメモリ９５２は、アナログ波形描画回路９４２が描画したビットマップデータを格納する。

デジタルオシロスコープ９００は、ロジック波形描画回路９４４と、ビットマップメモリ９５４とを更に備える。ロジック波形描画回路９４４は、ＡＣＱメモリ９３０からロジック信号に基づくデータを取得してロジック信号を描画する。ビットマップメモリ９５４は、ロジック波形描画回路９４４が描画したビットマップデータを格納する。

デジタルオシロスコープ９００は、合成回路９６０を更に備える。合成回路９６０は、ビットマップメモリ９５２及び９５４から取得したビットマップデータを合成して合成ビットマップデータを生成する。デジタルオシロスコープ９００は、合成ビットマップデータを表示する表示器９７０を更に備える。デジタルオシロスコープ９００は、合成回路９６０と表示器９７０とを同期させる表示タイミング生成回路９８０を更に備える。

ここで、図２に例示される波形を参照して、デジタルオシロスコープ９００の動作が説明される。図２に、アナログ入力のアナログ信号の波形と、ロジック入力のロジック信号の波形と、サンプリングクロックの波形と、デジタルオシロスコープ９００が表示するアナログ表示波形及びロジック表示波形とが示されている。横軸は時間を表している。縦軸は各信号のレベルを表している。アナログ入力とロジック入力との間の比較をわかりやすくするために、アナログ入力及びロジック入力それぞれに入力される波形は同じものとしている。ロジック入力は、アナログ入力がコンパレータで２値化された波形に対応する。ロジック入力の値は、アナログ入力とスレッショルドレベルとの比較に基づいて２値化される。具体的には、ロジック信号は、アナログ信号がスレッショルドレベル未満である場合に０となり、アナログ信号がスレッショルドレベル以上である場合に１となる。アナログ入力及びロジック入力それぞれに入力される波形は、互いに独立で異なる波形であってもよい。

ＡＤＣ９１２及びサンプラ９１４は、サンプリングクロックが立ち上がるタイミングでアナログ信号及びロジック信号をサンプリングする。サンプリングのタイミングは、アナログ信号及びロジック信号それぞれにおいて丸印で表されている。アナログ表示波形は、サンプリングされた値をドットで表示した波形に対応する。ロジック表示波形は、サンプリングされた値を線でつないで表示した波形に対応する。ドットは、１つの波形を表すＡＣＱデータの集合を構成する。ＡＣＱデータの集合の数は、１つの波形についての１回分の取り込みデータ数に対応する。

デジタルオシロスコープ９００は、１つの信号を取り込んで、図２に例示されるようにその信号の波形だけを表示する処理を繰り返してもよい。一方で、デジタルオシロスコープ９００は、信号の取り込みレートを上げるために、複数の信号をまとめて取り込んで、図３に例示されるように複数の信号を重畳した波形を表示してもよい。具体的には、図２に例示される波形は、デジタルオシロスコープ９００が１回目に取り込んだ波形に対応する。図３において、デジタルオシロスコープ９００が２回目、３回目及び４回目それぞれに取り込んだ波形が重畳されて表示されている。図３において、デジタルオシロスコープ９００は、図２に例示される１回目に取り込んだ波形、及び、２回目から４回目までに取り込んだ波形を含む４つの信号の波形を重畳して表示している。横軸は時間を表している。縦軸は各信号のレベルを表している。サンプリングクロックとトリガとは非同期である。したがって、図３に示されるように、サンプリングクロックに対するトリガの位相は、毎回の取り込みにおいて変化し得る。図３のようにトリガを基準にして表示される場合、サンプリングクロックが毎回ずれるように見える。言い換えれば、図２に例示される１回目の波形を取り込み、更に２回目、３回目及び４回目の波形を取り込んで、図３に例示されるように、１回目から４回目までの４つの波形を重ね合わせたときに、アナログ入力からのトリガの位相に対して、１回目から４回目までの各回のサンプルクロックはランダムになる。したがって、トリガの位相がずれる。サンプル点のドット表示とロジック表示波形とを重ね合わせることによって、図３のように表示される。具体的には、図２に例示される１回目に取り込んだ波形において、トリガは、サンプリングクロックの立ち下がりのタイミングで入力されている。言い換えれば、図２において、トリガは、サンプリングクロックの立ち上がりからサンプリングクロックの１／２周期だけ遅れたタイミングで入力されている。また、２回目に取り込んだ波形において、トリガは、サンプリングクロックの立ち上がりからサンプリングクロックの１／４周期だけ遅れたタイミングで入力されている。また、３回目に取り込んだ波形において、トリガは、サンプリングクロックの立ち上がりからサンプリングクロックの３／４周期だけ遅れたタイミングで入力されている。また、４回目に取り込んだ波形において、トリガは、サンプリングクロックの立ち上がりのタイミングで入力されている。

デジタルオシロスコープ９００は、複数回のデータ取り込みを、できるだけデッドタイムが少なくなるように繰り返す。デジタルオシロスコープ９００が各回で取り込んだＡＣＱデータの集合は、１つの波形を表す。デジタルオシロスコープ９００は、取り込んだ複数のＡＣＱデータの集合それぞれに基づく波形を重ねて描画して表示できる。デジタルオシロスコープ９００が複数回にわたってデータを取り込む場合、波形を重ねて描画している間にデータの取り込みができなくなる場合があるため、各回におけるデータの取り込みは間欠的になる。しかし、平均的な取り込みレートは上げられる。

デジタルオシロスコープ９００は、１つの波形を表すＡＣＱデータの集合の数が少ない場合、アナログ波形をＳｉｎ（ｘ）／ｘ補間又は直線補間等の表示補間を行って表示してよい。しかし、表示補間が行われる場合、ＡＣＱデータだけでなく、補間した部分のピクセルにも描画する必要がある。これに対して、デジタルオシロスコープ９００は、ＡＣＱデータだけを表示する場合、ＡＣＱデータに対応するピクセルだけに描画すればよく、描画を高速に行うことができる。

ＡＣＱデータだけが表示される場合、アナログ波形は、水平方向にも垂直方向にも離散的なドット表示で描画される。これに対して、ロジック波形が離散的なドット表示で描画される場合、デジタルオシロスコープ９００によって波形を観測する利用者は、ロジック波形を理解しにくい。特に、論理値が１と０との間で変化することを表す縦線が描画されない場合、利用者は、ロジック波形を理解しにくい。したがって、デジタルオシロスコープ９００は、ロジック波形を、常にＡＣＱデータの間をパルス補間して表示する。ここで、ロジック波形のパルス補間は、ＡＣＱデータを水平又は垂直につないで表示するための補間である。水平軸の分解能に対してＡＣＱデータの数が少ない場合、デジタルオシロスコープ９００は、ある１つのＡＣＱデータの論理値と次のＡＣＱデータの論理値とが同じであれば同じ論理値同士をつなぐ水平方向の線を描画することによって補間してよい。デジタルオシロスコープ９００は、ある１つのＡＣＱデータの論理値と次のＡＣＱデータの論理値とが異なるのであれば、次のＡＣＱデータの位置までの水平方向の線と、次のＡＣＱデータの位置における垂直方向の線とを描画することによって、補間してよい。

デジタルオシロスコープ９００において、複数回にわたって取り込んだＡＣＱデータの集合で表される波形を重ね描きすることでデータ取り込みレートを上げる方法がある。ＡＣＱデータの数が少ないときに表示補間を実行せずにドット表示にすることで、描画時間が短くなる。描画時間が短くなることによって、データ取り込みレートが更に上げられる。

ロジック入力付きのデジタルオシロスコープ９００は、ミックスドシグナルオシロスコープとも称される。ミックスドシグナルオシロスコープは、アナログ波形及びロジック波形の両方を表示する。上述したように、デジタルオシロスコープ９００は、アナログ波形及びロジック波形の両方を表示する場合、アナログ波形を表示補間なしのドット表示で描画することができたとしても、パルス補間を実行してロジック波形を描画する必要がある。そうしてみると、ロジック波形の描画速度が低下する。その結果、デジタルオシロスコープ９００は、アナログ波形を表示補間なしのドット表示で描画したとしても、ロジック波形の描画速度が高められないことによって、データ取り込みレートを高めにくい。

一例として、デジタルオシロスコープ９００が１０２４画素×７６８画素のＸＧＡサイズの画像を表示可能な表示器９７０を備える場合が説明される。この場合、デジタルオシロスコープ９００は、表示器９７０に波形表示領域として水平方向に１０００画素分を割り当てるとする。１画素は、表示器９７０の最小表示単位に対応する。１画素の大きさは、表示器９７０の表示分解能に基づいて定まる。

デジタルオシロスコープ９００は、１秒当たり２．５ギガ個（２．５ＧＳ／ｓ）のサンプリングレートで１０ナノ秒（ｎｓ）分のＡＣＱデータを取り込んでドット表示する場合、水平方向の１０００画素に対して２５個のＡＣＱデータだけを表示する。デジタルオシロスコープ９００は、ＡＣＱデータを１個ずつ処理するとして、アナログ波形を表示するために、２５個のＡＣＱデータそれぞれをドット表示するために、ビットマップ上へのリードモディファイライトを２５回実行する。

一方で、デジタルオシロスコープ９００は、ロジック波形を表示するために、２５個のＡＣＱデータについてパルス補間を行い、１０００画素それぞれに書き込む１０００個の描画データを生成する。したがって、１つの波形を表すＡＣＱデータの集合の数が２５個であったとしても、ビットマップ上へのリードモディファイライトを１０００回実行する必要がある。

例えば、デジタルオシロスコープ９００が２５個のＡＣＱデータを１つの集合として１０００組のデータを取り込んで１０００組それぞれのデータで表される波形を描画すると仮定する。この場合、デジタルオシロスコープ９００は、アナログ波形を描画するために２５×１０００＝２５０００回のリードモディファイライトを実行すればよい。一方で、デジタルオシロスコープ９００は、ロジック波形を描画するために１０００×１０００＝１００００００回のリードモディファイライトを実行する必要がある。その結果、ロジック波形を表示するための波形描画時間は、アナログ波形だけを表示するための波形描画時間よりも長くなる。ロジック波形を表示するための波形描画時間が長くなることによって、アナログ波形だけを表示する場合に比べてＡＣＱデータの取り込みレートが低下する。

ここで、デジタルオシロスコープ９００は、複数のアナログ波形を重畳して表示する場合、各波形の重なりの頻度を輝度又は色で表現することがあり、直接ビットマップに頻度データとして累積する場合がある。一方で、デジタルオシロスコープ９００は、複数のロジック波形を重畳して表示する場合、波形の重なりの多寡にかかわらず同じ輝度又は色で表現することが多い。この場合、ビットマップに頻度データとして累積する必要がなく、重ね描きした波形の有無だけを１ビットのデータとしてビットマップに書き込めばよい。

ロジック波形が重畳される数にかかわらず波形の有無だけで表示される場合、デジタルオシロスコープ９００は、ビットマップに直接描画せず、描画のためのコードを水平方向に１０００画素分生成してよい。ロジック波形を描画するためのコードは、ロジックコードとも称される。デジタルオシロスコープ９００は、ロジックコードに基づいてビットマップを生成してロジック波形を表示してよい。ここで、ロジックコードは、論理値が０となる状態、論理値が１となる状態、又は、論理値が０と１との間で遷移する状態のいずれかの状態を表すデータを含む。デジタルオシロスコープ９００は、ロジックコードに対して複数のロジック波形を重畳し、ロジックコードに基づいてビットマップを生成することによって複数のロジック波形を重畳して表示することができる。このようにすることで、ビットマップの書き込み回数を減らすことができる。

以上述べてきたように、比較例に係るデジタルオシロスコープ９００は、ロジック波形を表すＡＣＱデータの数が波形表示領域の水平方向の画素数よりも少ない場合であっても、ロジック波形を表示するために水平方向の画素数分のデータを処理する必要がある。波形表示領域の水平方向の画素数は、水平画素数とも称される。水平画素数分のデータの処理は、具体的には、全ての画素に対するビットマップデータの描画処理、又は、各画素に対応するロジックコードの生成処理を含む。この場合、ＡＣＱデータの数をいくら減らしても、ロジック波形を表示するために必要となる処理負荷は変わらない。ロジック波形を表すＡＣＱデータの集合の数の減少に応じて、ロジック波形を表示するために必要となる処理負荷を低減することが求められる。

そこで、本開示は、ロジック波形を表示するために必要となる処理負荷を低減できるデジタルオシロスコープ１００（図４等参照）を説明する。

（本開示の一実施形態）
図４に示されるように、一実施形態に係るデジタルオシロスコープ１００は、アナログ信号を取得してデジタル信号に変換するＡＤ変換器（ＡＤＣ）１１２と、ロジック信号を取得するサンプラ１１４とを備える。ロジック信号は、論理値を表す１又は０に２値化された信号に対応する。ＡＤＣ１１２は、入力されるアナログ信号を所定のサンプリング周期でサンプリングしてデジタル信号に変換して出力する。サンプラ１１４は、入力されるロジック信号を所定のサンプリング周期でサンプリングしたロジック信号を出力する。

デジタルオシロスコープ１００は、データ取込処理回路１２０と、デジタルトリガ回路１２２とを更に備える。データ取込処理回路１２０は、ＡＤＣ１１２で変換されたデジタル信号を取り込む。データ取込処理回路１２０は、サンプラ１１４でサンプリングされたロジック信号を取り込む。デジタルトリガ回路１２２は、データ取込処理回路１２０に対してデータを取り込むタイミングを特定するトリガ信号を出力する。デジタルトリガ回路１２２は、アナログトリガ回路で置き換えられてもよい。デジタルトリガ回路１２２がアナログトリガ回路に置き換えられる場合、アナログ信号は、コンパレータを介してアナログトリガ回路に入力される。データ取込処理回路１２０は、プリトリガ又はポストトリガの少なくとも一方の管理を行いながらデジタルトリガ回路１２２又はアナログトリガ回路からのトリガ信号に基づいて、ＡＣＱメモリ１３０へのデータの格納を制御している。具体的には、データの取り込み開始後、プリトリガ分取り込んだところでトリガイネーブルとし、その後発生するトリガ信号を受信後、ポストトリガ分取り込んだところで取り込みを停止する。プリトリガは、トリガ信号が入力されたタイミングから過去にさかのぼった所定期間に入力された信号をサンプリングした値を取得することを意味する。ポストトリガは、トリガ信号が入力されたタイミングから後の所定期間に入力された信号をサンプリングした値を取得することを意味する。

デジタルオシロスコープ１００は、ＡＣＱ（Acquisition）メモリ１３０を更に備える。ＡＣＱメモリ１３０は、データ取込処理回路１２０が取り込んだデータを格納する。データ取込処理回路１２０が取り込んだデータは、ＡＣＱデータとも称される。

デジタルオシロスコープ１００は、アナログ波形描画回路１４２と、ビットマップメモリ１５２とを更に備える。アナログ波形描画回路１４２は、ＡＣＱメモリ１３０からアナログ信号に基づくデータを取得してアナログ波形を描画する。ビットマップメモリ１５２は、アナログ波形描画回路１４２が描画したビットマップデータを格納する。

デジタルオシロスコープ１００は、ロジック波形描画回路１０と、ビットマップメモリ１５４とを更に備える。ロジック波形描画回路１０は、ＡＣＱメモリ１３０からロジック信号に基づくデータを取得してロジック波形を描画する。具体的には、ロジック信号をサンプリングしたＡＣＱデータに基づいてロジック波形を描画する。ビットマップメモリ１５４は、ロジック波形描画回路１０が描画したビットマップデータを格納する。

デジタルオシロスコープ１００は、合成回路１６０を更に備える。合成回路１６０は、ビットマップメモリ１５２及び１５４から取得したビットマップデータを合成して合成ビットマップデータを生成する。

デジタルオシロスコープ１００は、合成ビットマップデータを表示する表示器１７０を更に備える。表示器１７０は、例えば液晶ディスプレイ等の種々のディスプレイを含んでよい。表示器１７０は、１０２４画素×７６８画素のＸＧＡサイズの画像を表示可能に構成されるとする。表示器１７０は、種々のサイズの画像を表示可能に構成されてよい。

デジタルオシロスコープ１００は、合成回路１６０と表示器１７０とを同期させる表示タイミング生成回路１８０を更に備える。

デジタルオシロスコープ１００は、制御部２００を更に備える。制御部２００は、デジタルオシロスコープ１００の各構成部の動作を制御する。制御部２００は、例えば図４において破線で示されるように各構成部と通信可能に接続されてよい。制御部２００は、例えばＣＰＵ（Central Processing Unit）等のプロセッサを含んで構成されてよい。制御部２００は、プロセッサに所定のプログラムを実行させることによって所定の機能を実現してもよい。制御部２００は、記憶部を備えてもよい。記憶部は、制御部２００の動作に用いられる各種情報、又は、制御部２００の機能を実現するためのプログラム等を格納してよい。記憶部は、制御部２００のワークメモリとして機能してよい。記憶部は、例えば半導体メモリ等で構成されてよい。記憶部は、制御部２００に含まれてもよいし、制御部２００と別体として構成されてもよい。

デジタルオシロスコープ１００は、操作部を更に備えてもよい。操作部は、ユーザの操作入力を受け付けることができるように構成される。操作部は、例えば、マウス等のポインティングデバイス、物理キー、又はタッチパネル等の入力デバイスを含んでよい。制御部２００は、操作部によってユーザからの操作入力を受け付け、ユーザの操作に基づいて、デジタルオシロスコープ１００の各構成部のパラメータを設定してもよい。

デジタルオシロスコープ１００は、表示器１７０の水平方向の１０２４個の画素のうち１０００個の画素に、ＡＣＱデータの集合で表される波形を表示する。ロジック波形描画回路１０は、ＡＣＱデータの集合に基づいて、表示する波形を描画する。

図５に示されるように、ロジック波形描画回路１０は、ＡＣＱメモリ１３０からＡＣＱデータを取得し、ＡＣＱデータに基づいて表示する波形をビットマップデータとして描画してビットマップメモリ１５４に書き込む。ロジック波形描画回路１０は、ロジックコード生成回路２０と、中間コード生成回路３０と、中間コードメモリ４０と、ロジックコード変換回路５０と、ロジックコードメモリ６０と、ビットマップ変換回路７０とを備える。

ロジック波形描画回路１０は、１つのロジック波形を表すＡＣＱデータの集合の数が１０００個以上、つまり表示器１７０の水平画素数以上である場合、ロジックコード生成回路２０によってロジックコードを生成する。ロジック波形描画回路１０は、生成したロジックコードをロジックコードメモリ６０に格納する。

ロジック波形描画回路１０は、１つのロジック波形を表すＡＣＱデータの集合の数が１０００個未満、つまり表示器１７０の水平画素数未満である場合、中間コード生成回路３０で中間コードを生成して中間コードメモリ４０に格納する。ロジック波形描画回路１０は、中間コードメモリ４０に格納した中間コードを、ロジックコード変換回路５０でロジックコードに変換する。ロジックコード変換回路５０は、中間コードから変換したロジックコードをロジックコードメモリ６０に格納する。

デジタルオシロスコープ１００は、複数の種類のロジック信号の入力を受け付けることができる。ロジック波形描画回路１０は、各ロジック信号を別々の波形で表示できるように、別々に表示するロジック信号毎にロジックコードを生成する。つまり、デジタルオシロスコープ１００が複数の種類のロジック信号の波形を別々に表示する場合、ロジックコードの数は、表示される波形の数に合わせられる。

ロジック波形描画回路１０は、ロジックコードメモリ６０に格納したロジックコードをビットマップ変換回路７０でビットマップデータに変換してビットマップメモリ１５４に格納する。複数の種類のロジック信号それぞれに対応するロジックコードが格納されている場合、ビットマップ変換回路７０は、各ロジック信号を垂直方向にずらした位置に表示するように、ロジックコードをビットマップデータに変換してよい。

以下、ＡＣＱデータの集合の数が表示器１７０の水平画素数以上である場合、及び、画素数未満である場合のそれぞれの場合におけるロジック波形描画回路１０の動作が説明される。

＜ＡＣＱデータの集合の数が水平画素数以上の場合＞
デジタルオシロスコープ１００の制御部２００は、表示器１７０の水平画素数（例えば１０００画素）に対して、画素数以上のＡＣＱデータの集合で表される波形を表示する場合、ロジックコード生成回路２０にロジックコードを生成させる。具体的には、ロジックコード生成回路２０は、表示器１７０の水平方向の各画素に対応するロジックコードを生成してロジックコードメモリ６０に出力する。ロジックコードメモリ６０は、ロジックコードを格納する。

制御部２００は、ロジックコードメモリ６０を最初にクリアしておく。あるいは、ロジックコードメモリ６０は、ハードウェアシーケンスによって、ロジック波形描画処理の開始時にクリアされてもよい。このようにすることで、ロジックコードの生成を開始したときの初回の書き込み及び２回目以降の書き込みとして同じリードモディファイライトの処理が実行される。仮にロジックコードメモリ６０がクリアされていない状態でロジックコードの生成のための初回の書き込みが行われる場合、その書き込みは、上書き処理で実行される必要がある。一方で、２回目以降の書き込みは、リードモディファイライトで実行される。この場合、初回の書き込みの処理と２回目以降の書き込みの処理とが異なる。その結果、ロジックコード生成回路２０の処理が複雑になる。そうしてみると、制御部２００がロジックコードメモリ６０を最初にクリアしておくことによって、ロジックコード生成回路２０の処理が簡易になり得る。

ロジックコードは、表示器１７０の水平方向の各画素に対応するデータを含む。ロジックコードは、１回分のロジック波形を描画したとき、又は、複数回分のロジック波形を重ね描きしたときに、各画素に対応する論理値を表すデータを含む。具体的には、ロジックコードは、各画素に表示されるロジック波形の論理値が１であるかを表すデータ、及び、各画素に表示されるロジック波形の論理値が０であるかを表すデータを含む。また、ロジックコードは、各画素に表示されるロジック波形の論理値が０と１との間で遷移するかを表すデータを含む。ある画素に表示されるロジック波形の論理値が０と１との間で遷移することは、その画素においてロジック波形が０から１に遷移すること、又は、その画素においてロジック波形が１から０に遷移することに対応する。この遷移は、ある画素に表示されるロジック波形の最初のＡＣＱデータの論理値と、その１つ前の画素に表示されるロジック波形の最後のデータの論理値とが異なる場合にも生じる。

論理値が１であるかを表すデータは、Ｈ（High）とも称される。ある画素に表示されるロジック波形の論理値が１である場合、その画素のＨが１に設定される。ある画素に表示されるロジック波形の論理値が１でない場合、その画素のＨが０に設定される。

論理値が０であるかを表すデータは、Ｌ（Low）とも称される。ある画素に表示されるロジック波形の論理値が０である場合、その画素のＬが１に設定される。ある画素に表示されるロジック波形の論理値が０でない場合、その画素のＬが０に設定される。

論理値が０と１との間で遷移するかを表すデータは、Ｔ（Transition）とも称される。ある画素に表示されるロジック波形の論理値が０と１との間で遷移する場合、その画素のＴが１に設定される。ある画素に表示されるロジック波形の論理値が０と１との間で遷移しない場合、その画素のＴが０に設定される。

ロジックコード生成回路２０は、複数回分のロジック波形を重ね描きするときに、各画素において、各回のロジック波形の論理値の状態を重畳したデータを生成する。このように、ロジックコードは、１画素毎にＨ、Ｌ、及びＴの３ビットのコードを含み、かつ、水平画素数分のコードを含む。水平画素数は、例えば１０００個である。つまり、１回のロジック波形を描画した波形、又は、複数回分のロジック波形を重ね描きした波形は、水平画素数分のＨ、Ｌ、及びＴの３ビットのコードを含むロジックコードによって表される。

また、ミックスドシグナルオシロスコープは、通常の波形（メイン波形）と、拡大した波形（ズーム波形）とを同時に表示してもよい。また、ミックスドシグナルオシロスコープは、複数個所を拡大してそれぞれのズーム波形を同時に表示してもよい。これらの場合、それぞれの表示に対応するロジックコードが生成される。

例えば、水平画素数が１０００個である表示器１７０に、５０００個のＡＣＱデータの集合で表される波形を表示する場合、１つの画素に表示する内容は、５つのＡＣＱデータに基づいて定まる。ロジックコード生成回路２０は、ある画素に対応する５つのＡＣＱデータ全ての論理値が１である場合、その画素に対応するロジックコードのＨだけを１に設定し、Ｌ及びＴを０に設定する。ロジックコード生成回路２０は、ある画素に対応する５つのＡＣＱデータ全ての論理値が０である場合、その画素に対応するロジックコードのＬだけを１に設定し、Ｈ及びＴを０に設定する。ロジックコード生成回路２０は、ある画素に対応する５つのＡＣＱデータの一部のＡＣＱデータの論理値が０であり、かつ、他のＡＣＱデータの論理値が１である場合、その画素に対応するロジックコードのＨ、Ｌ及びＴを全て１に設定する。ただし、ロジックコード生成回路２０は、ある画素に対応する全てのＡＣＱデータの論理値が１又は０であっても例外処理をすることがある。ロジックコード生成回路２０は、ある画素に対応する全てのＡＣＱデータの論理値が１であっても、直前の画素の最後のＡＣＱデータの論理値が０である場合、その画素に対応するロジックコードのＨ、Ｌ及びＴを全て１に設定する。ロジックコード生成回路２０は、ある画素に対応する全てのＡＣＱデータの論理値が０であっても、直前の画素の最後のＡＣＱデータの論理値が１である場合、その画素に対応するロジックコードのＨ、Ｌ及びＴを全て１に設定する。

ここで、デジタルオシロスコープ１００は、波形を水平方向に順次動かしながら表示することがある。波形を水平方向に順次動かして表示するモードは、ロールモードとも称される。本実施形態に係るデジタルオシロスコープ１００は、ロールモードにおいて、波形を右から左に移動させるとする。デジタルオシロスコープ１００がロールモードによる表示を開始した直後において、表示される波形の先頭は、表示器１７０の波形表示領域において、右端から左端に向けて移動するように表示される。

表示される波形の先頭が波形表示領域の左端に到達する前において、波形は、図６に例示されるように、波形表示領域の右端から途中まで表示され、途中から左端まで表示されない。つまり、図６に例示される波形において、波形表示領域の左側に波形として表示すべきＡＣＱデータが存在しない。図６において、横軸は時間を表している。縦軸は各信号のレベルを表している。ロジックコード生成回路２０は、表示すべきＡＣＱデータが存在しない画素に対応するロジックコードを非表示データとみなす。具体的には、ロジックコード生成回路２０は、表示すべきＡＣＱデータが存在しない画素に対応するロジックコードのＨ、Ｌ及びＴを全て０に設定してよい。

また、デジタルオシロスコープ１００がロールモードによる表示を開始した直後に限られず、波形表示領域の右端又は左端のズーム波形を表示する場合においても、右側又は左側の画素において表示すべきＡＣＱデータが存在しないことがある。この場合でも、ロジックコード生成回路２０は、表示すべきＡＣＱデータが存在しない画素に対応するロジックコードを非表示データとみなす。

上述したように、制御部２００は、複数の波形を表示する一連の描画処理を行う前にロジックコードメモリ６０を一旦クリアする。このようにすることで、ロジックコード生成回路２０は、ロジックコードメモリ６０に初めてロジックコードを書き込む処理と、ロジックコードメモリ６０に２回目以降にロジックコードを書き込む処理とを共通化できる。具体的には、ロジックコード生成回路２０は、Ｈ、Ｌ及びＴそれぞれの論理値を、論理和（ＯＲ）をとって格納するリードモディファイライトの処理で共通化できる。

ビットマップ変換回路７０は、ロジックコードメモリ６０からロジック波形を表すロジックコードを水平方向の全画素分について読み出す。ビットマップ変換回路７０は、水平方向の各画素に対応するロジックコードのＨ、Ｌ及びＴに設定されているデータに基づいて、ロジック波形を表すビットマップデータを描画し、ビットマップメモリ１５４に格納する。ビットマップ変換回路７０は、Ｈ及びＬそれぞれに１が設定されている場合に、垂直方向の位置をずらして描画することによって、ロジック信号の論理値が１であるか０であるかを表す。ビットマップ変換回路７０は、Ｔに１が設定されている場合に、垂直方向の線を描画することによって、ロジック信号の論理値が０と１との間で遷移することを表す。また、ビットマップ変換回路７０は、０又は１の少なくとも一方の論理値を垂直方向に複数画素を使って描画してもよい。この場合、０又は１の少なくとも一方の論理値が太い線で表される。その結果、論理値の変化がない場合等に、論理値は、０であるか１であるか識別されやすくなる。ロジックコードメモリ６０に複数のロジック波形それぞれを表すロジックコードが格納されている場合、ビットマップ変換回路７０は、各ロジックコードに基づくビットマップデータを垂直方向にずらして描画する。

＜ＡＣＱデータの集合の数が水平画素数未満の場合＞
デジタルオシロスコープ１００の制御部２００は、表示器１７０の水平画素数に対して、水平画素数未満のＡＣＱデータの集合で表される波形を表示する場合、中間コード生成回路３０に一旦中間コードを生成させ、中間コードメモリ４０に格納させる。水平画素数は、例えば１０００個である。制御部２００は、ロジックコード変換回路５０に、中間コードに基づくロジックコードを生成させ、ロジックコードメモリ６０に格納させる。具体的には、ロジックコード変換回路５０は、中間コードメモリ４０に格納された中間コードを読み出し、中間コードをロジックコードに変換してロジックコードメモリ６０に格納する。

中間コードは、水平方向の各画素に対応するデータを有する。中間コードとロジックコードとは、水平方向の同じ画素に対応づけられることによって、互いに対応づけられる。中間コード生成回路３０は、水平方向の全画素を対象とせず、ＡＣＱデータが存在する画素だけを対象として中間コードを生成する。したがって、ある波形を表すＡＣＱデータの集合の数が水平画素数未満であることによって、水平方向の全画素それぞれに対応するロジックコードを生成するよりも、少ない数の処理でロジックコードを生成できる。

以下、ロジック波形描画回路１０が中間コードを一旦生成してからロジックコードを生成することによってロジック波形のビットマップデータを描画する構成が説明される。

＜＜中間コードの生成＞＞
中間コード生成回路３０は、中間コードメモリ４０に格納される中間データを最初にリセットしておく。このようにすることで、中間コード生成回路３０は、中間コードメモリ４０に初めて中間コードを書き込む処理と、中間コードメモリ４０に２回目以降に中間コードを書き込む処理とを共通化できる。具体的には、中間コード生成回路３０は、既に書き込まれている値を更新して書き込むリードモディファイライトの処理で共通化できる。中間データのリセットは、制御部２００からの命令によって実行されてもよいし、ハードウェアシーケンスによってロジック波形描画処理の開始時に実行されてもよい。

中間コード生成回路３０は、水平方向の画素に対応する全ての中間コードを生成せず、ＡＣＱデータが存在する画素に対応する中間コードだけを生成する。例えば、水平画素数が１０００個であり、かつ、表示する波形を表すＡＣＱデータの集合の数が２５個であるとする。この場合、中間コード生成回路３０は、ＡＣＱデータが存在する２５個の画素に対応する中間コードだけを生成すればよい。言い換えれば、中間コード生成回路３０は、水平方向に並ぶ４０個の画素のうちの１個の画素に対応する中間コードだけを生成すればよい。中間コードが生成される対象となる画素は、トリガが入力されるタイミングと、ＡＣＱデータのサンプリングのタイミングとの関係に基づいて定まる。トリガがサンプリングクロックに対して同期しない場合、中間コードが生成される対象となる画素は、水平方向に並ぶ４０個の画素の中からランダムに定まる。

中間コードは、ロジックコードのＨを決定するために用いられる、Ｈ加算用データ及びＨ減算用データを含む。Ｈ加算用データは、Ｈ＿Ａｄｄで表されるとする。Ｈ減算用データは、Ｈ＿Ｓｕｂで表されるとする。また、中間コードは、ロジックコードのＬを決定するために用いられる、Ｌ加算用データ及びＬ減算用データを含む。Ｌ加算用データは、Ｌ＿Ａｄｄで表されるとする。Ｌ減算用データは、Ｌ＿Ｓｕｂで表されるとする。

中間コードに含まれる各データの値は、重畳して表示されるロジック波形の数以下となる。例えば、１０００個のロジック波形が重畳して表示される場合、中間コードに含まれる各データの値は、最大でも１０００である。この場合、中間コードに含まれる各データは、１０ビット（最大１０２３）で表される。したがって、中間コードメモリ４０は、中間コードの各データを少なくとも１０ビットで表すことができるように構成される。このようにすることで、仮に１０００個のロジック波形のサンプリングのタイミングとトリガのタイミングとが同期したとしても、各データの値がオーバーフローしない。

中間コード生成回路３０は、ＡＣＱデータが存在する画素に対応する中間コードを、以下のルールに基づいて生成する。
（Case1：変化なし)全てのデータを変化させない。
（Case2：0→1）H_AddとL_Subとにそれぞれ1を加算する。
（Case3：1→0）H_SubとL_Addとにそれぞれ1を加算する。
（Case4：非表示→1、最初のデータが1の場合を含む。）H_Addだけに1を加算する。
（Case5：非表示→0、最初のデータが0の場合を含む。）L_Addだけに1を加算する。
（Case6：1→非表示）H_Subだけに1を加算する。
（Case7：0→非表示）L_Subだけに1を加算する。

中間コードを生成するルールは、生成する中間コードに対応するＡＣＱデータの論理値と、その１つ前のＡＣＱデータの論理値とに基づく。以下、上述のルールが具体的に説明される。

生成する中間コードに対応するＡＣＱデータの論理値と、１つ前のＡＣＱデータの論理値とが同じである場合（Ｃａｓｅ１）、中間コード生成回路３０は、中間コードのいずれのデータにも１を加算しない。

生成する中間コードに対応するＡＣＱデータの論理値が１であり、かつ、１つ前のＡＣＱデータの論理値が０である場合（Ｃａｓｅ２）、中間コード生成回路３０は、Ｈ＿Ａｄｄ及びＬ＿Ｓｕｂそれぞれに１を加算する。また、生成する中間コードに対応するＡＣＱデータの論理値が０であり、かつ、１つ前のＡＣＱデータの論理値が１である場合（Ｃａｓｅ３）、中間コード生成回路３０は、Ｈ＿Ｓｕｂ及びＬ＿Ａｄｄそれぞれに１を加算する。

ロジック波形は、波形表示領域の左側に表示されないことがある。この場合、最初に表示されるＡＣＱデータの１つ前のＡＣＱデータは非表示である。生成する中間コードに対応するＡＣＱデータの論理値が１であり、かつ、１つ前のＡＣＱデータが非表示である場合（Ｃａｓｅ４）、中間コード生成回路３０は、Ｈ＿Ａｄｄだけに１を加算する。また、生成する中間コードに対応するＡＣＱデータの論理値が０であり、かつ、１つ前のＡＣＱデータが非表示である場合（Ｃａｓｅ５）、中間コード生成回路３０は、Ｌ＿Ａｄｄだけに１を加算する。

ロジック波形は、波形表示領域の右側に表示されないことがある。この場合、最後に表示されるＡＣＱデータの次のＡＣＱデータは非表示である。生成する中間コードに対応するＡＣＱデータが非表示であり、かつ、１つ前のＡＣＱデータの論理値が１である場合（Ｃａｓｅ６）、中間コード生成回路３０は、Ｈ＿Ｓｕｂだけに１を加算する。また、生成する中間コードに対応するＡＣＱデータが非表示であり、かつ、１つ前のＡＣＱデータの論理値が０である場合（Ｃａｓｅ７）、中間コード生成回路３０は、Ｌ＿Ｓｕｂだけに１を加算する。

ロジック波形は、途中から波形表示領域に表示されることがある。ロジック波形を表すＡＣＱデータの集合のうち、あるＡＣＱデータが波形表示領域に表示されない最後のＡＣＱデータに対応する場合、その次のＡＣＱデータが波形表示領域に表示される最初のＡＣＱデータに対応する。

波形表示領域に表示される最初のＡＣＱデータが波形表示領域の左端の画素に対応する場合、中間コード生成回路３０は、１つ前のＡＣＱデータが非表示であるとみなして中間コードを生成する。波形表示領域に表示される最初のＡＣＱデータが波形表示領域の左端よりも内側の画素に対応する場合、中間コード生成回路３０は、以下に示す動作で中間コードを生成する。

波形表示領域に表示される最初のＡＣＱデータの論理値と、波形表示領域に表示されない最後のＡＣＱデータの論理値とが同じである場合、中間コード生成回路３０は、中間コードのいずれのデータにも１を加算しない。また、波形表示領域に表示される最初のＡＣＱデータの論理値が１であり、かつ、波形表示領域に表示されない最後のＡＣＱデータの論理値が０である場合、中間コード生成回路３０は、Ｈ＿Ａｄｄ及びＬ＿Ｓｕｂそれぞれに１を加算する。また、波形表示領域に表示される最初のＡＣＱデータの論理値が０であり、かつ、波形表示領域に表示されない最後のＡＣＱデータの論理値が１である場合、中間コード生成回路３０は、Ｈ＿Ｓｕｂ及びＬ＿Ａｄｄそれぞれに１を加算する。

中間コード生成回路３０は、波形表示領域に表示されない最後のＡＣＱデータの論理値が１である場合、波形表示領域の左端の画素に対応する中間コードのＨ＿Ａｄｄだけに１を加算する。また、中間コード生成回路３０は、波形表示領域に表示されない最後のＡＣＱデータの論理値が０である場合、波形表示領域の左端の画素に対応する中間コードのＬ＿Ａｄｄだけに１を加算する。つまり、波形表示領域に表示されない最後のＡＣＱデータの１つ前のＡＣＱデータが非表示であるとみなして、中間コードを生成する。

波形表示領域に表示される最後のＡＣＱデータが波形表示領域の右端の画素に対応する場合、中間コード生成回路３０は、次のＡＣＱデータが非表示であるとみなして中間コードを生成する。波形表示領域に表示される最後のＡＣＱデータが波形表示領域の右端よりも内側の画素に対応する場合、中間コード生成回路３０は、以下に示す動作で中間コードを生成する。

波形表示領域に表示される最後のＡＣＱデータの論理値が１である場合、中間コード生成回路３０は、波形表示領域の右端の画素に対応する中間コードのＨ＿Ｓｕｂだけに１を加算する。この場合、表示される波形として、最後のデータから右端の画素まで論理値が１であることを表す線が描画される。また、波形表示領域に表示される最後のＡＣＱデータの論理値が０である場合、中間コード生成回路３０は、波形表示領域の右端の画素に対応する中間コードのＬ＿Ｓｕｂだけに１を加算する。この場合、表示される波形として、最後のデータから右端の画素まで論理値が０であることを表す線が描画される。

波形表示領域に表示される最後のＡＣＱデータが非表示である場合、中間コード生成回路３０は、波形表示領域の右端の画素に対応する中間コードのいずれのデータにも１を加算しない。以上述べてきたように、波形表示領域に表示されない最初のＡＣＱデータの論理値が１であるか０であるかにかかわらず、右端の画素の次の画素が非表示であるとみなして中間コードが生成される。

ロジック波形を表すＡＣＱデータの集合の数が水平画素数未満であることによって、１つのロジック波形が重畳される場合に１つの中間コードの各データに加算される値は、最大でも１である。

上述してきたルールからすると、中間コード生成回路３０は、Ｈ＿ＡｄｄとＬ＿Ｓｕｂとに同時にアクセスすることがある。また、中間コード生成回路３０は、Ｈ＿ＳｕｂとＬ＿Ａｄｄとに同時にアクセスすることがある。一方で、中間コード生成回路３０は、Ｈ＿ＡｄｄとＨ＿Ｓｕｂとに同時にアクセスする必要がない。また、中間コード生成回路３０は、Ｌ＿ＡｄｄとＬ＿Ｓｕｂとに同時にアクセスする必要がない。したがって、中間コード生成回路３０は、中間コードのデータのうち最大でも２つのデータに同時にアクセスできるように構成される。同時にアクセスできるデータの数が最大でも２つにされることによって、その数が３つ以上にされる場合と比べて、構成が簡易化され得る。

以下、ＡＣＱデータの具体例に基づいて、中間コードの生成の動作が説明される。以下の具体例において、ＡＣＱデータに対応する画素は、５画素毎に並ぶとする。つまり、ＡＣＱデータの数は、水平画素数の１／５であるとする。また、トリガ信号が入力されるタイミングは、波形表示領域の左端の画素に揃えられるとする。

図７に例示されるように、波形表示領域に表示されるロジック波形を表すＡＣＱデータとして１回目に取得したＡＣＱデータの集合が、｛０、０、０、１、１、１、・・｝であるとする。これらのＡＣＱデータの集合のうち１番目のＡＣＱデータは、波形表示領域に表示されないとする。つまり、ＡＣＱデータの集合のうち２番目以降のＡＣＱデータが波形表示領域に表示されるとする。１番目のＡＣＱデータは、波形表示領域に表示されない最後のＡＣＱデータに対応する。２番目のＡＣＱデータは、波形表示領域に表示される最初のＡＣＱデータに対応する。

波形表示領域に表示されない最後のＡＣＱデータ、つまり１番目のＡＣＱデータは、波形表示領域の左端の画素に対応づけられる。１番目のＡＣＱデータの論理値が０である。よって、中間コード生成回路３０は、波形表示領域の左端の画素の中間コードにおいて、Ｌ＿Ａｄｄだけに１を加算する。ここで、値が変化したセルは、ハッチングで強調されるとする。以下の説明においても、値が変化したセルは、ハッチングで強調されるとする。

２番目のＡＣＱデータは、左端から３個目の画素に表示される。２番目のＡＣＱデータの論理値が０であり１つ前のＡＣＱデータ（１番目のＡＣＱデータ）の論理値と同じである。よって、中間コード生成回路３０は、左端から３個目の画素の中間コードのいずれのデータにも１を加算しない。

３番目のＡＣＱデータは、左端から８個目の画素に表示される。３番目のＡＣＱデータの論理値が０であり１つ前のＡＣＱデータ（２番目のＡＣＱデータ）の論理値と同じである。よって、中間コード生成回路３０は、左端から８個目の画素の中間コードのいずれのデータにも１を加算しない。

４番目のＡＣＱデータは、左端から１３個目の画素に表示される。４番目のＡＣＱデータの論理値が１であり１つ前のＡＣＱデータ（３番目のＡＣＱデータ）の論理値から変化している。よって、中間コード生成回路３０は、左端から１３個目の画素の中間コードのＨ＿ＡｄｄとＬ＿Ｓｕｂとに１を加算する。

５番目及び６番目のＡＣＱデータはそれぞれ、左端から１８個目及び２３個目の画素に表示される。５番目及び６番目のＡＣＱデータの論理値がそれぞれの１つ前のＡＣＱデータ（４番目及び５番目のＡＣＱデータ）の論理値と同じである。よって、中間コード生成回路３０は、左端から１８個目及び２３個目の画素の中間コードのいずれのデータにも１を加算しない。

図８に例示されるように、波形表示領域に表示されるロジック波形を表すＡＣＱデータとして２回目に取得したＡＣＱデータの集合が、｛１、０、０、１、１、・・｝であるとする。これらのＡＣＱデータの集合のうち１番目のＡＣＱデータは、波形表示領域に表示されないとする。つまり、ＡＣＱデータの集合のうち２番目以降のＡＣＱデータが波形表示領域に表示されるとする。１番目のＡＣＱデータは、波形表示領域に表示されない最後のＡＣＱデータに対応する。２番目のＡＣＱデータは、波形表示領域に表示される最初のＡＣＱデータに対応する。

波形表示領域に表示されない最後のＡＣＱデータ、つまり１番目のＡＣＱデータは、波形表示領域の左端の画素に対応づけられる。１番目のＡＣＱデータの論理値が１である。よって、中間コード生成回路３０は、波形表示領域の左端の画素の中間コードにおいて、Ｈ＿Ａｄｄだけに１を加算する。ここで、Ｌ＿Ａｄｄは、図７を参照して説明した処理によって既に１となっている。

２番目のＡＣＱデータは、左端から５個目の画素に表示される。２番目のＡＣＱデータの論理値が０であり１つ前のＡＣＱデータ（１番目のＡＣＱデータ）の論理値から変化している。よって、中間コード生成回路３０は、左端から５個目の画素の中間コードのＨ＿ＳｕｂとＬ＿Ａｄｄとに１を加算する。

３番目のＡＣＱデータは、左端から１０個目の画素に表示される。３番目のＡＣＱデータの論理値が０であり１つ前のＡＣＱデータ（２番目のＡＣＱデータ）の論理値と同じである。よって、中間コード生成回路３０は、左端から１０個目の画素の中間コードのいずれのデータにも１を加算しない。

４番目のＡＣＱデータは、左端から１５個目の画素に表示される。４番目のＡＣＱデータの論理値が１であり１つ前のＡＣＱデータ（３番目のＡＣＱデータ）の論理値から変化している。よって、中間コード生成回路３０は、左端から１５個目の画素の中間コードのＨ＿ＡｄｄとＬ＿Ｓｕｂとに１を加算する。

５番目のＡＣＱデータは、左端から２０個目の画素に表示される。５番目のＡＣＱデータの論理値が１つ前のＡＣＱデータ（４番目のＡＣＱデータ）の論理値と同じである。よって、中間コード生成回路３０は、左端から２０個目の画素の中間コードのいずれのデータにも１を加算しない。

図９に例示されるように、波形表示領域に表示されるロジック波形を表すＡＣＱデータとして３回目に取得したＡＣＱデータの集合が、｛０、０、０、０、１、１、・・｝であるとする。これらのＡＣＱデータの集合のうち１番目のＡＣＱデータは、波形表示領域に表示されないとする。つまり、ＡＣＱデータの集合のうち２番目以降のＡＣＱデータが波形表示領域に表示されるとする。１番目のＡＣＱデータは、波形表示領域に表示されない最後のＡＣＱデータに対応する。２番目のＡＣＱデータは、波形表示領域に表示される最初のＡＣＱデータに対応する。

波形表示領域に表示されない最後のＡＣＱデータ、つまり１番目のＡＣＱデータは、波形表示領域の左端の画素に対応づけられる。１番目のＡＣＱデータの論理値が０である。よって、中間コード生成回路３０は、波形表示領域の左端の画素の中間コードにおいて、Ｌ＿Ａｄｄだけに１を加算する。ここで、Ｌ＿Ａｄｄは、図７を参照して説明した処理によって既に１となっていたので、１を加算されたことによって２になっている。また、Ｈ＿Ａｄｄは、図８を参照して説明した処理によって既に１となっている。

２番目のＡＣＱデータは、左端から２個目の画素に表示される。２番目のＡＣＱデータの論理値が０であり１つ前のＡＣＱデータ（１番目のＡＣＱデータ）の論理値と同じである。よって、中間コード生成回路３０は、左端から２個目の画素の中間コードのいずれのデータにも１を加算しない。

３番目及び４番目のＡＣＱデータはそれぞれ、左端から７個目及び１２個目の画素に表示される。３番目及び４番目のＡＣＱデータの論理値がそれぞれの１つ前のＡＣＱデータ（２番目及び３番目のＡＣＱデータ）の論理値と同じである。よって、中間コード生成回路３０は、左端から７個目及び１２個目の画素の中間コードのいずれのデータにも１を加算しない。

５番目のＡＣＱデータは、左端から１７個目の画素に表示される。５番目のＡＣＱデータの論理値が１であり１つ前のＡＣＱデータ（４番目のＡＣＱデータ）の論理値から変化している。よって、中間コード生成回路３０は、左端から１７個目の画素の中間コードのＨ＿ＡｄｄとＬ＿Ｓｕｂとに１を加算する。

６番目のＡＣＱデータは、左端から２２個目の画素に表示される。６番目のＡＣＱデータの論理値が１であり１つ前のＡＣＱデータ（５番目のＡＣＱデータ）の論理値と同じである。よって、中間コード生成回路３０は、左端から２２個目の画素の中間コードのいずれのデータにも１を加算しない。

図１０に例示されるように、波形表示領域に表示されるロジック波形を表すＡＣＱデータとして４回目に取得したＡＣＱデータの集合が、｛１、０、０、１、１、１、・・｝であるとする。これらのＡＣＱデータの集合のうち１番目のＡＣＱデータは、波形表示領域に表示されないとする。つまり、ＡＣＱデータの集合のうち２番目以降のＡＣＱデータが波形表示領域に表示されるとする。１番目のＡＣＱデータは、波形表示領域に表示されない最後のＡＣＱデータに対応する。２番目のＡＣＱデータは、波形表示領域に表示される最初のＡＣＱデータに対応する。

波形表示領域に表示されない最後のＡＣＱデータ、つまり１番目のＡＣＱデータは、波形表示領域の左端の画素に対応づけられる。１番目のＡＣＱデータの論理値が１である。よって、中間コード生成回路３０は、波形表示領域の左端の画素の中間コードにおいて、Ｈ＿Ａｄｄだけに１を加算する。ここで、Ｈ＿Ａｄｄは、図８を参照して説明した処理によって既に１となっていたので、１を加算されたことによって２になっている。また、Ｌ＿Ａｄｄは、図９を参照して説明した処理によって既に２となっている。

２番目のＡＣＱデータは、左端から３個目の画素に表示される。２番目のＡＣＱデータの論理値が０であり１つ前のＡＣＱデータ（１番目のＡＣＱデータ）の論理値から変化している。よって、中間コード生成回路３０は、左端から３個目の画素の中間コードのＨ＿ＳｕｂとＬ＿Ａｄｄとに１を加算する。

３番目のＡＣＱデータは、左端から８個目の画素に表示される。３番目のＡＣＱデータの論理値が０であり１つ前のＡＣＱデータ（２番目のＡＣＱデータ）の論理値と同じである。よって、中間コード生成回路３０は、左端から８個目の画素の中間コードのいずれのデータにも１を加算しない。

４番目のＡＣＱデータは、左端から１３個目の画素に表示される。４番目のＡＣＱデータの論理値が１であり１つ前のＡＣＱデータ（３番目のＡＣＱデータ）の論理値から変化している。よって、中間コード生成回路３０は、左端から１３個目の画素の中間コードのＨ＿ＡｄｄとＬ＿Ｓｕｂとに１を加算する。ここで、Ｈ＿Ａｄｄ及びＬ＿Ｓｕｂは両方とも、図７を参照して説明した処理によって既に１となっていたので、１を加算されたことによって２になっている。

５番目及び６番目のＡＣＱデータはそれぞれ、左端から１８個目及び２３個目の画素に表示される。５番目及び６番目のＡＣＱデータの論理値がそれぞれの１つ前のＡＣＱデータ（４番目及び５番目のＡＣＱデータ）の論理値と同じである。よって、中間コード生成回路３０は、左端から１８個目及び２３個目の画素の中間コードのいずれのデータにも１を加算しない。

以上、図７、図８、図９及び図１０を参照して説明してきたように、中間コード生成回路３０は、ロジック波形を表すＡＣＱデータの集合を４回分取得し、４つのロジック波形を重畳して表示する場合の中間コードを生成できる。

ロジックコード変換回路５０は、中間コードメモリ４０に格納されている中間コードをロジックコードに変換してロジックコードメモリ６０に格納する。ロジックコード変換回路５０は、各画素に対応する中間コードを、各画素に対応するＨ、Ｌ及びＴを含むロジックコードに変換する。

＜＜中間コードに基づくロジックコードの生成＞＞
ロジックコード変換回路５０は、ロジックコードメモリ６０に格納されるロジックコードを最初にリセットしておく。このようにすることで、ロジックコード変換回路５０は、ロジックコードメモリ６０に初めてロジックコードを書き込む処理と、ロジックコードメモリ６０に２回目以降にロジックコードを書き込む処理とを共通化できる。具体的には、ロジックコード変換回路５０は、既に書き込まれている値を更新して書き込むリードモディファイライトの処理で共通化できる。ロジックコードのリセットは、制御部２００からの命令によって実行されてもよいし、ハードウェアシーケンスにより、ロジック波形描画処理の開始時に実行されてもよい。

ロジックコード変換回路５０は、ＡＣＱデータが存在する画素に対応するロジックコードを、以下のルールに基づいて生成する。

ロジックコード変換回路５０は、ある画素の中間コードのＨ＿Ａｄｄ又はＬ＿Ｓｕｂのうち少なくとも一方が０であり、かつ、Ｈ＿Ｓｕｂ又はＬ＿Ａｄｄのうち少なくとも一方が０である場合、ロジックコードのＴを０に設定する。ロジックコード変換回路５０は、それ以外の場合に、ロジックコードのＴを１に設定する。

ロジックコード変換回路５０は、ロジックコードのＨを設定するために、各画素について、中間コードのＨ＿ＡｄｄとＨ＿Ｓｕｂとに基づいて、Ｈ加減算結果と称されるパラメータを算出する。具体的には、ロジックコード変換回路５０は、最初にＨ加減算結果を０に設定し、左端の画素の中間コードのＨ＿Ａｄｄの値をＨ加減算結果に加算するとともに、Ｈ＿Ｓｕｂの値をＨ加減算結果から減算して、左端の画素のＨ加減算結果を算出する。次にロジックコード変換回路５０は、左端から２番目の画素の中間コードのＨ＿Ａｄｄの値を左端の画素のＨ加減算結果に加算するとともに、Ｈ＿Ｓｕｂの値をＨ加減算結果から減算して、左端から２番目の画素のＨ加減算結果を算出する。ロジックコード変換回路５０は、左端の画素から順番に、各画素のＨ加減算結果を算出する。

ロジックコード変換回路５０は、Ｈ加減算結果が１以上である画素において、ロジックコードのＨを１に設定する。ロジックコード変換回路５０は、Ｈ加減算結果が０である画素において、ロジックコードのＨを０に設定する。ロジックコード変換回路５０は、Ｈ加減算結果の全ビットの論理値の論理和（ＯＲ）を計算し、計算結果が１である場合にＨ加減算結果が１以上であると判定し、計算結果が０である場合にＨ加減算結果が０であると判定してよい。ロジックコード変換回路５０は、例外処理として、ある画素のロジックコードのＴが１に設定されている場合、その画素のロジックコードのＨも１に設定する。

ロジックコード変換回路５０は、ロジックコードのＬを設定するために、各画素について、中間コードのＬ＿ＡｄｄとＬ＿Ｓｕｂとに基づいて、Ｌ加減算結果と称されるパラメータを算出する。具体的には、ロジックコード変換回路５０は、最初にＬ加減算結果を０に設定し、左端の画素の中間コードのＬ＿Ａｄｄの値をＬ加減算結果に加算するとともに、Ｌ＿Ｓｕｂの値をＬ加減算結果から減算して、左端の画素のＬ加減算結果を算出する。次にロジックコード変換回路５０は、左端から２番目の画素の中間コードのＬ＿Ａｄｄの値を左端の画素のＬ加減算結果に加算するとともに、Ｌ＿Ｓｕｂの値をＬ加減算結果から減算して、左端から２番目の画素のＬ加減算結果を算出する。ロジックコード変換回路５０は、左端の画素から順番に、各画素のＬ加減算結果を算出する。

ロジックコード変換回路５０は、Ｌ加減算結果が１以上である画素において、ロジックコードのＬを１に設定する。ロジックコード変換回路５０は、Ｌ加減算結果が０である画素において、ロジックコードのＬを０に設定する。ロジックコード変換回路５０は、Ｌ加減算結果の全ビットの論理値の論理和（ＯＲ）を計算し、計算結果が１である場合にＬ加減算結果が１以上であると判定し、計算結果が０である場合にＬ加減算結果が０であると判定してよい。ロジックコード変換回路５０は、例外処理として、ある画素のロジックコードのＴが１に設定されている場合、その画素のロジックコードのＬも１に設定する。

以下、具体例に基づいて、中間コードをロジックコードに変換する動作が説明される。

図７から図１０までに例示されるＡＣＱデータに基づいて生成された中間コードが図１１に例示される。ロジックコード変換回路５０は、図１１に例示される中間コードをロジックコードに変換する。

ロジックコード変換回路５０は、中間コードに基づいて、Ｈ加減算結果とＬ加減算結果とを算出する。例えば、左端の画素において、Ｈ＿Ａｄｄが２、かつ、Ｈ＿Ｓｕｂが０であることに基づいて、ロジックコード変換回路５０は、Ｈ加減算結果を２として算出する。Ｌ＿Ａｄｄが２、かつ、Ｌ＿Ｓｕｂが０であることに基づいて、ロジックコード変換回路５０は、Ｌ加減算結果を２として算出する。また、左端から３番目の画素において、１つ前の画素のＨ加減算結果が２であることと、Ｈ＿Ｓｕｂが１であることとに基づいて、ロジックコード変換回路５０は、Ｈ加減算結果を１として算出する。また、左端から３番目の画素において、１つ前の画素のＬ加減算結果が２であることと、Ｌ＿Ａｄｄが１であることとに基づいて、ロジックコード変換回路５０は、Ｌ加減算結果を３として算出する。ロジックコード変換回路５０は、他の画素においても、上述のルールに基づいてＨ加減算結果とＬ加減算結果とを算出する。

ロジックコード変換回路５０は、中間コードの各データ、並びに、Ｈ加減算結果及びＬ加減算結果に基づいてロジックコードを生成する。

例えば、左端の画素において、ロジックコードのＴを１に設定する条件が満たされていないので、ロジックコード変換回路５０は、ロジックコードのＴを０に設定する。また、ロジックコード変換回路５０は、Ｈ加減算結果及びＬ加減算結果が１以上であることに基づいて、ロジックコードのＨ及びＬを１に設定する。

例えば、左から３番目の画素において、Ｈ＿Ｓｕｂ及びＬ＿Ａｄｄが両方とも１であることに基づいて、ロジックコード変換回路５０は、ロジックコードのＴを１に設定する。また、ロジックコード変換回路５０は、Ｈ加減算結果及びＬ加減算結果が１以上であることに基づいて、ロジックコードのＨ及びＬを１に設定する。

例えば、左から５番目の画素において、Ｈ＿Ｓｕｂ及びＬ＿Ａｄｄが両方とも１であることに基づいて、ロジックコード変換回路５０は、ロジックコードのＴを１に設定する。また、ロジックコード変換回路５０は、Ｌ加減算結果が１以上であることに基づいて、ロジックコードのＬを１に設定する。また、ロジックコード変換回路５０は、Ｈ加減算結果が０であるもののロジックコードのＴが１であることに基づいて、ロジックコードのＨを１に設定する。

以上述べてきたように、４つのロジック波形を重畳して表示するためのロジックコードが生成される。ビットマップ変換回路７０は、ロジックコードに基づいて４つのロジック波形が重畳して表示されるビットマップデータを描画する。ビットマップ変換回路７０がロジックコードに基づいてビットマップデータを描画する処理は、ＡＣＱデータの集合の数が水平画素数以上の場合に実行される処理と同じであってよい。

具体的には、ビットマップ変換回路７０は、以下のようにビットマップデータを描画してよい。ビットマップ変換回路７０は、ロジックコードのＨが１に設定されている、論理値が１の行に位置する画素にドットを描画する。つまり、ビットマップ変換回路７０は、論理値が１であることを表す水平方向の線をドットの集合として描画する。ビットマップ変換回路７０は、ロジックコードのＬが１に設定されている、論理値が０の行に位置する画素にドットを描画する。つまり、ビットマップ変換回路７０は、論理値が０であることを表す水平方向の線をドットの集合として描画する。ビットマップ変換回路７０は、ロジックコードのＴが１に設定されている場合、論理値が１の行に位置する画素と論理値が０の行に位置する画素との間の画素にドットを描画する。つまり、ビットマップ変換回路７０は、論理値が１であることを表す画素と論理値が０であることを表す画素とを結ぶ垂直方向の線をドットの集合として描画する。ビットマップ変換回路７０は、論理値が１である行、又は、論理値が０である行の少なくとも一方に複数の行を割り当ててもよい。この場合、０又は１の少なくとも一方の論理値を表す水平方向の線が太い線で表される。その結果、論理値の変化がない場合等に、論理値は、０であるか１であるか識別されやすくなる。

以上述べてきたように、本実施形態に係るロジック波形描画回路１０は、ロジック波形を表すＡＣＱデータの集合の数が水平画素数未満である場合に、中間コードを生成することによって書き込み回数を減らすことができる。具体的には、ロジック波形描画回路１０は、中間コードメモリ４０に対して、水平画素数に対応する回数のデータの書き込みを実行する必要がなく、水平画素数未満のＡＣＱデータの数に対応する回数のデータの書き込みを実行するだけでよい。つまり、ＡＣＱデータの数が少ないほど、メモリへの書き込み処理の回数が減少する。

比較例として、ある波形を表すＡＣＱデータの集合の数が水平画素数未満である場合でも、ロジックコード生成回路２０がＡＣＱデータに基づいてロジックコードを生成する。この場合、ロジックコード生成回路２０は、水平画素数未満のＡＣＱデータを、水平画素数に合わせて補間するデータを生成し、水平画素数分のロジックコードを生成する。したがって、ロジックコードメモリ６０に対して水平方向の全画素数に対応する回数の書き込み処理が発生する。

例えば、水平画素数が１０００個である場合に、ロジック波形を１０００回取り込んで重畳して表示すると仮定する。また、１つのロジック波形を表すＡＣＱデータの集合の数は２５個であると仮定する。この仮定において、比較例によれば、１回のロジック波形毎に全画素に対応するロジックコードを生成してロジックコードメモリ６０に格納する必要がある。そうすると、ロジックコードメモリ６０への書き込みが１０００回×１０００画素分＝１００００００回も発生する。

一方で、本実施形態によれば、１回のロジック波形毎に２５個のＡＣＱデータに対応する中間コードが生成され中間コードメモリ４０に格納されればよい。そうすると、中間コードメモリ４０への書き込みが１０００回×２５個分＝２５０００回で済む。中間コードからロジックコードに変換することによるロジックコードメモリ６０への書き込みが１０００回発生するものの、メモリへの書き込み処理は、合わせて２６０００回で済む。つまり、複数回取り込んだロジック波形を中間コードの段階で重畳することによって、メモリへの書き込み処理の回数が減少する。したがって、本実施形態によれば、ＡＣＱデータの集合の数が減るほど、メモリへの書き込み処理の回数が減少する。その結果、処理時間の短縮、及び、処理負荷の低減が実現される。

（ロジック波形描画方法）
ロジック波形描画回路１０は、図１２に例示されるフローチャートの手順を含むロジック波形描画方法を実行してもよい。ロジック波形描画回路１０は、制御部２００によってロジック波形描画方法を実行するように制御されてもよい。ロジック波形描画方法は、制御部２００等のプロセッサに実行させるロジック波形描画プログラムとして実現されてもよい。ロジック波形描画プログラムは、非一時的なコンピュータ読み取り可能な媒体に格納されてよい。

ロジック波形描画回路１０は、中間コードメモリ４０の中間コード及びロジックコードメモリ６０のロジックコードをそれぞれリセット（クリア）する（ステップＳ１）。

ロジック波形描画回路１０は、ＡＣＱメモリ１３０からＡＣＱデータを取得する（ステップＳ２）。

ロジック波形描画回路１０は、１つのロジック波形を表すＡＣＱデータの集合の数が水平画素数未満であるか判定する（ステップＳ３）。１つのロジック波形を表すＡＣＱデータの集合の数は、データ数とも称される。つまり、ロジック波形描画回路１０は、データ数が水平画素数未満であるか判定する。

ロジック波形描画回路１０は、データ数が水平画素数未満でない場合（ステップＳ３：ＮＯ）、つまりデータ数が水平画素数以上である場合、ステップＳ４の手順をスキップしてステップＳ５の手順に進む。

ロジック波形描画回路１０は、データ数が水平画素数未満である場合（ステップＳ３：ＹＥＳ）、中間コード生成回路３０に中間コードを生成させる。具体的には、中間コード生成回路３０は、１つのロジック波形を表すＡＣＱデータの集合に基づいて、中間コードを生成して中間コードメモリ４０に格納する。ロジック波形描画回路１０がＡＣＱデータの集合を複数取得した場合、中間コード生成回路３０は、各集合に基づく中間コードを重畳して中間コードメモリ４０に格納する。

ロジック波形描画回路１０は、ロジックコードを生成する（ステップＳ５）。ロジック波形描画回路１０は、中間コードを生成しない場合、ロジックコード生成回路２０にロジックコードを生成させる。ロジックコード生成回路２０は、１つのロジック波形を表すＡＣＱデータの集合に基づいてロジックコードを生成してロジックコードメモリ６０に格納する。ロジック波形描画回路１０がＡＣＱデータの集合を複数取得した場合、ロジックコード生成回路２０は、各集合に基づくロジックコードを重畳してロジックコードメモリ６０に格納する。ロジック波形描画回路１０は、中間コードを生成した場合、ロジックコード変換回路５０に、中間コードをロジックコードに変換させる。ロジックコード変換回路５０は、１つ又は複数のロジック波形から生成した中間コードをロジックコードに変換してロジックコードメモリ６０に格納する。

ロジック波形描画回路１０は、ビットマップデータを生成する（ステップＳ６）。ロジック波形描画回路１０は、ビットマップ変換回路７０に、ロジックコードに基づいてビットマップデータを描画させる。ビットマップ変換回路７０は、ロジックコードをビットマップに変換してビットマップメモリ１５４に格納する。ロジック波形描画回路１０は、ステップＳ６の手順の実行後、図１２のフローチャートの手順の実行を終了する。

（他の実施形態）
ロジック波形描画回路１０は、複数のロジック波形をそれぞれ区別して表示するようにビットマップデータを描画してよい。ロジック波形描画回路１０は、例えば、複数回にわたって取り込まれたロジック波形のうち、最後に取り込まれた１つのロジック波形と、それ以外に取り込まれた１つ又は複数のロジック波形とを区別して表示するようにビットマップデータとして描画してもよい。

また、ロジック波形描画回路１０は、複数種類のロジック波形をまとめてバス表示することがある。仮に、複数回取り込んだロジック波形それぞれのバス表示が重畳して表示される場合、それぞれのバス表示が見にくくなる。そこで、ロジック波形描画回路１０は、複数回取り込んだロジック波形のうち１回分のロジック波形に基づいてバス表示するようにビットマップデータを描画してよい。この場合、ロジック波形描画回路１０は、バス表示に用いられたロジック波形を、バス表示に用いられないロジック波形と区別して表示するようにビットマップデータを描画してよい。

このように複数のロジック波形をそれぞれ区別した表示は、例えば、以下に示される構成で実現され得る。

＜複数面を有するロジックコードメモリ６０＞
ロジック波形描画回路１０のロジックコードメモリ６０は、波形表示領域に表示する内容に対応づけられるロジックコードを格納する領域を有する。ロジックコードメモリ６０は、ロジックコードを格納する領域を少なくとも１面有する。ロジックコードメモリ６０は、ロジックコードを格納する領域を２面以上有してもよい。ロジック波形描画回路１０は、１面の領域毎に格納されるロジックコードに基づいて、波形表示領域に表示するビットマップデータを描画できる。

具体的には、ビットマップ変換回路７０は、ロジックコードを格納する１面の領域毎に対応する色でロジック波形を区別して表示するようにビットマップデータを描画できる。ロジックコードを格納する領域が２面以上ある場合、ビットマップ変換回路７０は、２色以上の異なる色で区別されるロジック波形を表示するようにビットマップデータを描画できる。色の違いは、グレースケール等の輝度の違いによって表されてもよいし、ＲＧＢ等の色彩の違いによって表されてもよい。

上述したように、ロジック波形描画回路１０は、複数回にわたって取り込まれたロジック波形のうち、最後に取り込まれた１つのロジック波形と、それ以外に取り込まれた１つ又は複数のロジック波形とを区別して表示するようにビットマップデータを描画できる。この場合、ロジック波形描画回路１０は、最後に取り込まれた１つのロジック波形に基づくロジックコードと、それ以外に取り込まれた１つ又は複数のロジック波形に基づくロジックコードとを、ロジックコードメモリ６０の異なる面に格納する。ビットマップ変換回路７０は、異なる面に格納されたロジックコードそれぞれに基づいて異なる色でビットマップデータを描画することによって、各ロジックコードに基づくロジック波形を区別可能に表示できる。

以上述べてきたように、ロジック波形描画回路１０は、ロジックコードメモリ６０がロジックコードを格納する領域を２面以上有することによって、ロジック波形を区別して表示できる。例えば、ロジック波形描画回路１０は、複数回取り込んだロジック波形のうち１回分のロジック波形だけを区別して表示するようにビットマップデータを描画できる。

＜ＭＳＢを有する中間コード＞
全てのロジック波形を重畳した表示と特定の１つのロジック波形の表示とを区別する場合において、ロジック波形描画回路１０は、２面の領域に分けてロジックコードを格納することができる。ロジック波形描画回路１０は、特定の１つのロジック波形の表示に対応するロジックコードだけを２面両方ともに格納し、全てのロジック波形の表示に対応するロジックコードを１面だけに格納してよい。

ここで、１つのロジック波形を表すＡＣＱデータの集合の数が水平画素数以上である場合、ロジック波形描画回路１０は、ＡＣＱデータに基づいてロジックコード生成回路２０にロジックコードを生成させる。ロジックコード生成回路２０は、上述のとおり、２面の領域に異なるロジックコードを格納することで、表示の区別を実現できる。

一方で、ロジック波形描画回路１０は、１つのロジック波形を表すＡＣＱデータの集合の数が水平画素数未満である場合に生成する中間コードの構成を変更することによって、表示の区別を実現してもよい。具体的には、中間コードメモリ４０が以下のように構成されてよい。

例えば、１０００個のロジック波形が重畳して表示される場合、中間コードメモリ４０は、中間コードの各データを１０ビットで表すことができるように構成される。ここで、中間コードメモリ４０は、中間コードの各データに１ビットを追加し、各データを１１ビットで表すように構成されてよい。追加された１ビットは、各データの値を表すために用いられる１０ビットとは区別され、ＭＳＢ（Most Significant Bit）として用いられる。

上述のとおり、特定の１つのロジック波形の表示に対応するロジックコードだけが２面両方に格納されるとともに、全てのロジック波形を重畳した表示に対応するロジックコードが１面だけに格納されるとする。この場合、中間コード生成回路３０は、特定の１つのロジック波形を表すＡＣＱデータの集合に基づく中間コードの各データのＭＳＢに１を立て、他のロジック波形を表すＡＣＱデータの集合に基づく中間コードの各データのＭＳＢを０とする。

ロジックコード変換回路５０は、ＭＳＢが１とされている中間コードをロジックコードに変換する際に、変換したロジックコードを２面両方に格納する。ロジックコード変換回路５０は、ＭＳＢが０とされている中間コードをロジックコードに変換する際に、変換したロジックコードを１面だけに格納する。

このようにすることで、中間コードメモリ４０が中間コードを格納する領域を２面有しなくても、中間コードが２種類のロジックコードに変換される。つまり、中間コードメモリ４０が中間コードを格納する領域を２面有しなくても、ロジック波形が区別して表示され得る。例えば、最後に取り込んだＡＣＱデータの集合に基づいて生成される中間コードの各データのＭＳＢが１とされることによって、最後に取り込んだＡＣＱデータの集合で表されるロジック波形が区別して表示される。

本実施形態に係るロジック波形描画回路１０は、以下のように構成される。

ロジック入力付きのデジタルオシロスコープ１００が複数回にわたって取り込んだＡＣＱデータを重ね描きすることでデータ取り込みレートを上げる方式において、ロジック波形を表示しても取り込みレートの向上を妨げないロジック描画方式が提供される。

また、ＡＣＱデータの数が少ないときに表示補間をせずにドット表示することによって、取り込みレートを更に向上させようとした場合、アナログ波形が表示補間なし（ドット表示）で表示される。一方で、ロジック波形がパルス補間で表示されたとしても、できるだけ取り込みレート向上の妨げにならないようなロジック描画方式が提供される。

また、重ね描きするロジック波形をＨ、Ｌ、及び、Ｔそれぞれを表すロジックコードにコード化し、そのコードに応じてビットマップメモリ１５４に波形を展開し表示することで、データ数が少ないときの処理が高速化される。

また、ＡＣＱデータの数が波形表示領域の水平画素数以上である場合、１つの画素毎のＡＣＱデータと、その１つ前の画素のＡＣＱデータとに基づいて各画素のロジックコードが生成され、ロジックコードメモリ６０に格納される。

また、ＡＣＱデータの数が波形表示領域の水平画素数未満である場合、データ補間することなく、ＡＣＱデータ数分だけ現在よりも前のＡＣＱデータから変化があった画素の中間コードが積算値として生成され、中間コードメモリ４０に格納される。このとき、波形表示領域上に表示すべきＡＣＱデータがないことを示す非表示データからの変化、又は、非表示データへの変化の少なくとも一方が考慮される。また、中間コードメモリ４０から読み出した中間コードを変換したロジックコードがロジックコードメモリ６０に格納される。

また、ＡＣＱデータの数と波形表示領域の水平画素数との大小関係にかかわらず、共通のロジックコードが生成される。その結果、ロジックコードに基づいてビットマップデータを生成する処理、及び、その後の処理を実行する回路は、共通の回路で構成され得る。

本開示に係る実施形態について、諸図面及び実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形又は修正を行うことが容易であることに注意されたい。従って、これらの変形又は修正は本開示の範囲に含まれることに留意されたい。例えば、各構成部に含まれる機能などは論理的に矛盾しないように再配置可能であり、複数の構成部を１つに組み合わせたり、或いは分割したりすることが可能である。

表示器１７０は、時間を表す軸が水平方向に延びるように波形を表示すると仮定して説明されてきた。表示器１７０は、時間を表す軸が垂直方向等の他の方向に延びるように波形を表示してもよい。この場合、時間を表す軸が延びる方向は所定方向とも称される。また、水平画素数は、所定方向の画素数と言い換えられる。

１０ ロジック波形描画回路
２０ ロジックコード生成回路
３０ 中間コード生成回路
４０ 中間コードメモリ
５０ ロジックコード変換回路
６０ ロジックコードメモリ
７０ ビットマップ変換回路
１００ デジタルオシロスコープ
１１２ ＡＤＣ
１１４ サンプラ
１２０ データ取込処理回路
１２２ デジタルトリガ回路
１３０ ＡＣＱメモリ
１４２ アナログ波形描画回路
１５２、１５４ ビットマップメモリ
１６０ 合成回路
１７０ 表示器
１８０ 表示タイミング生成回路
２００ 制御部

Claims (7)

1. 複数のロジック波形のそれぞれのＡＣＱデータの数が、前記複数のロジック波形を表示する波形表示領域の水平方向の画素数未満である場合に、前記水平方向の画素のうち前記ＡＣＱデータが存在する画素だけを対象として中間コードを生成する中間コード生成回路と、
   前記中間コードを、前記水平方向の画素のそれぞれにおいて前記複数のロジック波形を重畳して表示する波形の論理値を表すロジックコードに変換するロジックコード変換回路と
   を備え、
   前記中間コードは、前記中間コードが少なくとも２種類に区別されるために用いられるＭＳＢを有し、
   前記ロジックコード変換回路は、前記ＭＳＢが０である中間コードを変換したロジックコードと、前記ＭＳＢが１である中間コードを変換したロジックコードとをそれぞれ区別して出力する、ロジック波形描画回路。
2. 複数のロジック波形のそれぞれのＡＣＱデータの数が、前記複数のロジック波形を表示する波形表示領域の水平方向の画素数未満である場合に、前記水平方向の画素のうち前記ＡＣＱデータが存在する画素だけを対象として中間コードを生成する中間コード生成回路と、
   前記中間コードを、前記水平方向の画素のそれぞれにおいて前記複数のロジック波形を重畳して表示する波形の論理値を表すロジックコードに変換するロジックコード変換回路と
   を備え、
   前記中間コード生成回路は、前記水平方向の画素数を前記ＡＣＱデータの数で割った数だけ前記水平方向に並ぶ画素のうち、トリガが入力されるタイミングと、前記ＡＣＱデータのサンプリングのタイミングとの関係に基づいて定まる１個の画素を対象として、前記中間コードを生成する、ロジック波形描画回路。
3. 前記中間コード生成回路は、生成する前記中間コードに対応する前記ＡＣＱデータの論理値への、１つ前の前記ＡＣＱデータの論理値からの変化のパターンに応じて前記中間コードを生成する、請求項２に記載のロジック波形描画回路。
4. 前記ロジックコードは、前記水平方向の画素のそれぞれに表示される前記ロジック波形の論理値が０であることを表すＬ、前記ロジック波形の論理値が１であることを表すＨ、及び、前記ロジック波形の論理値が０と１との間で遷移することを表すＴの３ビットのコードを含み、
   前記中間コードは、前記ロジックコードのＨ、Ｌ及びＴのそれぞれを決定するために用いられるデータを含む、請求項３に記載のロジック波形描画回路。
5. 前記ロジックコード変換回路は、前記中間コードに含まれる、前記ロジックコードのＨ及びＬのそれぞれを決定するために用いられるデータに基づいて、前記ロジックコードのＨ、Ｌ及びＴのそれぞれを決定する、請求項４に記載のロジック波形描画回路。
6. 複数のロジック波形のそれぞれのＡＣＱデータの数が、前記複数のロジック波形を表示する波形表示領域の水平方向の画素数未満である場合に、前記水平方向の画素のうち前記ＡＣＱデータが存在する画素だけを対象として中間コードを生成するステップと、
   前記中間コードを、前記水平方向の画素のそれぞれにおいて前記複数のロジック波形を重畳して表示する波形の論理値を表すロジックコードに変換するステップと
   を含み、
   前記中間コードは、前記中間コードが少なくとも２種類に区別されるために用いられるＭＳＢを有し、
   前記中間コードを生成するステップにおいて、前記ＭＳＢが０である中間コードを変換したロジックコードと、前記ＭＳＢが１である中間コードを変換したロジックコードとをそれぞれ区別して出力する、ロジック波形描画方法。
7. プロセッサに、
   複数のロジック波形のそれぞれのＡＣＱデータの数が、前記複数のロジック波形を表示する波形表示領域の水平方向の画素数未満である場合に、前記水平方向の画素のうち前記ＡＣＱデータが存在する画素だけを対象として中間コードを生成するステップと、
   前記中間コードを、前記水平方向の画素のそれぞれにおいて前記複数のロジック波形を重畳して表示する波形の論理値を表すロジックコードに変換するステップと
   を実行させ、
   前記中間コードは、前記中間コードが少なくとも２種類に区別されるために用いられるＭＳＢを有し、
   前記中間コードを生成するステップにおいて、前記ＭＳＢが０である中間コードを変換したロジックコードと、前記ＭＳＢが１である中間コードを変換したロジックコードとをそれぞれ区別して出力する、ロジック波形描画プログラム。