JP7729171B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

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Description

本開示は、半導体装置および半導体装置の製造方法に関する。
特許文献１には、基板に第１領域と、第１領域に隣接するように第２領域が設けられたる絶縁ゲート型半導体装置が開示されている。第１領域はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）として動作し、第２領域はダイオードとして動作する。
特許第５１０３８３０号公報
特許文献１のようなＲＣ（Ｒｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ）－ＩＧＢＴでは、ＩＧＢＴとダイオードを別個に形成する場合に比べて放熱性を向上できる。このため、有効面積を縮小して電流密度を高く設計できる。一方、ＲＣ－ＩＧＢＴは、ダイオード領域の電流密度が高く、キャリア密度が高い。このため、リカバリ動作時にキャリアを取り除くことが困難となり、テール電流が発生することがある。従って、リカバリ損失Ｅｒｒを十分に低減できない可能性がある。
本開示は、上述の課題を解決するためになされたもので、リカバリ動作時におけるテール電流を抑制できる半導体装置および半導体装置の製造方法を得ることを目的とする。
第１の開示に係る半導体装置は、ＩＧＢＴ領域と、ダイオード領域とを有する半導体基板と、前記半導体基板の上面に設けられた第１電極と、前記半導体基板の上面と反対側の裏面に設けられた第２電極と、を備え、前記ダイオード領域は、ｎ型のドリフト層と、前記ドリフト層の上面側に設けられたｐ型のアノード層と、前記ドリフト層の裏面側に設けられたｎ型のカソード層と、を有し、前記ドリフト層のうち前記半導体基板の厚さ方向の中心よりも裏面側には、結晶欠陥密度が前記ドリフト層の他の部分よりも高く、プロトンを有する第１ライフタイム制御領域が設けられ、前記第１ライフタイム制御領域のドナー濃度の最大値は１．０×１０１５／ｃｍ３以下であり、前記第１ライフタイム制御領域のドナー濃度が最大となる位置は、前記半導体基板の厚さ方向の中心よりも裏面側であり、前記ドリフト層の裏面側には、前記裏面から前記カソード層よりも深い位置にｎ型のバッファ層が設けられ、前記バッファ層のドナー濃度は、前記第１ライフタイム制御領域のドナー濃度の最大値の５０倍以上であり、前記バッファ層はリンで形成され、前記半導体基板の厚さ方向で、前記第１ライフタイム制御領域の結晶欠陥密度のピーク位置と前記半導体基板の厚さ方向の中心との距離は、前記ピーク位置と前記半導体基板の裏面との距離よりも小さい。
第２の開示に係る半導体装置は、ＩＧＢＴ領域と、ダイオード領域とを有する半導体基板と、前記半導体基板の上面に設けられた第１電極と、前記半導体基板の上面と反対側の裏面に設けられた第２電極と、を備え、前記ダイオード領域は、ｎ型のドリフト層と、前記ドリフト層の上面側に設けられたｐ型のアノード層と、前記ドリフト層の裏面側に設けられたｎ型のカソード層と、を有し、前記ドリフト層のうち前記半導体基板の厚さ方向の中心よりも裏面側には、結晶欠陥密度が前記ドリフト層の他の部分よりも高く、プロトンを有する第１ライフタイム制御領域が設けられ、前記第１ライフタイム制御領域のドナー濃度の最大値は、前記ドリフト層の前記他の部分のドナー濃度の１０倍以下であり、前記第１ライフタイム制御領域のドナー濃度が最大となる位置は、前記半導体基板の厚さ方向の中心よりも裏面側であり、前記ドリフト層の裏面側には、前記裏面から前記カソード層よりも深い位置にｎ型のバッファ層が設けられ、前記バッファ層のドナー濃度は、前記第１ライフタイム制御領域のドナー濃度の最大値の５０倍以上であり、前記バッファ層はリンで形成されている。
第３の開示に係る半導体装置は、ＩＧＢＴ領域と、ダイオード領域とを有する半導体基板と、前記半導体基板の上面に設けられた第１電極と、前記半導体基板の上面と反対側の裏面に設けられた第２電極と、を備え、前記ダイオード領域は、ｎ型のドリフト層と、前記ドリフト層の上面側に設けられたｐ型のアノード層と、前記ドリフト層の裏面側に設けられたｎ型のカソード層と、を有し、前記ドリフト層のうち前記半導体基板の厚さ方向の中心よりも裏面側には、結晶欠陥密度が前記ドリフト層の他の部分よりも高く、プロトンを有する第１ライフタイム制御領域が設けられ、前記第１ライフタイム制御領域のドナー濃度の最大値は１．０×１０ １５ ／ｃｍ ３ 以下であり、前記第１ライフタイム制御領域のドナー濃度が最大となる位置は、前記半導体基板の厚さ方向の中心よりも裏面側であり、前記ドリフト層の裏面側には、前記裏面から前記カソード層よりも深い位置にｎ型のバッファ層が設けられ、前記バッファ層のドナー濃度は、前記第１ライフタイム制御領域のドナー濃度の最大値の５０倍以上であり、前記バッファ層はリンで形成され、前記半導体基板の厚さは１８０μｍ以下である。
第４の開示に係る半導体装置は、ＩＧＢＴ領域と、ダイオード領域とを有する半導体基板と、前記半導体基板の上面に設けられた第１電極と、前記半導体基板の上面と反対側の裏面に設けられた第２電極と、を備え、前記ダイオード領域は、ｎ型のドリフト層と、前記ドリフト層の上面側に設けられたｐ型のアノード層と、前記ドリフト層の裏面側に設けられたｎ型のカソード層と、を有し、前記ドリフト層のうち前記半導体基板の厚さ方向の中心よりも裏面側には、結晶欠陥密度が前記ドリフト層の他の部分よりも高く、プロトンを有する第１ライフタイム制御領域が設けられ、前記第１ライフタイム制御領域のドナー濃度の最大値は１．０×１０ １５ ／ｃｍ ３ 以下であり、前記第１ライフタイム制御領域のドナー濃度が最大となる位置は、前記半導体基板の厚さ方向の中心よりも裏面側であり、前記ドリフト層の裏面側には、前記裏面から前記カソード層よりも深い位置にｎ型のバッファ層が設けられ、前記バッファ層のドナー濃度は、前記第１ライフタイム制御領域のドナー濃度の最大値の５０倍以上であり、前記バッファ層はリンで形成され、前記ＩＧＢＴ領域は、前記半導体基板の上面側にｐ型のベース層を有し、前記アノード層は前記ベース層よりもアクセプタ濃度が低い。
第５の開示に係る半導体装置は、ＩＧＢＴ領域と、ダイオード領域とを有する半導体基板と、前記半導体基板の上面に設けられた第１電極と、前記半導体基板の上面と反対側の裏面に設けられた第２電極と、を備え、前記ダイオード領域は、ｎ型のドリフト層と、前記ドリフト層の上面側に設けられたｐ型のアノード層と、前記ドリフト層の裏面側に設けられたｎ型のカソード層と、を有し、前記ドリフト層のうち前記半導体基板の厚さ方向の中心よりも裏面側には、結晶欠陥密度が前記ドリフト層の他の部分よりも高く、プロトンを有する第１ライフタイム制御領域が設けられ、前記第１ライフタイム制御領域のドナー濃度の最大値は１．０×１０ １５ ／ｃｍ ３ 以下であり、前記第１ライフタイム制御領域のドナー濃度が最大となる位置は、前記半導体基板の厚さ方向の中心よりも裏面側であり、前記ドリフト層の裏面側には、前記裏面から前記カソード層よりも深い位置にｎ型のバッファ層が設けられ、前記バッファ層のドナー濃度は、前記第１ライフタイム制御領域のドナー濃度の最大値の５０倍以上であり、前記バッファ層はリンで形成され、前記ＩＧＢＴ領域のうち前記半導体基板の厚さ方向の中心よりも裏面側には、結晶欠陥密度が前記ドリフト層の他の部分よりも高く、プロトンを有する第２ライフタイム制御領域が設けられる。
第６の開示に係る半導体装置の製造方法は、ｎ型の半導体基板のうちＩＧＢＴ領域の上面側に設けられるｐ型のベース層と、前記ベース層の上面側に設けられるｎ型のソース層と、前記半導体基板のうちダイオード領域の上面側に設けられるｐ型のアノード層と、を形成し、前記ダイオード領域の前記上面と反対側の裏面側から、第１加速エネルギーでプロトンを注入し、前記第１加速エネルギーでプロトンを注入した領域を３５０℃未満の温度で加熱してライフタイム制御領域を形成し、前記ダイオード領域の裏面側から前記ライフタイム制御領域よりも浅くリンを注入し、前記リンを注入した領域を加熱して、前記ライフタイム制御領域の裏面側にｎ型のバッファ層を形成し、前記ＩＧＢＴ領域の裏面側に設けられるｐ型のコレクタ層と、前記ダイオード領域のうち前記バッファ層の裏面側に設けられるｎ型のカソード層と、を形成し、前記ライフタイム制御領域のドナー濃度が最大となる位置は、前記半導体基板の厚さ方向の中心よりも裏面側であり、前記バッファ層のドナー濃度は、前記ライフタイム制御領域のドナー濃度の最大値の５０倍以上であり、前記ダイオード領域は、ｎ型のドリフト層と、前記ドリフト層の上面側に設けられた前記アノード層と、前記ドリフト層の裏面側に設けられた前記カソード層と、を有し、前記ライフタイム制御領域のドナー濃度の最大値は、前記ドリフト層の他の部分のドナー濃度の１０倍以下である。
本開示に係る半導体装置および半導体装置の製造方法では、ライフタイム制御領域によってリカバリ動作時のテール電流を抑制できる。
実施の形態１に係る半導体装置の平面図である。 実施の形態１の変形例に係る半導体装置の平面図である。 実施の形態１に係るＩＧＢＴ領域の平面図である。 図３をＡ－Ａ直線で切断することで得られる断面図である。 図３をＢ－Ｂ直線で切断することで得られる断面図である。 実施の形態１に係るダイオード領域の平面図である。 図６をＣ－Ｃ直線で切断することで得られる断面図である。 図６をＤ－Ｄ直線で切断することで得られる断面図である。 実施の形態１に係るＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図である。 実施の形態１に係る終端領域の構成を示す断面図である。 実施の形態１に係る終端領域の構成を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係るライフタイム制御領域を説明する図である。 実施の形態１に係るドナー濃度を説明する図である。 シリコン中のプロトンの飛程を説明する図である。 実施の形態２に係るダイオード領域の断面図である。 実施の形態２に係るキャリア密度を説明する図である。 実施の形態３に係るＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図である。
各実施の形態に係る半導体装置および半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。以下の説明において、ｎおよびｐは半導体の導電型を示し、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
実施の形態１．
図１は、実施の形態１に係る半導体装置１００の平面図である。図２は、実施の形態１の変形例に係る半導体装置１０１の平面図である。半導体装置１００、１０１は、ＲＣ－ＩＧＢＴである。半導体装置１００、１０１は、ＩＧＢＴ領域１０と、ダイオード領域２０とを有する半導体基板を備える。半導体装置１００では、ＩＧＢＴ領域１０とダイオード領域２０とがストライプ状に並ぶ。半導体装置１００を「ストライプ型」と呼んでよい。半導体装置１０１は、ダイオード領域２０が縦方向と横方向に複数設けられる。ダイオード領域２０の周囲には、ＩＧＢＴ領域１０が設けられる。半導体装置１０１を「アイランド型」と呼んでよい。
まず、半導体装置１００の構造について説明する。半導体装置１００は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ＩＧＢＴ領域１０およびダイオード領域２０は、半導体装置１００の一端側から他端側に延伸する。ＩＧＢＴ領域１０およびダイオード領域２０は、ＩＧＢＴ領域１０およびダイオード領域２０の延伸方向と直交する方向に交互にストライプ状に設けられている。図１では、ＩＧＢＴ領域１０が３個、ダイオード領域が２個で示されている。また、全てのダイオード領域２０がＩＧＢＴ領域１０で挟まれている。ＩＧＢＴ領域１０の数は、３個以上でも３個以下でもよい。ダイオード領域２０の数は、２個以上でも２個以下でもよい。また、図１においてＩＧＢＴ領域１０とダイオード領域２０の位置を入れ替えてもよい。つまり、全てのＩＧＢＴ領域１０がダイオード領域２０に挟まれてもよい。また、ＩＧＢＴ領域１０とダイオード領域２０とが、１つずつ互いに隣り合っていてもよい。
紙面下側のＩＧＢＴ領域１０に隣接してパッド領域４０が設けられている。パッド領域４０は、半導体装置１００を制御するための制御パッド４１が設けられる領域である。ＩＧＢＴ領域１０およびダイオード領域２０を合わせてセル領域と呼ぶ。セル領域およびパッド領域４０を合わせた領域の周囲には、半導体装置１００の耐圧保持のために終端領域３０が設けられている。
終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えばＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｍｉｔｉｎｇ Ｒｉｎｇ）またはＶＬＤ（Ｖａｒｉａｔｉｏｎ ｏｆ Ｌａｔｅｒａｌ Ｄｏｐｉｎｇ）である。ＦＬＲは、セル領域を囲むように半導体基板の上面側に設けられたｐ型終端ウェル層から構成される。ＶＬＤは、セル領域を囲み、濃度勾配を有するｐ型ウェル層から構成される。ＦＬＲに用いられるリング状のｐ型終端ウェル層の数およびＶＬＤに用いられる濃度分布は、半導体装置１００の耐圧設計によって適宜選択してよい。また、パッド領域４０の全域に亘ってｐ型終端ウェル層を設けてもよい。パッド領域４０にＩＧＢＴセルまたはダイオードセルを設けてもよい。
制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、温度センスダイオードパッド４１ｄ、４１ｅを含む。電流センスパッド４１ａは、セル領域に流れる電流を検知するための制御パッドである。電流センスパッド４１ａは、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるように、セル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続されている。
ケルビンエミッタパッド４１ｂおよびゲートパッド４１ｃは、半導体装置１００をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂはＩＧＢＴセルのｐ型ベース層およびｎ＋型ソース層に電気的に接続される。ゲートパッド４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層は、ｐ＋型コンタクト層を介して電気的に接続されてもよい。
温度センスダイオードパッド４１ｄ、４１ｅは、半導体装置１００に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。温度センスダイオードパッド４１ｄ、４１ｅによって、セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置１００の温度を測定できる。
次に、半導体装置１０１の構造について説明する。半導体装置１０１では、ダイオード領域２０はＩＧＢＴ領域１０に取り囲まれている。つまり、ＩＧＢＴ領域１０内に複数のダイオード領域２０がアイランド状に設けられている。図２では、ダイオード領域２０は紙面左右方向に４列、紙面上限方向に２行のマトリクス状に設けられる。これに限らず、ＩＧＢＴ領域１０内に１つまたは複数のダイオード領域２０が点在して設けられ、各ダイオード領域２０がＩＧＢＴ領域１０に囲まれれば良い。パッド領域４０、終端領域３０の構造は半導体装置１００と同様である。
図３は、実施の形態１に係るＩＧＢＴ領域１０の平面図である。図３は、図１または図２に示される破線８２で囲まれる領域の拡大図である。図４は、図３をＡ－Ａ直線で切断することで得られる断面図である。図５は、図３をＢ－Ｂ直線で切断することで得られる断面図である。図３に示すように、ＩＧＢＴ領域１０には、アクティブトレンチゲート１１とダミートレンチゲート１２とがストライプ状に設けられている。半導体装置１００では、アクティブトレンチゲート１１およびダミートレンチゲート１２は、ＩＧＢＴ領域１０の長手方向に延伸する。ＩＧＢＴ領域１０の長手方向がアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向となっている。一方、半導体装置１０１では、ＩＧＢＴ領域１０に長手方向と短手方向の区別がない。半導体装置１０１において、紙面左右方向をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよい。また、紙面上下方向をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよい。
アクティブトレンチゲート１１では、半導体基板に形成されたトレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられる。ダミートレンチゲート１２では、半導体基板に形成されたトレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられる。アクティブトレンチゲート１１のゲートトレンチ電極１１ａは、ゲートパッド４１ｃに電気的に接続される。ダミートレンチゲート１２のダミートレンチ電極１２ａは、半導体基板の上面に設けられるエミッタ電極６に電気的に接続される。
ｎ＋型ソース層１３は、アクティブトレンチゲート１１の幅方向の両側でゲートトレンチ絶縁膜１１ｂに接する。ｎ＋型ソース層１３は、ｎ型不純物として例えばヒ素またはリン等を有する。ｎ＋型ソース層１３のｎ型不純物の濃度は１．０×１０１７／ｃｍ３～１．０×１０２０／ｃｍ３である。ｎ＋型ソース層１３は、アクティブトレンチゲート１１の延伸方向に沿って、ｐ＋型コンタクト層１４と交互に設けられる。ｐ＋型コンタクト層１４は、隣り合った２つのダミートレンチゲート１２の間にも設けられる。ｐ＋型コンタクト層１４は、ｐ型不純物として例えばボロンまたはアルミを有する。ｐ＋型コンタクト層１４のｐ型不純物の濃度は、１．０×１０１５／ｃｍ３～１．０×１０２０／ｃｍ３である。なお、ソース層は、エミッタ層と呼ばれる場合もある。
図３に示すようにＩＧＢＴ領域１０では、アクティブトレンチゲート１１が３本並んだ隣に、ダミートレンチゲート１２が３本並ぶ。また、ダミートレンチゲート１２が３本並んだ隣に、アクティブトレンチゲート１１が３本並ぶ。つまりＩＧＢＴ領域１０では、アクティブトレンチゲート１１の組とダミートレンチゲート１２の組が交互に並ぶ。１つのアクティブトレンチゲート１１の組に含まれるアクティブトレンチゲート１１の数は１以上であればよい。また、１つのダミートレンチゲート１２の組に含まれるダミートレンチゲート１２の数は１以上であってもよく、０であってもよい。すなわち、ＩＧＢＴ領域１０に設けられるトレンチの全てがアクティブトレンチゲート１１であってもよい。
半導体基板は、ｎ－型ドリフト層１を有している。ｎ－型ドリフト層１は、ｎ型不純物として例えばヒ素またはリンを有する。ｎ－型ドリフト層１のｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１５／ｃｍ３である。半導体基板は、図４においてｎ＋型ソース層１３およびｐ＋型コンタクト層１４からｐ型コレクタ層１６までの範囲である。図４においてｎ＋型ソース層１３およびｐ＋型コンタクト層１４の紙面上端を半導体基板の上面、ｐ型コレクタ層１６の紙面下端を半導体基板の裏面と呼ぶ。裏面は上面と反対側の面である。
ＩＧＢＴ領域１０では、ｎ－型ドリフト層１の上面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層２が設けられる。ｎ型キャリア蓄積層２は、ｎ型不純物として例えばヒ素またはリンを有する。ｎ型キャリア蓄積層２のｎ型不純物の濃度は１．０×１０１３／ｃｍ３～１．０×１０１７／ｃｍ３である。なお、ｎ型キャリア蓄積層２が設けられずに、ｎ型キャリア蓄積層２の領域にもｎ－型ドリフト層１が設けられてもよい。ｎ型キャリア蓄積層２によって、ＩＧＢＴ領域１０に電流が流れた際の通電損失を低減することができる。ｎ型キャリア蓄積層２とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層２の形成方法では、まずｎ－型ドリフト層１を有する半導体基板にｎ型不純物をイオン注入する。その後、アニールによって、注入したｎ型不純物をｎ－型ドリフト層１内に拡散させる。このとき、ｎ型キャリア蓄積層２とｎ－型ドリフト層１との境界付近では、緩やかに不純物濃度が変化する場合がある。
ｎ型キャリア蓄積層２の上面側には、ｐ型ベース層１５が設けられている。ｐ型ベース層１５は、ｐ型不純物として例えばボロンまたはアルミを有する。ｐ型ベース層１５のｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ型ベース層１５は、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接している。ｐ型ベース層１５の上面側には、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接してｎ＋型ソース層１３が設けられる。ｐ型ベース層１５の上面側のうちｎ＋型ソース層１３以外の領域には、ｐ＋型コンタクト層１４が設けられている。ｎ＋型ソース層１３およびｐ＋型コンタクト層１４は半導体基板の上面を構成している。
なお、ｐ＋型コンタクト層１４は、ｐ型ベース層１５よりもｐ型不純物の濃度が高い領域である。ｐ＋型コンタクト層１４とｐ型ベース層１５とを区別する必要がある場合には、それぞれを個別に呼称してよい。ｐ＋型コンタクト層１４とｐ型ベース層１５とを合わせてｐ型ベース層と呼んでもよい。
ｎ－型ドリフト層１の裏面側には、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層３が設けられている。ｎ型バッファ層３は、半導体装置１００または半導体装置１０１がオフ状態のときに、ｐ型ベース層１５から裏面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層３は、例えば、リンあるいはプロトンを注入して形成する。ｎ型バッファ層３は、リンおよびプロトンの両方を注入して形成してもよい。ｎ型バッファ層３のｎ型不純物の濃度は１．０×１０１４／ｃｍ３～１．０×１０１８／ｃｍ３である。
なお、ｎ型バッファ層３が設けられずに、図４で示したｎ型バッファ層３の領域にもｎ－型ドリフト層１が設けられてもよい。ｎ型バッファ層３とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
ｎ型バッファ層３の裏面側には、ｐ型コレクタ層１６が設けられている。ｐ型コレクタ層１６は、ｐ型不純物として例えばボロンまたはアルミを有する。ｐ型コレクタ層１６のｐ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２０／ｃｍ３である。ｐ型コレクタ層１６は半導体基板の裏面を構成している。ｐ型コレクタ層１６は、ＩＧＢＴ領域１０だけでなく、終端領域３０にも設けられている。ｐ型コレクタ層１６のうち終端領域３０に設けられた部分はｐ型終端コレクタ層１６ａである。また、ｐ型コレクタ層１６は、ＩＧＢＴ領域１０からダイオード領域２０に一部がはみ出して設けられてもよい。
トレンチは、半導体基板の上面からｐ型ベース層１５を貫通し、ｎ－型ドリフト層１に達する。アクティブトレンチゲート１１において、ゲートトレンチ電極１１ａはゲートトレンチ絶縁膜１１ｂを介してｎ－型ドリフト層１に対向している。ダミートレンチゲート１２において、ダミートレンチ電極１２ａは、ダミートレンチ絶縁膜１２ｂを介してｎ－型ドリフト層１に対向している。ゲートトレンチ絶縁膜１１ｂは、ｐ型ベース層１５およびｎ＋型ソース層１３に接している。ゲートトレンチ電極１１ａにゲート駆動電圧が印加されると、ゲートトレンチ絶縁膜１１ｂに接するｐ型ベース層１５にチャネルが形成される。
アクティブトレンチゲート１１のゲートトレンチ電極１１ａの上には、層間絶縁膜４が設けられている。半導体基板の上面のうち層間絶縁膜４が設けられていない領域および層間絶縁膜４の上にはバリアメタル５が形成されている。バリアメタル５は、例えば、チタンを含む導電体である。バリアメタル５は、窒化チタン、または、チタンとシリコンを合金化させたＴｉＳｉであってもよい。バリアメタル５は、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａにオーミック接触して電気的に接続されている。
バリアメタル５の上には、エミッタ電極６が設けられる。エミッタ電極６は、半導体基板の上面に設けられた第１電極である。エミッタ電極６は、例えばアルミニウムシリコン系合金などのアルミ合金で形成される。エミッタ電極６は、複数層の金属膜からなる電極であってもよい。複数層の金属膜では、例えばアルミ合金で形成された電極上に、無電解めっきあるいは電解めっき形成されためっき膜が設けられる。無電解めっきあるいは電解めっきで形成されためっき膜は、例えばニッケルめっき膜である。
隣接する層間絶縁膜４間等の微細な領域において、エミッタ電極６では良好な埋め込みが得られないことがある。この場合、エミッタ電極６よりも埋込性が良好なタングステンを微細な領域に配置して、タングステンの上にエミッタ電極６を設けてもよい。また、バリアメタル５を設けずに、半導体基板の上にエミッタ電極６を設けてもよい。また、ｎ＋型ソース層１３などのｎ型の半導体層の上のみにバリアメタル５を設けてもよい。バリアメタル５とエミッタ電極６とを合わせてエミッタ電極と呼んでもよい。図４では、ダミートレンチ電極１２ａの上には層間絶縁膜４が設けられていない。層間絶縁膜４は、ダミートレンチ電極１２ａの上に形成されても良い。この場合には、別の断面においてエミッタ電極６とダミートレンチ電極１２ａとを電気的に接続すれば良い。
ｐ型コレクタ層１６の裏面側には、コレクタ電極７が設けられる。コレクタ電極７は半導体基板の裏面に設けられた第２電極である。コレクタ電極７は、エミッタ電極６と同様、アルミ合金またはアルミ合金とめっき膜で構成されてもよい。また、コレクタ電極７はエミッタ電極６と異なる構成であってもよい。コレクタ電極７は、ｐ型コレクタ層１６にオーミック接触し、ｐ型コレクタ層１６と電気的に接続されている。
図５に示されるＢ－Ｂ断面では、図４に示されるＡ－Ａ断面と異なり、ｎ＋型ソース層１３が表れていない。つまり、ｎ＋型ソース層１３は、ｐ型ベース層の上面側に選択的に設けられている。なお、ここで言うｐ型ベース層とは、ｐ型ベース層１５とｐ＋型コンタクト層１４とを合わせて呼ぶｐ型ベース層のことである。
図６は、実施の形態１に係るダイオード領域２０の平面図である。図６は、図１または図２に示される破線８３で囲まれる領域の拡大図である。図７は、図６をＣ－Ｃ直線で切断することで得られる断面図である。図８は、図６をＤ－Ｄ直線で切断することで得られる断面図である。ダイオードトレンチゲート２１は、ダイオード領域２０の一端側から対向する他端側に向かって延伸している。ダイオードトレンチゲート２１において、半導体基板に形成されたトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられる。
ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。隣接する２つのダイオードトレンチゲート２１の間には、ｐ＋型コンタクト層２４およびｐ型アノード層２５が設けられている。ｐ＋型コンタクト層２４は、ｐ型不純物として例えばボロンまたはアルミを有する。ｐ＋型コンタクト層２４のｐ型不純物の濃度は、１．０×１０１５／ｃｍ３～１．０×１０２０／ｃｍ３である。ｐ型アノード層２５は、ｐ型不純物として例えばボロンまたはアルミを有する。ｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ＋型コンタクト層２４とｐ型アノード層２５とはダイオードトレンチゲート２１の長手方向に交互に設けられている。
ダイオード領域２０は、ＩＧＢＴ領域１０と同じくｎ－型ドリフト層１を有している。ダイオード領域２０のｎ－型ドリフト層１とＩＧＢＴ領域１０のｎ－型ドリフト層１とは連続して一体的に構成されたものである。図７において半導体基板は、ｐ＋型コンタクト層２４からｎ＋型カソード層２６までの範囲である。図７においてｐ＋型コンタクト層２４の紙面上端を半導体基板の上面、ｎ＋型カソード層２６の紙面下端を半導体基板の裏面と呼ぶ。ダイオード領域２０の上面とＩＧＢＴ領域１０の上面は同一面である。また、ダイオード領域２０の裏面とＩＧＢＴ領域１０の裏面は同一面である。
ダイオード領域２０においてもＩＧＢＴ領域１０と同様に、ｎ－型ドリフト層１の上面側にｎ型キャリア蓄積層２が設けられ、ｎ－型ドリフト層１の裏面側にｎ型バッファ層３が設けられている。ダイオード領域２０のｎ型キャリア蓄積層２およびｎ型バッファ層３は、ＩＧＢＴ領域１０のｎ型キャリア蓄積層２およびｎ型バッファ層３と同一の構成である。ＩＧＢＴ領域１０にｎ型キャリア蓄積層２を設ける場合であっても、ダイオード領域２０にはｎ型キャリア蓄積層２を設けなくてもよい。また、ＩＧＢＴ領域１０と同じく、ｎ－型ドリフト層１、ｎ型キャリア蓄積層２およびｎ型バッファ層３を合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層２の上面側には、ｐ型アノード層２５が設けられている。ｐ型アノード層２５は、ｎ－型ドリフト層１と半導体基板の上面との間に設けられている。ｐ型アノード層２５とＩＧＢＴ領域１０のｐ型ベース層１５とは、ｐ型不純物の濃度が同じであっても良い。ｐ型アノード層２５とｐ型ベース層１５とを同時に形成してもよい。
ｐ型アノード層２５の上面側には、ｐ＋型コンタクト層２４が設けられている。ｐ＋型コンタクト層２４のｐ型不純物の濃度は、ＩＧＢＴ領域１０のｐ＋型コンタクト層１４のｐ型不純物と同じであっても良く、異なってもよい。ｐ＋型コンタクト層２４は半導体基板の上面を構成している。なお、ｐ＋型コンタクト層２４は、ｐ型アノード層２５よりもｐ型不純物の濃度が高い。ｐ＋型コンタクト層２４とｐ型アノード層２５とを区別する必要がある場合にはそれぞれを個別に呼称してよい。ｐ＋型コンタクト層２４とｐ型アノード層２５とを合わせてｐ型アノード層と呼んでもよい。
ダイオード領域２０には、ｎ型バッファ層３の裏面側に、ｎ＋型カソード層２６が設けられている。ｎ＋型カソード層２６は、ｎ－型ドリフト層１と半導体基板の裏面との間に設けられている。ｎ＋型カソード層２６は、ｎ型不純物として例えばヒ素またはリンを有する。ｎ＋型カソード層２６のｎ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２１／ｃｍ３である。ｎ＋型カソード層２６は、ダイオード領域２０の一部または全部に設けられる。ｎ＋型カソード層２６は半導体基板の裏面を構成している。
なお、図示していないが、ｎ＋型カソード層２６を形成した領域に、さらにｐ型不純物を選択的に注入してもよい。これにより、ｎ＋型カソード層２６の一部にｐ＋型カソード層が設けられる。ｎ＋型カソード層とｐ＋型カソード層とを半導体基板の裏面に沿って交互に配置しても良い。このようなダイオードは、ＲＦＣ（Ｒｅｌａｘｅｄ Ｆｉｅｌｄ ｏｆ Ｃａｔｈｏｄｅ）ダイオードと呼ばれる。
ダイオード領域２０において、トレンチは半導体基板の上面からｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達する。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。
図７に示すように、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４の上にはバリアメタル５が設けられている。バリアメタル５は、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とオーミック接触し、電気的に接続されている。バリアメタル５は、ＩＧＢＴ領域１０のバリアメタル５と同一の構成であってよい。バリアメタル５の上には、エミッタ電極６が設けられる。ダイオード領域２０に設けられるエミッタ電極６は、ＩＧＢＴ領域１０に設けられたエミッタ電極６と連続して形成されている。
なお、ＩＧＢＴ領域１０の場合と同様に、バリアメタル５を設けずに、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とエミッタ電極６とをオーミック接触させてもよい。図７では、ダイオードトレンチ電極２１ａの上には層間絶縁膜４が設けられない。これに限らず、層間絶縁膜４をダイオードトレンチ電極２１ａの上に形成しても良い。この場合、別の断面においてエミッタ電極６とダイオードトレンチ電極２１ａとを電気的に接続すれば良い。
ｎ＋型カソード層２６の裏面側には、コレクタ電極７が設けられる。ダイオード領域２０のコレクタ電極７は、ＩＧＢＴ領域１０に設けられたコレクタ電極７と連続して形成されている。コレクタ電極７は、ｎ＋型カソード層２６にオーミック接触し、電気的に接続されている。
図８に示されるＤ－Ｄ断面では、図７に示されるＣ－Ｃ断面と異なり、ｐ＋型コンタクト層２４が表れていない。つまり、ｐ型アノード層２５が半導体基板の上面を構成している。ｐ＋型コンタクト層２４は、ｐ型アノード層２５の上面側に選択的に設けられている。
図７、８に示されるように、ダイオード領域２０のｎ－型ドリフト層１のうち半導体基板の厚さ方向の中心よりも裏面側には、ライフタイム制御領域５０が設けられる。ライフタイム制御領域５０は、結晶欠陥密度がｎ－型ドリフト層１の他の部分よりも高く、プロトンを有する。他の部分とは、ｎ－型ドリフト層１のうち結晶欠陥Ｖが形成された領域よりも上面側の部分である。ライフタイム制御領域５０の詳細については後述する。
図９は、実施の形態１に係るＩＧＢＴ領域１０とダイオード領域２０の境界の構成を示す断面図である。なお、図９ではライフタイム制御領域５０は省略されている。図９は、図１または図２をＧ－Ｇ直線で切断することで得られる断面図である。ＩＧＢＴ領域１０に設けられたｐ型コレクタ層１６は、ＩＧＢＴ領域１０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０側にはみ出している。これにより、ｎ＋型カソード層２６とアクティブトレンチゲート１１との距離を大きくすることができる。よって、還流ダイオード動作時にゲートトレンチ電極１１ａにゲート駆動電圧が印加された場合に、ＩＧＢＴ領域１０のアクティブトレンチゲート１１に隣接して形成されるチャネルからｎ＋型カソード層２６に電流が流れることを抑制できる。距離Ｕ１は、例えば１００μｍである。なお、半導体装置１００または半導体装置１０１の用途によっては、距離Ｕ１がゼロまたは１００μｍより小さい距離であってもよい。
図１０、１１は、実施の形態１に係る終端領域３０の構成を示す断面図である。図１０は、図１または図２をＥ－Ｅ直線で切断することで得られる断面図である。図１１は、図１をＦ－Ｆ直線で切断することで得られる断面図である。終端領域３０は、ｎ－型ドリフト層１を有している。終端領域３０の上面および裏面は、それぞれＩＧＢＴ領域１０およびダイオード領域２０の上面および裏面と同一面である。また、終端領域３０のｎ－型ドリフト層１は、ＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１と同一構成である。終端領域３０、ＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１は、連続して一体的に形成されている。
終端領域３０において、ｎ－型ドリフト層１の上面側にはｐ型終端ウェル層３１が設けられている。ｐ型終端ウェル層３１は、ｐ型不純物として例えばボロンまたはアルミを有する。ｐ型終端ウェル層３１のｐ型不純物の濃度は、１．０×１０１４／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ型終端ウェル層３１はセル領域を取り囲む。ｐ型終端ウェル層３１は複数のリング状に設けられる。また、ｐ型終端ウェル層３１のさらに外縁側にはｎ＋型チャネルストッパ層３２が設けられる。ｎ＋型チャネルストッパ層３２はｐ型終端ウェル層３１を取り囲んでいる。
ｎ－型ドリフト層１と半導体基板の裏面との間には、ｐ型終端コレクタ層１６ａが設けられている。ｐ型終端コレクタ層１６ａは、セル領域に設けられるｐ型コレクタ層１６と連続して一体的に形成されている。従って、ｐ型終端コレクタ層１６ａを含めてｐ型コレクタ層１６と呼んでもよい。
半導体装置１００では、ダイオード領域２０が終端領域３０と隣接する。このような構成では、図１１に示されるように、ｐ型終端コレクタ層１６ａのダイオード領域２０側の端部が距離Ｕ２だけダイオード領域２０にはみ出して設けられる。これにより、ｎ＋型カソード層２６とｐ型終端ウェル層３１との距離を大きくすることができる。従って、ｐ型終端ウェル層３１がダイオードのアノードとして動作することを抑制できる。距離Ｕ２は、例えば１００μｍである。
終端領域３０において、半導体基板の裏面にはコレクタ電極７が設けられている。コレクタ電極７は、セル領域から終端領域３０まで連続して一体的に形成されている。一方、終端領域３０において半導体基板の上面には、セル領域から連続しているエミッタ電極６と、エミッタ電極６とは分離された終端電極６ａとが設けられる。
エミッタ電極６と終端電極６ａとは、半絶縁性膜３３を介して電気的に接続されている。半絶縁性膜３３は、例えば、ｓｉｎＳｉＮ（ｓｅｍｉ－ｉｎｓｕｌａｔｉｎｇ Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ）である。終端電極６ａとｐ型終端ウェル層３１およびｎ＋型チャネルストッパ層３２とは、終端領域３０の上面に設けられた層間絶縁膜４に形成されたコンタクトホールを介して電気的に接続されている。また、終端領域３０には、エミッタ電極６、終端電極６ａおよび半絶縁性膜３３を覆う終端保護膜３４が設けられている。終端保護膜３４は、例えばポリイミドで形成される。
次に、半導体装置１００、１０１の製造方法を説明する。図１２～２３は、実施の形態１に係る半導体装置の製造方法を示す図である。図１１～１９は半導体装置１００または半導体装置１０１の上面側を形成する工程を示し、図２０～２３は、半導体装置１００または半導体装置１０１の裏面側を形成する工程を示す。
まず、図１２に示されるようにｎ－型ドリフト層１を有する半導体基板を準備する。半導体基板には、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製された所謂ＦＺウエハまたはＭＣＺ（Ｍａｇｎｅｔｉｃ ａｐｐｌｉｅｄ ＣＺｏｃｈｒａｌｋｉ）法で作製された所謂ＭＣＺウエハを用いることができる。半導体基板は、ｎ型不純物を含むｎ型ウエハであれば良い。半導体基板に含まれるｎ型不純物の濃度は、半導体装置の耐圧によって適宜選択される。例えば、耐圧が１２００Ｖの半導体装置では、ｎ－型ドリフト層１の比抵抗が４０～１２０Ω・ｃｍ程度となるようにｎ型不純物の濃度が調整される。
半導体基板を準備する工程では、半導体基板の全体がｎ－型ドリフト層１となっている。このような半導体基板の上面側または裏面側から、ｐ型あるいはｎ型の不純物イオンを注入し、熱処理などによって半導体基板内に拡散させる。これにより、ｐ型あるいはｎ型の半導体層を形成する。
半導体基板は、ＩＧＢＴ領域１０およびダイオード領域２０となる領域を備えている。また、図示しないがＩＧＢＴ領域１０およびダイオード領域２０になる領域の周囲には終端領域３０となる領域が設けられる。以下では、ＩＧＢＴ領域１０およびダイオード領域２０の製造方法について主として説明する。終端領域３０については周知の製造方法により作製してよい。例えば、ＩＧＢＴ領域１０およびダイオード領域２０を加工する前に、終端領域３０にｐ型不純物イオンを注入して、耐圧保持構造としてＦＬＲを形成してもよい。また、ＩＧＢＴ領域１０あるいはダイオード領域２０にｐ型不純物をイオン注入する際に、同時に終端領域３０にｐ型不純物イオンを注入して形成してもよい。
次に、図１３に示されるように、半導体基板の上面側からリンなどのｎ型不純物を注入してｎ型キャリア蓄積層２を形成する。また、半導体基板の上面側からボロンなどのｐ型不純物を注入してｐ型ベース層１５およびｐ型アノード層２５を形成する。ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。
ｎ型不純物およびｐ型不純物は、半導体基板の上面にマスク処理を施した後にイオン注入される。このため、これらの層は半導体基板の上面側に選択的に形成される。ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、終端領域３０でｐ型終端ウェル層３１に接続される。なお、マスク処理では、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの予め定められた領域に開口を形成する。この開口を介して、半導体基板の予め定められた領域にイオン注入またはエッチングを施す。
ｐ型ベース層１５およびｐ型アノード層２５は、同時にｐ型不純物をイオン注入して形成してもよい。この場合、ｐ型ベース層１５とｐ型アノード層２５の深さおよびｐ型不純物濃度は同じとなる。また、マスク処理により、ｐ型ベース層１５とｐ型アノード層２５に対して別々にｐ型不純物をイオン注入しても良い。これにより、ｐ型ベース層１５とｐ型アノード層２５の深さまたはｐ型不純物濃度を異ならせてもよい。
また、ｐ型終端ウェル層３１は、ｐ型アノード層２５と同時にｐ型不純物をイオン注入して形成してもよい。この場合、ｐ型終端ウェル層３１とｐ型アノード層２５との深さおよびｐ型不純物濃度は同じとなる。また、ｐ型終端ウェル層３１とｐ型アノード層２５の一方または双方を形成するために用いられるマスクを、メッシュ状にしてもよい。これにより開口率を変更できる。従って、ｐ型終端ウェル層３１とｐ型アノード層２５とを同時にイオン注入して形成する場合にも、ｐ型終端ウェル層３１とｐ型アノード層２５とのｐ型不純物濃度を異なる濃度とすることができる。
また、マスク処理によりｐ型終端ウェル層３１およびｐ型アノード層２５に対して別々にイオン注入してもよい。これにより、ｐ型終端ウェル層３１およびｐ型アノード層２５の深さまたはｐ型不純物濃度を異ならせてもよい。ｐ型終端ウェル層３１、ｐ型ベース層１５およびｐ型アノード層２５を、同時にイオン注入して形成してもよい。
次に、マスク処理によりｐ型ベース層１５の上面側に選択的にｎ型不純物を注入する。これにより、図１４に示されるようにｎ＋型ソース層１３を形成する。注入するｎ型不純物は、例えば砒素またはリンである。また、マスク処理によりｐ型ベース層１５の上面側に選択的にｐ型不純物を注入する。これにより、ｐ＋型コンタクト層１４を形成する。また、ｐ型アノード層２５の上面側に選択的にｐ型不純物を注入する。これにより、ｐ＋型コンタクト層２４を形成する。注入するｐ型不純物は、例えばボロンまたはアルミニウムである。
次に、図１５に示されるように、半導体基板の上面側からｐ型ベース層１５およびｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチ８を形成する。ｎ＋型ソース層１３を貫通するトレンチ８は、側壁がｎ＋型ソース層１３の一部を構成する。トレンチ８の形成方法として、まず半導体基板上にＳｉＯ２などの酸化膜を堆積させる。次に、マスク処理によってトレンチ８を形成する部分の酸化膜に開口を形成する。次に、開口を形成した酸化膜をマスクとして、半導体基板をエッチングする。
図１５では，ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチが同じである。ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチが異なっても良い。トレンチ８のピッチは、マスク処理のマスクパターンにより適宜変更することができる。
次に、図１６に示されるように、酸素を含む雰囲気中で半導体基板を加熱してトレンチ８の内壁および半導体基板の上面に酸化膜９を形成する。ＩＧＢＴ領域１０のトレンチ８に形成された酸化膜９は、ゲートトレンチ絶縁膜１１ｂおよびダミートレンチ絶縁膜１２ｂである。また、ダイオード領域２０のトレンチ８に形成された酸化膜９は、ダイオードトレンチ絶縁膜２１ｂである。半導体基板の上面に形成された酸化膜９は、後の工程で除去される。
次に、図１７に示されるように、トレンチ８内にＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などによって、ｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させる。これにより、ゲートトレンチ電極１１ａ、ダミートレンチ電極１２ａおよびダイオードトレンチ電極２１ａを形成する。
次に、図１８に示されるように、ゲートトレンチ電極１１ａ上に層間絶縁膜４を形成する。次に、半導体基板の上面に形成された酸化膜９を除去する。層間絶縁膜４は、例えば、ＳｉＯ２である。次に、マスク処理により、層間絶縁膜４にコンタクトホールを形成する。コンタクトホールは、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４、ｐ＋型コンタクト層２４、ダミートレンチ電極１２ａおよびダイオードトレンチ電極２１ａの上に形成される。
次に、図１９に示されるように、半導体基板の上面および層間絶縁膜４上にバリアメタル５を形成する。さらに、バリアメタル５の上にエミッタ電極６を形成する。バリアメタル５は、窒化チタンをＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）またはＣＶＤによって製膜することで形成される。
エミッタ電極６は、例えば、スパッタリングまたは蒸着などのＰＶＤによって、アルミシリコン系合金をバリアメタル５の上に堆積させて形成する。また、アルミシリコン系合金の上に、無電解めっきまたは電解めっきでニッケル合金をさらに形成してもよい。ニッケル合金を形成するためのめっき処理は、半導体基板の裏面側の加工を行った後に実施してもよい。めっきによれば、エミッタ電極６として厚い金属膜を容易に形成することができる。このため、エミッタ電極６の熱容量を増加させて、耐熱性を向上させることができる。
次に、図２０に示されるように、半導体基板の裏面側を研削し、半導体基板を設計した厚さに薄板化する。研削後の半導体基板の厚さは、例えば、８０μｍ～２００μｍである。半導体基板の厚さは、半導体装置の耐圧に応じて決定してもよい。
次に、図２１に示すように、半導体基板の裏面側からｎ型不純物を注入して、ｎ型バッファ層３を形成する。さらに、半導体基板の裏面側からｐ型不純物を注入し、ｐ型コレクタ層１６を形成する。ｎ型バッファ層３はＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０に形成されてもよい。ｎ型バッファ層３は、ＩＧＢＴ領域１０またはダイオード領域２０のみに形成されてもよい。
ｎ型バッファ層３は、例えばリンイオンを注入して形成される。ｎ型バッファ層３は、プロトンを注入して形成されてもよい。ｎ型バッファ層３は、プロトンとリンの両方を注入して形成されてもよい。プロトンは低い加速エネルギーで半導体基板の裏面から深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを容易に変更することができる。ｎ型バッファ層３をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入してもよい。これにより、ｎ型バッファ層３をリンで形成するよりも、半導体基板の厚さ方向に幅が広いｎ型バッファ層３を形成できる。
また、リンはプロトンに比較して、ｎ型不純物としての活性化率を高くすることができる。リンでｎ型バッファ層３を形成することにより、薄板化した半導体基板であっても、確実に空乏層がパンチスルーするのを抑制することができる。半導体基板をより一層薄板化するには、プロトンとリンの両方を注入してｎ型バッファ層３を形成するのが好ましい。この際、プロトンはリンよりも裏面から深い位置に注入される。
ｐ型コレクタ層１６は、例えばボロンを注入して形成される。ｐ型コレクタ層１６は、終端領域３０にもｐ型終端コレクタ層１６ａとして形成される。半導体基板の裏面側からイオン注入した後に、裏面にレーザーを照射してレーザアニールすることで、注入したボロンが活性化する。これにより、ｐ型コレクタ層１６が形成される。この際、半導体基板の裏面から浅い位置に注入されたｎ型バッファ層３のためのリンも、同時に活性化される。
一方、プロトンは３５０℃～５００℃といった低いアニール温度で活性化される。このため、プロトンを注入した後はプロトンの活性化のための工程以外で、半導体基板全体が３５０℃～５００℃より高い温度にならないように留意する必要がある。レーザアニールは、半導体基板の裏面近傍のみを高温にできる。このため、プロトンを注入した後であってもｎ型不純物またはｐ型不純物の活性化に用いることができる。
次に、図２２に示されるように、ダイオード領域２０にｎ＋型カソード層２６を形成する。ｎ＋型カソード層２６は、例えばリンを注入して形成される。リンは、裏面側からマスク処理により選択的に注入される。これにより、ＩＧＢＴ領域１０とダイオード領域２０との境界からダイオード領域２０側に距離Ｕ１の位置に、ｐ型コレクタ層１６とｎ＋型カソード層２６との境界が設定される。ｎ＋型カソード層２６を形成するためのｎ型不純物の注入量は、ｐ型コレクタ層１６を形成するためのｐ型不純物の注入量より多い。
図２２では、ｐ型コレクタ層１６とｎ＋型カソード層２６の裏面からの深さは同じである。実際は、ｎ＋型カソード層２６の深さはｐ型コレクタ層１６の深さ以上である。ｎ＋型カソード層２６が形成される領域では、ｐ型不純物が注入された領域にｎ型不純物を注入してｎ型半導体にする必要がある。このため、ｎ＋型カソード層２６が形成される領域の全てで、注入されたｎ型不純物の濃度をｐ型不純物の濃度より高くする。
なお、図２１、２２に示される製造工程では、ライフタイム制御領域５０を形成する工程が省略されている。ライフタイム制御領域５０の形成方法については後述する。
次に、図２３に示されるように、半導体基板の裏面にコレクタ電極７を形成する。コレクタ電極７は、ＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０の裏面全体に亘って形成される。また、コレクタ電極７は、半導体基板であるｎ型ウエハの裏面全体に亘って形成されてもよい。コレクタ電極７は、例えばスパッタリングまたは蒸着などのＰＶＤによって、アルミシリコン系合金またはチタンなどを堆積させて形成する。コレクタ電極７は、アルミシリコン系合金、チタン、ニッケルあるいは金などの複数の金属を積層させて形成してもよい。また、ＰＶＤで形成した金属膜上に無電解めっきまたは電解めっきで金属膜を積層させて、コレクタ電極７を形成してもよい。
以上のような工程により半導体装置１００または半導体装置１０１は作製される。半導体装置１００または半導体装置１０１は、１枚のｎ型ウエハにマトリクス状に複数作製される。レーザーダイシングまたはブレードダイシングにより、ウエハを個々の半導体装置に切り分けることで、半導体装置１００または半導体装置１０１は完成する。
次に、本実施の形態に係るライフタイム制御領域５０について説明する。図２４は、実施の形態１に係るライフタイム制御領域５０を説明する図である。ライフタイム制御領域５０は、ダイオード領域２０において、半導体基板の厚さ方向の中心Ｍ１よりも裏面側に設けられる。ライフタイム制御領域５０は、結晶欠陥Ｖの単位体積当たりの密度が、ｎ－型ドリフト層１のライフタイム制御領域５０以外の部分よりも高い。結晶欠陥Ｖはキャリアトラップとも呼ばれる。
図２４には、ダイオード領域の深さ方向の位置に対するプロトン密度ｄ１と欠陥密度ｄ２が示されている。ｎ－型ドリフト層１は、深さ方向の一部の領域５１にプロトンつまり水素イオンを有している。結晶欠陥Ｖは半導体基板の裏面側からプロトンを注入することで形成される。領域５１はプロトンが注入された際にプロトンが停止した領域に該当する。一方、プロトンが通過した領域のプロトン密度ｄ１はほぼゼロである。また、欠陥密度ｄ２として示されるように、結晶欠陥Ｖは、プロトンが停止した領域５１および通過した領域の両方に形成される。
また、図２４には、ダイオード領域２０の深さ方向の位置に対するキャリア密度が示されている。Ｃ０はライフタイム制御領域５０が無い場合のキャリア密度を示す。Ｃ１はライフタイム制御領域５０がある場合のキャリア密度を示す。ライフタイム制御領域５０により、ダイオードの順方向動作時に、半導体基板の裏面からｎ－型ドリフト層１の厚さ方向の中心Ｍ１までの領域に蓄積されるキャリアを低減できる。これにより、電流密度およびキャリア密度の高いＲＣ－ＩＧＢＴに内蔵されるダイオードにおいて、リカバリ動作時に空乏層が伸びやすくなる。従って、リカバリ動作時のテール電流を効果的に低減することができ、リカバリ損失Ｅｒｒを低減できる。
上述した通り、プロトンを注入することで半導体基板に結晶欠陥Ｖが形成される。結晶欠陥Ｖは、熱処理により活性化、つまり、ドナー化すると、酸素Ｏ及び水素Ｈと結合してＶＯＨ複合欠陥を形成する。ＶＯＨ複合欠陥はｎ型として機能する。このため、熱処理によりプロトンを注入した領域がｎ型半導体層として機能するようになる。
すなわち、結晶欠陥Ｖをドナー化させず残した場合、結晶欠陥Ｖはライフタイム制御の機能を果たす。結晶欠陥Ｖをドナー化させた場合は、結晶欠陥Ｖのライフタイム制御の機能は失われる。ドナー化した結晶欠陥Ｖは、ｎ型層として機能するため、ｎ型バッファ層３として機能させることができる。ｎ型バッファ層３は、ｎ－型ドリフト層１の裏面側において、ｎ＋型カソード層２６よりも深い位置に設けられる。ｎ型バッファ層３は、ｐ型アノード層２５とｎ－型ドリフト層１のＰＮジャンクションからｎ＋型カソード層２６側への空乏層の伸びを抑制する。
ｎ－型ドリフト層１のドナー濃度の最大値は１．０×１０１２／ｃｍ３～１．０×１０１５／ｃｍ３である。また、ライフタイム制御領域５０のドナー濃度の最大値は１．０×１０１５／ｃｍ３以下であり、ｎ型バッファ層３のドナー濃度の最大値は１．０×１０１４／ｃｍ３～１．０×１０１８／ｃｍ３ある。なお、これらの濃度は、熱処理にて活性化した後の濃度を示す。
図２５は、実施の形態１に係るドナー濃度を説明する図である。図２５の横軸は半導体基板の裏面からの深さを示す。ライフタイム制御領域５０のドナー濃度の最大値は１．０×１０１５／ｃｍ３以下であることが好ましい。また、ライフタイム制御領域５０のドナー濃度の最大値は、ｎ－型ドリフト層１のうちライフタイム制御領域５０以外の部分のドナー濃度の１０倍以下であることが好ましい。ここで、ｎ－型ドリフト層１のうちライフタイム制御領域５０以外の部分とは、ｎ－型ドリフト層１のうち結晶欠陥Ｖが形成された領域より上面側の部分を示す。この条件によれば、ライフタイム制御領域５０のドナー濃度が十分に低く、ライフタイム制御を十分に行うことができる。つまり、本実施の形態では、プロトンのドナー化を抑制して結晶欠陥Ｖを残すことで、ライフタイム制御領域５０の機能を十分に発揮させることができる。
また、ｎ型バッファ層３のドナー濃度は、ライフタイム制御領域５０のドナー濃度の最大値の５０倍以上であると良い。このとき、ｎ型バッファ層３のドナー濃度が十分に高く、空乏層の伸びを十分に抑制できる。つまり、ｎ型バッファ層３をフィールドストップ層として機能させることができる。この際、ｎ－型ドリフト層１のライフタイム制御領域５０はフィールドストップ層としての役割を果たさない。各層の濃度は、上記の濃度範囲の中で自由に変更可能である。
次に、ライフタイム制御領域５０およびｎ型バッファ層３の形成方法について説明する。半導体装置１００または半導体装置１０１の製造方法として、上述した通り、まず半導体基板の上面側の形成工程を実施する。ここでは、ｎ型の半導体基板のうちＩＧＢＴ領域１０の上面側に設けられるｐ型ベース層１５と、ｐ型ベース層１５の上面側に設けられるｎ＋型ソース層１３と、半導体基板のうちダイオード領域２０の上面側に設けられるｐ型アノード層２５とを形成する。これらの層は、半導体基板の上面側からドナー不純物またはアクセプタ不純物を注入し、加熱することで形成される。
次に、半導体基板の裏面側の形成工程を実施する。まず、ダイオード領域２０の裏面側から、第１加速エネルギーでプロトンを注入する。次に、ダイオード領域２０の裏面側から、第１加速エネルギーより小さい第２加速エネルギーでプロトンを注入する。次に、第１加速エネルギーでプロトンを注入した領域を３５０℃未満の温度で加熱してライフタイム制御領域５０を形成する。この加熱を第１加熱と呼ぶ。次に、第２加速エネルギーでプロトンを注入した領域を３５０°以上の温度で加熱して、ｎ型バッファ層３を形成する。この加熱を第２加熱と呼ぶ。ｎ型バッファ層３は、半導体基板の厚さ方向でｎ＋型カソード層２６とライフタイム制御領域５０の間に形成される。
第１加熱には電気炉を用いることが好ましい。ライフタイム制御領域５０は、電気炉にて３５０°未満の温度で加熱される。プロトンは３５０°～５００°の温度で加熱することで活性化する。低温の活性しない温度での加熱により、通電時の自己発熱による電気特性の変化を抑制することが可能である。
第２加熱には、レーザアニールを用いることが好ましい。ｎ型バッファ層３では空乏層の伸びを抑制させるために、注入したプロトンを活性化させる。この際、ライフタイム制御領域５０に注入したプロトンに熱が伝導しないように、半導体基板の裏面の表層だけを局所的に加熱する。レーザアニールによれば、局所的に加熱が可能である。ｎ型バッファ層３のプロトンを注入した深さに合わせてレーザアニールの照射時間および温度を調整する。これにより、ｎ型バッファ層３のプロトンを活性化させ、ライフタイム制御領域５０のプロトンを活性化させないことが可能である。
第１加熱と第２加熱の順番は自由に変更してよい。また、ライフタイム制御領域５０とｎ型バッファ層３のプロトンの注入の順番も自由に変更してよい。さらに、ライフタイム制御領域５０とｎ型バッファ層３のプロトンの注入は連続して行う必要はない。ｎ型バッファ層３のプロトンを注入した後に第２加熱を行い、その後ライフタイム制御領域５０にプロトンを注入して第１加熱を行っても良い。また必要に応じて第１加熱の工程は削除しても良い。
プロトン注入工程では、ＩＧＢＴ領域１０にもプロトンを注入しても良い。これにより、ＩＧＢＴ領域１０にもライフタイム制御領域５０およびｎ型バッファ層３を形成できる。また、ＩＧＢＴ領域１０にはライフタイム制御領域５０を形成せずに、ｎ型バッファ層３だけを形成しても良い。
次に、ＩＧＢＴ領域１０の裏面側に設けられるｐ型コレクタ層１６と、ダイオード領域２０のうちｎ型バッファ層３の裏面側に設けられるｎ＋型カソード層２６を形成する。ｐ型コレクタ層１６はアクセプタ不純物を注入して加熱することで形成される。ｎ＋型カソード層２６はドナー不純物を注入して加熱することで形成される。ｐ型コレクタ層１６、ｎ＋型カソード層２６、ｎ型バッファ層３、ライフタイム制御領域５０の注入及び加熱の順番は自由に変更できる。
ｎ型バッファ層３は、製造上の理由からライフタイム制御領域５０と同じくプロトンを注入して形成することが望ましい。しかし、上述した通り、ダイオード領域２０の裏面側からライフタイム制御領域５０よりも浅くドナーを注入し、ドナーを注入した領域を加熱して、ライフタイム制御領域５０の裏面側にｎ型バッファ層３を形成しても良い。ｎ型バッファ層３を形成するためのドナー不純物は例えばリンである。
本実施の形態の第１の変形例として、半導体基板の厚さ方向で、ライフタイム制御領域５０の結晶欠陥密度のピーク位置と半導体基板の厚さ方向の中心Ｍ１との距離は、結晶欠陥密度のピーク位置と半導体基板の裏面との距離よりも小さくても良い。ライフタイム制御領域５０の結晶欠陥密度のピーク位置を半導体基板の厚さ方向の中心Ｍ１の近く設計することで、広範囲にわたって結晶欠陥Ｖを形成できる。従って、リカバリ損失Ｅｒｒをさらに低減できる。
結晶欠陥密度のピーク位置は、プロトンの注入位置を変更することで調整できる。プロトンの注入位置は、プロトン注入時の加速電圧を変更することで調整できる。例えば加速電圧を高くするほど、裏面から深い位置にプロトンを注入できる。
本実施の形態の第２の変形例として、半導体基板の厚さは１８０μｍ以下であっても良い。図２６は、シリコン中のプロトンの飛程を説明する図である。図２６には、プロトンの加速エネルギーに対するシリコン中のプロトンの飛程の計算値が示されている。一般的な注入装置を用いてシリコン中に加速エネルギー２０００ＫｅＶでプロトンを注入する場合、半導体基板の裏面からプロトンのピーク位置までの距離は最大で４５μｍ程度となる。このとき、半導体基板の厚さを１８０ｕｍ以下とすれば、有効なライフタイム制御領域５０を形成できる。半導体基板の厚さは、裏面の切削量を変更することで調整できる。
本実施の形態の第３の変形例として、半導体基板はワイドバンドギャップ半導体から形成されていても良い。ワイドバンドギャップ半導体は、例えば炭化珪素、窒化ガリウム系材料またはダイヤモンドである。本実施の形態によれば半導体基板がワイドバンドギャップ半導体から形成され、高温で動作する場合にも、リカバリ動作時のテール電流を効果的に低減することができる。
これらの変形は、以下の実施の形態に係る半導体装置および半導体装置の製造方法について適宜応用することができる。なお、以下の実施の形態に係る半導体装置および半導体装置の製造方法については実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
図２７は、実施の形態２に係るダイオード領域の断面図である。本実施の形態では、ｐ型アノード層２５はｐ型ベース層１５よりもアクセプタ濃度が低い。他の構成は、実施の形態１の構成と同じである。図２８は、実施の形態２に係るキャリア密度を説明する図である。図２８には、ダイオード領域２０ａの深さ方向の位置に対するキャリア密度が示されている。ｐ型アノード層２５が高濃度である場合のキャリア密度Ｃ２に対して、ｐ型アノード層２５が低濃度である場合のキャリア密度Ｃ３は、上面側で低くなる。
本実施の形態では、ダイオード動作時にダイオード領域２０ａに注入される正孔の量を低減できる。このため、実施の形態１に比べてダイオード領域２０ａの上面側のキャリア密度が低下する。従って、リカバリ損失Ｅｒｒをさらに低減できる。なお、図２７に示されるように、ｎ型キャリア蓄積層２は設けられなくても良い。
ｐ型ベース層１５に注入するアクセプタ濃度をｐ型アノード層２５に注入するアクセプタ濃度より低くすることで、活性化後にｐ型アノード層２５のアクセプタ濃度をｐ型ベース層１５よりも低くすることができる。ｐ型ベース層１５とｐ型アノード層２５はいずれも半導体基板の上面から遠い。このため、電気炉での加熱により活性化させることが好ましい。
実施の形態３．
図２９は、実施の形態３に係るＩＧＢＴ領域１０とダイオード領域２０の境界の構成を示す断面図である。本実施の形態では、ＩＧＢＴ領域１０のうち半導体基板の厚さ方向の中心Ｍ１よりも裏面側に、ライフタイム制御領域５０が設けられる。ＩＧＢＴ領域１０においてもライフタイム制御領域５０は、結晶欠陥密度がｎ－型ドリフト層１のライフタイム制御領域５０以外の部分よりも高く、プロトンを有する。他の構成は実施の形態１の構成と同様である。なお、図２９に示されるように、ｎ型キャリア蓄積層２はＩＧＢＴ領域１０に設けられ、ダイオード領域２０に設けられなくても良い。
本実施の形態では、半導体装置のターンオフ時においてＩＧＢＴ領域１０の空乏層が伸びる際に排出される残留キャリアを低減できる。従って、ターンオフ損失Ｅｏｆｆも低減できる。
なお、各実施の形態で説明した技術的特徴は適宜に組み合わせて用いても良い。
１ ｎ－型ドリフト層、２ ｎ型キャリア蓄積層、３ ｎ型バッファ層、４ 層間絶縁膜、５ バリアメタル、６ エミッタ電極、６ａ 終端電極、７ コレクタ電極、８ トレンチ、９ 酸化膜、１０ ＩＧＢＴ領域、１１ アクティブトレンチゲート、１１ａ ゲートトレンチ電極、１１ｂ ゲートトレンチ絶縁膜、１２ ダミートレンチゲート、１２ａ ダミートレンチ電極、１２ｂ ダミートレンチ絶縁膜、１３ ｎ＋型ソース層、１４ ｐ＋型コンタクト層、１５ ｐ型ベース層、１６ ｐ型コレクタ層、１６ａ ｐ型終端コレクタ層、２０ ダイオード領域、２０ａ ダイオード領域、２１ ダイオードトレンチゲート、２１ａ ダイオードトレンチ電極、２１ｂ ダイオードトレンチ絶縁膜、２４ ｐ＋型コンタクト層、２５ ｐ型アノード層、２６ ｎ＋型カソード層、３０ 終端領域、３１ ｐ型終端ウェル層、３２ ｎ＋型チャネルストッパ層、３３ 半絶縁性膜、３４ 終端保護膜、４０ パッド領域、４１ 制御パッド、４１ａ 電流センスパッド、４１ｂ ケルビンエミッタパッド、４１ｃ ゲートパッド、４１ｄ 温度センスダイオードパッド、５０ ライフタイム制御領域、５１ 領域、１００ 半導体装置、１０１ 半導体装置、Ｖ 結晶欠陥

Claims (9)

  1. ＩＧＢＴ領域と、ダイオード領域とを有する半導体基板と、
    前記半導体基板の上面に設けられた第１電極と、
    前記半導体基板の上面と反対側の裏面に設けられた第２電極と、
    を備え、
    前記ダイオード領域は、
    ｎ型のドリフト層と、
    前記ドリフト層の上面側に設けられたｐ型のアノード層と、
    前記ドリフト層の裏面側に設けられたｎ型のカソード層と、
    を有し、
    前記ドリフト層のうち前記半導体基板の厚さ方向の中心よりも裏面側には、結晶欠陥密度が前記ドリフト層の他の部分よりも高く、プロトンを有する第１ライフタイム制御領域が設けられ、
    前記第１ライフタイム制御領域のドナー濃度の最大値は１．０×１０１５／ｃｍ３以下であり、
    前記第１ライフタイム制御領域のドナー濃度が最大となる位置は、前記半導体基板の厚さ方向の中心よりも裏面側であり、
    前記ドリフト層の裏面側には、前記裏面から前記カソード層よりも深い位置にｎ型のバッファ層が設けられ、
    前記バッファ層のドナー濃度は、前記第１ライフタイム制御領域のドナー濃度の最大値の５０倍以上であり、
    前記バッファ層はリンで形成され、
    前記半導体基板の厚さ方向で、前記第１ライフタイム制御領域の結晶欠陥密度のピーク位置と前記半導体基板の厚さ方向の中心との距離は、前記ピーク位置と前記半導体基板の裏面との距離よりも小さいことを特徴とする半導体装置。
  2. ＩＧＢＴ領域と、ダイオード領域とを有する半導体基板と、
    前記半導体基板の上面に設けられた第１電極と、
    前記半導体基板の上面と反対側の裏面に設けられた第２電極と、
    を備え、
    前記ダイオード領域は、
    ｎ型のドリフト層と、
    前記ドリフト層の上面側に設けられたｐ型のアノード層と、
    前記ドリフト層の裏面側に設けられたｎ型のカソード層と、
    を有し、
    前記ドリフト層のうち前記半導体基板の厚さ方向の中心よりも裏面側には、結晶欠陥密度が前記ドリフト層の他の部分よりも高く、プロトンを有する第１ライフタイム制御領域が設けられ、
    前記第１ライフタイム制御領域のドナー濃度の最大値は、前記ドリフト層の前記他の部分のドナー濃度の１０倍以下であり、
    前記第１ライフタイム制御領域のドナー濃度が最大となる位置は、前記半導体基板の厚さ方向の中心よりも裏面側であり、
    前記ドリフト層の裏面側には、前記裏面から前記カソード層よりも深い位置にｎ型のバッファ層が設けられ、
    前記バッファ層のドナー濃度は、前記第１ライフタイム制御領域のドナー濃度の最大値の５０倍以上であり、
    前記バッファ層はリンで形成されていることを特徴とする半導体装置。
  3. 前記半導体基板の厚さ方向で、前記第１ライフタイム制御領域の結晶欠陥密度のピーク位置と前記半導体基板の厚さ方向の中心との距離は、前記ピーク位置と前記半導体基板の裏面との距離よりも小さいことを特徴とする請求項２に記載の半導体装置。
  4. ＩＧＢＴ領域と、ダイオード領域とを有する半導体基板と、
    前記半導体基板の上面に設けられた第１電極と、
    前記半導体基板の上面と反対側の裏面に設けられた第２電極と、
    を備え、
    前記ダイオード領域は、
    ｎ型のドリフト層と、
    前記ドリフト層の上面側に設けられたｐ型のアノード層と、
    前記ドリフト層の裏面側に設けられたｎ型のカソード層と、
    を有し、
    前記ドリフト層のうち前記半導体基板の厚さ方向の中心よりも裏面側には、結晶欠陥密度が前記ドリフト層の他の部分よりも高く、プロトンを有する第１ライフタイム制御領域が設けられ、
    前記第１ライフタイム制御領域のドナー濃度の最大値は１．０×１０１５／ｃｍ３以下であり、
    前記第１ライフタイム制御領域のドナー濃度が最大となる位置は、前記半導体基板の厚さ方向の中心よりも裏面側であり、
    前記ドリフト層の裏面側には、前記裏面から前記カソード層よりも深い位置にｎ型のバッファ層が設けられ、
    前記バッファ層のドナー濃度は、前記第１ライフタイム制御領域のドナー濃度の最大値の５０倍以上であり、
    前記バッファ層はリンで形成され、
    前記半導体基板の厚さは１８０μｍ以下であることを特徴とする半導体装置。
  5. ＩＧＢＴ領域と、ダイオード領域とを有する半導体基板と、
    前記半導体基板の上面に設けられた第１電極と、
    前記半導体基板の上面と反対側の裏面に設けられた第２電極と、
    を備え、
    前記ダイオード領域は、
    ｎ型のドリフト層と、
    前記ドリフト層の上面側に設けられたｐ型のアノード層と、
    前記ドリフト層の裏面側に設けられたｎ型のカソード層と、
    を有し、
    前記ドリフト層のうち前記半導体基板の厚さ方向の中心よりも裏面側には、結晶欠陥密度が前記ドリフト層の他の部分よりも高く、プロトンを有する第１ライフタイム制御領域が設けられ、
    前記第１ライフタイム制御領域のドナー濃度の最大値は１．０×１０１５／ｃｍ３以下であり、
    前記第１ライフタイム制御領域のドナー濃度が最大となる位置は、前記半導体基板の厚さ方向の中心よりも裏面側であり、
    前記ドリフト層の裏面側には、前記裏面から前記カソード層よりも深い位置にｎ型のバッファ層が設けられ、
    前記バッファ層のドナー濃度は、前記第１ライフタイム制御領域のドナー濃度の最大値の５０倍以上であり、
    前記バッファ層はリンで形成され、
    前記ＩＧＢＴ領域は、前記半導体基板の上面側にｐ型のベース層を有し、
    前記アノード層は前記ベース層よりもアクセプタ濃度が低いことを特徴とする半導体装置。
  6. ＩＧＢＴ領域と、ダイオード領域とを有する半導体基板と、
    前記半導体基板の上面に設けられた第１電極と、
    前記半導体基板の上面と反対側の裏面に設けられた第２電極と、
    を備え、
    前記ダイオード領域は、
    ｎ型のドリフト層と、
    前記ドリフト層の上面側に設けられたｐ型のアノード層と、
    前記ドリフト層の裏面側に設けられたｎ型のカソード層と、
    を有し、
    前記ドリフト層のうち前記半導体基板の厚さ方向の中心よりも裏面側には、結晶欠陥密度が前記ドリフト層の他の部分よりも高く、プロトンを有する第１ライフタイム制御領域が設けられ、
    前記第１ライフタイム制御領域のドナー濃度の最大値は１．０×１０１５／ｃｍ３以下であり、
    前記第１ライフタイム制御領域のドナー濃度が最大となる位置は、前記半導体基板の厚さ方向の中心よりも裏面側であり、
    前記ドリフト層の裏面側には、前記裏面から前記カソード層よりも深い位置にｎ型のバッファ層が設けられ、
    前記バッファ層のドナー濃度は、前記第１ライフタイム制御領域のドナー濃度の最大値の５０倍以上であり、
    前記バッファ層はリンで形成され、
    前記ＩＧＢＴ領域のうち前記半導体基板の厚さ方向の中心よりも裏面側には、結晶欠陥密度が前記ドリフト層の他の部分よりも高く、プロトンを有する第２ライフタイム制御領域が設けられることを特徴とする半導体装置。
  7. 前記半導体基板はワイドバンドギャップ半導体から形成されていることを特徴とする請求項１から６の何れか１項に記載の半導体装置。
  8. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項７に記載の半導体装置。
  9. ｎ型の半導体基板のうちＩＧＢＴ領域の上面側に設けられるｐ型のベース層と、前記ベース層の上面側に設けられるｎ型のソース層と、前記半導体基板のうちダイオード領域の上面側に設けられるｐ型のアノード層と、を形成し、
    前記ダイオード領域の前記上面と反対側の裏面側から、第１加速エネルギーでプロトンを注入し、
    前記第１加速エネルギーでプロトンを注入した領域を３５０℃未満の温度で加熱してライフタイム制御領域を形成し、
    前記ダイオード領域の裏面側から前記ライフタイム制御領域よりも浅くリンを注入し、
    前記リンを注入した領域を加熱して、前記ライフタイム制御領域の裏面側にｎ型のバッファ層を形成し、
    前記ＩＧＢＴ領域の裏面側に設けられるｐ型のコレクタ層と、前記ダイオード領域のうち前記バッファ層の裏面側に設けられるｎ型のカソード層と、を形成し、
    前記ライフタイム制御領域のドナー濃度が最大となる位置は、前記半導体基板の厚さ方向の中心よりも裏面側であり、
    前記バッファ層のドナー濃度は、前記ライフタイム制御領域のドナー濃度の最大値の５０倍以上であり、
    前記ダイオード領域は、ｎ型のドリフト層と、前記ドリフト層の上面側に設けられた前記アノード層と、前記ドリフト層の裏面側に設けられた前記カソード層と、を有し、
    前記ライフタイム制御領域のドナー濃度の最大値は、前記ドリフト層の他の部分のドナー濃度の１０倍以下であることを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024236880A1 (ja) * 2023-05-16 2024-11-21 富士電機株式会社 半導体装置
JP7584713B1 (ja) * 2024-03-12 2024-11-15 三菱電機株式会社 パワー半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016030966A1 (ja) 2014-08-26 2016-03-03 三菱電機株式会社 半導体素子
WO2017115434A1 (ja) 2015-12-28 2017-07-06 三菱電機株式会社 半導体装置、半導体装置の製造方法
JP2018078314A (ja) 2009-11-02 2018-05-17 富士電機株式会社 半導体装置
WO2018092788A1 (ja) 2016-11-16 2018-05-24 富士電機株式会社 半導体装置
WO2020080295A1 (ja) 2018-10-18 2020-04-23 富士電機株式会社 半導体装置および製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5103830B2 (ja) 2006-08-28 2012-12-19 三菱電機株式会社 絶縁ゲート型半導体装置
JP2016162807A (ja) * 2015-02-27 2016-09-05 トヨタ自動車株式会社 半導体装置とその製造方法
JP6274154B2 (ja) * 2015-05-27 2018-02-07 トヨタ自動車株式会社 逆導通ｉｇｂｔ
JP7052322B2 (ja) * 2017-11-28 2022-04-12 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE112019000094T5 (de) 2018-03-19 2020-09-24 Fuji Electric Co., Ltd. Halbleitervorrichtung und verfahren zum herstellen einerhalbleitervorrichtung
JP7424181B2 (ja) 2020-04-20 2024-01-30 東レ株式会社 ポリフェニレンスルフィド樹脂組成物および成形体
JP7666089B2 (ja) * 2021-04-09 2025-04-22 富士電機株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018078314A (ja) 2009-11-02 2018-05-17 富士電機株式会社 半導体装置
WO2016030966A1 (ja) 2014-08-26 2016-03-03 三菱電機株式会社 半導体素子
WO2017115434A1 (ja) 2015-12-28 2017-07-06 三菱電機株式会社 半導体装置、半導体装置の製造方法
WO2018092788A1 (ja) 2016-11-16 2018-05-24 富士電機株式会社 半導体装置
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