JP7731265B2 - 半導体装置 - Google Patents

半導体装置

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Description

本発明は半導体装置の構造に係り、特に１００Ｖ以上の高耐圧が要求される高耐圧ＬＤＭＯＳトランジスタに適用して有効な技術に関する。
車載用ソレノイド、ファンモータなどのインダクターや、圧電素子などの容量素子を負荷とする駆動回路に使われるトランジスタとして半導体基板上に形成された、耐圧が約３０Ｖ以上のＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂlｅ－ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタがある。
このＬＤＭＯＳトランジスタにおいて、高い耐圧を確保しながらも、低オン抵抗を実現するために、電流が流れるドリフト領域の不純物濃度を大きくしながら、ドリフト領域の下部にドリフト領域とは導電型が逆となる不純物層（埋め込み層）を設けたトランジスタ構造が知られている。（特許文献１）
図８に示すこの従来型のＮ型ＬＤＭＯＳトランジスタ４００では、Ｐ型埋め込み層４がＮ型ドリフト領域７の下方にＰ型ボディ領域から延在しているとともに、ドリフト領域７上の絶縁層８上にゲート電極１３の第１のフィールドプレートと、第１のフィールドプレート上の層間絶縁膜１４、１７の上に形成された複数の配線層からなる第２のフィールドプレート１６a、１９aが設けられている。そして、Ｐ型埋め込み層４のドレイン１０からの距離ＬＢは、第１のフィールドプレートのドレインからの距離ＬＦ１よりも小さく、第２のフィールドプレートを構成する上層配線層１９aのドレインからの距離ＬＦ３よりも大きく設計されている。
係る構成により、ドリフト領域７の不純物濃度を１×１０ １６ ／ｃｍ３以上の比較的高濃度とした場合でも、トランジスタのオフ状態におけるドリフト領域７で電界の集中を生じることなく、電位ポテンシャルを均一にすることができる。この結果、高い耐圧と低オン抵抗を両立したトランジスタ特性が得られる。
特開２０２０－９８８８３号公報
しかしながら、上記特許文献１に記載のＮ型ＬＤＭＯＳトランジスタでは、オフ状態時には比較的高い耐圧が得られるものの、トランジスタがオン状態時におけるドレイン電流の飽和領域において、電流が飽和せずにソース・ドレイン間電圧（Ｖｄｓ）の増大と共に増大するという特性がみられる。
図９は図８に示したＮ型ＬＤＭＯＳトランジスタのオン・オフ状態におけるドレイン電流（Ｉｄｓ）のＶｄｓ依存性を示す。ゲートに電圧を加えたオン状態において、ドレイン電流はＩｄｓがＶｄｓに対して直線的に変化するリニア領域（Ｒｅｇｉｏｎ１）、Ｖｄｓに対してＩｄｓの変化が小さい飽和領域（Ｒｅｇｉｏｎ２）、Ｖｄｓに対してＩｄｓが大きく変化するアバランシェ領域（Ｒｅｇｉｏｎ３）に分けられ、飽和領域（Ｒｅｇｉｏｎ２）において、ＶｄｓがＶｄｓ増大と共に緩やかに増大する領域（Ｒｅｇｉｏｎ２ｂ）がある。この領域はオフ耐圧（ＢＶｏｆｆ）の電圧に対して比較的低いＶｄｓから生じている。このような特性のトランジスタをカレントミラー回路に用いた場合、ミラー比が電流量によって変化してしまう。
また、本トランジスタは、図９に示すように、Ｖｄｓに対してＩｄｓが大きく変化するアバランシェ領域（Ｒｅｇｉｏｎ３）となるＶｄｓもＢＶｏｆｆに対して比較的小さくなっている。
このため、例えばインダクターが負荷となる駆動回路などで、オフ状態からオン状態となる遷移期間中に高いＶｄｓが印加されて、トランジスタがアバランシェ領域（Ｒｅｇｉｏｎ３）となった場合、大きなドレイン電流が流れて素子が破壊されるという問題がある。
さらに、本トランジスタを用いた駆動回路において、スイッチング動作時にＲｅｇｉｏｎ２ｂの飽和領域を過渡的に通るような動作条件の場合、トランジスタの特性が時間とともに変化するという信頼性の問題が生じる。
そこで、本発明の目的は、高耐圧ＬＤＭＯＳ電界効果トランジスタにおいて、高耐圧化と低オン抵抗化の両立が可能な高性能な高耐圧ＬＤＭＯＳ電界効果トランジスタを提供することにある。
具体的には、オフ耐圧と低オン抵抗特性を有する高耐圧ＬＤＭＯＳトランジスタのドレイン電流の飽和領域において、ドレイン電流のソース・ドレイン間電圧依存性が小さな電流特性をもつトランジスタを提供することにある。
また、本発明の別の目的は、オフ耐圧と低オン抵抗特性を有する高耐圧ＬＤＭＯＳトランジスタのドレイン電流のアバランシェ領域において、ドレイン電流が急激に増大し始めるソース・ドレイン間電圧が大きい特性を有するトランジスタを提供することにある。
また、本発明の別の目的は、オン抵抗等の特性の時間変化が小さく高い信頼性特性を有するトランジスタを提供することにある。
上記課題を解決するために、本発明は、半導体基板の主面に形成された第１導電型のボディ領域と、前記ボディ領域の表面に形成された第２導電型のソース領域と、前記ボディ領域と接するように形成された第２導電型のドリフト領域と、前記ドリフト領域上に形成された第２導電型のドレイン領域と、前記ソース領域と前記ドリフト領域との間の前記ボディ領域及び前記ソース領域側の前記ドリフト領域上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極から前記ドレイン領域方向に延在し、前記ドリフト領域上に第１の絶縁膜を介して形成された、第１のフィールドプレートと、前記ソース領域又は前記ゲート電極に接し、前記第１のフィールドプレート上に第２の絶縁膜を介して形成された、複数の配線層からなる第２のフィールドプレートと、前記ボディ領域に接し、前記ドリフト領域の下方に形成された第１導電型の第１の埋め込み領域と、前記第１の埋め込み領域に隣接し、前記ドリフト領域の下方に前記ドレイン領域方向に延在して形成された前記第１の埋め込み領域の不純物濃度より小さな不純物濃度を有する第１導電型の第２の埋め込み領域を備え、前記第２のフィールドを構成する複数の配線層において、上層にある配線層の前記ドレイン領域との距離は、下層にある配線層の前記ドレイン領域との距離よりも短く、最下層にある配線層の前記ドレイン領域との距離は、前記第１のフィールドプレートの前記ドレイン領域との距離よりも短く、前記最上層の配線層の前記ドレイン領域との距離は、前記第２の埋め込み領域の前記ドレイン領域との距離よりも短く、前記第１のフィールドプレートの前記ドレイン領域との距離は、前記第１の埋め込み領域の前記ドレイン領域との距離よりも長いことを特徴とする。
本発明によれば、高耐圧ＬＤＭＯＳ電界効果トランジスタにおいて、高耐圧化と低オン抵抗化の両立が可能な高性能な高耐圧ＬＤＭＯＳ電界効果トランジスタを実現することができる。
本発明によれば、オフ耐圧と低オン抵抗特性を有するＬＤＭＯＳトランジスタのドレイン電流の飽和領域において、ドレイン電流のソース・ドレイン間電圧依存性が小さな電流特性をもつトランジスタを実現することができる。
また、本発明によれば、オフ耐圧と低オン抵抗特性を有するＬＤＭＯＳトランジスタのドレイン電流が急激に増大し始めるアバランシェ領域（Ｒｅｇｉｏｎ３）のソース・ドレイン間電圧が大きい特性をもつトランジスタを実現することができる。
また、本発明によれば、オン抵抗等のトランジスタ特性の時間変化が小さい、高い信頼性を有するトランジスタを実現できる。
上記した以外の課題、構成および効果は、以下の実施形態の説明によって明らかにされる。
本発明の第１の実施形態に係る半導体装置の断面構造を示す図である。 図１の半導体装置の破線Ａ－Ａ’における基板主平面に並行な方向の不純物濃度分布を示す図である。 従来の半導体装置のドレイン電流特性を示す図である。 本発明の第１の実施形態に係る半導体装置のオン状態時における等電位ポテンシャル分布を示す図である。 本発明の第２の実施形態に係る半導体装置の断面構造を示す図である。 本発明の第３の実施形態に係る半導体装置の断面構造を示す図である。 図６の半導体装置の破線Ｂ－Ｂ’における基板主平面に並行な方向の不純物濃度分布を示す図である。 従来の半導体装置の断面構造を示す図である。 従来の半導体装置のドレイン電流特性を示す図である。 従来の半導体装置のオン状態時における等電位ポテンシャル分布を示す図である。
以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
図１から図４を参照して、本発明の第１の実施形態の半導体装置について説明する。
本実施例の半導体装置は、図１に示すように、Ｎ型ＬＤＭＯＳトランジスタ１００であり、Ｐ型の半導体基板１上に絶縁層２が形成され、絶縁層２上にＰ型の半導体層３が形成されたＳＯＩ半導体基板上に形成されている。
ＳＯＩ半導体基板には第１の埋め込み領域４となる例えば不純物濃度が４×１０ １６ ／ｃｍ３のＰ型半導体層が、ＳＯＩ半導体基板上に形成されたＰ型半導体層のＰボディ領域６と接続されて形成されていて、第１の埋め込み領域４に第２の埋め込み領域５となるＰ型半導体層が基板主平面に並行な方向に隣在している。図２は、図１の破線Ａ－Ａ’における基板主平面に並行な方向の不純物濃度分布を示している。第２の埋め込み領域５の不純物濃度は、例えば２×１０ １６ ／ｃｍ３であり、第１の埋め込み領域４の不純物濃度に対して、１／３から２／３の範囲にあるように設定されている。
また、Ｐボディ領域６に隣接し、第１の埋め込み領域４と第２の埋め込み領域５の上部に、不純物濃度が例えば５×１０ １６ ／ｃｍ３のＮ型半導体層からなるドリフト領域７が形成されていて、Ｐボディ領域６の表面にはＮ型半導体層のソース領域９とＰボディ接続領域１１が形成されている。また、Ｎ型ドリフト領域７上にはＮ型ドレイン領域１０が形成されている。そして、ソース領域９に隣接して、ＳＯＩ半導体基板上には絶縁層からなるゲート酸化膜１２が形成され、Ｐボディ領域６の一部及びドリフト領域７のソース領域９側の一部上にＮ型ポリシリコンからなるゲート電極１３がゲート酸化膜１２を介して形成されている。
さらに、ドリフト領域７上には、絶縁層８で構成されるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃ Ｉｓｏｌａｔｉｏｎ）が形成され、ゲート電極１３がＳＴＩ上の一部に延在して第１のフィールドプレート１３を構成している。
続いて、ＳＯＩ半導体基板上には層間絶縁膜１４が堆積され、その一部が開孔されてアルミニウム（Ａｌ）等の金属層からなるコンタクト１５aがソース領域９とＰボディ接続領域１１上に、コンタクト１５bがドレイン領域１０上に形成されている。
そして、層間絶縁膜１４上には、アルミニウム（Ａｌ）等の金属層からなる第１配線層１６a、１６bが形成されて、コンタクト１５a、１５bと各々接続されている。コンタクト１５aに接続された第１配線層１６aはソース電極を構成するとともに、ドレイン領域方向に延在して、第２のフィールドプレートを構成している。
さらに、第１配線層１６a、１６b上には層間絶縁膜１７が堆積され、その一部が開孔されてアルミニウム（Ａｌ）等の金属層からなる配線接続孔１８a、１８ｂが、第１配線層１６a、１６b上に各々形成されている。そして、層間絶縁膜１７上には、アルミニウム（Ａｌ）等の金属層からなる第２配線層１９a、１９bが形成されて、配線接続孔１８a、１８bと各々接続されている。配線接続孔１８aに接続された第２配線層１９aはソース電極を構成するとともに、ドレイン領域方向に延在して、第２のフィールドプレートを構成している。
ここで、図１に示すように第１のフィールドプレート１３とドレイン領域１０との半導体基板平面方向の距離をＬＦ１、第１配線層からなる第２のフィールドプレート１６aとドレイン領域１０との半導体基板平面方向の距離をＬＦ２、第２配線層からなる第２のフィールドプレート１９ａとドレイン領域１０との半導体基板平面方向の距離をＬＦ３としたとき、ＬＦ１、ＬＦ２、ＬＦ３は式（１）の関係にある。
すなわち、第１及び第２のフィールドプレート（１３、１６a、１９a）は上層になるに従い、ドレイン領域１０から半導体基板平面方向の距離が小さくなっている。
また、第１の埋め込み領域４とドレイン領域１０との半導体基板平面方向の距離をＬＢ１、第２の埋め込み領域５とドレイン領域１０との半導体基板平面方向の距離をＬＢ２としたとき、ＬＢ１、ＬＢ２、ＬＦ１、ＬＦ３は式（２）、式（３）の関係にある。
すなわち、第１及び第２の埋め込み領域（４、５）とドレイン領域１０との距離ＬＢ１、ＬＢ２は、第１フィールドプレート１３とドレイン領域１０との距離ＬＦ１より小さく、最上層にある配線の第２のフィールドプレート１９aとドレイン領域１０との距離ＬＦ３より大きい関係にある。
係る構成により、トランジスタ１００がオン状態における飽和電流特性は図３に示すようになり、飽和領域（Ｒｅｇｉｏｎ２）におけるドレイン電流（Ｉｄｓ）のＶｄｓ依存性を小さくすることができる。また、ＩｄｓがＶｄｓと共に大きく増大するアバランシェ領域（Ｒｅｇｉｏｎ３）となるＶｄｓ電圧をオフ耐圧(ＢＶｏｆｆ)と近い値にすることができる。
続いて、このような特性が得られる理由を説明する。図４はトランジスタ１００のゲート、ソース間が５Ｖ、ソース・ドレイン間の電圧（Ｖｄｓ）が３００Ｖと比較的高い電圧が印加されいて、ドレイン電流が飽和領域（Ｒｅｇｉｏｎ２）にある時の電位ポテンシャル分布を示す。ドリフト領域７の不純物濃度が５×１０ １６ ／ｃｍ３と比較的高いにもかかわらずドリフト領域７の電位ポテンシャルは、第１のフィールド１３、第２のフィールドプレート（１６a、１９a）、及び第１、第２の埋め込み層（４、５）によるリサーフ効果により電界が局所集中すること無く分布している。また、図８の従来構造のトランジスタ４００では、図１０に示すように埋め込み層４の電位ポテンシャルが均一でなくドレイン領域１０に近い方向に電界が集中するのに対して、電位ポテンシャルは、第１の埋め込み層４と第２の埋め込み層５内を均一に分布しており、電界集中が抑えられている。このため、インパクトイオン化現象によるアバランシェ電流が抑えられた結果、飽和領域（Ｒｅｇｉｏｎ２）におけるドレイン電流(Ｉｄｓ)のＶｄｓ依存性が小さく、アバランシェ領域（Ｒｅｇｉｏｎ３）が始まるＶｄｓを高くすることができる。
なお、ドリフト領域７における電位ポテンシャルをより均一にして、より高い耐圧を得るためには、式（４）で与えられる関係となるように構成さることがより望ましが、その限りではない。
なお、本実施例では、第２のフィールドプレート１６ａはＮ型ソース領域９（ボディ領域６）と電気的に接続されているが、ゲート電極及び第１のフィールドプレート１３と電気的に接続した場合も同様の効果を得ることができる。
また、本実施例ではＮ型ＭＯＳトランジスタでの例を説明したが、Ｐ型ＭＯＳトランジスタでも、同様の効果が得られる。
さらに、Ｎ型ＭＯＳトランジスタのＮ型ドレイン領域１０において、ＰＮ接合構造を設けて、ＩＧＢＴの構造とした場合でも、ドリフト領域の電界集中を抑えることで、素子サイズを小型化しつつ、高耐圧化を図ることができる。この場合、図１に示す構造において、Ｎ型ソース領域９は「エミッタ領域」となり、Ｎ型ドレイン領域１０は「コレクタ領域」となる。
図５を参照して、本発明の第２の実施形態の半導体装置について、主に第１の実施形態との差分を中心に説明する。
第１の実施形態と異なる点は、Ｎ型ＬＤＭＯＳトランジスタ２００は第２配線層（１９a、１９b）上に層間絶縁膜２０が堆積されていて、層間絶縁膜２０に開孔された配線接続孔（２１a、２１b）が第２の配線層（１９a、１９b）に接続され、層間絶縁膜２０上に第３の配線層（２２a、２２b）が形成されている。ソース電極となる第３配線層２２aはドレイン領域１０方向に延在していて、第２のフィールドプレートを構成している。
ここで、図５に示すように第３配線からなる第２のフィールドプレート２２aとドレイン領域１０との半導体基板平面方向の距離をＬＦ４としたとき、ＬＦ１、ＬＦ２、ＬＦ３、ＬＦ４は式（５）の関係にある。
すなわち、第１のフィールドプレート１３及び第２のフィールドプレート（１６a、１９a、２２a）は上層になるに従い、ドレイン領域１０からの半導体基板平面方向の距離が小さくなっている。
また、ＬＦ１、ＬＢ１、ＬＢ２、ＬＦ４は式（２）、式（６）の関係にある。
すなわち、第１及び第２の埋め込み領域（４、５）とドレイン領域１０との距離ＬＢ１、ＬＢ２は、第１フィールドプレート１３とドレイン１０との距離ＬＦ１より小さく、最上層にある配線の第２のフィールドプレート２２aとドレイン領域１０との距離ＬＦ４より大きい関係にある。
係る構成により、第１の実施形態のトランジスタ１００よりもドリフト領域７における電位ポテンシャル分布をより均一にでき、耐圧がより高いトランジスタにおいて、図３に示したように、ドレイン電流（Ｉｄｓ）のＶｄｓ依存性が小さい飽和電流特性を得ることができる。
図６を参照して、本発明の第３の実施形態の半導体装置について、主に第２の実施形態との差分を中心に説明する。
第２の実施形態と異なる点は、Ｎ型ＬＤＭＯＳトランジスタ３００では、半導体基板にＰ型半導体層からなる第３の埋め込み領域２３が、第２の埋め込み領域５に隣接して、ドリフト領域７下に設けられていることである。図７は図６の破線Ｂ－Ｂ’における基板主平面に並行な方向の不純物濃度分布を示しているが、第３の埋め込み領域の２３の不純物濃度は、例えば１×１０ １６ ／ｃｍ３と第２の埋め込み領域５の不純物濃度に対して１／３～２／３程度となっている。
また、図６に示すように、第３の埋め込み領域２３とドレイン領域１０との半導体基板平面方向の距離をＬＢ３としたとき、ＬＢ１、ＬＢ３，ＬＦ１，ＬＦ４は式（２）、式（７）の関係にある。
係る構成により、第２の実施形態のトランジスタ２００よりも、埋め込み領域（４、５、２３）における電位ポテンシャル分布をより均一にでき、高い耐圧のトランジスタにおいて、ドレイン電流（Ｉｄｓ）のＶｄｓ依存性がより小さい飽和電流特性を得ることができる。
なお、ドリフト領域７における電位ポテンシャルをより均一にして、より高い耐圧を得るためには、式（８）で与えられる関係となるように構成さることが望ましいが、その限りではない。
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
１…Ｐ型（半導体）基板
２…絶縁層
３…Ｐ型半導体層
４…第１の埋め込み領域
５…第２の埋め込み領域
６…Ｐボディ領域
７…ドリフト領域
８…ＳＴＩ
９…ソース領域
１０…ドレイン領域
１１…Ｐボディ接続領域
１２…ゲート酸化膜
１３…ゲート電極（第１のフィールドプレート）
１４…層間絶縁膜
１５ａ、ｂ…コンタクト
１６ａ…第１配線層（ソース電極，第２のフィールドプレート）
１６ｂ…第１配線層（ドレイン電極）
１７…層間絶縁膜
１８ａ、ｂ…配線接続孔
１９ａ…第２配線層（ソース電極，第２のフィールドプレート）
１９ｂ…第２配線層（ドレイン電極）
２０…層間絶縁膜
２１ａ、ｂ…配線接続孔
２２ａ…最上層配線層（ソース電極、第２のフィールドプレート）
２２ｂ…最上層配線層（ドレイン電極）
２３…第３の埋め込み領域
１００…第１の実施例のＮ型ＬＤＭＯＳトランジスタ
２００…第２の実施例のＮ型ＬＤＭＯＳトランジスタ
３００…第３の実施例のＮ型ＬＤＭＯＳトランジスタ
４００…従来構造のＮ型ＬＤＭＯＳトランジスタ

Claims (6)

  1. 半導体基板の主面に形成された第１導電型のボディ領域と、
    前記ボディ領域の表面に形成された第２導電型のソース領域と、
    前記ボディ領域と接するように形成された第２導電型のドリフト領域と、
    前記ドリフト領域上に形成された第２導電型のドレイン領域と、
    前記ソース領域と前記ドリフト領域との間の前記ボディ領域及び前記ソース領域側の前記ドリフト領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極から前記ドレイン領域方向に延在し、前記ドリフト領域上に第１の絶縁膜を介して形成された、第１のフィールドプレートと、
    前記ソース領域又は前記ゲート電極に接し、前記第１のフィールドプレート上に第２の絶縁膜を介して形成された、複数の配線層からなる第２のフィールドプレートと、
    前記ボディ領域に接し、前記ドリフト領域の下方に形成された第１導電型の第１の埋め込み領域と、
    前記第１の埋め込み領域に隣接し、前記ドリフト領域の下方に前記ドレイン領域方向に延在して形成された前記第１の埋め込み領域の不純物濃度より小さな不純物濃度を有する第１導電型の第２の埋め込み領域を備え、
    前記第２のフィールドプレートを構成する複数の配線層において、上層にある配線層の前記ドレイン領域との距離は、下層にある配線層の前記ドレイン領域との距離よりも短く、最下層にある配線層の前記ドレイン領域との距離は、前記第１のフィールドプレートの前記ドレイン領域との距離よりも短く、
    最上層の配線層の前記ドレイン領域との距離は、前記第２の埋め込み領域の前記ドレイン領域との距離よりも短く、
    前記第１のフィールドプレートの前記ドレイン領域との距離は、前記第１の埋め込み領域の前記ドレイン領域との距離よりも長いことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記ドリフト領域の不純物濃度は１×１０１６／ｃｍ３より大きく、第１の埋め込み領域の不純物濃度は１×１０１６／ｃｍ３より大きく、
    前記第２の埋め込み領域の不純物濃度は、第１の埋め込み領域の不純物濃度の１／３から２／３の値に設定されていることを特徴とする半導体装置。
  3. 請求項１、２に記載の半導体装置であって、
    前記第２のフィールドプレートを構成する複数の配線層において、
    最下層にある配線層の前記ドレイン領域との距離は、前記第１の埋め込み領域の前記ドレイン領域との距離よりも小さく、
    前記第２の埋め込み領域の前記ドレイン領域との距離よりも大きいことを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置であって、
    前記第２の埋め込み領域に隣接し、前記ドリフト領域の下方に、前記ドレイン領域方向に延在して形成された前記第２の埋め込み領域の不純物濃度より小さな不純物濃度を有する第１導電型の第３の埋め込み領域を備え、
    前記第３の埋め込み領域と前記ドレイン領域との距離は、前記第２のフィールドプレートを構成する配線層において、最上層にある配線層の前記ドレイン領域との距離よりも大きいことを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置であって、
    前記第３の埋め込み領域の不純物濃度は、前記第２の埋め込み領域の不純物濃度の１／３から２／３の値に設定されていることを特徴とする半導体装置。
  6. 請求項１乃至５に記載の半導体装置であって、
    前記半導体基板は、半導体層中に埋め込み絶縁層を有するＳＯＩ基板からなることを特徴とする半導体装置。
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