JP7732014B2 - メモリデバイスおよびそのプログラミング方法 - Google Patents

メモリデバイスおよびそのプログラミング方法

Info

Publication number
JP7732014B2
JP7732014B2 JP2024030026A JP2024030026A JP7732014B2 JP 7732014 B2 JP7732014 B2 JP 7732014B2 JP 2024030026 A JP2024030026 A JP 2024030026A JP 2024030026 A JP2024030026 A JP 2024030026A JP 7732014 B2 JP7732014 B2 JP 7732014B2
Authority
JP
Japan
Prior art keywords
plane
programming
programming pulse
pulse count
successfully programmed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2024030026A
Other languages
English (en)
Other versions
JP2024063130A (ja
Inventor
ハイボ・リ
チャオ・ジャン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to JP2024030026A priority Critical patent/JP7732014B2/ja
Publication of JP2024063130A publication Critical patent/JP2024063130A/ja
Application granted granted Critical
Publication of JP7732014B2 publication Critical patent/JP7732014B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3481—Circuits or methods to verify correct programming of nonvolatile memory cells whilst programming is in progress, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits

Landscapes

  • Read Only Memory (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)

Description

本発明は、メモリデバイスおよびそのプログラミング方法に関し、より詳細には、プログラミングディスターブを排除するためのメモリデバイスおよびそのプログラミング方法に関する。
近年、半導体メモリの分野が一層の注目を受けてきた。半導体メモリは揮発性または不揮発性であり得る。不揮発性半導体メモリデバイスは、給電されないときでもデータを保持でき、したがってセルラ電話機、デジタルカメラ、携帯情報端末、モバイルコンピューティング装置、非モバイルコンピューティング装置および他の装置に広く使用されてきた。
メモリデバイスは、メモリアレイの構造的構成に従ってシングルプレーン型およびマルチプレーン型に分類され得る。シングルプレーン型メモリデバイスは、単一のプレーンへ配置されるメモリアレイを含み、マルチプレーン型メモリデバイスは、複数のプレーンへ配置されるメモリアレイを含む。マルチプレーン型メモリデバイスをプログラムするとき、プログラミング効率を向上させるためにマルチプレーンプログラミングスキームに従って2つ以上のプレーンが同時にプログラムおよび検証され得る。しかしながら、マルチプレーン型メモリデバイスが不良プレーン(または悪化したプレーン)を含むとき、不良プレーン(または悪化したプレーン)へデータをプログラムしようとして正常プレーンも不良プレーン(または悪化したプレーン)も繰り返しプログラムされることになり、それによりプログラミング速度を減少させ、プログラミング効率を低下させ、正常プレーンにプログラミングディスターブを引き起こす。
したがって、正常プレーンが不必要なプログラミングパルスのプログラミングストレスを受けないように、正常プレーンなどの一定のプレーンをバイパスするメモリデバイスおよびそのプログラミング方法を提供する必要がある。
したがって、本発明の目的は、プログラミングディスターブを排除するメモリデバイスおよび関連するプログラミング方法を提供することである。
本発明は、メモリデバイスのためのプログラミング方法を開示する。プログラミング方法は、第1のプレーンおよび第2のプレーンを同時にプログラムし始めるステップと、第1のプレーンがプログラムされることに成功しており、第2のプレーンがまだプログラムされることに成功していない場合、第1のプレーンをバイパスし、第2のプレーンをプログラムし続けるステップとを含む。
本発明は、メモリデバイスを更に開示する。メモリデバイスは、第1のプレーンと、第2のプレーンと、制御回路とを備える。制御回路は、プログラミング方法に従って第1のプレーンおよび第2のプレーンを制御するように構成される。プログラミング方法は、第1のプレーンおよび第2のプレーンを同時にプログラムし始めるステップと、第1のプレーンがプログラムされることに成功しており、第2のプレーンがまだプログラムされることに成功していない場合、第1のプレーンをバイパスし、第2のプレーンをプログラムし続けるステップとを含む。
本発明のこれらおよび他の目的は、様々な図および図面に例示される好適な実施形態の以下の詳細な説明を読んだ後に間違いなく当業者に明らかになるであろう。
本発明の一実施形態に係るメモリデバイスのブロック図である。 図1に図示されるメモリデバイスのプレーンの概要図である。 本発明の一実施形態に係る図1に図示されるメモリデバイスをプログラムするプログラミング方法のフローチャートである。 本発明の一実施形態に係るプログラミング電圧の波形を例示する概要図である。 本発明の一実施形態に係る図1に図示されるメモリデバイスをプログラムするプログラミング方法のフローチャートである。 本発明の一実施形態に係る図1に図示される制御回路における選択された回路の概要図である。
図1は、本発明の一実施形態に係るメモリデバイス10のブロック図である。メモリデバイス10は、デュアルプレーン構造を有してもよく、制御回路100、ワード線ドライバ120、複数のビット線ドライバ131、132および複数のプレーン(メモリプレーンとも称される)141、142を含んでもよい。
簡潔には、プレーン141、142は同時にプログラムおよび検証されうる。プレーン141(第1のプレーンとも称される)がプログラムされることに成功しているが、プレーン142はまだプログラムされることに成功していない場合、プレーン141はバイパスされてよく、プレーン142(第2のプレーンとも称される)は依然としてプログラムされていてもよい。いったんプレーン141が全ての検証に合格すると、プレーン141を後続のプログラミングからバイパスすることによって、プレーン141に不必要なプログラミングパルスを印加しようとして費やされる時間を削減し、プレーン141におけるプログラミングディスターブを排除する。
図1に図示されるメモリデバイス10のプレーン141、142の概要図である図2も参照されたい。プレーン141は複数のブロック141B1～141Biに分割されうる。ブロック141B1～141Biの各々は、NANDストリングでありうる複数のストリングを含む。各ストリングは2つのセレクトセルおよび複数のメモリセルを含んでよく、それらは、それぞれ直列に接続されるが、これに限定されるものではない。1つのストリングの上部に配置されるセレクトセルは、ストリングを複数のビット線BL11～BL1mに接続するために構成され、ストリング選択線SSL1に適切な電圧を印加することによって制御されてもよい。1つのストリングの下部に配置されるセレクトセルは、ストリングを共通ソース線CSL1に接続するために構成され、グランド選択線GSL1に適切な電圧を印加することによって制御されてもよい。ストリングにおけるメモリセルの制御ゲートは、それぞれ複数のワード線WL11～WL1nに接続される。
同様に、プレーン142は複数のブロック142B1～142Biに分割されうる。ブロック142B1～142Biの各々は、NANDストリングでありうる複数のストリングを含む。各ストリングは2つのセレクトセルおよび複数のメモリセルを含んでもよく、それらは、それぞれ直列に接続されるが、これに限定されるものではない。1つのストリングの上部に配置されるセレクトセルは、ストリングを複数のビット線BL21～BL2mに接続するために構成され、ストリング選択線SSL2に適切な電圧を印加することによって制御されてもよい。1つのストリングの下部に配置されるセレクトセルは、ストリングを共通ソース線CSL2に接続するために構成され、グランド選択線GSL2に適切な電圧を印加することによって制御されてもよい。ストリングにおけるメモリセルの制御ゲートは、それぞれ複数のワード線WL21～WL2nに接続される。
図2に図示されるように、プレーン141、142は同一構造(またはミラー構造)を有する。本実施形態においてデュアルプレーン構造が用いられるが、他の数のプレーンも本発明の範囲内で採用され得ることが認識されるべきである。その上、2次元平面メモリ構造、3次元積層構造、NANDフラッシュメモリ構造および/またはNORフラッシュメモリ構造いずれかがプレーン141、142において実装され得る。ブロック141B1～141Biおよび142B1～142Biの各々は、破線によって示されるように複数のページへ分割されてよい。一部の実施形態において、ブロックは従来の消去の単位であり、ページは従来のプログラムの単位である。しかしながら、他の消去/プログラムの単位も使用され得る。典型的に、ビット線BL11～BL1mまたはBL21～BL2mは、それぞれワード線WL11～WL1nまたはWL21～WL2nに垂直な方向にストリングの上に延び、ここではi、mおよびnは1より大きい整数であるが、これに限定されるものではない。
当業者は、1つのストリングにおけるメモリセルの数が本発明の範囲を限定するものではないことを認識するであろう。加えて、ストリングにおけるメモリセルは浮遊ゲートトランジスタまたは電荷トラップトランジスタでありうる。各メモリセルは、1ビットデータまたは2ビット以上のデータを記憶してもよく、したがってシングルレベルセル(SLC)型、マルチレベルセル(MLC)型、トリプルレベルセル(TLC)型、クアッドレベルセル(QLC)型またはより高レベル型であってもよい。各メモリセルは、Qの取り得るプログラミング状態の1つを保ち得るが、ここでQは2以上の正の整数であり、一般にSLCの場合Q=2、MLCの場合Q=4、TLCの場合Q=8およびQLCの場合Q=16である。
制御回路100は、ワード線ドライバ120およびビット線ドライバ131、132に結合されうる。ワード線ドライバ120は、ストリング選択線SSL1、ワード線WL11～WL1nおよびグランド選択線GSL1を介してプレーン141に結合されうる。ワード線ドライバ120は、ストリング選択線SSL2、ワード線WL21～WL2nおよびグランド選択線GSL2を介してプレーン142に結合されうる。ビット線ドライバ131は、ビット線BL11～BL1mを介してプレーン141に結合されうる。ビット線ドライバ132は、ビット線BL21～BL2mを介してプレーン142に結合されうる。プレーン141におけるメモリセルのアレイは、ワード線WL11～WL1nおよびビット線BL11～BL1mによってアドレス指定されえ、プレーン142におけるメモリセルのアレイは、ワード線WL21～WL2nおよびビット線BL21～BL2mによってアドレス指定されうる。
制御回路100は、コントローラ、埋込みマイクロプロセッサ、マイクロコントローラ等でありうる。制御回路100は、外部ホストと通信して、プレーン141、142に記憶するためのデータを受信しても、およびプレーン141、142から取り出されたデータを送信してもよい。制御回路100は、外部ホストからコマンド、アドレスまたはデータを受信し、ビット線アドレス信号Scadr1、Scadr2およびワード線アドレス信号Sradrを発生しうる。ワード線ドライバ120は、制御回路100からのワード線アドレス信号Sradrに応答して動作して、読出、プログラム、消去および検証動作のためのワード線を選択しうる。ビット線ドライバ131、132は、制御回路100からのビット線アドレス信号Scadr1、Scadr2に応答して動作して、読出、プログラム、消去および検証動作のためのビット線を選択するビット線信号を発生しうる。一部の実施形態において、制御回路100は、読出、プログラム、消去および検証動作のための電圧を提供するための電圧基準回路を含み、ビット線ドライバ131、132およびワード線ドライバ120は、電圧を選択するためのスイッチを含む。他の実施形態において、ビット線ドライバ131、132およびワード線ドライバ120は電圧発生回路網を含み、制御回路100は、デジタル制御情報を提供して、ビット線ドライバ131、132およびワード線ドライバ120に、ビット線BL11～BL1m、BL21～BL2mおよびワード線WL11～WL1n、WL21～WL2n上に様々な電圧を駆動するように命令する。しかしながら、電圧が発生されるまたはビット線BL11～BL1m、BL21～BL2mおよびワード線WL11～WL1n、WL21～WL2nに配送される仕方は、本発明の範囲を限定するものではない。
図3は、本発明の一実施形態に係る図1に図示されるメモリデバイス10をプログラムするプログラミング方法30のフローチャートである。プログラミング方法30はプログラムコードへコンパイルされてよい。方法30は、制御回路100によって行われ、以下のステップを含んでよい:
ステップS300:開始。
ステップS302:第1のプレーンおよび第2のプレーンを同時にプログラムし始める。
ステップS304:第1のプレーンがプログラムされることに成功しており、第2のプレーンがまだプログラムされることに成功していない場合、第1のプレーンをバイパスし、第2のプレーンをプログラムし続ける。
ステップS306:終了。
ステップS302において、制御回路100は、2つ以上のプレーンが同時にプログラムおよび検証され得るマルチプレーンプログラミングスキームを達成するようにメモリデバイス10の2つのプレーン(例えば、プレーン141、142)または3つ以上のプレーンを同時にプログラムし始める。しかしながら、ステップS302において、プレーン141がプログラムされることに成功しているが、プレーン142がまだプログラムされることに成功していない場合、プレーン141はバイパスされ、プレーン142は依然としてプログラムされている。いったんプレーン141が全ての検証に合格すると、プレーン141をバイパスすることによって、プログラミングディスターブが排除され得る。
例えば、制御回路100は、プレーン141、142をプログラムするためにインクリメンタルステップパルスプログラミング(ISPP)スキームを採用しうる。本発明の一実施形態に係るプログラミング電圧の波形を例示する概要図である図4を参照されたい。複数のプログラミングパルスVpp1～Vpp6が漸増振幅でブロックに印加されてよく、各連続するプログラミングパルス(例えば、プログラミングパルスVpp2)は、プログラミングステップサイズだけ直前のプログラミングパルス(例えば、プログラミングパルスVpp1)を超えてよい。プログラミングステップサイズは、プログラミング状態または他の要件に従って変化し得る。プログラミングパルスVpp1は、プレーン141、142を同時にプログラムし始めるために両プレーン141、142に印加されうる。他方で、プログラミングパルスVpp5が印加される前にブロック141B1がプログラムされることに成功していれば、ブロック141B1は、プログラミングパルスVpp1～Vpp4に従うだけで以後のプログラミングパルスVpp5、Vpp6をバイパスしうる。結果的に、ブロック142B1が更なるプログラミングパルス(すなわち、プログラミングパルスVpp5、Vpp6)によって、より長い時間の間(プログラミングパルスの数が大きいため)プログラムされる必要がある一方で、ブロック141B1は以後の不必要なプログラミングパルスVpp5、Vpp6のプログラミングストレスを受けないことになり、それによってブロック141B1におけるプログラミングディスターブを排除するまたは少なくとも低減させる。
ブロック141B1は、プログラミングパルスVpp1～Vpp4に対応する第1のプログラミングパルスカウント(4に等しい)までプログラムされてもよく、ブロック142B1は、プログラミングパルスVpp1～Vpp6に対応する第2のプログラミングパルスカウント(6に等しい)までプログラムされてもよい。第1のプログラミングパルスカウントは第2のプログラミングパルスカウントより小さい。ブロック142B1は、最大プログラミングパルスカウントCpmax(所定のプログラミングパルスカウントとも称される)(例えば、6に等しい)に達するまでプログラムされ得る。ブロック142B1がまだうまくプログラムされていなければ、ブロック142B1は不良ブロックとして識別されてよい。プログラミングパルスVpp6が最大プログラミングパルスカウントCpmaxに対応する最後のプログラミングパルスであるので、制御回路100は、ブロック142B1をプログラムするのを中止しうる。制御回路100は(うまくプログラムされなかった、またはプログラムされることに成功した)ブロック141B1、142B1のプログラミングを非同時に終えるが、制御回路100は、ブロック141B1(の第3のメモリセル)が続くブロック141B2(の第1のメモリセル)およびブロック142B2(第4のメモリセル)が続くブロック142B2(の第2のメモリセル)を同時にプログラムし始める。ブロック141B1をプログラムする始まりからブロック141B2をプログラムする始まりまでの時間の長さは、ブロック142B1をプログラムする始まりからブロック142B2をプログラムする始まりまでの時間の長さに依存する。言い換えれば、2つのブロック(例えば、ブロック141B1、142B1)をプログラムする時間の長さは、正常ブロックであり得る、小さい方のプログラミングパルスカウントのブロックでなく、不良ブロックまたは悪化したブロックであり得る、大きい方のプログラミングパルスカウントのブロックに基づいて決定される。
図5は、本発明の一実施形態に係る図1に図示されるメモリデバイス10をプログラムするプログラミング方法50のフローチャートである。プログラミング方法50はプログラムコードへコンパイルされてよい。方法50は、制御回路100によって行われ、以下のステップを含みうる:
ステップS500:開始。
ステップS502:プログラミングパルスを印加する。
ステップS504:プログラミングパルスカウントCpを増やす。
ステップS506:少なくとも1つのプログラムされることに成功したプレーンをバイパスする。
ステップS508:全てのプレーンがバイパスされるかどうかを判定する。YesであればステップS514に進み、そうでなければステップS510に進む。
ステップS510:プログラミングパルスカウントCpが最大プログラミングパルスカウントCpmaxより小さいかどうかを判定する。YesであればステップS502に進み、そうでなければステップS512に進む。
ステップS512:プログラミング失敗を示す。
ステップS514:終了。
マルチプレーンプログラミングの開始に応じて、プレーン141、142は、ステップS500でプログラミングのために初期化される。制御回路100は、プログラミングパルスカウントCpおよび検証カウントCvfを0などの値に設定する(すなわち、Cp=0、Cvf=0)。ステップS502において、制御回路100は、プレーン141(のブロック141B1またはページ)の第1のメモリセルおよび第2のプレーン142(のブロック142B1またはページ)の第2のメモリセルを同時にプログラムし始める。ワード線ドライバ120は、プレーン141、142の選択されたワード線にプログラミングパルス(例えば、プログラミングパルスVpp1)を印加しうる。ステップS504において、制御回路100は、プログラミングパルスカウントCpを1だけインクリメントする(Cp=1)。
次いで、制御回路100は、プレーン141の第1のメモリセルおよびプレーン142の第2のメモリセルがプログラムされることに成功したかどうかを検証しうる。或る実施形態において、各メモリセルの閾値電圧を検証するために、図4に図示される各プログラムパルス後に検証パルスが印加されうる。或る実施形態において、制御回路100は、第1のメモリセルおよび第2のメモリセルが1つまたは複数のプログラミング状態に達したかどうかを検証しうる。或る実施形態において、選択されたビット線上の第1のメモリセルおよび第2のメモリセルから、それぞれデータが読み出されてよい。読み出されたデータが誤っていれば、制御回路100は、それぞれの第1のメモリセルまたはそれぞれの第2のメモリセルを不合格と検証してよい。読み出されたデータが正しければ、制御回路100は、それぞれの第1のメモリセルまたはそれぞれの第2のメモリセルを合格と検証してよい。第1のメモリセルおよび第2のメモリセルの検証後に、制御回路100は、検証カウントCvfを1だけインクリメントする(Cvf=1)。一部の実施形態において、それぞれの予め設定された数より多くの第1のメモリセルまたは第2のメモリセルがプログラミング状態の1つに達しなかったならば、制御回路100は、第1のメモリセルまたは第2のメモリセルを不合格と検証することになる。それぞれの予め設定された数より少ない第1のメモリセルまたは第2のメモリセルがプログラミング状態に達しなかったならば、制御回路100は、プレーン141、142を合格と検証することになる。一部の実施形態において、プログラミング状態の各々に対してプログラムされることに成功できない第1のメモリセルまたは第2のメモリセルの数がそれぞれの予め設定された数より少なければ、第1のメモリセルまたは第2のメモリセルは合格と判定される。
プログラミングディスターブを低減させるために、いずれかのプレーンがプログラムされることに成功して(かつ合格と検証されて)いれば、制御回路100は、ステップS506において以後のプログラミングにおいて(プログラムされることに成功した)プレーンをバイパスする。しかしながら、制御回路100は、ステップS506においてまだプログラムされることに成功していないその他のプレーンをプログラムし続ける。制御回路100は、一時停止信号Sss1を論理ローに設定する一方で主信号Smnを論理ハイに維持して、プレーン141をバイパスし、プレーン142のプログラミングを続ける。いったんプレーン141が全ての検証に合格するとプレーン141を一時停止することによって、プログラミングディスターブが排除され得る。一部の実施形態において、予め設定された数より少ない第1のメモリセルがまだ合格と検証されていないが予め設定された数より多くの第2のメモリセルが不合格と検証された場合に、プレーン141は一時停止され、プレーン142はまだプログラムされている。プレーン141の第1のメモリセルは次のプログラミングにおいてバイパスおよび保存されることになる一方で、プレーン142の第2のメモリセルは次のプログラミングにおいてまだプログラムされることになる。言い換えれば、プレーン141の第1のメモリセルに対する第1のプログラミングプロセスおよびプレーン142の第2のメモリセルに対する第2のプログラミングプロセスは同時に開始されるが非同時に終わる。プレーン141の第1のメモリセルがバイパスされるときにプレーン141を一時停止することによって、プレーン141におけるプログラミングディスターブが排除され得る。
ステップS508において、制御回路100は、マルチプレーンプログラミングスキームに対するプレーン141、142の全てがバイパスされるかどうかを判定する。プレーン141、142の全てがバイパスされていれば、マルチプレーンプログラミングスキームは完了される。プレーン141、142のいずれかがまだ一時停止されていなければ、制御回路100は、ステップS510においてプログラミングパルスカウントCpが最大プログラミングパルスカウントCpmaxより小さいかどうかを判定する。プログラミングパルスカウントCp(例えば、Cp=1)が最大プログラミングパルスカウントCpmax(例えば、Cpmax=6)より小さければ、制御回路100は、プログラミングパルスカウントCpが最大プログラミングパルスカウントCpmaxに達するまでステップS502～ステップS508にわたって繰り返す。例えば、別のプログラミングパルス(例えば、順にプログラミングパルスVpp2、Vpp3、...、またはVpp6)がステップS502において非バイパスプレーンの選択されたワード線に印加され、制御回路100は、ステップS504において再びプログラミングパルスカウントCpを1だけインクリメントする。
プログラミングパルスVpp4が印加された後にプレーン141の第1のメモリセルがバイパスされれば、プログラミングパルスカウントCpは4まで増えて第1のプログラミングパルスカウントとして機能する。その上、検証カウントCvfは4以上でありえ、検証されるべき第1のメモリセルに対する第1の回数として機能し得る。同様に、プログラミングパルスVpp6が印加された後にプレーン142の第2のメモリセルがバイパスされれば、プログラミングパルスカウントCpは6まで増えて第2のプログラミングパルスカウントとして機能する。あるいは、最後のプログラミングパルス(すなわち、プログラミングパルスVpp6)が印加された後にプレーン142の第2のメモリセルがプログラムされることに成功することができない(したがって使用不能であり得る)場合、プログラミングパルスカウントCpは同じく6まで増えて、最大プログラミングパルスカウントCpmaxに等しくなる。これらの場合、検証カウントCvfは6以上であり、検証されるべき第2のメモリセルに対する第2の回数として機能する。第1のメモリセルに対応する第1のプログラミングパルスカウントは、第2のメモリセルに対応する第2のプログラミングパルスカウントより少ない。検証されるべき第1のメモリセルに対する第1の回数は、検証されるべき第2のメモリセルに対する第2の回数より少ない。
プログラミングパルスVpp5が印加される前に第1のメモリセルがプログラムされることに成功しているので、第1のメモリセルは、プログラミングパルスVpp1～Vpp4に従うだけで以後のプログラミングパルスVpp5、Vpp6をバイパスしてよい。したがって、第2のメモリセルが更なるプログラミングパルスVpp5、Vpp6によって、より長い時間の間プログラムされる必要がある一方で、第1のメモリセルは以後のプログラミングパルスVpp5、Vpp6のプログラミングストレスを受けないことになり、それによってブロック141B1におけるプログラミングディスターブを排除するかまたは少なくとも低減させる。
プログラミングパルスカウントCp(または第2のプログラミングパルスカウント)が最大プログラミングパルスカウントCpmax以上であれば、もしあるならば非バイパスプレーン(例えば、プレーン142)に対するプログラミング失敗を報告するようにステップS512において制御回路100にプログラミング失敗報告が送信される。言い換えれば、第2のメモリセルは、最大プログラミングパルスカウントCpmaxに達するまでプログラムされ得る。一部の実施形態において、プログラミングパルスカウントCp(または第2のプログラミングパルスカウント)が最大プログラミングパルスカウントCpmaxに等しいときに、制御回路100は、第2のメモリセルをプログラムするのを中止しうる。
当業者が種々の変更および修正を直ちになし得ることが注目に値する。例えば、プレーン141(の第1のメモリセル)をバイパスするために、プレーン選択信号またはブロック選択信号が遮られうる。あるいは、プレーン141(の第1のメモリセル)をバイパスするためにプレーン141の全てのワード線WL11～WL1nまたは全てのビット線BL11～BL1mが選択解除される。図6は、本発明の一実施形態に係る図1に図示される制御回路100における選択された回路の概要図である。制御回路100は、それぞれプレーン141および142へのアクセスを制御するANDゲート101および102を含みうる。ANDゲート101は、プレーンアドレス信号Spr1、ディスエーブル信号Sdb1、主信号Smnまたは一時停止信号Sss1を受信してプレーン選択信号Ssp1を発生しうる。ANDゲート102は、プレーンアドレス信号Spr2、ディスエーブル信号Sdb2、主信号Smnまたは一時停止信号Sss2を受信してプレーン選択信号Ssp2を発生しうる。一部の実施形態において、制御回路100は、主信号Smnを論理ハイに設定してメモリデバイス10のプログラミングを続けても、主信号Smnを論理ローに設定してメモリデバイス10のプログラミングを止めてもよい。一部の実施形態において、制御回路100は、プログラム検証動作から抜けた上でプログラミング結果を示し得る、プログラミング失敗報告が受信されると、ディスエーブル信号Sdb1、Sdb2を発生しうる。一部の実施形態において、一時停止信号Sss1、Sss2は、検証結果が合格であるか不合格であるかを示してよい。
一部の実施形態において、ディスエーブル信号Sdb1、Sdb2は、プログラミング状態カウンタ、検証カウントCvf、プログラミングパルスカウントCpまたは最大プログラミングパルスカウントCpmaxと関連付けられてよい。最大プログラミングパルスカウントCpmaxは、プレーン141、142にプログラミングパルスを印加する最大回数を定めてよい。プログラミング状態カウンタは、目標プログラミング状態または現在のプログラミング状態と関連付けられてよい。具体的には、第1のメモリセルおよび第2のメモリセルは最初に消去状態に設定されてよく、後に、第1のメモリセルおよび第2のメモリセルに一連のプログラム検証動作が行われて、第1のメモリセルおよび第2のメモリセルをそれぞれの目標プログラミング状態へプログラムしてよい。一連のプログラム検証動作は、最低プログラミング状態から始まって、選択されたメモリセルの閾値電圧がそれぞれの目標プログラミング状態のそれぞれの検証電圧レベルに達するまで、より高いプログラミング状態に進んでよい。一部の実施形態において、検証電圧は、それぞれプログラミング状態の閾値電圧分布曲線の最低閾値電圧として選択されてよい。各プログラム検証動作はプログラミング動作および次の検証動作を含んでよい。
制御回路100は、プレーン選択信号Ssp1に従ってビット線アドレス信号Scadr1を発生し、プレーン選択信号Ssp2に従ってビット線アドレス信号Scadr2を発生し、プレーン選択信号Ssp1、Ssp2に従ってワード線アドレス信号Sradrを発生しうる。一部の実施形態において、プレーン141を一時停止すると決定されると、制御回路100は、一時停止信号Sss1を論理ローに設定してよく、ANDゲート101は、プレーン選択信号Ssp1を論理ローに設定することによって一時停止信号Sss1に応答してプレーン選択信号Ssp1を遮っても、制御回路100は、プレーン141のワード線WL11～WL1nおよびビット線BL11～BL1mを選択解除するワード線アドレス信号Sradrおよびビット線アドレス信号Scadr1を発生しうる。同様に、プレーン142を一時停止すると決定されると、制御回路100は、一時停止信号Sss2を論理ローに設定してよく、ANDゲート102は、プレーン選択信号Ssp2を論理ローに設定することによって一時停止信号Sss2に応答してプレーン選択信号Ssp2を遮ってもよく、制御回路100は、プレーン142のワード線WL21～WL2nおよびビット線BL21～BL2mを選択解除するワード線アドレス信号Sradrおよびビット線アドレス信号Scadr2を発生しうる。例えば、ワード線WL11～WL1n、WL21～WL2nまたはビット線BL11～BL1m、BL21～BL2mは、ワード線WL11～WL1n、WL21～WL2nまたはビット線BL11～BL1m、BL21～BL2mを選択解除するように浮遊状態に入れられても、低電圧にさらされても、または接地されてもよい。
一部の実施形態において、ANDゲート101は、プレーンアドレス信号Spr1の代わりに第1のブロックアドレス信号を受信して第1のブロック選択信号(プレーン選択信号Ssp1に取って代わる)を発生してよく、ANDゲート102は、プレーンアドレス信号Spr2の代わりに第2のブロックアドレス信号を受信して第2のブロック選択信号(プレーン選択信号Ssp2に取って代わる)を発生しうる。制御回路100は、第1のブロック選択信号に従ってビット線アドレス信号Scadr1を発生し、第2のブロック選択信号に従ってビット線アドレス信号Scadr2を発生し、第1のブロック選択信号および第2のブロック選択信号に従ってワード線アドレス信号Sradrを発生しうる。一部の実施形態において、ブロック141B1を一時停止すると決定されると、制御回路100は、一時停止信号Sss1を論理ローに設定してよく、ANDゲート101は、第1のブロック選択信号を論理ローに設定することによって一時停止信号Sss1に応答して第1のブロック選択信号を遮ってもよく、制御回路100は、プレーン141のワード線WL11～WL1nおよびビット線BL11～BL1mを選択解除するワード線アドレス信号Sradrおよびビット線アドレス信号Scadr1を発生しうる。同様に、ブロック142B1を一時停止すると決定されると、制御回路100は、一時停止信号Sss2を論理ローに設定してよく、ANDゲート102は、第2のブロック選択信号を論理ローに設定することによって一時停止信号Sss2に応答して第2のブロック選択信号を遮ってもよく、制御回路100は、プレーン142のワード線WL21～WL2nおよびビット線BL21～BL2mを選択解除するワード線アドレス信号Sradrおよびビット線アドレス信号Scadr2を発生しうる。
要約すると、本発明は、マルチプレーンプログラミングスキームを達成するようにメモリデバイスの少なくとも2つのプレーンを同時にプログラムする。少なくとも1つのプレーンがプログラムされることに成功しているがその他のプレーンはまだプログラムされることに成功していない場合に、少なくとも1つのプレーンはバイパスされ、その他のプレーンはまだプログラムされている。いったん少なくとも1つのプレーンが全ての検証に合格すると少なくとも1つのプレーンをバイパスすることによって、少なくとも1つのプレーンにおけるプログラミングディスターブが排除され得る。
当業者は、本発明の教示を保持しつつデバイスおよび方法の多数の修正および変更がなされ得ることを直ちに認めるであろう。それに応じて、以上の開示は、添付の請求項の範囲によってのみ限定されると解釈されるべきである。
10 メモリデバイス
100 制御回路
101、102 ANDゲート
120 ワード線ドライバ
131、132 ビット線ドライバ
141、142 プレーン
141B1～141Bi、142B1～142Bi ブロック
BL11～BL1m、BL21～BL2m ビット線
CSL1、CSL2 共通ソース線
GSL1、GSL2 グランド選択線
Scadr1、Scadr2 ビット線アドレス信号
Sdb1、Sdb2 ディスエーブル信号
Smn 主信号
Spr1、Spr2 プレーンアドレス信号
Sradr ワード線アドレス信号
SSL1、SSL2 ストリング選択線
Ssp1、Ssp2 プレーン選択信号
Sss1、Sss2 一時停止信号
Vpp1～Vpp6 プログラミングパルス
WL11～WL1n、WL21～WL2n ワード線

Claims (18)

  1. 第1のプレーンと、
    第2のプレーンと、
    前記第1のプレーンおよび前記第2のプレーンに結合され、
    前記第1のプレーンおよび前記第2のプレーンを同時にプログラムし始め、
    前記第1のプレーンがプログラムされることに成功しており、前記第2のプレーンがプログラムされることに成功しておらず、前記第2のプレーンのプログラミングパルスカウントが所定のプログラミングパルスカウント値よりも小さい場合、
    前記第1のプレーンのプログラミング制御信号を調整し、
    前記第1のプレーン及び前記第2のプレーンの主信号を維持することによって、前記第2のプレーンをプログラムし続け、前記第1のプレーンをバイパスするように構成された、
    制御回路と
    を備える、メモリデバイス。
  2. 前記制御回路は、
    前記第1のプレーンがプログラムされることに成功している場合、前記第1のプレーンをバイパスし、
    前記第１のプレーンがバイパスされ、前記第2のプレーンがプログラムされることに成功しておらず、前記第2のプレーンの前記プログラミングパルスカウントが前記所定のプログラミングパルスカウント値よりも小さい場合、前記第2のプレーンをプログラムし続けるようにさらに構成された
    請求項1に記載のメモリデバイス。
  3. 前記第1のプレーンをバイパスするために、前記制御回路は、
    前記第1のプレーンに関連付けられるプレーン選択信号を遮ること、
    前記第1のプレーンに関連付けられるブロック選択信号を遮ること、
    前記第1のプレーンの全てのワード線を選択解除すること、または
    前記第1のプレーンの全てのビット線を選択解除すること、
    のうちの少なくとも１つを行うようにさらに構成された、
    請求項2に記載のメモリデバイス。
  4. 前記制御回路は、
    前記第1のプレーンがプログラムされることに成功している場合、前記第１のプレーンをバイパスし、
    前記第2のプレーンの前記プログラミングパルスカウントが前記所定のプログラミングパルスカウント値以上である場合、前記第2のプレーンをバイパスするようにさらに構成された、
    請求項2に記載のメモリデバイス。
  5. 前記制御回路は、
    プログラミングパルスを、前記第1のプレーンの１つまたは複数の第1のメモリセルに結合された少なくとも第1のワード線および前記第2のプレーンの１つまたは複数の第2のメモリセルに結合された少なくとも第2のワード線に印加し、
    前記第1のプレーンのプログラミングパルスカウントおよび前記第2のプレーンの前記プログラミングパルスカウントを増やす
    ようにさらに構成された、
    請求項1に記載のメモリデバイス。
  6. 前記制御回路は、
    プログラムされることに成功していない前記第1のメモリセルの第1の数が予め設定した数よりも少なく、プログラムされることに成功していない前記第2のメモリセルの第2の数が前記予め設定した数よりも多い場合、前記第1のプレーンはプログラムされることに成功しており、前記第2のプレーンはプログラムされることに成功していないと決定するようにさらに構成される、請求項5に記載のメモリデバイス。
  7. 前記制御回路は、
    次のプログラミングパルスを前記第2のプレーンに印加し、
    前記第2のプレーンの前記プログラミングパルスカウントを増やすよう、
    さらに構成される、
    請求項1に記載のメモリデバイス。
  8. 前記制御回路は、
    前記第2のプレーンの前記プログラミングパルスカウントが前記所定のプログラミングパルスカウント値以上である場合、前記第2のプレーンのプログラミング状態信号を調整するようにさらに構成された、
    請求項4に記載のメモリデバイス。
  9. 前記制御回路は、
    前記第1のメモリセルおよび前記第2のメモリセルがプログラムされることに成功しているかどうかを検証し、前記第1のメモリセルが検証されるべき第3の回数は、前記第2のメモリセルが検証されるべき第4の回数よりも少ない、ようにさらに構成された、
    請求項5に記載のメモリデバイス。
  10. メモリデバイスをプログラミングする方法であって、
    第1のプレーンおよび第2のプレーンを同時にプログラムし始めるステップと、
    前記第1のプレーンがプログラムされることに成功しており、前記第2のプレーンがプログラムされることに成功しておらず、前記第2のプレーンのプログラミングパルスカウントが所定のプログラミングパルスカウント値よりも小さい場合、前記第2のプレーンをプログラムし続け、前記第1のプレーンをバイパスするステップであって、
    前記第1のプレーンのプログラミング制御信号を調整するステップと、
    前記第1のプレーン及び前記第2のプレーンの主信号を維持するステップとを含む、ステップと、
    を含む、方法。
  11. 前記第2のプレーンをプログラムし続け、前記第1のプレーンをバイパスするステップは、
    前記第1のプレーンがプログラムされることに成功している場合、前記第1のプレーンをバイパスするステップと、
    前記第１のプレーンがバイパスされ、前記第2のプレーンがプログラムされることに成功しておらず、前記第2のプレーンの前記プログラミングパルスカウントが前記所定のプログラミングパルスカウント値よりも小さい場合、前記第2のプレーンをプログラムし続けるステップとをさらに含む、
    請求項10に記載の方法。
  12. 前記第1のプレーンをバイパスするステップは、
    前記第1のプレーンに関連付けられるプレーン選択信号を遮ること、
    前記第1のプレーンに関連付けられるブロック選択信号を遮ること、
    前記第1のプレーンの全てのワード線を選択解除すること、または
    前記第1のプレーンの全てのビット線を選択解除すること、
    のうちの少なくとも１つを含む、
    請求項11に記載の方法。
  13. 前記第2のプレーンがプログラムされることに成功している場合、前記第1のプレーンをバイパスするステップと、
    前記第2のプレーンの前記プログラミングパルスカウントが前記所定のプログラミングパルスカウント値以上である場合、前記第2のプレーンをバイパスするステップとをさらに含む、
    請求項11に記載の方法。
  14. プログラミングパルスを、前記第1のプレーンの１つまたは複数の第1のメモリセルに結合された少なくとも第1のワード線および前記第2のプレーンの１つまたは複数の第2のメモリセルに結合された少なくとも第2のワード線に印加するステップと、
    前記第1のプレーンのプログラミングパルスカウントおよび前記第2のプレーンの前記プログラミングパルスカウントを増やすステップとをさらに含む、
    請求項10に記載の方法。
  15. 前記第1のプレーンがプログラムされることに成功しており、前記第2のプレーンがプログラムされることに成功していないと決定するステップは、
    プログラムされることに成功していない前記第1のメモリセルの第1の数が予め設定した数よりも少なく、プログラムされることに成功していない前記第2のメモリセルの第2の数が前記予め設定した数よりも多い場合、前記第1のプレーンはプログラムされることに成功しており、前記第2のプレーンはプログラムされることに成功していないと決定するステップをさらに含む、
    請求項14に記載の方法。
  16. 前記第2のプレーンをプログラムし続けるステップは、
    次のプログラミングパルスを前記第2のプレーンに印加するステップと、
    前記第2のプレーンの前記プログラミングパルスカウントを増やすステップとを、
    さらに含む、請求項10に記載の方法。
  17. 前記第2のプレーンの前記プログラミングパルスカウントが前記所定のプログラミングパルスカウント値以上である場合、前記第2のプレーンのプログラミング状態信号を調整するステップをさらに含む、請求項13に記載の方法。
  18. 前記第1のメモリセルおよび前記第2のメモリセルがプログラムされることに成功しているかどうかを検証するステップであって、前記第1のメモリセルが検証されるべき第3の回数は、前記第2のメモリセルが検証されるべき第4の回数よりも少ない、ステップをさらに含む、請求項14に記載の方法。
JP2024030026A 2020-04-23 2024-02-29 メモリデバイスおよびそのプログラミング方法 Active JP7732014B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2024030026A JP7732014B2 (ja) 2020-04-23 2024-02-29 メモリデバイスおよびそのプログラミング方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2022506224A JP7494287B2 (ja) 2020-04-23 2020-04-23 メモリデバイスおよびそのプログラミング方法
PCT/CN2020/086332 WO2021212399A1 (en) 2020-04-23 2020-04-23 Memory device and programming method thereof
JP2024030026A JP7732014B2 (ja) 2020-04-23 2024-02-29 メモリデバイスおよびそのプログラミング方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2022506224A Division JP7494287B2 (ja) 2020-04-23 2020-04-23 メモリデバイスおよびそのプログラミング方法

Publications (2)

Publication Number Publication Date
JP2024063130A JP2024063130A (ja) 2024-05-10
JP7732014B2 true JP7732014B2 (ja) 2025-09-01

Family

ID=72202745

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2022506224A Active JP7494287B2 (ja) 2020-04-23 2020-04-23 メモリデバイスおよびそのプログラミング方法
JP2024030026A Active JP7732014B2 (ja) 2020-04-23 2024-02-29 メモリデバイスおよびそのプログラミング方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2022506224A Active JP7494287B2 (ja) 2020-04-23 2020-04-23 メモリデバイスおよびそのプログラミング方法

Country Status (5)

Country Link
US (2) US11615849B2 (ja)
JP (2) JP7494287B2 (ja)
KR (2) KR20250020715A (ja)
CN (2) CN111615731B (ja)
WO (1) WO2021212399A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20250020715A (ko) * 2020-04-23 2025-02-11 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 디바이스 및 그것의 프로그래밍 방법
CN116802735A (zh) * 2021-01-20 2023-09-22 华为技术有限公司 一种数据处理方法及相关装置
WO2023028898A1 (zh) * 2021-08-31 2023-03-09 长江存储科技有限责任公司 存储装置的编程方法、存储装置及存储系统
CN118571288A (zh) * 2023-02-28 2024-08-30 长江存储科技有限责任公司 存储器的编程方法、存储器及存储系统
US12537068B2 (en) * 2023-04-03 2026-01-27 Micron Technology, Inc. Half good block handling with defective deck pre-programing in a memory sub-system
KR20250007919A (ko) * 2023-07-06 2025-01-14 삼성전자주식회사 인터페이스 기능 블록 및 그 설계 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005135466A (ja) 2003-10-29 2005-05-26 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2006134476A (ja) 2004-11-05 2006-05-25 Toshiba Corp 半導体集積回路装置、及びそれを用いた不揮発性メモリシステム
JP2008269775A (ja) 2007-04-23 2008-11-06 Samsung Electronics Co Ltd プログラムディスターブを減少させることができるフラッシュメモリ装置及びそのプログラム方法
JP2012119038A (ja) 2010-12-02 2012-06-21 Toshiba Corp 不揮発性半導体メモリ及び記憶装置
US10134474B1 (en) 2017-10-20 2018-11-20 Sandisk Technologies Llc Independent state completion for each plane during flash memory programming

Family Cites Families (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4415889A (en) * 1980-12-18 1983-11-15 Rca Corporation Raster-scanned CRT display system with improved positional resolution for digitally encoded graphics
US4689765A (en) * 1983-01-28 1987-08-25 Digital Equipment Corporation Groups of tag signals for data store in multi-plane set of buffers
JPS63245567A (ja) * 1987-03-31 1988-10-12 Toshiba Corp 画像処理装置
JPH0812230B2 (ja) * 1988-09-06 1996-02-07 株式会社日立製作所 Ｉｃ試験装置
US5146211A (en) * 1990-08-10 1992-09-08 Ncr Corporation Bit mapped color cursor
US20050010717A1 (en) 2003-07-07 2005-01-13 Soo-Ching Ng Access and data management method using double parallel tracks for flash memory cells
US7173852B2 (en) * 2003-10-03 2007-02-06 Sandisk Corporation Corrected data storage and handling methods
US8504798B2 (en) 2003-12-30 2013-08-06 Sandisk Technologies Inc. Management of non-volatile memory systems having large erase blocks
US7315916B2 (en) * 2004-12-16 2008-01-01 Sandisk Corporation Scratch pad block
US20060184718A1 (en) * 2005-02-16 2006-08-17 Sinclair Alan W Direct file data programming and deletion in flash memories
US20070220234A1 (en) * 2006-03-16 2007-09-20 Chang Jung L Autonomous multi-microcontroller system and the control method thereof
CN101421794B (zh) * 2006-04-12 2012-01-25 桑迪士克股份有限公司 减少读取期间的编程干扰的影响
WO2008068747A2 (en) 2006-12-03 2008-06-12 Anobit Technologies Ltd. Automatic defect management in memory devices
US8351262B2 (en) * 2007-04-23 2013-01-08 Samsung Electronics Co., Ltd. Flash memory device and program method thereof
US7535787B2 (en) * 2007-06-06 2009-05-19 Daniel Elmhurst Methods and apparatuses for refreshing non-volatile memory
KR100908542B1 (ko) 2007-12-24 2009-07-20 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 프로그램 방법
US8068365B2 (en) * 2008-02-04 2011-11-29 Mosaid Technologies Incorporated Non-volatile memory device having configurable page size
TWI373769B (en) 2008-08-15 2012-10-01 Phison Electronics Corp Block management method for flash memory and storage system and controller using the same
US8107194B2 (en) * 2008-09-24 2012-01-31 International Business Machines Corporation Writing and reading multi-layer continuous magnetic recording media
KR100967008B1 (ko) * 2008-11-14 2010-06-30 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법
KR101026385B1 (ko) * 2009-01-06 2011-04-07 주식회사 하이닉스반도체 전하트랩형 플래시 메모리소자의 동작 방법
US7983065B2 (en) * 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
KR101012887B1 (ko) * 2009-06-30 2011-02-08 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법
US8180994B2 (en) 2009-07-08 2012-05-15 Sandisk Technologies Inc. Optimized page programming order for non-volatile memory
US8031425B2 (en) * 2009-11-10 2011-10-04 International Business Machines Corporation Writing and reading multi-layer continuous magnetic recording media, with more than two recording layers
KR101088450B1 (ko) * 2009-12-31 2011-12-01 주식회사 하이닉스반도체 반도체 메모리 장치
US8164967B2 (en) * 2010-03-24 2012-04-24 Apple Inc. Systems and methods for refreshing non-volatile memory
US8645794B1 (en) 2010-07-31 2014-02-04 Apple Inc. Data storage in analog memory cells using a non-integer number of bits per cell
CN103119656A (zh) * 2010-09-24 2013-05-22 株式会社东芝 非易失性半导体存储器件
KR101148352B1 (ko) * 2010-11-02 2012-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US9081103B2 (en) * 2011-07-20 2015-07-14 Dectris Ltd. Photon counting imaging method and device with instant retrigger capability
KR101903095B1 (ko) * 2011-11-21 2018-10-02 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법
KR20130072667A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작방법
US9042181B2 (en) * 2013-03-15 2015-05-26 SanDisk Technologies, Inc. Periodic erase operation for a non-volatile medium
US9293205B2 (en) 2013-09-14 2016-03-22 Aplus Flash Technology, Inc Multi-task concurrent/pipeline NAND operations on all planes
US9230689B2 (en) * 2014-03-17 2016-01-05 Sandisk Technologies Inc. Finding read disturbs on non-volatile memories
TWI557743B (zh) 2014-09-12 2016-11-11 群聯電子股份有限公司 程式化方法、記憶體儲存裝置及記憶體控制電路單元
US9300791B1 (en) 2014-12-11 2016-03-29 Securus Technologies, Inc. Controlled-environment facility resident communication detection
CN104714894B (zh) * 2015-03-18 2017-08-11 清华大学 一种分层的基于随机映射的相变内存磨损均衡方法及系统
JP6453729B2 (ja) * 2015-08-17 2019-01-16 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
US9929750B2 (en) 2015-09-08 2018-03-27 Toshiba Memory Corporation Memory system
US10467155B2 (en) 2015-10-26 2019-11-05 Micron Technology, Inc. Command packets for the direct control of non-volatile memory channels within a solid state drive
US9570160B1 (en) * 2015-10-29 2017-02-14 Sandisk Technologies Llc Non-volatile storage system with defect detetction and early programming termination
US9910594B2 (en) 2015-11-05 2018-03-06 Micron Technology, Inc. Apparatuses and methods for concurrently accessing multiple memory planes of a memory during a memory access operation
KR102424702B1 (ko) * 2015-11-19 2022-07-25 삼성전자주식회사 불휘발성 메모리 모듈 및 이를 포함하는 전자 장치
TWI588833B (zh) * 2015-11-27 2017-06-21 群聯電子股份有限公司 資料程式化方法與記憶體儲存裝置
KR102340328B1 (ko) 2016-01-07 2021-12-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
TWI591643B (zh) * 2016-03-22 2017-07-11 群聯電子股份有限公司 資料保護方法、記憶體控制電路單元與記憶體儲存裝置
CN107391026B (zh) 2016-04-27 2020-06-02 慧荣科技股份有限公司 闪存装置及闪存存储管理方法
US9595343B1 (en) * 2016-06-05 2017-03-14 Apple Inc. Early prediction of failure in programming a nonvolatile memory
KR102713411B1 (ko) * 2017-01-18 2024-10-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US10248515B2 (en) 2017-01-19 2019-04-02 Apple Inc. Identifying a failing group of memory cells in a multi-plane storage operation
KR20190019721A (ko) 2017-08-18 2019-02-27 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US10340024B2 (en) 2017-09-26 2019-07-02 Intel Corporation Solid state drive physical block revectoring to improve cluster failure rates
US10153046B1 (en) * 2017-10-30 2018-12-11 Western DigitalTechnologies, Inc. Non-volatile memory with backing up of programmed data
US11048511B2 (en) * 2017-11-13 2021-06-29 Nec Corporation Data processing device data processing method and recording medium
KR20190089365A (ko) 2018-01-22 2019-07-31 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
JP2019145186A (ja) 2018-02-21 2019-08-29 東芝メモリ株式会社 半導体記憶装置
US11101001B2 (en) * 2018-05-08 2021-08-24 Sandisk Technologies Llc Non-volatile memory with multi-plane mixed sub-block programming
TWI687811B (zh) 2018-05-14 2020-03-11 慧榮科技股份有限公司 資料儲存裝置及系統資訊的編程方法
CN110489051A (zh) 2018-05-14 2019-11-22 慧荣科技股份有限公司 数据储存装置及系统信息的编程方法
KR20190130869A (ko) 2018-05-15 2019-11-25 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR102634434B1 (ko) * 2018-12-24 2024-02-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
JP7159036B2 (ja) * 2018-12-25 2022-10-24 キオクシア株式会社 メモリデバイス
KR102743807B1 (ko) * 2019-07-22 2024-12-18 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11341046B2 (en) * 2019-08-05 2022-05-24 Micron Technology, Inc. Layer interleaving in multi-layered memory
JP2021039804A (ja) * 2019-09-02 2021-03-11 キオクシア株式会社 メモリシステム
JP2021086645A (ja) 2019-11-26 2021-06-03 キオクシア株式会社 半導体記憶装置
EP4332973B1 (en) * 2020-02-20 2025-05-14 Yangtze Memory Technologies Co., Ltd. Method of programming multi-plane memory device
KR20250020715A (ko) * 2020-04-23 2025-02-11 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 디바이스 및 그것의 프로그래밍 방법
KR102714861B1 (ko) * 2020-05-19 2024-10-11 에스케이하이닉스 주식회사 전압 생성기 및 이를 포함하는 메모리 장치
US11488657B1 (en) * 2021-04-19 2022-11-01 Macronix International Co., Ltd. Fast interval read setup for 3D memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005135466A (ja) 2003-10-29 2005-05-26 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2006134476A (ja) 2004-11-05 2006-05-25 Toshiba Corp 半導体集積回路装置、及びそれを用いた不揮発性メモリシステム
JP2008269775A (ja) 2007-04-23 2008-11-06 Samsung Electronics Co Ltd プログラムディスターブを減少させることができるフラッシュメモリ装置及びそのプログラム方法
JP2012119038A (ja) 2010-12-02 2012-06-21 Toshiba Corp 不揮発性半導体メモリ及び記憶装置
US10134474B1 (en) 2017-10-20 2018-11-20 Sandisk Technologies Llc Independent state completion for each plane during flash memory programming

Also Published As

Publication number Publication date
KR20220018060A (ko) 2022-02-14
WO2021212399A1 (en) 2021-10-28
US20210391014A1 (en) 2021-12-16
US11615849B2 (en) 2023-03-28
CN114171092A (zh) 2022-03-11
JP2022542990A (ja) 2022-10-07
CN114171092B (zh) 2025-10-31
KR20250020715A (ko) 2025-02-11
CN111615731B (zh) 2021-11-23
JP2024063130A (ja) 2024-05-10
CN111615731A (zh) 2020-09-01
US12154626B2 (en) 2024-11-26
JP7494287B2 (ja) 2024-06-03
US20230207015A1 (en) 2023-06-29
KR102761704B1 (ko) 2025-02-04

Similar Documents

Publication Publication Date Title
JP7732014B2 (ja) メモリデバイスおよびそのプログラミング方法
US11688458B2 (en) Semiconductor memory device and memory system
US12347501B2 (en) Method of programming multi-plane memory device
US10672476B2 (en) Storage device using program speed and method of operating the same
TWI727842B (zh) 存儲器件及其編程方法
US9536603B2 (en) Methods and apparatuses for determining threshold voltage shift
US11721403B2 (en) Method of programming and verifying memory device and related memory device
US20220076754A1 (en) Memory device and method of operating the same
US10311956B2 (en) Semiconductor memory device and operating method thereof
CN114792541B (zh) 存储器设备和操作该存储器设备的方法
US20180350440A1 (en) Semiconductor memory device and operating method thereof
CN117953948A (zh) 存储器装置及其操作方法
CN114631148B (zh) 存储装置的编程方法、存储装置及存储系统
US12374400B2 (en) Memory device controlling pass voltage and operating method thereof
US20220208272A1 (en) Memory system having memory controller

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240305

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240305

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20250107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20250422

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250702

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20250722

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250820

R150 Certificate of patent or registration of utility model

Ref document number: 7732014

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150