JP7734005B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP7734005B2
JP7734005B2 JP2021106907A JP2021106907A JP7734005B2 JP 7734005 B2 JP7734005 B2 JP 7734005B2 JP 2021106907 A JP2021106907 A JP 2021106907A JP 2021106907 A JP2021106907 A JP 2021106907A JP 7734005 B2 JP7734005 B2 JP 7734005B2
Authority
JP
Japan
Prior art keywords
region
semiconductor device
floating
main surface
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021106907A
Other languages
English (en)
Other versions
JP2023005162A (ja
Inventor
剛志 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2021106907A priority Critical patent/JP7734005B2/ja
Priority to US17/842,956 priority patent/US20220416016A1/en
Publication of JP2023005162A publication Critical patent/JP2023005162A/ja
Application granted granted Critical
Publication of JP7734005B2 publication Critical patent/JP7734005B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/30—Isolation regions comprising PN junctions

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関する。
特許文献１は、ｎ型の第１のウェル拡散層、ｎ型の第２のウェル拡散層、ｐ型の第３のウェル拡散層、ｐ型のドレイン拡散層およびｐ型のソース拡散層を含む高耐圧Ｐチャネル型ＭＯＳトランジスタを開示している。
米国特許出願公開第２００９／２６７１４４号明細書
本発明の一実施形態は、寄生容量を抑制し、耐圧を向上できる半導体装置を提供する。
本発明の一実施形態は、主面を有するチップと、前記主面の表層部に形成された第１導電型の第１領域と、前記第１領域の表層部に形成された第２導電型の第２領域と、前記第２領域の表層部に形成されたドレイン領域と、前記第２領域から離間して前記第１領域の表層部に形成されたソース領域と、前記第１領域内において前記第１領域の底部および前記第２領域の底部の間の厚さ位置に前記第２領域の底部から離間して形成され、前記第１領域の一部を挟んで前記第２領域に対向する第２導電型の浮遊領域と、を含む、半導体装置を提供する。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、本発明の第１実施形態に係る半導体装置を示す平面図である。 図２は、図１に示す領域IIの拡大図である。 図３は、図２に示すIII-III線に沿う断面図である。 図４は、図３に対応し、第１参考形態に係る半導体装置を等電位分布と共に示す断面図である。 図５は、図３に対応し、第２参考形態に係る半導体装置を等電位分布と共に示す断面図である。 図６は、図３に対応し、第１実施形態に係る半導体装置を等電位分布と共に示す断面図である。 図７Ａは、図１に示す半導体装置の製造方法の一例を示す断面図である。 図７Ｂは、図７Ａの後の工程を示す断面図である。 図７Ｃは、図７Ｂの後の工程を示す断面図である。 図７Ｄは、図７Ｃの後の工程を示す断面図である。 図７Ｅは、図７Ｄの後の工程を示す断面図である。 図７Ｆは、図７Ｅの後の工程を示す断面図である。 図７Ｇは、図７Ｆの後の工程を示す断面図である。 図７Ｈは、図７Ｇの後の工程を示す断面図である。 図７Ｉは、図７Ｈの後の工程を示す断面図である。 図７Ｊは、図７Ｉの後の工程を示す断面図である。 図７Ｋは、図７Ｊの後の工程を示す断面図である。 図７Ｌは、図７Ｋの後の工程を示す断面図である。 図７Ｍは、図７Ｌの後の工程を示す断面図である。 図８は、図２に対応し、本発明の第２実施形態に係る半導体装置の構造を部分的に示す拡大平面図である。 図９は、図２に対応し、本発明の第３実施形態に係る半導体装置の構造を部分的に示す拡大平面図である。
以下、本発明の実施形態が、添付図面の参照によって詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
図１は、本発明の第１実施形態に係る半導体装置１Ａを示す平面図である。図２は、図１に示す領域IIの拡大図である。図３は、図２に示すIII-III線に沿う断面図である。図１～図３を参照して、半導体装置１Ａは、直方体形状のチップ２（半導体チップ）を含む。チップ２は、この形態（this embodiment）では、シリコンチップからなる。チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。
第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに沿って延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに沿って対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに沿って対向している。
半導体装置１Ａは、チップ２の第１主面３の表層部に形成されたｎ型（第１導電型）の第１半導体領域６を含む。第１半導体領域６は、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。つまり、第１半導体領域６は、第１主面３および第１～第４側面５Ａ～５Ｄの一部を有している。第１半導体領域６のｎ型不純物濃度は、１×１０１４ｃｍ－３以上１×１０１６ｃｍ－３以下であってもよい。第１半導体領域６の厚さは、１μｍ以上１５μｍ以下であってもよい。第１半導体領域６は、この形態では、ｎ型のエピタキシャル層によって形成されている。
半導体装置１Ａは、チップ２の第２主面４の表層部に形成されたｐ型（第２導電型）の第２半導体領域７を含む。第２半導体領域７は、「ベース領域」と称されてもよい。第２半導体領域７は、第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。つまり、第２半導体領域７は、第２主面４および第１～第４側面５Ａ～５Ｄの一部を有している。第２半導体領域７は、チップ２の内部において第１半導体領域６に接続されている。
第２半導体領域７は、厚さ方向にほぼ一定のｐ型不純物濃度を有していてもよい。第２半導体領域７のｐ型不純物濃度は、１×１０１３ｃｍ－３以上１×１０１９ｃｍ－３以下であってもよい。第２半導体領域７の厚さは、５０μｍ以上４００μｍ以下であってもよい。第２半導体領域７の厚さは、第２主面４の研削によって調整される。第２半導体領域７は、この形態では、ｐ型の半導体基板によって形成されている。つまり、チップ２は、半導体基板およびエピタキシャル層を含む積層構造を有している。第２半導体領域７は半導体基板に形成され、第１半導体領域６はエピタキシャル層に形成されている。
半導体装置１Ａは、第１半導体領域６に設けられた複数のデバイス領域８を含む。複数のデバイス領域８は、平面視において第１～第４側面５Ａ～５Ｄから間隔を空けて第１主面３の内方部に区画されている。デバイス領域８の個数、配置および形状は任意であり、特定の個数、配置および形状に限定されない。複数のデバイス領域８は、種々の機能デバイスをそれぞれ含む。機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つを含んでいてもよい。
半導体スイッチングデバイスは、ＪＦＥＴ（Junction Field Effect Transistor：接合型トランジスタ）、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）、ＢＪＴ（Bipolar Junction Transistor：バイポーラトランジスタ）、および、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor：絶縁ゲート型バイポーラトランジスタ）のうちの少なくとも１つを含んでいてもよい。
半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動デバイスは、抵抗、コンデンサ、インダクタおよびヒューズのうちの少なくとも１つを含んでいてもよい。
複数のデバイス領域８は、この形態では、少なくとも１つのＭＩＳ領域９を含む（図１の領域II参照）。ＭＩＳ領域９は、この形態では、少なくとも１つのトランジスタセル１０を含む領域である。トランジスタセル１０は、この形態では、ｐチャネル・プレーナゲート型のＬＤＭＩＳＦＥＴ（Lateral Double diffused-MISFET）を含む。以下、ＭＩＳ領域９およびトランジスタセル１０の具体的な構造が説明される。
図２および図３を参照して、半導体装置１Ａは、第１半導体領域６においてＭＩＳ領域９を区画する領域分離構造（a region separation structure）の一例としてのｐ型の分離領域１１（a separation region）を含む。分離領域１１は、平面視において第１主面３の一部を取り囲む環状に形成され、所定形状のＭＩＳ領域９を区画している。分離領域１１は、ＭＩＳ領域９を他の領域から電気的に分離させている。分離領域１１は、この形態では、平面視において四角環状（具体的には、第２方向Ｙに延びる長方形環状）に形成され、内周縁によって四角形状（具体的には、第２方向Ｙに延びる長方形状）のＭＩＳ領域９を区画している。分離領域１１の平面形状（ＭＩＳ領域９の平面形状）は、任意である。
分離領域１１は、第１半導体領域６を横切るように第１主面３から第２半導体領域７に向けて壁状に延び、第２半導体領域７に電気的に接続されている。分離領域１１は、この形態では、第１層１１Ａおよび第２層１１Ｂを含む積層構造を有している。第１層１１Ａは、第１半導体領域６および第２半導体領域７の間の境界部に形成されている。第１層１１Ａは、法線方向Ｚに関して第１主面３および第２主面４から間隔を空けて形成され、第２半導体領域７に電気的に接続されている。第１層１１Ａは、第２半導体領域７よりも高いｐ型不純物濃度を有している。
第２層１１Ｂは、第１半導体領域６において第１主面３および第１層１１Ａの間の領域に形成され、第１層１１Ａに電気的に接続されている。第２層１１Ｂは、第１層１１Ａのｐ型不純物濃度以下のｐ型不純物濃度を有していてもよい。この形態では、１つの第２層１１Ｂが形成されているが、第１層１１Ａに電気的に接続される限り、第２層１１Ｂの個数（積層数）は任意である。したがって、複数の第２層１１Ｂが、第１主面３および第１層１１Ａの間の領域に積層されていてもよい。むろん、分離領域１１は、ＭＩＳ領域９を区画できる限り必ずしも第１層１１Ａおよび第２層１１Ｂを含む積層構造を有している必要はなく、単一の第２層１１Ｂからなる単層構造を有していてもよい。
半導体装置１Ａは、ＭＩＳ領域９において第１半導体領域６の底部を横切るようにチップ２の内部に形成されたｎ型の埋設領域１２を含む。埋設領域１２は、「第１埋設領域」と称されてもよい。埋設領域１２は、具体的には、第１半導体領域６および第２半導体領域７の境界部に形成されている。埋設領域１２は、第１半導体領域６よりも高いｎ型不純物濃度を有している。埋設領域１２のｎ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下であってもよい。
埋設領域１２は、法線方向Ｚに関して第１主面３および第２主面４から間隔を空けて形成され、第１半導体領域６に電気的に接続されている。埋設領域１２は、分離領域１１の内周縁からＭＩＳ領域９の内方に間隔を空けて形成され、ＭＩＳ領域９の周縁部において第２半導体領域７の一部を露出させている。埋設領域１２は、この形態では、平面視において分離領域１１の内周縁に沿う四角形状（具体的には、第２方向Ｙに延びる長方形状）に形成されている。
半導体装置１Ａは、ＭＩＳ領域９において第１主面３の表層部に形成されたｎ型のボディ領域２０（第１領域）を含む。ボディ領域２０は、この形態では、第１半導体領域６のうち分離領域１１によって取り囲まれた部分によって形成されている。つまり、ボディ領域２０は、第１半導体領域６の一部からなり、第１半導体領域６の底部によって形成された底部を有している。また、ボディ領域２０は、分離領域１１の内周縁に整合した平面形状（この形態では、第２方向Ｙに延びる長方形状）を有している。
半導体装置１Ａは、ＭＩＳ領域９においてボディ領域２０の表層部に形成されたｐ型のドリフト領域２１（第２領域）を含む。ドリフト領域２１は、ボディ領域２０（第１半導体領域６）のｎ型不純物濃度よりも高いｐ型不純物濃度を有している。ドリフト領域２１のｐ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。ドリフト領域２１は、ボディ領域２０の表層部からボディ領域２０の底部に向かう方向にｐ型不純物濃度が漸減する濃度勾配を有していてもよい。ドリフト領域２１は、ｐ型不純物としてのホウ素（Ｂ）を含むことが好ましい。
ドリフト領域２１は、平面視において分離領域１１から内方に間隔を空けて形成されている。ドリフト領域２１は、平面視において埋設領域１２の周縁によって取り囲まれた領域内に形成されている。ドリフト領域２１は、具体的には、平面視において埋設領域１２の周縁から内方に間隔を空けて埋設領域１２の周縁によって取り囲まれた領域内に形成されている。つまり、ドリフト領域２１の全域は、平面視において埋設領域１２に対向している。ドリフト領域２１は、この形態では、平面視において第２方向Ｙに延びる帯状に形成されている。ドリフト領域２１は、第２方向Ｙに関して、外方に向かって円弧状に湾曲した両端部を有している。
ドリフト領域２１は、法線方向Ｚに関してボディ領域２０の底部から第１主面３側に間隔を空けて形成されている。ドリフト領域２１は、具体的には、法線方向Ｚに関して埋設領域１２から第１主面３側に間隔を空けて形成されている。ドリフト領域２１は、厚さ方向に向けて第１主面３に沿う方向の幅が徐々に狭まる断面形状を有している。ドリフト領域２１は、０．５μｍ以上３μｍ以下の厚さを有していてもよい。
半導体装置１Ａは、ＭＩＳ領域９においてドリフト領域２１の表層部に形成されたｐ型のドレイン領域２２（第１不純物領域）を含む。ドレイン領域２２は、ドリフト領域２１よりも高いｐ型不純物濃度を有している。ドレイン領域２２のｐ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。ドレイン領域２２は、平面視においてドリフト領域２１の周縁から内方に間隔を空けて形成されている。ドレイン領域２２は、この形態では、平面視においてドリフト領域２１に沿って延びる帯状に形成されている。ドリフト領域２１は、第２方向Ｙに関して、外方に向かって円弧状に湾曲した両端部を有している。ドレイン領域２２は、厚さ方向に関して、ドリフト領域２１の底部から第１主面３側に間隔を空けて形成されている。
半導体装置１Ａは、ＭＩＳ領域９においてボディ領域２０の表層部に形成された少なくとも１つ（この形態では複数）のｎ型のウェル領域２３を含む。各ウェル領域２３は、ボディ領域２０のｎ型不純物濃度を超えるｎ型不純物濃度を有している。各ウェル領域２３のｎ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。ウェル領域２３は、表層部から底部に向けてｎ型不純物濃度が漸減する濃度勾配を有していてもよい。
複数のウェル領域２３は、この形態では、一方側（第３側面５Ｃ側）の第１ウェル領域２３Ａおよび他方側（第４側面５Ｄ側）の第２ウェル領域２３Ｂを含む。第１ウェル領域２３Ａは、ドリフト領域２１から第１方向Ｘの一方側（第３側面５Ｃ側）に間隔を空けて形成されている。第２ウェル領域２３Ｂは、ドリフト領域２１から第１方向Ｘの他方側（第４側面５Ｄ側）に間隔を空けて形成されている。第２ウェル領域２３Ｂは、ドリフト領域２１を挟んで第１ウェル領域２３Ａに対向している。複数のウェル領域２３は、この形態では、平面視において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のウェル領域２３は、第２方向Ｙに関して、外方に向かって円弧状に湾曲した両端部をそれぞれ有している。
複数のウェル領域２３は、法線方向Ｚに関してボディ領域２０の底部から第１主面３側に間隔を空けてそれぞれ形成されている。複数のウェル領域２３は、ドリフト領域２１よりも深く形成されていてもよいし、ドリフト領域２１よりも浅く形成されていてもよい。複数のウェル領域２３は、埋設領域１２から第１主面３側に間隔を空けて形成されていてもよいし、埋設領域１２に接続されていてもよい。複数のウェル領域２３は、厚さ方向に向けて第１主面３に沿う方向の幅が徐々に狭まる断面形状をそれぞれ有している。
半導体装置１Ａは、ＭＩＳ領域９において複数のウェル領域２３の表層部にそれぞれ形成されたｐ型のソース領域２４（第２不純物領域）を含む。各ソース領域２４は、ドリフト領域２１よりも高いｐ型不純物濃度を有している。各ソース領域２４のｐ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。各ソース領域２４のｐ型不純物濃度は、ドレイン領域２２のｐ型不純物濃度とほぼ等しいことが好ましい。
各ソース領域２４は、平面視において各ウェル領域２３の周縁から内方に間隔を空けて形成されている。各ソース領域２４は、この形態では、平面視において各ウェル領域２３に沿って延びる帯状に形成されている。各ソース領域２４は、厚さ方向に関して、各ウェル領域２３の底部から第１主面３側に間隔を空けて形成されている。各ソース領域２４は、第１方向Ｘにドレイン領域２２に対向し、ドレイン領域２２（具体的にはドリフト領域２１）との間でトランジスタセル１０のチャネル２５を形成する。各ソース領域２４は、第２方向Ｙに関して、外方に向かって円弧状に湾曲した両端部をそれぞれ有している。
半導体装置１Ａは、複数のウェル領域２３の表層部においてソース領域２４とは異なる領域にそれぞれ形成されたｎ型のコンタクト領域２６を含む。各コンタクト領域２６は、各ウェル領域２３よりも高いｎ型不純物濃度を有している。各コンタクト領域２６のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
各コンタクト領域２６は、平面視において各ウェル領域２３の周縁から内方に間隔を空けて形成されている。各コンタクト領域２６は、この形態では、各ソース領域２４に対してドレイン領域２２とは反対側の領域に形成され、平面視において各ウェル領域２３に沿って延びる帯状に形成されている。各コンタクト領域２６は、厚さ方向に関して、各ウェル領域２３の底部から第１主面３側に間隔を空けて形成されている。各コンタクト領域２６は、第２方向Ｙに関して、外方に向かって円弧状に湾曲した両端部をそれぞれ有している。
半導体装置１Ａは、ＭＩＳ領域９においてボディ領域２０の内部に形成されたｐ型の浮遊ドリフト領域３１（浮遊領域）を含む。浮遊ドリフト領域３１は、「第２埋設領域」または「埋設ドリフト領域」と称されてもよい。浮遊ドリフト領域３１は、ボディ領域２０のｎ型不純物濃度よりも高いｐ型不純物濃度を有している。浮遊ドリフト領域３１のｐ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。浮遊ドリフト領域３１のｐ型不純物濃度のピーク値は、ドリフト領域２１のｐ型不純物濃度のピーク値の０．９倍以上１．１倍以下であることが好ましい。浮遊ドリフト領域３１のｐ型不純物濃度のピーク値は、ドリフト領域２１のｐ型不純物濃度のピーク値とほぼ等しいことが好ましい。
つまり、浮遊ドリフト領域３１に対するｐ型不純物のドーズ量は、ドリフト領域２１に対するｐ型不純物のドーズ量とほぼ等しいことが好ましい。浮遊ドリフト領域３１は、ボディ領域２０の底部からボディ領域２０の表層部に向かう方向にｐ型不純物濃度が漸減する濃度勾配を有していることが好ましい。つまり、浮遊ドリフト領域３１は、ドリフト領域２１の濃度漸減方向とは逆向きの濃度漸減方向を有していることが好ましい。浮遊ドリフト領域３１は、ｐ型不純物としてのホウ素（Ｂ）を含むことが好ましい。つまり、浮遊ドリフト領域３１は、ドリフト領域２１と同一種からなるｐ型不純物を含むことが好ましい。
浮遊ドリフト領域３１は、ボディ領域２０の内部においてボディ領域２０の底部およびドリフト領域２１の底部の間の厚さ位置に形成されている。浮遊ドリフト領域３１は、ドリフト領域２１の底部から離間し、ボディ領域２０の一部を挟んでドリフト領域２１に対向している。浮遊ドリフト領域３１は、ボディ領域２０の底部からドリフト領域２１側に離間している。浮遊ドリフト領域３１は、ボディ領域２０の底部よりもドリフト領域２１の底部に近接した厚さ位置に形成されていることが好ましい。
浮遊ドリフト領域３１は、この形態では、埋設領域１２からドリフト領域２１側に離間し、ボディ領域２０の一部を挟んで埋設領域１２に対向している。浮遊ドリフト領域３１は、埋設領域１２よりもドリフト領域２１の底部に近接した厚さ位置に形成されている。浮遊ドリフト領域３１は、第１主面３に沿う方向（この形態では第１方向Ｘ）に関して、複数のウェル領域２３に対向していないことが好ましい。つまり、複数のウェル領域２３の底部の深さ位置に対してボディ領域２０の底部（埋設領域１２）側に配置されていることが好ましい。
浮遊ドリフト領域３１は、平面視において分離領域１１から内方に間隔を空けて形成されている。浮遊ドリフト領域３１は、平面視において埋設領域１２の周縁によって取り囲まれた領域内に形成されている。浮遊ドリフト領域３１は、具体的には、平面視において埋設領域１２の周縁から内方に間隔を空けて埋設領域１２の周縁によって取り囲まれた領域内に形成されている。つまり、浮遊ドリフト領域３１の全域は、平面視において埋設領域１２に対向している。
浮遊ドリフト領域３１は、さらに、平面視においてドリフト領域２１の周縁によって取り囲まれた領域内に形成されている。浮遊ドリフト領域３１は、具体的には、平面視においてドリフト領域２１の周縁から内方に間隔を空けてドリフト領域２１の周縁によって取り囲まれた領域内に形成されている。つまり、浮遊ドリフト領域３１の全域は、平面視においてドリフト領域２１に対向している。
浮遊ドリフト領域３１は、平面視においてドレイン領域２２に対向している。浮遊ドリフト領域３１は、平面視においてドレイン領域２２の全域に対向していることが好ましい。浮遊ドリフト領域３１は、この形態では、平面視において第２方向Ｙに延びる帯状に形成されている。浮遊ドリフト領域３１は、平面視において、第２方向Ｙに関して外方に向かって円弧状に湾曲した両端部を有している。浮遊ドリフト領域３１は、第１方向Ｘに関してドリフト領域２１の幅未満の幅を有していることが好ましい。浮遊ドリフト領域３１は、０．５μｍ以上３μｍ以下の厚さを有していてもよい。
浮遊ドリフト領域３１は、ボディ領域２０の表層部側の上端部３１ａ、および、ボディ領域２０の底部側の下端部３１ｂを有している。浮遊ドリフト領域３１の上端部３１ａは、ドリフト領域２１の底部から第１距離Ｌ１を空けて形成されている。浮遊ドリフト領域３１の下端部３１ｂは、埋設領域１２から第２距離Ｌ２を空けて形成されている。第２距離Ｌ２は、第１距離Ｌ１を超えている（Ｌ１＜Ｌ２）ことが好ましい。第１距離Ｌ１は、０．１μｍ以上５μｍ以下であってもよい。第１距離Ｌ１は、０．５μｍ以上２μｍ以下であることが好ましい。第２距離Ｌ２は、０．２μｍ以上１０μｍ以下であってもよい。第２距離Ｌ２は、２μｍ以上５μｍ以下であることが好ましい。
浮遊ドリフト領域３１の下端部３１ｂは、ドレイン領域２２の底部から第３距離Ｌ３を空けて形成されている。第３距離Ｌ３は、ドレイン領域２２およびソース領域２４の間の距離ＬＳ未満（Ｌ３＜ＬＳ）であることが好ましい。つまり、浮遊ドリフト領域３１は、断面視において、ドレイン領域２２を中心に前記距離ＬＳの半径を有する円弧を描いたとき、少なくとも一部が第１主面３および円弧によって区画される半円状の領域内に位置するように形成されていることが好ましい。
浮遊ドリフト領域３１は、下端部３１ｂの少なくとも一部または全部が半円状の領域内に位置するように形成されていることが特に好ましい。第３距離Ｌ３は、ドリフト領域２１の幅未満であってもよい。第３距離Ｌ３は、ドレイン領域２２およびドリフト領域２１の周縁の間の距離ＬＤの０．９倍以上１．１倍以下の範囲に属していてもよい（０．９×ＬＤ≦Ｌ３≦１．１×ＬＤ）。第３距離Ｌ３は、距離ＬＤとほぼ等しくてもよい。
半導体装置１Ａは、第１ｐｎ接合部Ｐ１および第２ｐｎ接合部Ｐ２を含む。第１ｐｎ接合部Ｐ１は、ボディ領域２０およびドリフト領域２１の間の境界部に形成されている。第１ｐｎ接合部Ｐ１は、ボディ領域２０およびドリフト領域２１に第１空乏層を拡げる。第２ｐｎ接合部Ｐ２は、ボディ領域２０および浮遊ドリフト領域３１の間の境界部に形成されている。第２ｐｎ接合部Ｐ２は、ボディ領域２０および浮遊ドリフト領域３１に第２空乏層を拡げる。
第２ｐｎ接合部Ｐ２からの第２空乏層は、ボディ領域２０におけるドリフト領域２１および浮遊ドリフト領域３１の間の領域において、第１ｐｎ接合部Ｐ１からの第１空乏層に接続される。つまり、ドリフト領域２１は、ボディ領域２０との境界部からボディ領域２０内に第１空乏層を拡げるように構成されている。一方、浮遊ドリフト領域３１は、ドリフト領域２１からの第１空乏層に接続されるように、ボディ領域２０との境界部からボディ領域２０内に第２空乏層を拡げるように構成されている。
半導体装置１Ａは、ＭＩＳ領域９の内外において第１主面３を選択的に被覆するフィールド絶縁膜４０を含む。フィールド絶縁膜４０は、酸化シリコン膜を含むことが好ましい。フィールド絶縁膜４０は、第１主面３の上においてドレイン領域２２の周囲（ドリフト領域２１の内方部）および分離領域１１を被覆している。フィールド絶縁膜４０は、第１開口４１および複数の第２開口４２を含む。第１開口４１は、ドレイン領域２２を露出させている。第１開口４１は、この形態では、平面視においてドレイン領域２２に沿って延びる帯状（長円形状）に形成されている。
一つの第２開口４２は、ドレイン領域２２および第１ウェル領域２３Ａの間の領域に形成され、第１ウェル領域２３Ａ側のチャネル２５を露出させている。他の第２開口４２は、ドレイン領域２２および第２ウェル領域２３Ｂの間の領域に形成され、第２ウェル領域２３Ｂ側のチャネル２５を露出させている。各第２開口４２は、具体的には、ドリフト領域２１の周縁部、ウェル領域２３、ソース領域２４およびコンタクト領域２６を露出させている。各第２開口４２は、この形態では、平面視においてドリフト領域２１に沿って延びる帯状（長方形状）に形成されている。
半導体装置１Ａは、ＭＩＳ領域９においてチャネル２５を被覆するように第１主面３の上に形成されたプレーナゲート構造５０を含む。プレーナゲート構造５０は、チャネル２５のオンおよびオフを制御する。プレーナゲート構造５０は、ゲート絶縁膜５１およびゲート電極５２を含む積層構造を有している。ゲート絶縁膜５１は、酸化シリコン膜を含むことが好ましい。ゲート電極５２は、導電性ポリシリコンを含むことが好ましい。
ゲート絶縁膜５１は、フィールド絶縁膜４０の複数の第２開口４２内に形成され、各第２開口４２内においてドレイン領域２２およびソース領域２４の間の領域（つまりチャネル２５）を被覆している。ゲート絶縁膜５１は、具体的には、各第２開口４２内において、ドリフト領域２１の周縁部、ボディ領域２０、ウェル領域２３の周縁部、ソース領域２４およびコンタクト領域２６を被覆している。ゲート絶縁膜５１は、フィールド絶縁膜４０の厚さ未満の厚さを有し、フィールド絶縁膜４０に連なっている。
ゲート電極５２は、ゲート絶縁膜５１の上に形成され、ゲート絶縁膜５１を挟んでドレイン領域２２およびソース領域２４の間の領域（つまりチャネル２５）に対向している。ゲート電極５２は、具体的には、フィールド絶縁膜４０の複数の第２開口４２内に形成され、各第２開口４２内においてゲート絶縁膜５１を挟んでチャネル２５に対向している。ゲート絶縁膜５１は、具体的には、各第２開口４２内においてゲート絶縁膜５１を挟んでドリフト領域２１の周縁部、ボディ領域２０、ウェル領域２３の周縁部、ソース領域２４およびコンタクト領域２６に対向している。
ゲート電極５２は、この形態では、平面視においてドレイン領域２２を取り囲む環状に形成されている。ゲート電極５２は、分離領域１１側の外周壁５２ａおよびドレイン領域２２側の内周壁５２ｂを含む。外周壁５２ａは、平面視においてドリフト領域２１の周縁から分離領域１１側に間隔を空けて形成され、ドリフト領域２１を取り囲んでいる。外周壁５２ａは、この形態では、平面視においてドリフト領域２１の周縁の平面形状とは異なる平面形状を有している。外周壁５２ａは、この形態では、分離領域１１の内周縁に沿って延びる長方形状に形成されている。むろん、外周壁５２ａは、平面視において分離領域１１に沿って延びる長円形状に形成されていてもよい。
内周壁５２ｂは、平面視においてドリフト領域２１の周縁からドレイン領域２２側に間隔を空けて形成され、ドレイン領域２２を取り囲んでいる。内周壁５２ｂは、この形態では、浮遊ドリフト領域３１の周縁からドリフト領域２１の周縁側に間隔を空けて形成され、浮遊ドリフト領域３１を取り囲んでいる。むろん、内周壁５２ｂは、平面視において浮遊ドリフト領域３１の周縁からドリフト領域２１の周縁側に間隔を空けて形成されていてもよい。
つまり、内周壁５２ｂは、平面視において浮遊ドリフト領域３１の周縁およびドリフト領域２１の周縁の間の領域に位置していてもよい。内周壁５２ｂは、この形態では、平面視において浮遊ドリフト領域３１の周縁の平面形状と同様の平面形状を有している。内周壁５２ｂは、この形態では、平面視において浮遊ドリフト領域３１に沿って延びる長円形状に形成されている。むろん、内周壁５２ｂは、平面視において浮遊ドリフト領域３１の内周縁に沿って延びる長方形状に形成されていてもよい。
ゲート電極５２は、この形態では、ゲート絶縁膜５１の上からフィールド絶縁膜４０の上に引き出された引き出し部５３を含む。引き出し部５３は、ゲート電極５２の外周壁５２ａを形成している。引き出し部５３は、平面視においてドレイン領域２２からドリフト領域２１の周縁部側に間隔を空けて形成され、フィールド絶縁膜４０を挟んでドリフト領域２１に対向している。
このように、トランジスタセル１０は、ドリフト領域２１、ドレイン領域２２、複数（２つ）のウェル領域２３、複数（２つ）のソース領域２４、複数（２つ）のコンタクト領域２６およびプレーナゲート構造５０を含む。
半導体装置１Ａは、ドレインコンタクト電極６０、複数のソースコンタクト電極６１およびゲートコンタクト電極６２を含む。ドレインコンタクト電極６０は、第１主面３の上においてドレイン領域２２に電気的に接続されている。ドレインコンタクト電極６０は、平面視においてドレイン領域２２に沿って延びる帯状に形成されていてもよい。
複数のソースコンタクト電極６１は、第１主面３の上において複数のウェル領域２３をそれぞれ被覆し、複数のウェル領域２３内のソース領域２４およびコンタクト領域２６にそれぞれ電気的に接続されている。複数のソースコンタクト電極６１は、平面視において複数のウェル領域２３に沿って延びる帯状に形成されていてもよい。
ゲートコンタクト電極６２は、プレーナゲート構造５０の上においてゲート電極５２に電気的に接続されている。ゲートコンタクト電極６２は、第２方向Ｙに関して、ゲート電極５２の両端部のいずれか一方または双方に電気的に接続されている。ゲートコンタクト電極６２は、ゲート電極５２の引き出し部５３を挟んでフィールド絶縁膜４０に対向していることが好ましい。
図４は、図３に対応し、第１参考形態に係る半導体装置７１を等電位分布と共に示す断面図である。図４を参照して、第１参考形態に係る半導体装置７１は、浮遊ドリフト領域３１を有さない点を除いて、第１実施形態に係る半導体装置１Ａと同様の構造を有している。半導体装置７１では、ドリフト領域２１の底部の近傍において等電位線が密になる。つまり、半導体装置７１では、ドリフト領域２１の底部における電界集中に起因して耐圧（具体的にはブレークダウン電圧）が低下する。
図５は、図３に対応し、第２参考形態に係る半導体装置７２を等電位分布と共に示す断面図である。図５を参照して、第２参考形態に係る半導体装置７２は、浮遊ドリフト領域３１を有さない点、および、ドリフト領域２１が深く形成されている点を除いて、第１実施形態に係る半導体装置１Ａと同様の構造を有している。半導体装置７２では、深いドリフト領域２１によって、等電位線がボディ領域２０の厚さ方向に押し広げられている。
これにより、半導体装置７２では、ドリフト領域２１の底部の近傍における電界集中が抑制され、当該電界集中に起因する耐圧の低下が抑制されている。しかし、半導体装置７２では、ボディ領域２０に対するドリフト領域２１の接合面積が増加する結果、寄生容量が増加する。寄生容量は、具体的には、ドレイン領域２２およびソース領域２４の間の出力容量である。出力容量が増加した場合、オンオフ時の出力容量の充放電時間の遅延によってスイッチング特性が低下する。
図６は、図３に対応し、第１実施形態に係る半導体装置１Ａを等電位分布と共に示す断面図である。図６を参照して、半導体装置１Ａは、チップ２、ボディ領域２０、ドリフト領域２１、ドレイン領域２２、ソース領域２４および浮遊ドリフト領域３１を含む。チップ２は、第１主面３を有している。ボディ領域２０は、第１主面３の表層部に形成されている。ドリフト領域２１は、ボディ領域２０の表層部に形成されている。ドレイン領域２２は、ドリフト領域２１の表層部に形成されている。ソース領域２４は、ドリフト領域２１から離間してボディ領域２０の表層部に形成されている。
浮遊ドリフト領域３１は、ボディ領域２０内においてボディ領域２０の底部およびドリフト領域２１の底部の間の厚さ位置にドリフト領域２１の底部から離間して形成されている。浮遊ドリフト領域３１は、ボディ領域２０の一部を挟んでドリフト領域２１に対向している。この構造によれば、ドリフト領域２１側の等電位線が浮遊ドリフト領域３１によってボディ領域２０の深さ方向に押し広げられる。これにより、ドリフト領域２１の底部の近傍における電界集中が抑制され、当該電界集中に起因する耐圧の低下が抑制される。
また、浮遊ドリフト領域３１は、ボディ領域２０の一部を挟んでドリフト領域２１から離間している。したがって、ボディ領域２０に対するドリフト領域２１の接合面積がボディ領域２０に対する浮遊ドリフト領域３１の接合面積によって拡張されることが抑制されている。これにより、ボディ領域２０に対するドリフト領域２１の接合面積の増加に起因する出力容量の増加が抑制されている。よって、半導体装置１Ａによれば、出力容量（寄生容量）を抑制しながら、耐圧を向上できる。
図７Ａ～図７Ｍは、図１に示す半導体装置１Ａの製造方法の一例を示す断面図である。図７Ａを参照して、第２半導体領域７（半導体基板）のベースとなる円盤状のｐ型のウエハ８０が用意される。次に、ウエハ８０にＭＩＳ領域９が設定され、分離領域１１の第１層１１Ａを形成すべき領域にｐ型不純物が導入される。また、ＭＩＳ領域９において埋設領域１２を形成すべき領域にｎ型不純物が導入される。
次に、図７Ｂを参照して、第１半導体領域６の一部となるｎ型の第１エピタキシャル層８１がエピタキシャル成長法によってウエハ８０の上に形成される。この工程では、ウエハ８０に導入されたｎ型不純物およびｐ型不純物が、シリコンの結晶成長途中においてウエハ８０および第１エピタキシャル層８１に拡散する。これにより、分離領域１１の第１層１１Ａおよび埋設領域１２が形成される。
次に、図７Ｃを参照して、所定パターンを有する第１レジストマスク８２が第１エピタキシャル層８１の上に形成される。第１レジストマスク８２は、浮遊ドリフト領域３１を形成すべき領域を露出させ、それ以外の領域を被覆している。次に、第１レジストマスク８２を介するイオン注入法によって、ｐ型不純物が第１エピタキシャル層８１の表層部に導入される。第１レジストマスク８２は、その後、除去される。
次に、図７Ｄを参照して、第１半導体領域６の一部となるｎ型の第２エピタキシャル層８３がエピタキシャル成長法によって第１エピタキシャル層８１の上に形成される。この工程では、第１エピタキシャル層８１に導入されたｐ型不純物が、シリコンの結晶成長途中において第１エピタキシャル層８１および第２エピタキシャル層８３に拡散する。これにより、浮遊ドリフト領域３１が形成される。
次に、図７Ｅを参照して、所定パターンを有する第２レジストマスク８４が第１半導体領域６の上に形成される。第２レジストマスク８４は、分離領域１１の第２層１１Ｂを形成すべき領域を露出させ、それ以外の領域を被覆している。次に、第２レジストマスク８４を介するイオン注入法によって、ｐ型不純物が第１半導体領域６に導入される。これにより、第１層１１Ａおよび第２層１１Ｂを含む分離領域１１が形成される。第２レジストマスク８４は、その後、除去される。
次に、図７Ｆを参照して、所定パターンを有する第３レジストマスク８５が第１半導体領域６の上に形成される。第３レジストマスク８５は、複数のウェル領域２３を形成すべき領域を露出させ、それら以外の領域を被覆している。次に、第３レジストマスク８５を介するイオン注入法によって、ｎ型不純物が第１半導体領域６の表層部に導入される。これにより、複数のウェル領域２３が形成される。第３レジストマスク８５は、その後、除去される。
次に、図７Ｇを参照して、所定パターンを有する第４レジストマスク８６が第１半導体領域６の上に形成される。第４レジストマスク８６は、ドリフト領域２１を形成すべき領域を露出させ、それ以外の領域を被覆している。次に、第４レジストマスク８６を介するイオン注入法によって、ｐ型不純物が第１半導体領域６の表層部に導入される。これにより、ドリフト領域２１が形成される。ドリフト領域２１の形成工程は、複数のウェル領域２３の形成工程に先立って実施されてもよい。第４レジストマスク８６は、その後、除去される。
次に、図７Ｈを参照して、第１半導体領域６の上にフィールド絶縁膜４０が形成される。フィールド絶縁膜４０は、酸化処理法（たとえば熱酸化処理法）によって、第１半導体領域６（第２エピタキシャル層８３）を選択的に酸化させることによって形成される。フィールド絶縁膜４０は、ドリフト領域２１の内方部を露出させる第１開口４１、および、複数のウェル領域２３を露出させる複数の第２開口４２を有する。第１開口４１はドレイン領域２２を形成すべき領域を露出させ、複数の第２開口４２はソース領域２４およびコンタクト領域２６を形成すべき領域をそれぞれ露出させている。
次に、図７Ｉを参照して、第１半導体領域６の上にゲート絶縁膜５１が形成される。ゲート絶縁膜５１は、酸化処理法（たとえば熱酸化処理法）によって、第１半導体領域６においてフィールド絶縁膜４０の第１開口４１および複数の第２開口４２から露出した部分を選択的に酸化させることによって形成される。
次に、図７Ｊを参照して、フィールド絶縁膜４０およびゲート絶縁膜５１の上にゲート電極５２となるベース電極層８７が形成される。ベース電極層８７は、導電性ポリシリコンを含む。ベース電極層８７は、ＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。
次に、図７Ｋを参照して、所定パターンを有する第５レジストマスク８８がベース電極層８７の上に形成される。第５レジストマスク８８は、ゲート電極５２を形成すべき領域を被覆し、それ以外の領域を露出させている。次に、第５レジストマスク８８を介するエッチング法によって、ベース電極層８７の不要な部分が除去される。エッチング法はウエットエッチング法および／またはドライエッチング法であってもよい。これにより、ゲート電極５２が形成される。第５レジストマスク８８は、その後、除去される。
次に、図７Ｌを参照して、所定パターンを有する第６レジストマスク８９がフィールド絶縁膜４０およびゲート電極５２の上に形成される。第６レジストマスク８９は、ドレイン領域２２および複数のソース領域２４を形成すべき領域を露出させ、それら以外の領域を被覆している。次に、第６レジストマスク８９を介するイオン注入法によって、ｐ型不純物が第１半導体領域６の表層部に導入される。
これにより、ドレイン領域２２および複数のソース領域２４が形成される。ドレイン領域２２は、この形態では、フィールド絶縁膜４０の第１開口４１に対して自己整合的に形成される。複数のソース領域２４は、この形態では、ゲート電極５２の外周壁５２ａの一部（第２方向Ｙに延びる部分）に対して自己整合的に形成される。第６レジストマスク８９は、その後、除去される。
次に、図７Ｍを参照して、所定パターンを有する第７レジストマスク９０がフィールド絶縁膜４０およびゲート電極５２の上に形成される。第７レジストマスク９０は、複数のコンタクト領域２６を形成すべき領域を露出させ、それら以外の領域を被覆している。次に、第７レジストマスク９０を介するイオン注入法によって、ｎ型不純物が第１半導体領域６の表層部に導入される。これにより、複数のコンタクト領域２６が形成される。複数のコンタクト領域２６は、この形態では、フィールド絶縁膜４０の複数の第２開口４２に対して自己整合的に形成される。コンタクト領域２６の形成工程は、ドレイン領域２２およびソース領域２４の形成工程に先立って実施されてもよい。第７レジストマスク９０は、その後、除去される。
その後、ドレインコンタクト電極６０、ソースコンタクト電極６１およびゲートコンタクト電極６２が形成される。その後、ウエハ８０が選択的に切断され、ウエハ８０から複数の半導体装置１Ａが切り出される。以上を含む工程を経て、半導体装置１Ａが製造される。
図８は、図２に対応し、本発明の第２実施形態に係る半導体装置１Ｂの構造を部分的に示す拡大平面図である。第１実施形態に係る半導体装置１Ａでは、平面視において第１方向Ｘにソース領域２４に隣り合うコンタクト領域２６が形成されている。これに対して、図８を参照して、第２実施形態に係る半導体装置１Ｂでは、第２方向Ｙにソース領域２４に隣り合うコンタクト領域２６が形成されている。
具体的には、各ウェル領域２３には、複数のソース領域２４および複数のコンタクト領域２６が形成されている。複数のソース領域２４は、各ウェル領域２３において第２方向Ｙに間隔を空けて形成されている。各ソース領域２４は、第１方向Ｘにドレイン領域２２に対向している。複数のコンタクト領域２６は、各ウェル領域２３において第２方向Ｙに間隔を空けて複数のソース領域２４と交互に形成されている。以上、半導体装置１Ｂによっても、半導体装置１Ａと同様の効果が奏される。
図９は、図２に対応し、本発明の第３実施形態に係る半導体装置１Ｃの構造を部分的に示す拡大平面図である。前述の各実施形態では、１つのトランジスタセル１０がＭＩＳ領域９に形成されている。しかし、複数（２つ以上）のトランジスタセル１０がＭＩＳ領域９に形成されていてもよい。この場合、分離領域１１は第１方向Ｘに延びる四角環状（長方形環状）に形成され、埋設領域１２およびボディ領域２０は第１方向Ｘに延びる四角形状（長方形状）に形成され、複数のトランジスタセル１０は第１方向Ｘに沿って一列に配列されていてもよい。
互いに隣り合う２つのトランジスタセル１０に関して、一方のトランジスタセル１０の第１ウェル領域２３Ａは、他方のトランジスタセル１０の第２ウェル領域２３Ｂと一体的に形成されていてもよい。つまり、互いに隣り合う２つのトランジスタセル１０は、互いに隣り合う２つのドリフト領域２１の間に位置する１つのウェル領域２３（ソース領域２４およびコンタクト領域２６を含む）を共有していてもよい。以上、半導体装置１Ｃによっても、半導体装置１Ａの効果と同様の効果が奏される。
本発明は、さらに他の形態で実施される。たとえば、前述の各実施形態では、第２半導体領域７がｐ型からなる例が示された。しかし、第２半導体領域７は、ｎ型からなっていてもよい。また、前述の各実施形態では、第１導電型がｎ型であり、第２導電型がｐ型である例が説明されたが、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面においてｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。
以下、この明細書および図面から抽出される特徴の例が示される。以下、寄生容量を抑制し、耐圧を向上できる半導体装置を提供する。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。
［Ａ１］主面（３）を有するチップ（２）と、前記主面（３）の表層部に形成された第１導電型の第１領域（２０）と、前記第１領域（２０）の表層部に形成された第２導電型の第２領域（２１）と、前記第２領域（２１）の表層部に形成されたドレイン領域（２２）と、前記第２領域（２１）から離間して前記第１領域（２０）の表層部に形成されたソース領域（２４）と、前記第１領域（２０）内において前記第１領域（２０）の底部および前記第２領域（２１）の底部の間の厚さ位置に前記第２領域（２１）の底部から離間して形成され、前記第１領域（２０）の一部を挟んで前記第２領域（２１）に対向する第２導電型の浮遊領域（３１）と、を含む、半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ２］前記浮遊領域（３１）は、前記第１領域（２０）の底部から離間している、Ａ１に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ３］前記浮遊領域（３１）は、前記第１領域（２０）の底部よりも前記第２領域（２１）の底部に近接した厚さ位置に形成されている、Ａ１またはＡ２に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ４］前記第２領域（２１）は、前記第１領域（２０）との境界部から前記第１領域（２０）内に第１空乏層を拡げるように構成され、前記浮遊領域（３１）は、前記第２領域（２１）の前記第１空乏層に接続されるように前記第１領域（２０）との境界部から前記第１領域（２０）内に第２空乏層を拡げるように構成されている、Ａ１～Ａ３のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ５］前記浮遊領域（３１）は、前記第２領域（２１）よりも幅狭に形成されている、Ａ１～Ａ４のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ６］前記浮遊領域（３１）の全域が、平面視において前記第２領域（２１）に対向している、Ａ１～Ａ５のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ７］前記第２領域（２１）から間隔を空けて前記第１領域（２０）の表層部に形成され、前記第１領域（２０）よりも高い不純物濃度を有する第１導電型のウェル領域（２３）をさらに含み、前記ソース領域（２４）は、前記ウェル領域（２３）の表層部に形成されている、Ａ１～Ａ６のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ８］前記ウェル領域（２３）の表層部において前記ソース領域（２４）とは異なる領域に形成されたコンタクト領域（２６）をさらに含む、Ａ７に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ９］前記浮遊領域（３１）は、前記ウェル領域（２３）の底部の深さ位置に対して前記第１領域（２０）の底部側に形成され、前記主面（３）に沿う方向に前記ウェル領域（２３）に対向していない、Ａ８に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ１０］前記第１領域（２０）の底部を横切るように前記チップ（２）の内部に形成され、前記第１領域（２０）よりも高い不純物濃度を有する第１導電型の埋設領域（１２）をさらに含み、前記浮遊領域（３１）は、前記埋設領域（１２）から離間している、Ａ１～Ａ９のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ１１］前記埋設領域（１２）は、前記第２領域（２１）よりも幅広に形成されている、Ａ１０に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ１２］前記主面（３）の上において前記第２領域（２１）および前記ソース領域（２４）の間の領域を被覆するゲート絶縁膜（５１）と、前記ゲート絶縁膜（５１）の上に形成されたゲート電極（５２）と、をさらに含む、Ａ１～Ａ１１のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ１３］前記主面（３）の上において前記ドレイン領域（２２）の周囲を被覆するフィールド絶縁膜（４０）をさらに含み、前記ゲート絶縁膜（５１）は、前記フィールド絶縁膜（４０）の厚さ未満の厚さを有し、前記フィールド絶縁膜（４０）に接続され、前記ゲート電極（５２）は、前記ゲート絶縁膜（５１）の上から前記フィールド絶縁膜（４０）の上に引き出された部分（５３）を含む、Ａ１２に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ１４］前記主面（３）の一部にデバイス領域（８、９）を区画するように前記主面（３）の表層部に形成された第２導電型の分離領域（１１）をさらに含み、前記第１領域（２０）は、前記デバイス領域（８、９）において前記主面（３）の表層部に形成されている、Ａ１～Ａ１３のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ１５］前記分離領域（１１）は、平面視において前記主面（３）の一部を取り囲む環状に形成されている、Ａ１４に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ１６］前記チップ（２）内において前記第１領域（２０）の直下の領域に形成された第２導電型のベース領域（７）をさらに含み、前記分離領域（１１）は、前記ベース領域（７）に電気的に接続されている、Ａ１４またはＡ１５に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ１７］前記ドレイン領域（２２）および前記浮遊領域（３１）の間の距離（Ｌ３）は、前記ドレイン領域（２２）および前記ソース領域（２４）の間の距離（ＬＳ）未満（Ｌ３＜ＬＳ）である、Ａ１～Ａ１６のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ１８］前記ドレイン領域（２２）および前記浮遊領域（３１）の間の距離（Ｌ３）は、前記第２領域（２１）の幅未満である、Ａ１～Ａ１７のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１Ａ 半導体装置
１Ｂ 半導体装置
１Ｃ 半導体装置
２ チップ
３ 第１主面
７ 第１領域
８ デバイス領域
９ ＭＩＳ領域
１１ 分離領域
１２ 埋設領域
２０ ボディ領域（第１領域）
２１ ドリフト領域（第２領域）
２２ ドレイン領域
２３ ウェル領域
２４ ソース領域
２６ コンタクト領域
３１ 浮遊ドリフト領域（浮遊領域）
４０ フィールド絶縁膜
５１ ゲート絶縁膜
５２ ゲート電極
５３ 引き出し部

Claims (17)

  1. 主面を有するチップと、
    前記主面の表層部に形成された第１導電型の第１領域と、
    前記第１領域の表層部に形成された第２導電型の第２領域と、
    前記第２領域の表層部に形成されたドレイン領域と、
    前記第２領域から離間して前記第１領域の表層部に形成されたソース領域と、
    前記第１領域内において前記第１領域の底部および前記第２領域の底部の間の厚さ位置に前記第２領域の底部から離間して形成され、前記第１領域の一部を挟んで前記第２領域に対向する第２導電型の浮遊領域と、を含み、
    前記浮遊領域は、前記第１領域の底部よりも前記第２領域の底部に近接した厚さ位置に形成されている、半導体装置。
  2. 前記浮遊領域は、前記第１領域の底部から離間している、請求項１に記載の半導体装置。
  3. 前記第２領域は、前記第１領域との境界部から前記第１領域内に第１空乏層を拡げるように構成され、
    前記浮遊領域は、前記第２領域の前記第１空乏層に接続されるように前記第１領域との境界部から前記第１領域内に第２空乏層を拡げるように構成されている、請求項１または２に記載の半導体装置。
  4. 前記浮遊領域は、前記第２領域よりも幅狭に形成されている、請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記浮遊領域の全域が、平面視において前記第２領域に対向している、請求項１～４のいずれか一項に記載の半導体装置。
  6. 前記第２領域から間隔を空けて前記第１領域の表層部に形成され、前記第１領域よりも高い不純物濃度を有する第１導電型のウェル領域をさらに含み、
    前記ソース領域は、前記ウェル領域の表層部に形成されている、請求項１～５のいずれか一項に記載の半導体装置。
  7. 前記ウェル領域の表層部において前記ソース領域とは異なる領域に形成されたコンタクト領域をさらに含む、請求項６に記載の半導体装置。
  8. 前記浮遊領域は、前記ウェル領域の底部の深さ位置に対して前記主面側と反対側に形成され、前記主面に沿う方向に前記ウェル領域に対向していない、請求項７に記載の半導体装置。
  9. 前記主面の上において前記第２領域および前記ソース領域の間の領域を被覆するゲート絶縁膜と、
    前記ゲート絶縁膜の上に形成されたゲート電極と、をさらに含む、請求項１～８のいずれか一項に記載の半導体装置。
  10. 前記主面の上において前記ドレイン領域の周囲を被覆するフィールド絶縁膜をさらに含み、
    前記ゲート絶縁膜は、前記フィールド絶縁膜の厚さ未満の厚さを有し、前記フィールド絶縁膜に接続され、
    前記ゲート電極は、前記ゲート絶縁膜の上から前記フィールド絶縁膜の上に引き出された部分を含む、請求項９に記載の半導体装置。
  11. 前記主面の一部にデバイス領域を区画するように前記主面の表層部に形成された第２導電型の分離領域をさらに含み、
    前記第１領域は、前記デバイス領域において前記主面の表層部に形成されている、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 前記分離領域は、平面視において前記主面の一部を取り囲む環状に形成されている、請求項１１に記載の半導体装置。
  13. 前記チップ内において前記第１領域の直下の領域に形成された第２導電型のベース領域をさらに含み、
    前記分離領域は、前記ベース領域に電気的に接続されている、請求項１１または１２に記載の半導体装置。
  14. 前記ドレイン領域および前記浮遊領域の間の距離は、前記ドレイン領域および前記ソース領域の間の距離未満である、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 前記ドレイン領域および前記浮遊領域の間の距離は、前記第２領域の幅未満である、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 主面を有するチップと、
    前記主面の表層部に形成された第１導電型の第１領域と、
    前記第１領域の表層部に形成された第２導電型の第２領域と、
    前記第２領域の表層部に形成されたドレイン領域と、
    前記第２領域から離間して前記第１領域の表層部に形成されたソース領域と、
    前記第１領域内において前記第１領域の底部および前記第２領域の底部の間の厚さ位置に前記第２領域の底部から離間して形成され、前記第１領域の一部を挟んで前記第２領域に対向する第２導電型の浮遊領域と、
    前記第１領域の底部を横切るように前記チップの内部に形成され、前記第１領域よりも高い不純物濃度を有する第１導電型の埋設領域と、を含み、
    前記浮遊領域は、前記埋設領域から離間している、半導体装置。
  17. 前記埋設領域は、前記第２領域よりも幅広に形成されている、請求項１６に記載の半導体装置。
JP2021106907A 2021-06-28 2021-06-28 半導体装置 Active JP7734005B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021106907A JP7734005B2 (ja) 2021-06-28 2021-06-28 半導体装置
US17/842,956 US20220416016A1 (en) 2021-06-28 2022-06-17 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021106907A JP7734005B2 (ja) 2021-06-28 2021-06-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2023005162A JP2023005162A (ja) 2023-01-18
JP7734005B2 true JP7734005B2 (ja) 2025-09-04

Family

ID=84542643

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021106907A Active JP7734005B2 (ja) 2021-06-28 2021-06-28 半導体装置

Country Status (2)

Country Link
US (1) US20220416016A1 (ja)
JP (1) JP7734005B2 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060022294A1 (en) 2004-07-27 2006-02-02 Klaus Petzold High-voltage MOS transistor and corresponding manufacturing method
US20100006936A1 (en) 2008-07-09 2010-01-14 Kabushiki Kaisha Toshiba Semiconductor device
US20100314683A1 (en) 2009-06-16 2010-12-16 Renesas Electronics Corporation Semiconductor device
JP2011204998A (ja) 2010-03-26 2011-10-13 Asahi Kasei Electronics Co Ltd 半導体装置及びその製造方法
US20180277531A1 (en) 2017-03-24 2018-09-27 Kabushiki Kaisha Toshiba Semiconductor device

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060022294A1 (en) 2004-07-27 2006-02-02 Klaus Petzold High-voltage MOS transistor and corresponding manufacturing method
JP2006041533A (ja) 2004-07-27 2006-02-09 Robert Bosch Gmbh 高電圧ｍｏｓトランジスタおよび相応の製造方法
US20100006936A1 (en) 2008-07-09 2010-01-14 Kabushiki Kaisha Toshiba Semiconductor device
JP2010021228A (ja) 2008-07-09 2010-01-28 Toshiba Corp 半導体装置
US20100314683A1 (en) 2009-06-16 2010-12-16 Renesas Electronics Corporation Semiconductor device
JP2011003608A (ja) 2009-06-16 2011-01-06 Renesas Electronics Corp 半導体装置
JP2011204998A (ja) 2010-03-26 2011-10-13 Asahi Kasei Electronics Co Ltd 半導体装置及びその製造方法
US20180277531A1 (en) 2017-03-24 2018-09-27 Kabushiki Kaisha Toshiba Semiconductor device
JP2018163973A (ja) 2017-03-24 2018-10-18 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
JP2023005162A (ja) 2023-01-18
US20220416016A1 (en) 2022-12-29

Similar Documents

Publication Publication Date Title
US10236372B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP4874516B2 (ja) トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ
US11469318B2 (en) Superjunction semiconductor device having parallel PN structure with column structure and method of manufacturing the same
US7651917B2 (en) Semiconductor device and a method of manufacturing the same
CN110603645B (zh) 半导体装置
US9496333B2 (en) Resurf high voltage diode
JP7526010B2 (ja) 半導体装置
CN111816694B (zh) 超结半导体装置及超结半导体装置的制造方法
US20230326961A1 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP2023014393A (ja) 半導体装置
US20240282762A1 (en) Semiconductor device and method of manufacturing semiconductor device
US12107161B2 (en) Semiconductor device
KR20180090928A (ko) 전력 반도체 소자 및 그 제조 방법
US9954118B2 (en) Method of producing a high-voltage semiconductor drift device
JP2019176077A (ja) 半導体装置
US20240297071A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP7734005B2 (ja) 半導体装置
US20230387291A1 (en) Silicon carbide semiconductor device
WO2023281969A1 (ja) 半導体装置
WO2023189161A1 (ja) 半導体装置
JP7815134B2 (ja) 半導体装置
JP2011009630A (ja) 保護ダイオード
JP2004228553A (ja) 絶縁ゲート型半導体素子及びその製造方法
US20240304682A1 (en) Semiconductor device and method of manufacturing semiconductor device
US20260122981A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240522

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20250214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20250227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20250529

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250722

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20250731

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250825

R150 Certificate of patent or registration of utility model

Ref document number: 7734005

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150