JP7737335B2 - 半導体装置 - Google Patents

半導体装置

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Description

実施形態は、半導体装置に関する。
窒化物半導体を材料とするトランジスタは、所謂、ＨＥＭＴ（High Electron Mobility Transistor）構造を有し、その多くはデプレッション型である。このため、電力制御用半導体装置には、窒化物半導体トランジスタとエンハンスメント型トランジスタとを直列接続した回路構成を用いることが好ましい。
特表２０１６－５４０４７７号公報
実施形態は、安全性を向上させた半導体装置を提供する。
実施形態に係る半導体装置は、基板と、デプレッション型の第１トランジスタと、エンハンスメント型の第２トランジスタと、ゲート制御回路と、ゲート端子と、電源端子と、封止部材と、を備える。前記第１トランジスタは、前記基板上に設けられ、第１導電形の窒化物半導体を含むチャネル領域を有する。前記第２トランジスタは、前記基板上において、前記第１トランジスタに直列接続され、前記第１導電形とは反対の極性である第２導電形の反転チャネルを介して動作する。前記ゲート制御回路は、前記基板上において、前記第２トランジスタのゲート電極に接続される。前記ゲート端子は、前記第１トランジスタのゲート電極に電気的に接続される。前記電源端子は、前記第１トランジスタと前記第２トランジスタとの間に電気的に接続され、前記ゲート制御回路に電源電圧を供給するように構成される。前記封止部材は、前記第１トランジスタと前記第２トランジスタと前記ゲート制御回路とを前記基板上に封止する。
第１実施形態に係る半導体装置を示す模式平面図である。 第１実施形態に係る半導体装置を示す模式断面図である。 第１実施形態に係る半導体装置を示す回路図である。 第１実施形態に係る半導体装置の動作を示す模式図である。 第２実施形態に係る半導体装置を示す模式平面図である。 第２実施形態に係る半導体装置を示す回路図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１を示す模式平面図である。半導体装置１は、窒化物半導体、例えば、窒化ガリウム（ＧａＮ）を材料とするトランジスタを含む。
図１に示すように半導体装置１は、デプレッション型の第１トランジスタＴｒ１と、エンハンスメント型の第２トランジスタＴｒ２と、ゲート制御素子３０と、基板４０と、を備える。
第１トランジスタＴｒ１は、ドレイン電極１３と、ゲート電極１５と、ソース電極１７と、を有する。第１トランジスタＴｒ１は、例えば、電界効果型トランジスタ（ＦＥＴ）であり、第１導電形の窒化物半導体を含むチャネル領域を有する。以下、第１導電形をｎ形、第２導電形をｐ形として説明する。
第２トランジスタＴｒ２は、ソース電極２３と、ゲート電極２５と、ドレイン電極２７（図２参照）と、を有する。第２トランジスタＴｒ２は、例えば、ＭＯＳゲート構造を有し、第１導電形とは反対の極性である第２導電形の反転チャネルを介して動作する。第２トランジスタＴｒ２は、例えば、ＰＭＯＳトランジスタである。
ゲート制御素子３０は、ゲート制御回路を含み、第２トランジスタＴｒ２のゲート電極２５に電気的に接続される。ゲート制御素子３０は、例えば、シリコンＩＣである。ゲート制御素子３０は、入力端子３１と、出力端子３３と、接地端子３５と、を有する。なお、実施形態は、この例に限定される訳ではなく、第２トランジスタＴｒ２とゲート制御回路と集積化され、ゲート制御素子３０を含まない構成でも良い。
基板４０は、絶縁ベース４１（図２参照）と、マウントベッド４３と、マウントベッド４５と、を有する。マウントベッド４３およびマウントベッド４５は、絶縁ベース４１上に設けられる。マウントベッド４３およびマウントベッド４５は、相互に離間して設けられる。第１トランジスタＴｒ１および第２トランジスタＴｒ２は、マウントベッド４３上に実装される。ゲート制御素子３０は、マウントベッド４５上に実装される。
基板４０は、ソース端子５１と、ドレイン端子５３と、ゲート端子５５と、電源端子５７と、接地端子５９と、をさらに有する。各端子は、絶縁ベース４１上に、相互に離間して配置される。
ソース端子５１は、例えば、マウントベッド４３につながり、マウントベッド４３に電気的に接続される。ドレイン端子５３は、マウントベッド４３および４５から離間した位置に設けられ、マウントベッド４３および４５から電気的に絶縁される。ゲート端子５５および電源端子５７は、マウントベッド４３および４５から離間した位置に設けられ、マウントベッド４３および４５から電気的に絶縁される。接地端子５９は、例えば、マウントベッド４５上に設けられ、マウントベッド４５に電気的に接続される。
第１トランジスタＴｒ１のドレイン電極１３は、金属ワイヤＭＷ１を介して、ドレイン端子５３に電気的に接続される。第１トランジスタＴｒ１のゲート電極１５は、金属ワイヤＭＷ２を介して、ゲート端子５５に電気的に接続される。
第１トランジスタＴｒ１のソース電極１７は、金属ワイヤＭＷ３を介して、第２トランジスタＴｒ２のソース電極２３に電気的に接続される。また、第１トランジスタＴｒ１のソース電極１７は、金属ワイヤＭＷ４を介して、電源端子５７に電気的に接続される。すなわち、第１トランジスタＴｒ１と第２トランジスタＴｒ２とは直列接続され、電源端子５７は、第１トランジスタＴｒ１と第２トランジスタＴｒ２との間に電気的に接続される。
ゲート制御素子３０の入力端子３１は、金属ワイヤＭＷ５を介して、電源端子５７に電気的に接続される。出力端子３３は、金属ワイヤＭＷ６を介して、第２トランジスタＴｒ２のゲート電極２５に電気的に接続される。接地端子３５は、例えば、金属ワイヤＭＷ７を介して、基板４０の接地端子５９に電気的に接続される。
図２は、第１実施形態に係る半導体装置１を示す模式断面図である。図２は、図１中に示すＡ－Ａ線に沿った断面を示す模式図である。
図２に示すように、第１トランジスタＴｒ１および第２トランジスタＴｒ２は、マウントベッド４３を介して、絶縁ベース４１上に設けられる。絶縁ベース４１は、例えば、セラミックもしくは樹脂を含む。マウントベッド４３は、例えば、銅（Ｃｕ）等を含む金属膜である。
第１トランジスタＴｒ１は、接続部材１９を介して、マウントベッド４３上にマウントされる。接続部材１９は、例えば、はんだ材である。第１トランジスタＴｒ１は、半導体部１０を含む。ドレイン電極１３、ゲート電極１５（図１参照）およびソース電極１７は、半導体部１０の表面上に設けられる。
第１トランジスタＴｒ１の半導体部１０は、例えば、半導体基板１１と、第１導電形のエピタキシャル成長層１２と、を含む。半導体基板１１は、例えば、低抵抗のシリコン基板である。エピタキシャル成長層１２は、半導体基板１１上に設けられ、第１導電形の窒化物半導体、例えば、窒化ガリウム（ＧａＮ）層および窒化アルミニウムガリウム（ＡｌＧａＮ）層を含む。
エピタキシャル成長層１２は、例えば、半導体基板１１上に設けられるノンドープＧａＮ層と、ノンドープＧａＮ層上のＧａＮチャネル層と、ＧａＮチャネル層上のＡｌＧａＮ層と、を含む積層構造を有する。ＧａＮチャネル層とＡｌＧａＮ層との界面には、例えば、２次元電子ガスが誘起される。すなわち、エピタキシャル成長層１２は、ＧａＮチャネル層とＡｌＧａＮ層とを含むＦＥＴのチャネル領域を有する。エピタキシャル成長層１２のチャネル領域は、ノンドープＧａＮ層により、低抵抗の半導体基板１１およびマウントベッド４３から電気的に絶縁される。
第２トランジスタＴｒ２は、接続部材２９を介して、マウントベッド４３上にマウントされる。接続部材２９は、例えば、はんだ材である。第２トランジスタＴｒ２は、半導体部２０を含む。ソース電極２３およびゲート電極２５（図１参照）は、半導体部２０の表面上に設けられる。第２トランジスタＴｒ２のドレイン電極２７は、半導体部２０の裏面上に設けられる。ドレイン電極２７は、半導体部２０と接続部材２９との間に位置する。
第１トランジスタＴｒ１、第２トランジスタＴｒ２およびゲート制御素子３０（図１参照）は、例えば、樹脂部材４７により、基板４０上に封じられる。樹脂部材４７は、例えば、ソース端子５１、ドレイン端子５３、ゲート端子５５、電源端子５７および接地端子５９のそれぞれの一部を露出するように成形される。なお、実施形態は、この例に限定される訳ではなく、例えば、樹脂封止に代えて、ハーメチック封止される形態でも良い。
図３は、第１実施形態に係る半導体装置１を示す回路図である。図３には、ゲートドライバなどの外部回路も記載されている。
図３に示すように、ゲート端子５５には、ドライバＩＣを介して、第１トランジスタＴｒ１を駆動する入力信号が供給される。入力信号は、ゲート端子５５を介して、第１トランジスタＴｒ１のゲート電極１５に供給される。
電源端子５７には、電源電圧ＶＤＤが供給される。電源電圧ＶＤＤは、電源端子５７を介して、第１トランジスタＴｒ１のソース電極１７および第２トランジスタＴｒ２のソース電極２３に供給される。また、電源電圧ＶＤＤは、ゲート制御素子３０の入力端子３１にも供給される。
ゲート制御素子３０は、第１回路３７と、第２回路３９と、を含む。第１回路３７および第２回路３９は、ゲート制御回路を構成する。第１回路３７は、接地電位に対して第１トランジスタＴｒ１のしきい値電圧Ｖｔｈ１（図４参照）の絶対値より大きい基準電圧Ｒｅｆ１を出力するように構成される。第２回路３９は、電源電圧ＶＤＤと基準電圧Ｒｅｆ１とを比較し、電源電圧ＶＤＤが基準電圧Ｒｅｆ１よりも高いとき、０Ｖ（接地電位）を出力する。また、電源電圧ＶＤＤが基準電圧Ｒｅｆ１よりも低いとき、電源電圧ＶＤＤを出力するように構成される。
図４は、第１実施形態に係る半導体装置１の動作を示す模式図である。図４は、電源電圧ＶＤＤ、第１トランジスタＴｒ１のゲート電圧ＶＧ１および第２トランジスタＴｒ２のゲート電圧ＶＧ２のそれぞれの時間変化を示すタイムチャートである。この例では、ゲート端子５５への入力信号はないものとしている。
図４に示すように、電源電圧ＶＤＤは、時間の経過につれて０Ｖから１５Ｖへ上昇し、１５Ｖから０Ｖへ低下する。図４は、半導体装置１が実装される電力変換装置への電源投入から電源切断の過程を表している。
第１トランジスタＴｒ１のゲート電圧ＶＧ１は、電源電圧ＶＤＤの上昇と共に低下し、しきい値電圧Ｖｔｈ１より低くなると、第１トランジスタＴｒ１は、オン状態からオフ状態に変化する。さらに、電源電圧ＶＤＤの低下と共にゲート電圧ＶＧ１は上昇し、ゲート電圧ＶＧ１がしきい値電圧Ｖｔｈ１よりも高くなると、第１トランジスタＴｒ１は、オフ状態からオン状態に変化する。この例では、しきい値電圧Ｖｔｈ１は、１２．５Ｖであり、電源電圧ＶＤＤは、１５Ｖである。
一方、第２トランジスタＴｒ２のゲート電極２５には、第２回路３９（図３参照）の出力が供給される。電源電圧ＶＤＤが基準電圧Ｒｅｆ１よりも低い時、第２回路３９からゲート電極２５に電源電圧ＶＤＤが供給され、ゲート電圧ＶＧ２は０Ｖとなる。基準電位Ｒｅｆは、例えば、１３．５Ｖである。ゲート電圧ＶＧ２は、電源電圧ＶＤＤと第２回路３９の出力との差である。電源電圧ＶＤＤが基準電圧Ｒｅｆ１よりも高くなると、第２回路３９の出力は０Ｖになる。このため、ゲート電圧ＶＧ２は、－ＶＤＤまで低下する。
図４に示すように、ゲート電圧ＶＧ２は、電源電圧ＶＤＤが基準電圧Ｒｅｆ１を超えた時点において０Ｖから低下し始め、－ＶＤＤまで低下する。ゲート電圧ＶＧ２が第２トランジスタＴｒ２のしきい値電圧Ｖｔｈ２よりも低くなると、第２トランジスタＴｒ２は、オフ状態からオン状態に変化する。さらに、電源電圧ＶＤＤが低下し、ゲート電圧ＶＧ２がしきい値電圧Ｖｔｈ２よりも高くなると、第２トランジスタＴｒ２は、オン状態からオフ状態に変化する。
続いて、電源電圧ＶＤＤが低下し、基準電圧Ｒｅｆ１よりも小さくなると、第２回路３９から第２トランジスタＴｒ２のゲート電極２５に電源電圧ＶＤＤが供給され、ゲート電圧Ｖｔｈ２は０Ｖになる。その後、電源電圧ＶＤＤが第１トランジスタＴｒ１のしきい値電圧Ｖｔｈ１の絶対値よりも小さくなると、第１トランジスタＴｒ１は、オフ状態からオン状態へ変化する。
このように、ゲート制御素子３０により、第１トランジスタＴｒ１がオン状態の時、第２トランジスタＴｒ２がオン状態にならないように制御される。基準電圧Ｒｅｆ１を第１トランジスタＴｒ１のしきい値電圧の絶対値よりも大きい値に設定することにより、第２トランジスタＴｒ２のゲート電極２５にゲート電圧Ｖｔｈ２が供給されるタイミングを遅らせることができる。また、第２トランジスタＴｒ２のゲート電極２５に供給されるゲート電圧Ｖｔｈ２を０Ｖにするタイミングを、第１トランジスタＴｒがオン状態となるタイミングよりも早くできる。これにより、第１トランジスタＴｒ１と第２トランジスタＴｒ２とが同時にオン状態となることを回避し、半導体装置１を安全に動作させることができる。
なお、半導体装置１は、ゲート制御素子３０により、第１トランジスタＴｒ１がオフ状態にあり、第２トランジスタＴｒ２がオン状態にある期間内において、ゲート端子５５に供給される入力信号よりスイッチング動作を行う。
実施形態に係る半導体装置１は、第１トランジスタＴｒ１、第２トランジスタＴｒ２およびゲート制御素子３０を、絶縁ベース４１と樹脂部材４７とで構成されるパッケージ内に収容することにより、例えば、金属ワイヤＭＷ１～ＭＷ９のそれぞれの長さを短くすることができる。これにより、寄生インダクタンスを抑制し、外部雑音に起因するゲート制御素子３０の誤動作を防ぐことができる。すなわち、半導体装置１をより安全に動作させることができる。
（第２実施形態）
図５は、第２実施形態に係る半導体装置２を示す模式平面図である。半導体装置２は、半導体装置１のゲート制御素子３０に代えて、ゲート制御素子６０を備える。
ゲート制御素子６０は、入力端子６１と、出力端子６３と、接地端子６５と、第１モニタ端子６７と、第２モニタ端子６９と、を有する。
図５に示すように、入力端子６１は、金属ワイヤＭＷ５を介して、電源端子５７に電気的に接続される。出力端子６３は、金属ワイヤＭＷ６を介して、第２トランジスタＴｒ２のゲート電極２５に電気的に接続される。接地端子６５は、金属ワイヤＭＷ７を介して、基板４０の接地端子５９に電気的に接続される。
第１モニタ端子６７は、金属ワイヤＭＷ８を介して、第２トランジスタＴｒ２のソース電極２３に電気的に接続される。第２モニタ端子６９は、金属ワイヤＭＷ９を介して、マウントベッド４３に電気的に接続される。ゲート制御素子６０は、出力端子６３から第２トランジスタＴｒ２のゲート電極２５にゲート電圧を供給すると共に、第１モニタ端子６７および第２モニタ端子６９により、第２トランジスタＴｒ２のドレイン・ソース間電圧を監視するように構成される。
図６は、第２実施形態に係る半導体装置２を示す回路図である。半導体装置２においても、第１トランジスタＴｒ１および第２トランジスタＴｒ２は直列接続され、第１トランジスタＴｒ１と第２トランジスタＴｒ２との間に、電源電圧ＶＤＤが供給される。第１トランジスタＴｒ１のゲート電極１５には、外部から入力信号が供給される。
ゲート制御素子６０は、第１回路７１と、第２回路７３と、第３回路７５と、第４回路７７と、第５回路７９と、を含む。
第１回路７１は、接地電位に対して第１トランジスタＴｒ１のゲートしきい値電圧Ｖｔｈ１の絶対値より大きい基準電圧Ｒｅｆ１を出力するように構成される。
第２回路７３は、基準電圧Ｒｅｆ１と電源電圧ＶＤＤとを比較し、その結果に対応した電圧を出力する。例えば、電源電圧ＶＤＤが基準電圧Ｒｅｆ１よりも低い時、第２回路７３は、Ｌｏｗ電位を出力し、電源電圧ＶＤＤが基準電圧Ｒｅｆ１よりも高くなると、第２回路７３は、Ｈｉｇｈ電位を出力する。
第３回路７５は、第２モニタ端子６９を介してマウントベッド４３に電気的に接続される。第３回路７５は、マウントベッド４３の電位に対応する所定の基準電圧Ｒｅｆ２を出力する。基準電圧Ｒｅｆ２は、例えば、第２トランジスタＴｒ２に流れる過電流に対応する電圧である。
第４回路７７は、第１モニタ端子６７（図５参照）を介して、第２トランジスタＴｒ２のソース電極２３に電気的に接続される。第４回路７７は、第２トランジスタＴｒ２のソース電極２３の電圧と基準電圧Ｒｅｆ２とを比較し、その結果を出力する。例えば、ソース電極２３の電圧が基準電圧Ｒｅｆ２よりも高くなれば、第４回路７７は、Ｈｉｇｈ電位を出力する。また、ソース電極２３の電圧が基準電圧Ｒｅｆ２よりも低くなれば、第４回路７７は、Ｌｏｗ電位を出力する。
第５回路７９は、第２回路７３および第４回路７７の出力を受けて、それらに対応した出力を、出力端子６３を介して、第２トランジスタＴｒ２のゲート電極２５に供給する。
第２回路７３の出力がＨｉｇｈとなり、第３回路７５の出力がＨｉｇｈであれば、第５回路７９はＶＤＤを出力し、第２トランジスタＴｒ２をオフする。
第２回路７３の出力がＨｉｇｈとなり、第３回路７５の出力がＬｏｗであれば、第５回路７９の出力は０Ｖとなり、第２トランジスタＴｒ２をオンする。
第２回路７３の出力がＬｏｗとなり、第３回路７５の出力がＨｉｇｈであれば、第５回路７９はＶＤＤを出力し、第２トランジスタＴｒ２をオフする。
第２回路７３の出力がＬｏｗとなり、第３回路７５の出力がＬｏｗであれば、第５回路７９はＶＤＤを出力し、第２トランジスタＴｒ２をオフする。
半導体装置２では、ゲート制御素子６０による上記の制御により、例えば、過電流を遮断することができる。これにより、半導体装置２をより安全に動作させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２…半導体装置、 １０、２０…半導体部、 １１…半導体基板、 １２…エピタキシャル成長層、 １３、２７…ドレイン電極、 １５、２５…ゲート電極、 １７、２３…ソース電極、 １９、２９…接続部材、 ３０、６０…ゲート制御素子、 ３１、６１…入力端子、 ３３、６３…出力端子、 ３５、６５…接地端子、 ３７、７１…第１回路、 ３９、７３…第２回路、 ４０…基板、 ４１…絶縁ベース、 ４３、４５…マウントベッド、 ４７…樹脂部材、 ５１…ソース端子、 ５３…ドレイン端子、 ５５…ゲート端子、 ５７…電源端子、 ５９…接地端子、 ６７…第１モニタ端子、 ６９…第２モニタ端子、 ７５…第３回路、 ７７…第４回路、 ７９…第５回路、 ＭＷ１～ＭＷ９…金属ワイヤ、 Ｔｒ１…第１トランジスタ、 Ｔｒ２…第２トランジスタ

Claims (4)

  1. 基板と、
    前記基板上に設けられ、第１導電形の窒化物半導体を含むチャネル領域を有するデプレッション型の第１トランジスタと、
    前記基板上において、前記第１トランジスタに直列接続され、前記第１導電形とは反対の極性である第２導電形の反転層を介して動作するエンハンスメント型の第２トランジスタと、
    前記基板上において、前記第２トランジスタのゲート電極に接続されたゲート制御素子と、
    前記第１トランジスタのゲート電極に電気的に接続されたゲート端子と、
    前記第１トランジスタと前記第２トランジスタとの間に電気的に接続され、前記ゲート制御素子に電源電圧を供給する電源端子と、
    前記第１トランジスタと前記第２トランジスタと前記ゲート制御素子とを前記基板上に封止した封止部材と、
    を備え、
    前記ゲート制御素子は、第１回路と、第２回路と、を含み、
    前記第１回路は、接地電位に対して前記第１トランジスタのしきい値電圧の絶対値より大きい基準電圧を出力するように構成され、
    前記第２回路は、前記電源電圧と前記基準電圧とを比較し、前記電源電圧が前記基準電圧よりも高いとき、前記接地電位を出力し、前記電源電圧が前記基準電圧以下のときに前記電源電圧を出力するように構成された、半導体装置。
  2. 前記ゲート制御素子は、前記第２トランジスタのソース・ドレイン間電圧を検出し、前記ソース・ドレイン間電圧が所定値を超えた時、前記第２トランジスタをオフするように構成される請求項１記載の半導体装置。
  3. 前記ゲート制御素子は、前記第１トランジスタと前記第２トランジスタとが同時にオン状態とならないように構成される請求項１または２に記載の半導体装置。
  4. 前記封止部材は、前記基板上にモールドされた樹脂を含む、請求項１乃至３のいずれか１つに記載の半導体装置。
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