JP7746206B2 - 半導体装置 - Google Patents

半導体装置

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Description

実施形態は、半導体装置に関する。
シリコンに替えて炭化シリコンを用いた電力用半導体装置が開発されている。炭化シリコンを用いた半導体装置は、シリコンを用いた半導体装置と比べて強い電界に耐えられるため、耐圧とオン抵抗とのバランスを改善できる。しかしながら、炭化シリコン中の電界が強くなることにより、ゲート絶縁膜に印加される電界も増加し、ゲート絶縁膜の信頼性が低下するという問題がある。
特開２０１９－１９７７９２号公報
実施形態の目的は、ゲート絶縁膜の破壊を抑制可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、前記第１電極に接続され、炭化シリコンを含み、第１導電形の第１半導体層と、前記第１半導体層上に設けられ、炭化シリコンを含み、第２導電形の第２半導体層と、前記第２半導体層上の一部に設けられ、炭化シリコンを含み、第１導電形の第３半導体層と、前記第２半導体層及び前記第３半導体層に接続された第２電極と、前記第１半導体層の上部内、前記第２半導体層の内部、及び、前記第３半導体層の内部に設けられた第３電極と、前記第１半導体層と前記第３電極の間、前記第２半導体層と前記第３電極の間、及び、前記第３半導体層と前記第３電極の間に設けられ、酸化シリコンを含む絶縁膜と、前記絶縁膜と前記第１半導体層の間、及び、前記絶縁膜と前記第２半導体層との間に設けられ、前記絶縁膜に接し、炭化シリコンを含み、不純物濃度が前記第１半導体層の不純物濃度、及び、前記第２半導体層の不純物濃度よりも低い第４半導体層と、を備える。
図１は、第１の実施形態に係る半導体装置を示す断面図である。 図２（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の動作を示す断面図である。 図３（ａ）～（ｄ）は、第１の実施形態に係る半導体装置の第１の製造方法を示す図である。 図４（ａ）～（ｄ）は、第１の実施形態に係る半導体装置の第２の製造方法を示す図である。 図５は、第２の実施形態に係る半導体装置を示す断面図である。 図６は、第３の実施形態に係る半導体装置を示す平面図である。 図７（ａ）は図６に示すＢ－Ｂ’線による断面図であり、図７（ｂ）は図６に示すＣ－Ｃ’線による断面図である。 図８（ａ）～（ｄ）は、第３の実施形態に係る半導体装置の製造方法を示す図である。 図９は、第４の実施形態に係る半導体装置を示す断面図である。 図１０は、第５の実施形態に係る半導体装置を示す断面図である。 図１１は、第６の実施形態に係る半導体装置を示す断面図である。 図１２は、第７の実施形態に係る半導体装置を示す断面図である。
＜第１の実施形態＞
図１は、本実施形態に係る半導体装置を示す断面図である。
なお、図は模式的なものであり、適宜簡略化されている。後述する他の図についても同様である。また、図間において、各構成要素の寸法比は厳密に一致しているとは限らない。
図１に示すように、本実施形態に係る半導体装置１は、トレンチゲート型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）である。半導体装置１においては、ドレイン電極１０（第１電極）と、半導体部分２０と、ソース電極３０（第２電極）と、ゲート電極４０（第３電極）と、ゲート絶縁膜５０（絶縁膜）が設けられている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。ドレイン電極１０とソース電極３０とを結ぶ方向を「Ｚ方向」とし、ゲート電極４０が延びる方向を「Ｙ方向」とし、Ｚ方向及びＹ方向に直交する方向を「Ｘ方向」とする。また、Ｚ方向のうち、ドレイン電極１０からソース電極３０に向かう方向を「上」ともいい、その反対方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
ドレイン電極１０及びソース電極３０は、ＸＹ平面に沿って拡がる板状である。半導体部分２０はドレイン電極１０上に配置されている。ソース電極３０は半導体部分２０上に配置されている。ゲート電極４０は半導体部分２０の内部に配置されている。ゲート電極４０は、Ｘ方向に沿って複数配列されている。各ゲート電極４０はＹ方向に延びている。各ゲート電極４０は半導体部分２０上に設けられたゲートパッド（図示せず）に接続されており、ゲートパッドから各ゲート電極４０に電圧が印加される。ゲート絶縁膜５０はゲート電極４０と半導体部分２０との間に配置されており、ゲート電極４０を半導体部分２０から絶縁している。
半導体部分２０は、炭化シリコン（ＳｉＣ）を含み、例えば、炭化シリコンの単結晶からなる。半導体部分２０には、ドナー又はアクセプタとなる不純物が局所的に導入されており、各部分の導電形がｎ形又はｐ形とされている。ドナーとなる不純物は例えば窒素（Ｎ）であり、アクセプタとなる不純物は例えばアルミニウム（Ａｌ）又はボロン（Ｂ）である。ゲート絶縁膜５０は酸化シリコン（ＳｉＯ）を含む。
半導体部分２０においては、ドレイン層２１（第１層）、ドリフト層２２（第２層）、ベース層２３（第２半導体層）、ソース層２４（第３半導体層）、低濃度層２５（第４半導体層）、埋込ｐ形層２６（第５半導体層）が設けられている。例えば、ドレイン層２１の導電形はｎ＋＋形である。ドリフト層２２の導電形はｎ－形である。ベース層２３の導電形はｐ形である。ソース層２４の導電形はｎ＋形である。低濃度層２５の導電形はｎ－形である。埋込ｐ形層２６の導電形はｐ＋＋形である。
なお、導電形を表す文字「ｎ」及び「ｐ」に付した上付きの記号は不純物濃度の相対的な高低を表す。ｎ形については、不純物濃度が高い順に、「ｎ＋＋形」、「ｎ＋形」、「ｎ形」、「ｎ－形」である。ｐ形についても同様である。また、本明細書において「不純物濃度」とは、半導体の導通に寄与する実効的な不純物濃度をいい、ある領域にドナーとなる不純物とアクセプタとなる不純物の双方が含まれている場合は、相殺分を除いた濃度をいう。
ｎ＋＋形のドレイン層２１は、ドレイン電極１０上に配置されており、ドレイン電極１０に接し、ドレイン電極１０に接続されている。なお、本明細書において「接続」とは、電気的な接続をいう。ｎ－形のドリフト層２２はドレイン層２１上に配置され、ドレイン層２１に接し、ドレイン層２１に接続されている。ドリフト層２２の不純物濃度はドレイン層２１の不純物濃度よりも低い。ドレイン層２１及びドリフト層２２により、第１半導体層を構成しているが、第１半導体層はドリフト層２２のみで構成されることも可能である。
ｐ形のベース層２３はドリフト層２２上に配置され、ドリフト層２２に接している。ベース層２３においては、ｐ＋形の下層２３ａとｐ形の上層２３ｂが設けられている。下層２３ａはドリフト層２２に接している。上層２３ｂは下層２３ａ上に配置されている。下層２３ａの不純物濃度は、上層２３ｂの不純物濃度よりも高い。
ｎ＋形のソース層２４は、ベース層２３上の一部に配置されている。ソース層２４はベース層２３の上層２３ｂに接している。ソース層２４は複数設けられており、Ｘ方向に沿って配列されている。各ソース層２４はＹ方向に延びている。
ソース電極３０は、ベース層２３上及びソース層２４上に配置され、ベース層２３の上層２３ｂ及びソース層２４に接続されている。ゲート電極４０は、ドリフト層２２の上部内、ベース層２３の内部、及び、ソース層２４の内部に配置されている。換言すれば、ゲート電極４０は、ソース層２４及びベース層２３をＺ方向に貫通し、その下端はドリフト層２２の上部内に位置している。
ゲート絶縁膜５０はゲート電極４０を覆っており、ゲート電極４０に接している。ゲート絶縁膜５０は、ドリフト層２２とゲート電極４０との間、ベース層２３とゲート電極４０との間、及び、ソース層２４とゲート電極４０との間に配置されている。半導体部分２０の上面の一部はゲート絶縁膜５０によって覆われている。半導体部分２０の上面のうち、ゲート絶縁膜５０によって覆われていない領域は、ゲート絶縁膜５０によって覆われている領域と比較して、Ｚ方向における高さが僅かに低い。
ｎ－形の低濃度層２５は、ゲート絶縁膜５０とドリフト層２２との間、ゲート絶縁膜５０とベース層２３との間、及び、ゲート絶縁膜５０とソース層２４との間に配置されている。低濃度層２５は、ゲート絶縁膜５０、ドリフト層２２、ベース層２３、ソース層２４及びソース電極３０に接している。低濃度層２５の不純物濃度はドリフト層２２の不純物濃度よりも低い。また、低濃度層２５の不純物濃度はベース層２３の上層２３ｂの不純物濃度よりも低い。
ｐ＋＋形の埋込ｐ形層２６は、ドレイン電極１０とゲート電極４０との間に配置されており、ドリフト層２２内であって低濃度層２５の直下に配置されている。埋込ｐ形層２６はドリフト層２２及び低濃度層２５に接している。埋込ｐ形層２６は低濃度層２５を介してゲート絶縁膜５０から離隔している。これにより、埋込ｐ形層２６の不純物濃度を高くしても、ゲート絶縁膜５０に欠陥を導入する虞がないため、埋込ｐ形層２６の不純物濃度を高くすることができる。埋込ｐ形層２６の不純物濃度はベース層２３の上層２３ｂの不純物濃度よりも高い。埋込ｐ形層２６は、図示しない部分でベース層２３に接続されている。埋込ｐ形層２６をベース層２３に接続する態様については、第３の実施形態において説明する。
以下、各層の不純物濃度の一例を挙げる。ｎ＋＋形のドレイン層２１の不純物濃度は、例えば、１×１０１９ｃｍ－３である。ｎ－形のドリフト層２２の不純物濃度は、例えば、１×１０１５ｃｍ－３以上３×１０１６ｃｍ－３以下である。ｐ形のベース層２３の不純物濃度は、例えば、５×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下である。ベース層２３の上層２３ｂにおける低濃度層２５と隣接する部分の不純物濃度は、例えば、１×１０１７ｃｍ－３である。ｎ＋形のソース層２４の不純物濃度は、例えば、５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下である。
ｎ－形の低濃度層２５の不純物濃度は、例えば、１×１０１４ｃｍ－３以上１×１０１５ｃｍ－３以下である。ｐ＋＋形の埋込ｐ形層２６の不純物濃度は、例えば、５×１０１８ｃｍ－３以上２×１０１９ｃｍ－３以下である。上述の如く、低濃度層２５の不純物濃度はドリフト層２２の不純物濃度よりも低く、ｐ形のベース層２３の上層２３ｂの不純物濃度よりも低い。また、埋込ｐ形層２６の不純物濃度はｐ形のベース層２３の上層２３ｂの不純物濃度よりも高い。
ドリフト層２２の厚さは、例えば、４μｍ以上５０μｍ以下である。これにより、半導体装置１の耐圧は、例えば、６５０Ｖ以上６．５ｋＶ以下となる。なお、要求される耐圧が高いほど、ドリフト層２２の不純物濃度を低くし、ドリフト層２２の厚さを厚くする必要がある。また、低濃度層２５の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下である。
次に、本実施形態に係る半導体装置１の動作について説明する。
図２（ａ）及び（ｂ）は、本実施形態に係る半導体装置の動作を示す断面図である。
図２（ａ）及び（ｂ）は図１の領域Ａを示す。図２（ａ）はオフ状態を示し、図２（ｂ）はオン状態を示す。
ドレイン電極１０とソース電極３０の間には、ドレイン電極１０を正極としソース電極３０を負極とした電圧が印加される。この状態で、図２（ａ）に示すように、ゲート電極４０に閾値電圧よりも低い電圧が印加されると、ｎ－形のドリフト層２２とｐ形のベース層２３の界面、及び、ｎ－形のドリフト層２２とｐ＋＋形の埋込ｐ形層２６の界面を起点として空乏層が拡がる。また、厚さが薄く不純物濃度が低いｎ－形の低濃度層２５も空乏化し、電流を流さなくなる。これにより、半導体装置１がオフ状態となる。
このとき、埋込ｐ形層２６の不純物濃度は高いため、ドリフト層２２内には埋込ｐ形層２６との界面を起点として空乏層が大きく伸びる。これにより、埋込ｐ形層２６の近傍において空乏層が厚くなり、その分、電界強度が低下する。特に、電界が集中しやすい点１０１の近傍において、等電位線１０２の間隔が広くなり、電界強度が低下する。この結果、ゲート絶縁膜５０に印加される電界強度も低くなり、ゲート絶縁膜５０の信頼性が向上する。
一方、図２（ｂ）に示すように、ゲート電極４０に閾値電圧よりも高い電圧が印加されると、ｎ－形の低濃度層２５に電子１０３が蓄積されて蓄積モードとなり、ドレイン電極１０、ドレイン層２１、ドリフト層２２、低濃度層２５、ソース層２４、ソース電極３０の経路で電流が流れる。この結果、半導体装置１がオン状態になる。
次に、本実施形態に係る半導体装置１の製造方法について説明する。
先ず、第１の製造方法について説明する。
図３（ａ）～（ｄ）は、本実施形態に係る半導体装置の第１の製造方法を示す図である。
先ず、図１に示すように、ｎ＋＋形の炭化シリコンウェーハを準備する。この炭化シリコンウェーハがドレイン層２１となる。
次に、図３（ａ）に示すように、ドレイン層２１の上面を起点として、ｎ－形の炭化シリコンからなるエピタキシャル層６１をエピタキシャル成長させる。次に、エピタキシャル層６１の上層部分の一部にアクセプタとなる不純物をイオン注入して、埋込ｐ形層２６を形成する。埋込ｐ形層２６はＹ方向に延びる帯状に形成する。
次に、図３（ｂ）に示すように、エピタキシャル層６１上にエピタキシャル層６２を形成する。エピタキシャル層６２の導電形は、下層側から順に、ｎ－形、ｐ＋形、ｐ形とする。このとき、エピタキシャル層６１における埋込ｐ形層２６を除く部分とエピタキシャル層６２におけるｎ－形の部分がドリフト層２２となり、エピタキシャル層６２におけるｐ＋形の部分がベース層２３の下層２３ａとなり、エピタキシャル層６２におけるｐ形の部分がベース層２３の上層２３ｂとなる。なお、エピタキシャル層６２は、全体をｎ－形として形成した後、イオン注入により、ｐ＋形の部分とｐ形の部分を形成してもよい。
次に、図３（ｃ）に示すように、エピタキシャル層６２の上層部分の一部にｎ＋形のソース層２４を形成する。次に、エピタキシャル層６２における埋込ｐ形層２６の直上域に、トレンチ６３を形成する。トレンチ６３はソース層２４を貫通して埋込ｐ形層２６まで到達させる。
次に、図３（ｄ）に示すように、全面に薄いｎ－形層６４を形成する。ｎ－形層６４の厚さは１０ｎｍ～１００ｎｍとする。ｎ－形層６４におけるトレンチ６３の内面上に形成された部分が、低濃度層２５となる。
次に、図１に示すように、トレンチ６３内にゲート絶縁膜５０及びゲート電極４０を形成する。イオン注入した不純物を活性化するための熱処理は適宜行う。次に、ドレイン層２１の下面上にドレイン電極１０を形成し、エピタキシャル層６２上及びゲート絶縁膜５０上にソース電極３０を形成する。次に、炭化シリコンウェーハをダイシングして個片化する。このようにして、半導体装置１が製造される。
次に、第２の製造方法について説明する。
図４（ａ）～（ｄ）は、本実施形態に係る半導体装置の第２の製造方法を示す図である。
図４（ａ）～（ｄ）においては、便宜上、Ｚ方向における同じ位置を破線で示している。
第２の製造方法における第１の製造方法と同様な部分は、説明を省略する。
図４（ａ）に示すように、ドレイン層２１上にエピタキシャル層６６をエピタキシャル成長させる。エピタキシャル層６６には、ドリフト層２２、ベース層２３の下層２３ａ及び上層２３ｂ、ソース層２４を形成する。
次に、図４（ｂ）に示すように、エピタキシャル層６６にトレンチ６３を形成する。トレンチ６３は、ソース層２４及びベース層２３を貫通させ、ドリフト層２２の上層部分まで到達させる。
次に、図４（ｃ）に示すように、トレンチ６３の底面に対してアクセプタとなる不純物をイオン注入することにより、埋込ｐ形層２６を形成する。
次に、図４（ｄ）に示すように、全面に薄いｎ－形層６４を形成する。以後の工程は第１の製造方法と同一である。
次に、本実施形態の効果について説明する。
本実施形態においては、ゲート絶縁膜５０に接する低濃度層２５を設けている。ゲート絶縁膜５０を不純物濃度が低い低濃度層２５に接触させることにより、ゲート絶縁膜５０に欠陥が導入されることを抑制し、ゲート絶縁膜５０の信頼性を向上できる。なお、仮に、酸化シリコンを含むゲート絶縁膜を不純物濃度が高い高濃度層に接触させると、ゲート絶縁膜の信頼性寿命が低下する。本実施形態においては、ゲート絶縁膜５０を低濃度層２５に接触させることによりこの課題を解決し、ゲート絶縁膜５０の信頼性を向上させている。
また、本実施形態においては、埋込ｐ形層２６を低濃度層２５を介してゲート絶縁膜５０から離隔させている。このため、埋込ｐ形層２６の不純物濃度を高くでき、半導体装置１がオフ状態となったときに、埋込ｐ形層２６の周囲に空乏層を厚く形成できる。この結果、ゲート絶縁膜５０に印加される電界が弱くなり、ゲート絶縁膜５０の損傷を抑制できる。言い換えると、ゲート絶縁膜５０の信頼性を向上できる。
なお、ゲート絶縁膜５０の底部、特に角部に印加される電界を抑制するためには、埋込ｐ型層２６の不純物濃度を高くすることが好ましい。しかしながら、仮に低濃度層２５が設けられておらず、埋込ｐ型層２６がゲート絶縁膜５０に接触していると、上述の如く、埋込ｐ型層２６の不純物濃度を高くするとゲート絶縁膜５０の信頼性寿命が低下する。このため、埋込ｐ型層２６の不純物濃度を高くできないという問題がある。本実施形態においては、ゲート絶縁膜５０と埋込ｐ型層２６との間に低濃度層２５を介在させることにより、上述の問題を回避して、ゲート絶縁膜５０の信頼性寿命を確保しつつ、埋込ｐ型層２６の不純物濃度を高くすることができる。これにより、ゲート絶縁膜５０底部、特に角部に印加される電界を抑制し、ゲート絶縁膜５０の破壊を抑制できる。
＜第２の実施形態＞
図５は、本実施形態に係る半導体装置を示す断面図である。
図５に示すように、本実施形態に係る半導体装置２においては、第１の実施形態に係る半導体装置１の構成に加えて、半導体部分２０にディープｎ形層２７（第３層）が設けられている。
ディープｎ形層２７の導電形はｎ＋形であり、その不純物濃度はドリフト層２２の不純物濃度よりも高い。ディープｎ形層２７の不純物濃度は、例えば、５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下である。ディープｎ形層２７はドリフト層２２とベース層２３との間に配置されており、ＸＹ平面に沿って拡がっている。ディープｎ形層２７は、ドリフト層２２、ベース層２３の下層２３ａ、低濃度層２５に接している。ディープｎ形層２７は埋込ｐ形層２６に接していてもよく、離れていてもよい。
本実施形態に係る半導体装置２においては、オン状態にあるときに、蓄積モードにある低濃度層２５を通過した電子電流１０５が、ディープｎ形層２７を介してＸ方向に拡散する。これにより、ドリフト層２２に流れる電流が均一化され、オン抵抗が低減する。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
＜第３の実施形態＞
本実施形態は、第２の実施形態に係る半導体装置について、より広い領域を説明した例である。
図６は、本実施形態に係る半導体装置を示す平面図である。
図７（ａ）は図６に示すＢ－Ｂ’線による断面図であり、図７（ｂ）は図６に示すＣ－Ｃ’線による断面図である。
なお、図６が示す平面は、図７（ａ）及び（ｂ）に示すＤ－Ｄ’線による断面に相当する。また、図７（ａ）及び（ｂ）においては、便宜上、Ｚ方向における同じ位置を複数本の破線で示している。
図６に示すように、本実施形態に係る半導体装置３においては、セル領域Ｒｃと終端領域Ｒｔが設定されている。図６は半導体装置３の一部平面拡大図を示しているが、半導体装置３の平面全体において、セル領域Ｒｃは半導体装置３の中央部に配置されており、終端領域Ｒｔはセル領域Ｒｃを囲んでいる。セル領域Ｒｃにおいては、トランジスタ領域Ｒ１と接続領域Ｒ２が設定されている。トランジスタ領域Ｒ１及び接続領域Ｒ２はそれぞれ複数設けられており、Ｙ方向に沿って交互に配列されており、例えば周期的に配列されている。
セル領域Ｒｃの接続領域Ｒ２において、接続層２８が設けられている。また、接続層２８は終端領域Ｒｔにも設けられている。接続層２８の導電形はｐ＋形であり、その不純物濃度は、例えば、５×１０１８ｃｍ－３以上２×１０１９ｃｍ－３以下である。図７に示すように、接続層２８はドリフト層２２とベース層２３との間に配置されており、ドリフト層２２、低濃度層２５及びベース層２３に接している。上方から見て、接続層２８は低濃度層２５のＹ方向両端部を覆っている。セル領域Ｒｃの接続領域Ｒ２及び終端領域Ｒｔにおいては、ディープｎ形層２７は設けられていない。
一方、セル領域Ｒｃのトランジスタ領域Ｒ１においては、ベース層２３の下層２３ａ、埋込ｐ形層２６及びディープｎ形層２７が設けられており、接続層２８は設けられていない。トランジスタ領域Ｒ１と接続領域Ｒ２が隣接して配置されることにより、接続層２８は埋込ｐ形層２６及びディープｎ形層２７にも接している。これにより、接続層２８は埋込ｐ形層２６をベース層２３に接続している。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図８（ａ）～（ｄ）は、本実施形態に係る半導体装置の製造方法を示す図である。
図８（ａ）及び（ｂ）は同じ工程を示し、（ｃ）及び（ｄ）は同じ工程を示す。また、図８（ａ）及び（ｃ）はトランジスタ領域Ｒ１を示し、（ｂ）及び（ｄ）は接続領域Ｒ２を示す。
図８（ａ）及び（ｂ）に示すように、ドレイン層２１上に１段目のエピタキシャル層６７をエピタキシャル成長させる。エピタキシャル層６７の導電型はｎ－形とする。次に、ドナー又はアクセプタとなる不純物をエピタキシャル層６７の上層部分にイオン注入する。このとき、図８（ａ）に示すように、トランジスタ領域Ｒ１においては、エピタキシャル層６７の上層部分をｎ＋形とし、ディープｎ形層２７を形成する。また、図８（ｂ）に示すように、接続領域Ｒ２においては、エピタキシャル層６７の上層部分をｐ＋形とし、接続層２８を形成する。接続層２８はディープｎ形層２７よりも深く形成する。エピタキシャル層６７におけるディープｎ形層２７及び接続層２８を除く部分がドリフト層２２となる。
次に、図８（ｃ）及び（ｄ）に示すように、エピタキシャル層６７上に２段目のエピタキシャル層６８をエピタキシャル成長させる。エピタキシャル層６８の導電型はｐ形とする。但し、エピタキシャル層６８の最下層の導電型をｐ＋形とし、ベース層２３の下層２３ａとする。エピタキシャル層６８における下層２３ａ以外の部分は、ベース層２３の上層２３ｂとなる。次に、エピタキシャル層６７及び６８にトレンチ６９を形成する。トレンチ６９はエピタキシャル層６８をＺ方向に貫通し、エピタキシャル層６７の上層部分に到達させる。以後の製造方法は、第１の実施形態と同様である。
本実施形態においては、ｐ＋形の接続層２８が埋込ｐ形層２６をベース層２３に接続している。このため、埋込ｐ形層２６が接続層２８及びベース層２３を介してソース電極３０に接続される。これにより、埋込ｐ形層２６に一定の電位を均一に印加することができ、オフ状態時に空乏層を均一に拡げることができる。このため、オフ状態時の電界分布が均一化し、ゲート絶縁膜５０の信頼性をより向上させることができる。本実施形態における上記以外の構成、動作及び効果は、第２の実施形態と同様である。
＜第４の実施形態＞
図９は、本実施形態に係る半導体装置を示す断面図である。
図９に示すように、本実施形態に係る半導体装置４は、第１の実施形態に係る半導体装置１（図１参照）と比較して、低濃度層の導電形がｐ－形である点が異なっている。すなわち、半導体装置４においては、半導体装置１の低濃度層２５の替わりに、導電形がｐ－形の低濃度層７１が設けられている。
本実施形態に係る半導体装置４においては、オン状態時には低濃度層７１に反転層が形成され、反転モードにより導通する。一方、オフ状態時にはドリフト層２２とベース層２３の界面を起点として空乏層が拡がる。このとき、ｎ－形の低濃度層が存在しないため、リーク電流をより確実に抑制することができる。
また、本実施形態においても、ゲート絶縁膜５０は不純物濃度が低い低濃度層７１に接しているため、ゲート絶縁膜５０の信頼性が高い。更に、埋込ｐ形層２６が低濃度層７１を介してゲート絶縁膜５０から離隔しているため、ゲート絶縁膜５０に及ぼす損傷を抑制しつつ、埋込ｐ形層２６の不純物濃度を増加することができる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
＜第５の実施形態＞
図１０は、本実施形態に係る半導体装置を示す断面図である。
図１０に示すように、本実施形態に係る半導体装置５は、第２の実施形態に係る半導体装置２（図５参照）と比較して、低濃度層の導電形が異なっている。また、本実施形態においては、ベース層２３は下層と上層からなる２層構造ではなく、ｐ形の単層構造である。
すなわち、半導体装置５においては、半導体装置２の低濃度層２５の替わりに、低濃度層７２が設けられている。低濃度層７２には、ｎ－形の下部７２ａとｐ－形の上部７２ｂが設けられている。下部７２ａは、ゲート絶縁膜５０、埋込ｐ形層２６、ドリフト層２２、ディープｎ形層２７及びベース層２３に接している。上部７２ｂは下部７２ａ上に配置され、ゲート絶縁膜５０、ベース層２３及びソース層２４に接している。本実施形態における上記以外の構成、動作及び効果は、第２の実施形態と同様である。
＜第６の実施形態＞
図１１は、本実施形態に係る半導体装置を示す断面図である。
図１１に示すように、本実施形態に係る半導体装置６は、第５の実施形態に係る半導体装置５と比較して、低濃度層の上部と下部の導電形が逆になっている。
すなわち、半導体装置６においては、半導体装置５の低濃度層７２の替わりに、低濃度層７３が設けられている。低濃度層７３には、ｐ－形の下部７３ａとｎ－形の上部７３ｂが設けられている。下部７３ａは、ゲート絶縁膜５０、埋込ｐ形層２６、ドリフト層２２及びディープｎ形層２７に接している。なお、下部７３ａはベース層２３に接していてもよい。上部７３ｂは下部７３ａ上に配置され、ゲート絶縁膜５０、ベース層２３及びソース層２４に接している。本実施形態における上記以外の構成、動作及び効果は、第５の実施形態と同様である。
＜第７の実施形態＞
図１２は、本実施形態に係る半導体装置を示す断面図である。
図１２に示すように、本実施形態に係る半導体装置７は、第１の実施形態に係る半導体装置１と比較して、ゲート絶縁膜５０、ソース層２４及び低濃度層２５の位置関係が異なっている。すなわち、ソース層２４は低濃度層２５の上に配置されており、ゲート絶縁膜５０及び低濃度層２５に接している。また、低濃度層２５はソース電極３０から離隔しており、ソース層２４を介してソース電極３０に接続されている。これによっても、第１の実施形態と同様な効果を得ることができる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
以上説明した実施形態によれば、ゲート絶縁膜の破壊を抑制可能な半導体装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。
１、２、３、４、５、６、７：半導体装置
１０：ドレイン電極
２０：半導体部分
２１：ドレイン層
２２：ドリフト層
２３：ベース層
２３ａ：下層
２３ｂ：上層
２４：ソース層
２５：低濃度層
２６：埋込ｐ形層
２７：ディープｎ形層
２８：接続層
３０：ソース電極
４０：ゲート電極
５０：ゲート絶縁膜
６１、６２：エピタキシャル層
６３：トレンチ
６４：ｎ－形層
６６、６７、６８：エピタキシャル層
６９：トレンチ
７１：低濃度層
７２：低濃度層
７２ａ：下部
７２ｂ：上部
７３：低濃度層
７３ａ：下部
７３ｂ：上部
１０１：点
１０２：等電位線
１０３：電子
１０５：電子電流
Ｒ１：トランジスタ領域
Ｒ２：接続領域
Ｒｃ：セル領域
Ｒｔ：終端領域

Claims (8)

  1. 第１電極と、
    前記第１電極に接続され、炭化シリコンを含み、第１導電形の第１半導体層と、
    前記第１半導体層上に設けられ、炭化シリコンを含み、第２導電形の第２半導体層と、
    前記第２半導体層上の一部に設けられ、炭化シリコンを含み、第１導電形の第３半導体層と、
    前記第２半導体層及び前記第３半導体層に接続された第２電極と、
    前記第１半導体層の上部内、前記第２半導体層の内部、及び、前記第３半導体層の内部に設けられた第３電極と、
    前記第１半導体層と前記第３電極の間、前記第２半導体層と前記第３電極の間、及び、前記第３半導体層と前記第３電極の間に設けられ、酸化シリコンを含む絶縁膜と、
    前記絶縁膜と前記第１半導体層の間、及び、前記絶縁膜と前記第２半導体層との間に設けられ、前記絶縁膜に接し、炭化シリコンを含み、不純物濃度が前記第１半導体層の不純物濃度、及び、前記第２半導体層の不純物濃度よりも低い第４半導体層と、
    前記第１電極と前記第３電極との間に設けられ、前記第１半導体層及び前記第４半導体層に接し、第２導電形であり、不純物濃度が前記第２半導体層の不純物濃度よりも高い第５半導体層と、
    前記第３電極が延びる方向に沿って配列され、前記第５半導体層及び前記第２半導体層に接した複数の第２導電形の接続層と、
    を備え、
    前記第１半導体層は、
    前記第１電極に接した第１層と、
    前記第１層上に設けられ、不純物濃度が前記第１層の不純物濃度よりも低い第２層と、
    前記第２層上に設けられ、前記第２半導体層及び前記第４半導体層に接し、不純物濃度が前記第２層の不純物濃度よりも高い第３層と、
    を有し、
    前記第３電極が延びる方向に沿って、前記第３層と前記接続層が交互に配列された半導体装置。
  2. 前記第２半導体層は、
    前記第１半導体層に接した下層と、
    前記第３半導体層に接し、不純物濃度が前記下層の不純物濃度よりも低い上層と、
    を有する請求項１に記載の半導体装置。
  3. 前記第４半導体層は第１導電形である請求項１または２に記載の半導体装置。
  4. 前記第４半導体層は第２導電形である請求項１または２に記載の半導体装置。
  5. 前記第４半導体層は、
    前記第１半導体層に接し、第１導電形である下部と、
    前記第２半導体層に接し、第２導電形である上部と、
    を有する請求項１または２に記載の半導体装置。
  6. 第１電極と、
    前記第１電極に接続され、炭化シリコンを含み、第１導電形の第１半導体層と、
    前記第１半導体層上に設けられ、炭化シリコンを含み、第２導電形の第２半導体層と、
    前記第２半導体層上の一部に設けられ、炭化シリコンを含み、第１導電形の第３半導体層と、
    前記第２半導体層及び前記第３半導体層に接続された第２電極と、
    前記第１半導体層の上部内、前記第２半導体層の内部、及び、前記第３半導体層の内部に設けられた第３電極と、
    前記第１半導体層と前記第３電極の間、前記第２半導体層と前記第３電極の間、及び、前記第３半導体層と前記第３電極の間に設けられ、酸化シリコンを含む絶縁膜と、
    前記絶縁膜と前記第１半導体層の間、及び、前記絶縁膜と前記第２半導体層との間に設けられ、前記絶縁膜に接し、炭化シリコンを含み、不純物濃度が前記第１半導体層の不純物濃度、及び、前記第２半導体層の不純物濃度よりも低い第４半導体層と、
    を備え、
    前記第４半導体層は、
    前記第１半導体層に接し、第２導電形である下部と、
    前記第２半導体層に接し、第１導電形である上部と、
    を有する半導体装置。
  7. 前記第３半導体層は前記絶縁膜及び前記第４半導体層に接しており、前記第４半導体層は前記第２電極から離隔している請求項１～６のいずれか１つに記載の半導体装置。
  8. 前記第４半導体層は前記絶縁膜と前記第３半導体層の間にも設けられており、前記第３半導体層は前記絶縁膜から離隔している請求項１～６のいずれか１つに記載の半導体装置。
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