JP7764644B2 - アイソレーションアンプ及び異常状態検出装置 - Google Patents

Description

本発明の実施形態は、アイソレーションアンプ及び異常状態検出装置に関する。

従来、電気的絶縁と信号伝送を両立するデバイスとして、アイソレーションアンプが用いられている。アイソレーションアンプは、産業、通信、民生、車載分野等様々なアプリケーションで広く応用されており、例えば、大電源電圧、大電流で駆動されるモータと、このモータを制御するＭＰＵ（マイクロプロセッサ・ユニット）との間のデータ伝送等に用いられる。例えば、アイソレーションアンプは、検出対象の回路の高電圧や大電流を検出する電流センサや電圧センサ等の実現に利用される。

ところで、検出対象の回路に異常が生じてアイソレーションアンプに過大入力が発生することがある。この場合、システム全体の保護の観点から、アイソレーションアンプは、異常の発生を短時間で伝達する必要がある。しかしながら、アイソレーションアンプのデータ伝送経路における伝達速度は比較的低速であり、過大入力等の異常状態の伝達には比較的長い時間を要するという欠点がある。

そこで、アイソレーションアンプの通常のデータ伝送経路とは異なる伝送経路を設けて、異常状態を伝達する方法が考えられる。しかしながら、この場合には、伝送経路用の専用ピンが新たに必要になってしまう。

特開２０１１－１６００９６号公報

実施形態は、異常状態の発生を高速に伝送することができるアイソレーションアンプ及び異常状態検出装置を提供することを目的とする。

実施形態のアイソレーションアンプは、検出対象の装置から与えられた入力信号をデジタル信号に変換するアナログデジタル変換回路と前記アナログデジタル変換回路の出力をエンコード処理して出力するエンコーダとを備える１次回路と、前記１次回路に設けられ、前記入力信号に生じた異常を検出して検出信号を発生する異常検出回路と、前記１次回路と２次回路との間を絶縁した状態で前記エンコーダの出力及び前記検出信号を前記２次回路に伝送するアイソレーション部と、前記２次回路に設けられ、前記アイソレーション部により伝送された前記エンコーダの出力及び前記検出信号を受信し、前記エンコード処理に対応するデコード処理を行うデコーダを含み、前記入力信号に対応する出力信号を発生する出力回路と、前記２次回路に設けられ、前記検出信号に基づいて、前記出力回路の出力信号を所定の法則で変化させて前記２次回路の出力信号とする異常入力検知出力回路と、を具備し、前記出力回路は、前記デコーダの出力をアナログ信号に変換するデジタルアナログ変換回路と、前記デジタルアナログ変換回路の出力の高域を制限して前記出力信号を発生するローパスフィルタとを含み、前記入力信号及び前記出力信号は、一対の差動信号であり、前記異常入力検知出力回路は、前記ローパスフィルタを介さずに、前記アイソレーション部から伝送される前記検出信号を入力し、入力された検出信号から異常が発生したことを検知し、前記検出信号により異常が発生したことが示された期間における前記出力信号である一対の差動信号の両方のレベルを同じ所定レベルだけ変化させる。

本発明の第１の実施形態に係る半導体集積回路を示すブロック図。 アイソレーション部３０の具体的な構成例を示すブロック図。 アイソレーション部３０の具体的な構成例を示すブロック図。 アイソレーション部３０の具体的な構成例を示すブロック図。 図１中の差動単相変換回路５０の具体的な構成の一例を示す回路図。 ＬＰＦ２３及び異常入力検知出力回路２６の具体的な構成の一例を示す回路図。 横軸に時間をとり縦軸に電圧をとって、入出力等の波形を示すもの。 変形例を示す回路図。 本発明の第２の実施形態を示すブロック図。 図９の異常入力検知出力回路２７の具体的な構成の一例を示す回路図。 横軸に時間をとり縦軸に電圧をとって、入出力等の波形を示すもの。 本発明の第３の実施形態を示すブロック図。 図１２中のミキサ６２及び外付け回路８０の具体的な構成の一例を示す回路図。 第３の実施形態の動作を説明するためのタイミングチャート。 本発明の第４の実施形態において採用されるミキサの具体的な構成の一例を示すブロック図。 第４の実施形態の動作を説明するためのタイミングチャート。 本発明の第５の実施形態において採用されるミキサの具体的な構成の一例を示すブロック図。 第５の実施形態の動作を説明するためのタイミングチャート。 本発明の第６の実施形態において採用されるミキサの具体的な構成の一例を示すブロック図。 第６の実施形態の動作を説明するためのタイミングチャート。 本発明の第７の実施形態において採用されるミキサの具体的な構成の一例を示すブロック図。 第７の実施形態の動作を説明するためのタイミングチャート。 本発明の第８の実施形態において採用されるミキサの具体的な構成の一例を示すブロック図。 図２３中のパルス検出器８７の具体的な構成の一例を示す回路図。 アイソレーションアンプ８におけるクロックＭＣＬＫ及び出力データＭＤＡＴの生成を説明するためのタイミングチャート。 パルス検出器８７の動作を説明するためのタイミングチャート。 アナログ出力のアイソレーションアンプに対応したもの。 第９の実施形態を示すブロック図。 第１０の実施形態を示すブロック図。 変形例を示すブロック図。

以下、図面を参照して本発明の実施形態について詳細に説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体集積回路を示すブロック図である。図１の半導体集積回路は、アイソレーションアンプを構成するものである。本実施形態においては、アイソレーションアンプの通常のデータ伝送経路を利用し、出力データを異常の発生に応じて変化させることで、異常の発生を高速に伝達することを可能にするものである。

なお、図１においては、検出対象として、モータ５５又はモータ５５を駆動するモータ駆動回路５６を想定し、これらにおいて発生する電圧や電流の異常を検出する例を説明するが、検出対象はこれに限定するものではない。例えば、発電機を検出対象として、発電機に生じる振動や熱に対するセンサの電力異常を検出する場合等にも本実施形態を適用することができる。

図１において、アイソレーションアンプ１は、１次回路１０、２次回路２０及びアイソレーション部３０を備えている。１次回路１０は、モータ等の検出対象に発生する電圧や電流等に応じたデジタル値をアイソレーション部３０に出力する。アイソレーション部３０は、１次回路１０と２次回路２０とを電気的に絶縁しながら１次回路１０の出力を２次回路２０に伝達する。２次回路２０はアイソレーション部３０を介して伝達されたデジタル値を受信して、検出対象に発生した電圧や電流の値を復元する。なお、アイソレーションアンプ１の出力を差動単相変換回路５０及び異常検出回路５１を介してＭＣＵ（Micro Controller Unit）等により構成された制御回路５２に供給することで、制御回路５２において、検出対象の状態を把握することが可能である。

１次回路１０は、例えば、ΔΣＡＤＣ１１、エンコーダ１２、クロック生成器１３、基準電圧生成器１４及び比較器１５を含む。１次回路１０と２次回路２０とは独立した電源が供給されるようになっている。図１では、１次回路１０には電源電圧ＶＤＤ１及びグランド電圧ＧＮＤ１が供給され、２次回路２０には電源電圧ＶＤＤ２及びグランド電圧ＧＮＤ２が供給される。

１次回路１０には、検出対象に発生した電圧値や電流値等に相当する信号が、一対の入力差動信号ＶＩＮ＋，ＶＩＮ－による差動入力ＶＩＮとして入力される。これらの入力差動信号ＶＩＮ＋，ＶＩＮ－は、ΔΣＡＤＣ１１に与えられる。クロック生成器１３は、クロックを生成してΔΣＡＤＣ１１に与える。また、基準電圧生成器１４は、基準電圧を生成してΔΣＡＤＣ１１に与える。ΔΣＡＤＣ１１は、基準電圧生成器１４からの基準電圧を用いて、クロック生成器１３で生成されたクロック信号に同期して、入力差動信号ＶＩＮ＋，ＶＩＮ－をデジタル信号に変換してエンコーダ１２に出力する。エンコーダ１２は、ΔΣＡＤＣ１１で変換されたデジタル信号をエンコードしてエンコードしたデジタル信号をアイソレーション部３０に出力する。

また、電源電圧ＶＤＤ１が供給される電源ラインとグランド電圧ＧＮＤ２が供給されるグランドラインとの間には抵抗Ｒ１，Ｒ２が直列接続される。抵抗Ｒ１，Ｒ２の接続点に現れる電圧は、検出電圧ＶＲＥＦとして比較器１５の負極性入力端に供給される。比較器１５の正極性入力端には入力差動信号ＶＩＮ＋が供給される。比較器１５は、入力差動信号ＶＩＮ＋が検出電圧ＶＲＥＦを超えると、ハイレベル（Ｈレベル）の検出信号を出力するようになっている。抵抗Ｒ１，Ｒ２の抵抗値を適宜設定することで、入力差動信号ＶＩＮ＋が過大入力の場合に、比較器１５からＨレベルの検出信号が出力されるように構成することができる。即ち、比較器１５からの検出信号は、入力差動信号ＶＩＮ＋，および，入力差動信号ＶＩＮ－がグランド電圧などに固定されている場合の差動入力ＶＩＮに過大入力等の異常が生じたか否かを示すものである。比較器１５は、検出信号をアイソレーション部３０に出力する。

なお、以下の説明では、異常の発生を検出した場合にＨレベルの検出信号を発生し、異常の発生を検出しない場合には検出信号はローレベル（Ｌレベル）であるものとして説明するが、逆に、異常発生の検出をＬレベルで示し、正常（通常）時をＨレベルで示してもよい。

図２から図４はアイソレーション部３０の具体的な構成例を示すブロック図である。図２は光結合方式を示し、図３は磁気結合方式を示し、図４は容量結合方式を示している。

図２において、ドライバ３１には、エンコーダ１２からのデジタル信号が与えられる。電源ラインとグランドラインとの間には、発光素子３２ａ及び電流源３３が直列接続されている。ドライバ３１は、入力されたデジタル信号によって発光素子３２ａを駆動する。これにより、発光素子３２ａは、ドライバ３１に駆動されて電流を流し、流した電流に応じた発光量の光を発生する。

また、電流源３３には比較器１５からの検出信号も与えられる。電流源３３は、Ｈレベルの検出信号によって、所定の電流量の電流を発光素子３２ａに流す。電流源３３による電流は、ドライバ３１の駆動によって発光素子３２ａに発生する電流量よりも大きな電流に設定される。

発光素子３２ａからの光は、光検出素子３２ｂによって受光される。発光素子３２ａと光検出素子３２ｂとの間は電気的に絶縁されている。光検出素子３２ｂは発光素子３２ａの発光量に応じた電流を発生する。トランスインピーダンスアンプ（ＴＩＡ）３４は、光検出素子３２ｂが発生した電流を電圧に変換する。トランスインピーダンスアンプ３４の出力電圧は、比較器３５，３６の正極性入力端に供給される。

比較器３５は、負極性入力端に供給される基準電圧ＶＲＥＦ１とトランスインピーダンスアンプ３４の出力電圧とを比較し、トランスインピーダンスアンプ３４の出力電圧が大きい場合にはＨレベル、小さい場合にはローレベル（Ｌレベル）のデジタル信号を出力する。即ち、比較器３５の出力は、エンコーダ１２からのデジタル信号に対応したデジタル信号となる。

比較器３６は、負極性入力端に供給される基準電圧ＶＲＥＦ２とトランスインピーダンスアンプ３４の出力電圧とを比較する。基準電圧ＶＲＥＦ２は、基準電圧ＶＲＥＦ１よりも大きく、ドライバ３１の駆動によって生じる電圧よりも高い電圧に設定される。比較器３６は、トランスインピーダンスアンプ３４の出力電圧が基準電圧ＶＲＥＦ２よりも大きい場合にはＨレベル、小さい場合にはＬレベルのデジタル信号を出力する。即ち、比較器３６の出力は、比較器１５からの検出信号に対応したパルス信号となる。

図３はアイソレーション部３０として利用可能なアイソレーション部４０を示している。アイソレーション部４０は、ドライバ４１ａ，４１ｂと、１次及び２次コイル４２ａ，４２ｂと、レシーバ４３ａ，４３ｂとによって構成される。ドライバ４１ａとレシーバ４３ａとの間は１次及び２次コイル４２ａによって電気的に絶縁され、ドライバ４１ｂとレシーバ４３ｂとの間は１次及び２次コイル４２ｂによって電気的に絶縁される。図示しないがコイル対２対あり、二重に絶縁されていてもよい。

ドライバ４１ａは、エンコーダ１２からのデジタル信号によって、１次及び２次コイル４２ａを駆動する。レシーバ４３ａは、１次及び２次コイル４２ａの相互誘導作用によって生じた電圧を取り出す。こうして、レシーバ４３ａの出力は、エンコーダ１２からのデジタル信号に対応したデジタル信号となる。

また、ドライバ４１ｂは、比較器１５からの検出信号によって、１次及び２次コイル４２ｂを駆動する。レシーバ４３ｂは、１次及び２次コイル４２ｂの相互誘導作用によって生じた電圧を取り出す。こうして、レシーバ４３ｂの出力は、比較器１５からの検出信号に対応したパルス信号となる。

図４はアイソレーション部３０として利用可能なアイソレーション部４５を示している。アイソレーション部４５は、ドライバ４６ａ，４６ｂと、結合コンデンサ４７ａ，４７ｂと、レシーバ４８ａ，４８ｂとによって構成される。ドライバ４６ａとレシーバ４８ａとの間は結合コンデンサ４７ａによって電気的に絶縁され、ドライバ４６ｂとレシーバ４８ｂとの間は結合コンデンサ４７ｂによって電気的に絶縁される。図示しないが結合コンデンサが２対あり、二重に絶縁されていてもよい。

ドライバ４６ａは、エンコーダ１２からのデジタル信号を結合コンデンサ４７ａに印加する。レシーバ４８ａは、結合コンデンサ４７ａを介してドライバ４６ａの出力を取り出す。こうして、レシーバ４８ａの出力は、エンコーダ１２からのデジタル信号に対応したデジタル信号となる。

また、ドライバ４６ｂは、比較器１５からの検出信号を結合コンデンサ４７ｂに印加する。レシーバ４８ｂは、結合コンデンサ４７ｂを介してドライバ４６ｂの出力を取り出す。こうして、レシーバ４８ｂの出力は、比較器１５からの検出信号に対応したパルス信号となる。

図１において、アイソレーション部３０の出力は２次回路２０に供給される。２次回路２０は、デコーダ２１、１ビットＤＡＣ２２、ＬＰＦ（ローパスフィルタ）２３、クロック再生回路２４、基準電圧生成器２５及び異常入力検知出力回路２６を含む。

エンコーダ１２の出力に基づくアイソレーション部３０の出力（デジタル信号）は、デコーダ２１及びクロック再生回路２４に与えられる。クロック再生回路２４は、入力されたデジタル信号からクロックを再生してデコーダ２１に出力する。また、基準電圧生成器２５は、基準電圧を生成してデコーダ２１に出力する。デコーダ２１は、クロック再生回路２４からのクロック及び基準電圧を用いて、エンコーダ１２がエンコードした信号をエンコード前の信号に戻すデコード処理を行う。デコーダ２１は、デコード後のデジタル信号を１ビットＤＡＣ２２に出力する。

１ビットＤＡＣ２２は、デコーダ２１によってデコードされたデジタル信号をアナログ信号に変換してＬＰＦ２３に出力する。ＬＰＦ２３は、１ビットＤＡＣ２２から出力されたアナログ信号に含まれる不要な周波数成分を除去して、出力端子から一対の出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－による差動出力ＶＯＵＴを出力する。出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－は、差動単相変換回路５０にそれぞれ差動信号ＡＩＮ＋，ＡＩＮ－（以下、これらを区別する必要がない場合には差動信号ＡＩＮという）として入力される。なお、デコーダ２１、１ビットＤＡＣ２２及びＬＰＦ２３によって、出力回路が構成される。

差動単相変換回路５０は、差動信号ＡＩＮ＋，ＡＩＮ－を単相出力に変換する。例えば、差動単相変換回路５０は、差動信号ＡＩＮ＋，ＡＩＮ－の差分を求めることで、差動信号ＡＩＮ＋，ＡＩＮ－を単相出力ＡＯＵＴに変換して制御回路５２のＡＤＣ１端に出力する。また、差動単相変換回路５０は、差動信号ＡＩＮ＋，ＡＩＮ－同士を加算して加算結果（の１／２）の電圧を異常検出回路５１に出力する。

図５は図１中の差動単相変換回路５０の具体的な構成の一例を示す回路図である。

オペアンプＯＰ１ａの非反転入力端に差動信号ＡＩＮ＋が供給される。オペアンプＯＰ１ａの反転入力端は、抵抗Ｒ２２ａを介して出力端に接続されると共に、抵抗Ｒ２１ａを介してノードｒに接続される。オペアンプＯＰ１ａ及び抵抗Ｒ２１ａ，Ｒ２２ａにより非反転増幅器が構成される。

オペアンプＯＰ１ｂの非反転入力端に差動信号ＡＩＮ－が供給される。オペアンプＯＰ１ｂの反転入力端は、抵抗Ｒ２２ｂを介して出力端に接続されると共に、抵抗Ｒ２１ｂを介してノードｒに接続される。オペアンプＯＰ１ｂ及び抵抗Ｒ２１ｂ，Ｒ２２ｂにより非反転増幅器が構成される。

オペアンプＯＰ１ａの出力端は抵抗Ｒ２３ａを介してオペアンプＯＰ２の反転入力端に接続され、オペアンプＯＰ１ｂの出力端は抵抗Ｒ２３ｂを介してオペアンプＯＰ２の非反転入力端に接続される。オペアンプＯＰ２の反転入力端は抵抗Ｒ２４ａを介して出力端に接続され、オペアンプＯＰ２の非反転入力端は抵抗Ｒ２４ｂを介して基準電位点に接続される。オペアンプＯＰ２及び抵抗Ｒ２３ａ，Ｒ２３ｂ，Ｒ２４ａ，Ｒ２４ｂにより差動増幅器が構成される。

差動信号ＡＩＮ＋はオペアンプＯＰ１ａにより構成される非反転増幅器によって増幅されて、差動増幅器を構成するオペアンプＯＰ２の反転入力端に与えられる。また、差動信号ＡＩＮ－はオペアンプＯＰ１ｂにより構成される非反転増幅器によって増幅されて、オペアンプＯＰ２の非反転入力端に与えられる。オペアンプＯＰ２により差動信号ＡＩＮ＋，ＡＩＮ－は差動増幅され、オペアンプＯＰ２の出力端からは差動信号ＡＩＮ＋，ＡＩＮ－の差に応じた単相出力ＡＯＵＴが得られる。この単相出力ＡＯＵＴが制御回路５２のＡＤＣ１端に供給される。

オペアンプＯＰ１ａの反転入力端に現れる差動信号ＡＩＮ＋とオペアンプＯＰ１ｂの反転入力端に現れる差動信号ＡＩＮ－との電圧は、抵抗Ｒ２１ａ，Ｒ２１ｂにより分圧される。抵抗Ｒ２１ａ，Ｒ２１ｂの抵抗値を同一にすることで、ノードｒには、差動信号ＡＩＮ＋，ＡＩＮ－の加算結果の１／２の電圧が現れる。この電圧が異常検出回路５１に供給される。

図１においては、異常検出回路５１は例えばコンパレータによって構成することができる。異常検出回路５１には、判定基準電圧Ｖｒｅｆも与えられている。異常検出回路５１は、判定基準電圧Ｖｒｅｆと差動単相変換回路５０からの加算結果に基づく電圧との比較によって、過大入力等の異常が発生したか否か示す異常検出結果を制御回路５２のＡＤＣ２端に出力する。

制御回路５２は、例えば、ＭＣＵによって構成されている。制御回路５２は、ＡＤＣ１端に入力された単相出力ＡＯＵＴにより、検出対象に発生した電圧や電流等の値を得る。また、制御回路５２は、ＡＤＣ２端に入力された異常検出結果により、検出対象に発生した過大入力等の異常を把握する。

ところで、アイソレーションアンプ１は、１次回路１０において伝送する信号をデジタル信号に変換し、２次回路２０において伝送されたデジタル信号をアナログ信号に戻す処理を行っており、Ｄ／Ａ変換後にＬＰＦ２３によるフィルタ処理が必要となる。ところが、ＬＰＦ２３のフィルタ処理には、本質的に比較的大きい所定の遅延時間が生じる。ＬＰＦ２３による信号遅延のために、過大入力等の異常状態を制御回路５２が認識するまでに比較的長い時間を要してしまう。

そこで、本実施形態においては、異常入力検知出力回路２６が設けられている。異常入力検知出力回路２６は、過大入力等の異常状態の発生を示すＨレベルの検出信号が与えられると、この検出信号のタイミングでＬＰＦ２３の出力を変化させることで、過大入力等の発生を制御回路５２に短時間に伝達することを可能にする。

（異常入力検知出力回路）
図６はＬＰＦ２３及び異常入力検知出力回路２６の具体的な構成の一例を示す回路図である。

ＬＰＦ２３は、１ビットＤＡＣ２２からの正極性入力ＶＩＮＰをフィルタ処理するＬＰＦ部２３ｂと、１ビットＤＡＣ２２からの負極性入力ＶＩＮＮをフィルタ処理するＬＰＦ部２３ａとを有する。ＬＰＦ部２３ｂは、抵抗Ｒ１Ｐ，Ｒ２Ｐ、コンデンサＣ１Ｐ，Ｃ２Ｐ及びオペアンプ２３Ｐにより構成された２次のアクティブフィルタである。また、ＬＰＦ部２３ａは、抵抗Ｒ１Ｎ，Ｒ２Ｎ、コンデンサＣ１Ｎ，Ｃ２Ｎ及びオペアンプ２３Ｎにより構成された２次のアクティブフィルタである。

正極性入力ＶＩＮＰは抵抗Ｒ１Ｐ，Ｒ２Ｐを介してオペアンプ２３Ｐの非反転入力端ｉｎ＋に入力される。オペアンプ２３Ｐの非反転入力端ｉｎ＋は、コンデンサＣ１Ｐを介してグランドライン（ｇｎｄ）に接続され、出力端は反転入力端ｉｎ－に接続されると共に、コンデンサＣ２Ｐを介して抵抗Ｒ１Ｐ，Ｒ２Ｐの接続点に接続される。ＬＰＦ部２３ｂは、正極性入力ＶＩＮＰの高域を帯域制限した後、出力差動信号ＶＯＵＴ＋を出力する。

一方、負極性入力ＶＩＮＮは抵抗Ｒ１Ｎ，Ｒ２Ｎを介してオペアンプ２３Ｎの非反転入力端ｉｎ＋に入力される。オペアンプ２３Ｎの非反転入力端ｉｎ＋は、コンデンサＣ１Ｎを介してグランドライン（ｇｎｄ）に接続され、出力端は反転入力端ｉｎ－に接続されると共に、コンデンサＣ２Ｎを介して抵抗Ｒ１Ｎ，Ｒ２Ｎの接続点に接続される。ＬＰＦ部２３ａは、負極性入力ＶＩＮＮの高域を帯域制限した後、出力差動信号ＶＯＵＴ－を出力する。

本実施形態においては、オペアンプ２３Ｐの非反転入力端ｉｎ＋は、異常入力検知出力回路２６のノードｂに接続され、オペアンプ２３Ｎの非反転入力端ｉｎ＋は、異常入力検知出力回路２６のノードａに接続される。異常入力検知出力回路２６は、定電圧発生回路Ｖ０、電流源Ｉ０，Ｉ１、抵抗Ｒ３，Ｒ４及びスイッチＳ０，Ｓ１により構成される。

定電圧発生回路Ｖ０の負極性端子はグランドライン（ｇｎｄ）に接続され、正極性端子は電流源Ｉ０及びスイッチＳ０を介してノードａに接続される。電流源Ｉ０の電流経路には並列に抵抗Ｒ３が接続される。また、定電圧発生回路Ｖ０の正極性端子は電流源Ｉ１及びスイッチＳ１を介してノードｂにも接続される。電流源Ｉ１の電流経路には並列に抵抗Ｒ４が接続される。

異常入力検知出力回路２６は、アイソレーション部３０から検出信号が入力され、この検出信号によってスイッチＳ０，Ｓ１をオン，オフ制御する。即ち、検出信号が過大入力等の検知を示していないＬレベルの場合には、スイッチＳ０，Ｓ１はいずれもオフであり、検出信号が過大入力等の検知を示すＨレベルの場合には、スイッチＳ０，Ｓ１はいずれもオンである。

スイッチＳ０がオンの場合には、ノードａには、定電圧発生回路Ｖ０が発生する電圧、電流源Ｉ０が発生する電流、抵抗Ｒ３の抵抗値によって定まる電圧Ｖｃｍ１が印加される。この電圧Ｖｃｍ１によって、オペアンプ２３Ｎの非反転入力端ｉｎ＋の電圧が設定され、出力差動信号ＶＯＵＴ－の同相レベルはＶｃｍ１となる。

また、同様に、スイッチＳ１がオンの場合には、ノードｂには、定電圧発生回路Ｖ０が発生する電圧、電流源Ｉ１が発生する電流、抵抗Ｒ４の抵抗値によって定まる電圧Ｖｃｍ２が印加される。この電圧Ｖｃｍ２によって、オペアンプ２３Ｐの非反転入力端ｉｎ＋の電圧が設定され、出力差動信号ＶＯＵＴ＋の同相レベルはＶｃｍ２となる。なお、以下、Ｖｃｍ１＝Ｖｃｍ２＝Ｖｃｍとして説明する。

比較器１５からの検出信号は、入力差動信号ＶＩＮ＋もしくは差動入力ＶＩＮが過大入力になった直後にＨレベルとなり、異常入力検知出力回路２６のノードａ，ｂは、入力差動信号ＶＩＮ＋もしくは差動入力ＶＩＮが過大入力になった直後に電圧Ｖｃｍに変化する。従って、入力差動信号ＶＩＮ＋，ＶＩＮ－の過大入力に応じた出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－がＬＰＦ２３から出力される前に、入力差動信号ＶＩＮ＋もしくは差動入力ＶＩＮが過大入力になった直後に、ＬＰＦ２３からの出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－の同相レベルはシフトしてＶｃｍとなる。即ち、正常時には所定のレベル(例えば０Ｖ)であった同相レベルがＶｃｍに変化する。

出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－に過大入力等の異常状態が発生していない正常状態においては、出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－の和はあるレベルとなる。これに対し、出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－の過大入力等の異常状態時には、出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－の和は電圧Ｖｃｍに対応したレベルとなる。従って、出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－の加算結果によって、過大入力等の異常状態を判定することが可能となる。

（作用）
次に、このように構成された実施形態の動作について図７の波形図を参照して説明する。図７は横軸に時間をとり縦軸に電圧をとって、入出力等の波形を示すものである。図７の上段は破線が入力差動信号ＶＩＮ＋とＶＩＮ－の差電圧である差動入力ＶＩＮを示し、実線が出力差動信号ＶＯＵＴ＋とＶＯＵＴ－との差電圧である差動出力ＶＯＵＴを示している。また、図７の中段は、実線が出力差動信号ＶＯＵＴ＋を示し、破線が出力差動信号ＶＯＵＴ－を示す。また、図７の下段は、制御回路における異常の検出結果を示している。

いま、図７上段の破線に示す差動入力ＶＩＮが入力されるものとする。なお、これ以降，入力差動信号ＶＩＮ－はグランド電圧に固定されているものとして説明する。図７上段の検出レベルは、過大入力の判定レベルを示しており、入力差動信号ＶＩＮ＋と入力差動信号ＶＩＮ－との差電圧ＶＩＮが検出レベルよりも高い場合には、過大入力があるものと判定する。即ち、差動入力ＶＩＮが検出レベルよりも高い期間が異常発生期間である。なお、図７の検出レベルに対応する検出電圧ＶＲＥＦは、電源電圧ＶＤＤ１，抵抗Ｒ１，Ｒ２によって設定される。

１次回路１０に入力された入力差動信号ＶＩＮ＋，ＶＩＮ－は、ΔΣＡＤＣ１１によってデジタル信号に変換され、エンコーダ１２によってエンコードされた後、アイソレーション部３０に供給される。アイソレーション部３０は、エンコーダ１２の出力を２次回路２０に伝達する。２次回路２０のデコーダ２１は、入力された信号をデコードして１ビットＤＡＣ２２に与える。１ビットＤＡＣ２２は、デコーダ２１の出力をアナログ信号に戻して、ＬＰＦ２３に出力する。ＬＰＦ２３は、１ビットＤＡＣ２２の出力の高域をフィルタ処理することで、差動入力ＶＩＮに対応する差動出力ＶＯＵＴを出力する。

このＬＰＦ２３のフィルタ処理には遅延が生じる。この結果、図７の上段に示すように、差動出力ＶＯＵＴは差動入力ＶＩＮに対して比較的長い時間遅延して出力される。

いま、差動入力ＶＩＮが図７上段の検出レベルを超える過大入力の状態（異常発生期間）になるものとする。比較器１５は、この過大入力の発生から比較的短時間に、Ｈレベルの検出信号を出力する。検出信号のＨレベル期間が１次回路１０による異常検出期間である。検出信号は、アイソレーション部３０を経由して異常入力検知出力回路２６に供給され、スイッチＳ０，Ｓ１をオンにする。この結果、異常入力検知出力回路２６のノードａ，ｂには電圧Ｖｃｍが印加され、ＬＰＦ部２３ａ，２３ｂの同相出力は電圧Ｖｃｍとなる。

図７の中段はこの状態を示しており、出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－のいずれも、電圧Ｖｃｍだけ同相レベルが上昇する。差動入力ＶＩＮの過大入力が解消されて差動入力ＶＩＮが図７上段の検出レベルよりも低くなると、この直後に比較器１５からの検出信号はＬレベルとなる。この検出信号は、アイソレーション部３０を経由して異常入力検知出力回路２６に供給され、スイッチＳ０，Ｓ１はオフとなる。この結果、ＬＰＦ部２３ａ，２３ｂの同相出力は、正常時の同相電圧に戻る。

ＬＰＦ２３からの出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－は、後段の差動単相変換回路５０に供給される。差動単相変換回路５０は、出力差動信号ＶＯＵＴ＋とＶＯＵＴ－との差演算に基づいて、差動入力ＶＩＮに対応する出力を求めて、制御回路５２に出力する。これにより、制御回路５２は、差動出力ＶＯＵＴによって検出対象の電圧や電流等を把握することができる。

更に、差動単相変換回路５０は、出力差動信号ＶＯＵＴ＋と出力差動信号ＶＯＵＴ－の和を求めて、異常検出回路５１に出力する。異常検出回路５１は、判定基準電圧Ｖｒｅｆと差動単相変換回路５０からの加算結果に基づく電圧との比較し、比較結果を出力する。図７の下段に示すように、正常時には、出力差動信号ＶＯＵＴ＋と出力差動信号ＶＯＵＴ－の和電圧の１／２はある電圧（正常時の同相電圧に相当する電圧）である。異常時には、出力差動信号ＶＯＵＴ＋と出力差動信号ＶＯＵＴ－の和電圧の１／２は、電圧Ｖｃｍとなる。即ち、図７下段のパルス波形は、過大入力等の異常状態の期間（異常検出期間）を示す異常検出回路５１の検出結果を示す。異常検出回路５１は、異常検出結果を制御回路５２のＡＤＣ２端に出力する。図７下段のパルス波形は、異常発生期間から若干遅延した異常検出期間を示しており、アイソレーションアンプ１は、１次回路１０が検出した異常の発生を高速に伝達することが可能である。

また、異常検出期間における出力差動信号ＶＯＵＴ＋と出力差動信号ＶＯＵＴ－は、異常入力検知出力回路２６による既知の電圧が加算されたものである。従って、異常検出期間においても、出力差動信号ＶＯＵＴ＋と出力差動信号ＶＯＵＴ－との差分は、図７上段に示すように、差動入力ＶＩＮに対応したものとなっている。即ち、本実施形態においては、ＬＰＦ２３からの出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－によって、過大入力等の異常期間を検出することができると共に、異常期間を含む全期間に亘って検出対象の電圧や電流等を把握することができる。

このように本実施形態においては、１次側で差動入力ＶＩＮの異常を検知して検出信号を２次側に伝送する。２次側では検出信号に基づいて、異常検出期間にはＬＰＦの出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－の同相レベルをシフトさせる。これにより、ＬＰＦの処理遅延を受けることなく、ＬＰＦの出力により異常の発生を後段の制御回路５２に高速に伝達することが可能である。

（変形例）
図８は変形例を示す回路図である。図８はＬＰＦ２３及び異常入力検知出力回路２６の他の構成例を示すものである。本変形例は、ＬＰＦ２３としてフル差動回路を用いた構成例を示している。

図８において、１ビットＤＡＣ２２からの正極性入力ＶＩＮＰは、抵抗Ｒ５Ｐを介してフル差動アンプＯＰＡ１の非反転入力端に与えられる。また、１ビットＤＡＣ２２からの負極性入力ＶＩＮＮは、抵抗Ｒ５Ｎを介してフル差動アンプＯＰＡ１の反転入力端に与えられる。フル差動アンプＯＰＡ１の正極性出力端と非反転入力端との間にはコンデンサＣ３Ｐが接続され、フル差動アンプＯＰＡ１の負極性出力端と反転入力端との間にはコンデンサＣ３Ｎが接続される。フル差動アンプＯＰＡ１、抵抗Ｒ５Ｐ，Ｒ５Ｎ及びコンデンサＣ３Ｐ，Ｃ３ＮによってＬＰＦ２３が構成される。

フル差動アンプＯＰＡ１により正極性入力ＶＩＮＰ及び負極性入力ＶＩＮＮはフィルタリングされ、フル差動アンプＯＰＡ１の正極性出力端からは出力差動信号ＶＯＵＴ＋が出力され、負極性出力端からは出力差動信号ＶＯＵＴ－が出力される。

フル差動アンプＯＰＡ１の正極性出力端と負極性出力端との間には、抵抗Ｒ６Ｐ及び抵抗Ｒ６Ｎが直列接続され、抵抗Ｒ６Ｐ，Ｒ６Ｎの接続点は、オペアンプＯＰＡ２の反転入力端に接続される。オペアンプＯＰＡ２の非反転入力端には電圧生成回路２６ａが発生した電圧が供給されるようになっている。オペアンプＯＰＡ２は、２入力の差電圧に基づく電圧をフル差動アンプＯＰＡ１に供給する。フル差動アンプＯＰＡ１の同相電圧は、オペアンプＯＰＡ２の出力電圧に一致するように動作する。

定電圧発生回路Ｖ０の負極性端子はグランドライン（ｇｎｄ）に接続され、正極性端子はスイッチＳＷ１の一方端子に接続される。定電圧発生回路Ｖ１は、負極性端子が定電圧発生回路Ｖ０の正極性端子に接続され、正極性端子がスイッチＳＷ１の他方端子に接続される。定電圧発生回路Ｖ０，Ｖ１は、それぞれ電圧Ｖ０，Ｖ１を発生する。

スイッチＳＷ１の共通端子はオペアンプＯＰＡ２の非反転入力端に接続される。スイッチＳＷ１は、アイソレーション部３０からの検出信号によって制御される。スイッチＳＷ１は、異常が発生していないことを示す検出信号によって、定電圧発生回路Ｖ０が発生した電圧Ｖ０をオペアンプＯＰＡ２の非反転入力端に与え、異常が発生していることを示す検出信号によって、定電圧発生回路Ｖ０，Ｖ１が発生した電圧の和電圧（Ｖ０＋Ｖ１）をオペアンプＯＰＡ２の非反転入力端に与える。

図８の回路は、フル差動回路であることから、ＬＰＦ２３の出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－を変化させるために、フル差動アンプＯＰＡ１の同相電圧を検出信号によって制御する。正常時において、抵抗Ｒ６Ｐ，Ｒ６Ｎの接続点の電圧が電圧Ｖ０に一致するように、オペアンプＯＰＡ２の出力をフル差動アンプＯＰＡ１にフィードバックする。

正常時には、スイッチＳＷ１は、検出信号によって定電圧発生回路Ｖ０が発生する電圧Ｖ０をオペアンプＯＰＡ２の非反転入力端に与える。これにより、フル差動アンプＯＰＡ１の同相電圧はＶ０となる。過大入力等の異常が発生して検出信号がＨレベルになると、スイッチＳＷ１は、定電圧発生回路Ｖ０，Ｖ１が発生する電圧の和電圧（Ｖ０＋Ｖ１）をオペアンプＯＰＡ２の非反転入力端に与える。これにより、フル差動アンプＯＰＡ１の同相電圧は（Ｖ０＋Ｖ１）となり、出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－をＶ１だけ増加させる。

こうして、図８の回路を採用した場合でも、第１の実施形態と同様の効果を得ることができる。

（第２の実施形態）
図９は本発明の第２の実施形態を示すブロック図である。図９において図１と同一の構成要素には同一符号を付して説明を省略する。

本実施形態のアイソレーションアンプ２は、ＬＰＦ２３の後段において、１次回路１０から２次回路２０に伝達された検出信号に基づいてＬＰＦ２３の出力を変形することにより、異常の発生を後段の制御回路５２に高速に伝達するものである。なお、本実施形態においては、差動単相変換回路５０及び制御回路５２の図示を省略している。また、本実施形態においては、図１０に示すように異常検出回路５１に代えて演算回路２９を採用する。

本実施形態の２次回路２８は、異常入力検知出力回路２６に代えて異常入力検知出力回路２７を採用した点が図１の２次回路２０と異なる。異常入力検知出力回路２７は、ＬＰＦ２３の出力が与えられて、出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－を出力する。また、異常入力検知出力回路２７には、１次回路１０からアイソレーション部３０を経由して過大入力等の異常の検出結果を示す検出信号も入力される。異常入力検知出力回路２７は、検出信号によって異常の発生が示された場合には、差動出力ＶＯＵＴに代えて、異常の発生を通知するための出力を発生するようになっている。

図１０は図９の異常入力検知出力回路２７の具体的な構成の一例を示す回路図である。図１０は図９中の２次回路２８の一部の構成のみを示している。

図１０において、異常入力検知出力回路２７は、検出信号によって制御される２つのスイッチＳ２，Ｓ３によって構成される。スイッチＳ２の一方入力端にはＬＰＦ２３から出力差動信号ＶＯＵＴ＋が入力され、他方入力端には内部クロック（内部ＣＫ）が入力される。また、スイッチＳ３の一方入力端にはＬＰＦ２３から出力差動信号ＶＯＵＴ－が入力され、他方入力端には内部クロック（内部ＣＫ）が入力される。なお、内部ＣＫは、クロック再生回路２４によって再生された再生クロックである。

スイッチＳ２，Ｓ３は、検出信号が異常の発生を示していないＬレベルの場合には、ＬＰＦ２３の出力差動信号ＶＯＵＴ＋又は出力差動信号ＶＯＵＴ－を選択して出力する。一方、スイッチＳ２，Ｓ３は、検出信号が異常の発生を示すＨレベルの場合には、内部ＣＫを選択して出力する。

スイッチＳ２，Ｓ３の一方入力端にそれぞれ入力される出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－は、差動信号であるのに対し、スイッチＳ２，Ｓ３の他方入力端に入力される内部ＣＫは、同相信号である。従って、２次回路２８の後段の回路において、異常入力検知出力回路２７の出力をＡＮＤ回路やＥＸＯＲ回路等の演算回路２９に与えることにより、スイッチＳ２，Ｓ３においていずれの入力端を選択していずれの信号が出力されたかを判定することができる。

次に、このように構成された実施形態の動作について図１１の波形図を参照して説明する。図１１は横軸に時間をとり縦軸に電圧をとって、入出力等の波形を示すものである。図１１は、図７と同様に、上段において、破線が入力差動信号ＶＩＮ＋とＶＩＮ－の差電圧である差動入力ＶＩＮを示し、実線が出力差動信号ＶＯＵＴ＋とＶＯＵＴ－との差電圧である差動出力ＶＯＵＴを示し、中段において、実線が出力差動信号ＶＯＵＴ＋を示し、破線が出力差動信号ＶＯＵＴ－を示し、下段において、制御回路５２に入力される異常検出結果を示している。

入力差動信号ＶＩＮ＋，ＶＩＮ－に応じた信号（ＶＩＮ＋，ＶＩＮ－）が１ビットＤＡＣ２２に入力され、１ビットＤＡＣ２２からアナログ信号が出力されるまでの動作は第１の実施形態と同様である。また、比較器１５において、異常の発生を示す検出信号が出力され、アイソレーション部３０を介して２次回路２８に伝達されるまでの動作も第１の実施形態と同様である。

本実施形態においては、ＬＰＦ２３は、入力された信号の高域をフィルタ処理してフィルタ処理後の出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－を出力する。図１１の上段では、実線によってこの場合の出力差動信号ＶＯＵＴ＋と出力差動信号ＶＯＵＴ－の差分ＶＯＵＴを示し、破線によって入力差動信号ＶＩＮ＋と入力差動信号ＶＩＮ－の差分ＶＩＮを示している。なお、図１１の異常入力検知出力回路２７からの差動出力ＶＯＵＴの曲線部分同士を接続するように示した点線波形は、ＬＰＦ２３の出力（＜内部信号（ＬＰＦ）＞）であり、異常発生期間に対応する期間以外の期間には、差動出力ＶＯＵＴの波形と同一波形を有する。

差動入力ＶＩＮが図１１上段の検出レベルを超える過大入力の状態になっていない場合には、異常入力検知出力回路２７に入力される検出信号はＬレベルである。この場合には、異常入力検知出力回路２７のスイッチＳ２，Ｓ３は、ＬＰＦ２３から出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－を選択して出力する。

ここで、差動入力ＶＩＮが図１１上段の検出レベルを超える過大入力の状態（異常発生期間）になるものとする。比較器１５は、この過大入力の発生から比較的短時間に、Ｈレベルによって異常検出期間を示す検出信号を出力する。検出信号は、アイソレーション部３０を経由して異常入力検知出力回路２７に供給され、スイッチＳ２，Ｓ３に内部ＣＫを選択させる。この結果、異常入力検知出力回路２７の出力は、図１１の中段の異常検出期間に示すように、クロックＣＫとなる。

差動入力ＶＩＮが図１１上段の検出レベルよりも低くなると、検出信号はＬレベルとなり、スイッチＳ２，Ｓ３は再びＬＰＦ２３からの出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－をそのまま出力する（図１１の中段）。

図１１上段に示すように、出力差動信号ＶＯＵＴ＋と出力差動信号ＶＯＵＴ－の差分は、異常検出期間において０Ｖとなり、出力差動信号同士の差分ではなく，出力差動信号ＶＯＵＴ＋とＶＯＵＴ－を演算することで，異常検出期間を判定することができる。図１１の下段は異常入力検知出力回路２７から出力差動信号ＶＯＵＴ＋と出力差動信号ＶＯＵＴ－との和の１／２を示している。図１１に示すように、正常時には、出力差動信号ＶＯＵＴ＋と出力差動信号ＶＯＵＴ－の和電圧はある電圧（正常時の同相電圧）である。異常時には、出力差動信号ＶＯＵＴ＋と出力差動信号ＶＯＵＴ－の和電圧の１／２は、内部ＣＫに同期したパルス波形となる。このパルス波形の期間が過大入力等の異常状態の期間（異常検出期間）を示すものとなる。図１１下段のパルス波形の期間は、異常発生期間から若干遅延した異常検出期間を示しており、アイソレーションアンプ２は、１次回路１０が検出した異常の発生を高速に伝達することが可能である。

このように本実施形態においても、第１実施形態と同様に、１次側で差動入力ＶＩＮの異常を検知して検出信号を２次側に伝送する。２次側では検出信号に基づいて、異常検出期間にはＬＰＦの出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－を同相信号に変換する。これにより、ＬＰＦの処理遅延を受けることなく、ＬＰＦの出力により異常の発生を後段の制御回路に高速に伝達することが可能である。

（第３の実施形態）
図１２は本発明の第３の実施形態を示すブロック図である。図１２において図１と同一の構成要素には同一符号を付して説明を省略する。

上記第１及び第２の実施形態においては、アイソレーションアンプは、差動出力ＶＯＵＴとしてアナログ信号を出力する例を説明した。本実施形態は、アイソレーションアンプからデジタルデータを出力する例を示している。なお、この場合においても、アイソレーションアンプの後段の回路においてローパスフィルタ処理が必要であり、通常の信号伝送路においては、ローパスフィルタによる信号遅延が生じる。

図１２において、アイソレーションアンプ３の１次回路１０及びアイソレーション部３０の構成は図１と同様である。本実施形態においては、２次回路６０のデコーダ６１は、アイソレーション部３０から転送された差動信号をデコードして、差動入力ＶＩＮに対応する出力データＤＴＩを発生すると共に、クロック再生回路２４において再生したクロックＣＫＩを発生する。

なお、本実施形態においては、データ伝送に、アイソレーションアンプ３内のクロック再生回路２４において再生したクロックＣＫＩを用いる例を説明するが、クロックＣＫＩとして、外部から取り込んだクロックを採用してもよい。

本実施形態においては、デコーダ６１からの出力データＤＴＩ及びクロックＣＫＩをアイソレーションアンプ３の出力としてそのまま出力するのではなく、ミキサ６２に与えるようになっている。異常入力検知出力回路としてのミキサ６２には、比較器１５からの検出信号がアイソレーション部３０を介して検出信号ＦＬＴＮとして与えられる。なお、デコーダ６１及びミキサ６２によって、出力回路が構成される。

本実施形態においては、ミキサ６２は、後述するように、Ｈレベルの検出信号ＦＬＴＮによって出力データＤＴＩの論理を強制的に変更することで、異常発生期間を後段の回路に伝達するようになっている。後段の回路において、この強制的な変更を検出することで、異常の発生期間を把握するようになっている。ミキサ６２は出力データＤＴＩを検出信号ＦＬＴＮに応じて変化させた出力データＤＴＯを出力すると共に、クロックＣＫＩをクロックＣＫＯとしてそのまま出力する。これらのクロックＣＫＯ及び出力データＤＴＯは、それぞれバッファ６３，６４を介してアイソレーションアンプ３からのクロックＭＣＬＫ及び出力データＭＤＡＴとして出力される。

アイソレーションアンプ３からのクロックＭＣＬＫ及び出力データＭＤＡＴは、ＦＰＧＡ７０に与えられる。ＦＰＧＡ７０は、ラッチ７１、ＬＰＦ７２及びＭＣＵインタフェース（Ｉ／Ｆ）７３により構成される。なお、以下の説明において、ラッチは、Ｄ型フリップフロップを意味する場合がある。クロックＭＣＬＫは、ＦＰＧＡ７０のクロック端ＣＬＫを介してラッチ７１及びＬＰＦ７２に供給される。また、出力データＭＤＡＴはＦＰＧＡ７０のデータ端ＤＡＴを介してラッチ７１に入力される。ラッチ７１は、クロックＭＣＬＫの立ち上がりエッジに同期して、データＭＤＡＴを取り込んでＬＰＦ７２に出力する。ＬＰＦ７２は、クロックＭＣＬＫを用いてデータの高域を制限するフィルタ処理を行って、フィルタ処理後のデータをＭＣＵＩ／Ｆ７３に出力する。ＭＣＵＩ／Ｆ７３は、ＬＰＦ７２からのデータを出力端ＤＩＦを介して制御回路９０のＤＩＦ端に出力する。制御回路９０は、例えば、ＭＣＵによって構成されており、ＬＰＦ７２からの出力データを取り込んで、差動入力ＶＩＮに対応するデータを復元する。

本実施形態においては、アイソレーションアンプ３からのクロックＭＣＬＫ及び出力データＭＤＡＴは、外付け回路８０にも供給されるようになっている。外付け回路８０は、クロックＭＣＬＫ及び出力データＭＤＡＴを用いることで、異常検出期間を示す検出結果ＦＡＵＬＴＮを得るようになっている。外付け回路８０は、検出結果ＦＡＵＬＴＮを制御回路９０の割り込み（ＩＮＴ）端に出力する。制御回路９０は、ＩＮＴ端に入力された検出結果ＦＡＵＬＴＮに基づいて、異常が発生した期間を把握するようになっている。

図１３は図１２中のミキサ６２及び外付け回路８０の具体的な構成の一例を示す回路図である。

図１３において、ミキサ６２は、立ち上がり検出器ＤＴ１、インバータＩＮ１、ラッチＬ１，Ｌ２、ＡＮＤ回路Ａ１により構成される。また、外付け回路８０は、ラッチ８１により構成される。デコーダ６１からのクロックＣＫＩは、ラッチＬ１、立ち上がり検出器ＤＴ１及びインバータＩＮ１に供給されると共に、バッファ６３にも供給される。デコーダ６１からの出力データＤＴＩは、ラッチＬ２に供給される。また、アイソレーション部３０からの検出信号ＦＬＴＮは、ラッチＬ１に供給される。

立ち上がり検出器ＤＴ１は、クロックＣＫＩの立ち上がりを検出して、立ち上がりエッジ検出パルスをＡＮＤ回路Ａ１の一方入力端に与える。インバータＩＮ１は、クロックＣＫＩを反転させてラッチＬ２のクロック端に与える。ラッチＬ１は、クロックＣＫＩによって検出信号ＦＬＴＮを取り込んでＡＮＤ回路Ａ１の他方入力端に与える。ＡＮＤ回路Ａ１は、２入力のＡＮＤ演算結果をラッチＬ２のＳ端に与える。ラッチＬ２は、Ｓ端にＬレベルが供給されている期間には、インバータＩＮ１からのクロックＣＫＩの立ち下がりエッジのタイミングで、出力データＤＴＩを取り込んで出力する。また、ラッチＬ２は、Ｓ端にＨレベルが供給されている期間には、Ｈレベルを出力する。ラッチＬ２の出力はバッファ６４を介してアイソレーションアンプ３の出力（出力データＭＤＡＴ）となる。

ラッチＬ２がクロックＣＫＩの立ち下がりエッジのタイミングで出力データＤＴＩを取り込んで出力することから、出力データＭＤＡＴは、クロックＭＣＬＫのＬレベル期間に論理が変化するデータとなる。また、検出信号ＦＬＴＮがＨレベルに変化した直後のクロックＣＫＩの立ち上がりタイミングで、クロックＭＣＬＫはＨレベルとなっている。

また、外付け回路８０のラッチ８１には、データ端にクロックＭＣＬＫが供給され、クロック端に出力データＭＤＡＴが供給される。即ち、ラッチ８１は、出力データＭＤＡＴの立ち上がりエッジで、クロックＭＣＬＫを取り込んで出力する。

次に、このように構成された実施形態の動作について図１４を参照して説明する。図１４は第３の実施形態の動作を説明するためのタイミングチャートである。

２次回路６０のデコーダ６１は、クロックＣＫＩを出力すると共に、このクロックＣＫＩに同期して出力データＤＴＩを出力する。図１４のＣＫＩ，ＤＴＩはこれらのクロック及びデータを示している。これらのクロックＣＫＩ及び出力データＤＴＩは、ミキサ６２及びバッファ６３，６４を介して、クロックＭＣＬＫ及び出力データＭＤＡＴとして出力される。

いま、過大入力等の異常が発生していない正常時であるものとする。この場合には、検出信号ＦＬＴＮはＬレベルであり、ミキサ６２中のラッチＬ１及びＡＮＤ回路Ａ１の出力はＬレベルである。従って、ラッチＬ２は、出力データＤＴＩをクロックＣＫＩの立ち下がりエッジに同期して取り込んで出力する。こうして、出力データＤＴＩと同一の出力データＭＤＡＴが、クロックＭＣＬＫに同期して出力されることになる。なお、出力データＭＤＡＴは、クロックＭＣＬＫのＬレベル期間にデータが切換る。

次に、過大入力等の異常が発生して、検出信号ＦＬＴＮがＨレベルに変化するものとする。図１４のＦＬＴＮはこの状態を示している。本実施形態においては、異常検出結果を制御回路９０まで高速に伝達するために、ミキサ６２は、出力データＭＤＡＴに異常検出結果の情報を重畳する。この場合において、後段の回路において、出力データＭＤＡＴの論理を判定可能なように、１クロックのデータ期間のうちの一部の期間を利用して、異常検出結果の情報を重畳する。

即ち、立ち上がり検出器ＤＴ１は、重畳タイミングを決定するために、クロックＣＫＩの立ち上がりエッジを検出し、立ち上がりエッジ検出パルスを出力する（図１４のＤＴ１出力）。ラッチＬ１は、検出信号ＦＬＴＮをクロックＣＫＩのタイミングでラッチして出力する（図１４のＬ１出力）。ＡＮＤ回路Ａ１は、立ち上がりエッジ検出パルスとラッチＬ１の出力とのＡＮＤ演算を行う。図１４のＡ１出力は、ＡＮＤ演算結果を示しており、ＡＮＤ回路Ａ１からは、検出信号ＦＬＴＮのＨレベル期間にクロックＣＫＩの立ち上がりタイミングに同期して発生するパルスが出力される。

ラッチＬ２は、ＡＮＤ回路Ａ１の出力パルスの立ち上がりに同期して、出力データＤＴＩのレベルを強制的にＨレベルに変化させる。ラッチＬ２の出力が、ミキサ６２からの出力データＤＴＯとなる。また、クロックＣＫＩはそのままミキサ６２からのクロックＣＫＯとなる。これらのクロックＣＫＯ及び出力データＤＴＯはバッファ６３，６４によって遅延した後、クロックＭＣＬＫ及び出力データＭＤＡＴとしてＦＰＧＡ７０に出力される。図１４のＭＣＬＫ，ＭＤＡＴはこれらの出力を示している。

図１４のＭＤＡＴは、出力データＭＤＡＴがＡＮＤ回路Ａ１の出力パルスのタイミングで、強制的にＨレベルになることを示している。ＡＮＤ回路Ａ１の出力パルスのタイミングで出力データＤＴＩがＬレベルであっても、出力データＭＤＡＴは、ＡＮＤ回路Ａ１の出力パルスのタイミングでＨレベルに変化する。図１４の例では、データＤ０，Ｄ１，…のうちデータＤ１，Ｄ２，Ｄ３が強制的にＨレベルに変更されることを示している。

アイソレーションアンプ３からのクロックＭＣＬＫ及び出力データＭＤＡＴは、外付け回路８０のラッチ８１に供給される。ラッチ８１は、出力データＭＤＡＴの立ち上がりタイミングで、クロックＭＣＬＫを取り込んで検出結果ＦＡＵＬＴＮとして出力する。強制的なレベル変更が行われていない場合には、出力データＭＤＡＴのデータ値の切換りは、クロックＭＣＬＫのＬレベル期間において発生する。これに対し、データ途中でレベルを強制的にＨレベルに変更させることによって、出力データＭＤＡＴの立ち上がりエッジタイミングでクロックのＨレベルをラッチすることが可能となる。こうして、図１４のＦＡＵＬＴＮに示す検出結果ＦＡＵＬＴＮを得ることができる。

図１４の破線は、検出結果ＦＡＵＬＴＮが出力データＭＤＡＴに依存することを示している。例えば、データＤ１が本来Ｌレベルである場合には、データＤ１は、ＡＮＤ回路Ａ１の出力パルスのタイミングで強制的にＨレベルに変化する。この場合には、データＤ１の立ち上がりエッジにおいて、クロックＭＣＬＫのＨレベルが取り込まれる。即ち、検出結果ＦＡＵＬＴＮは、データＤ１が外付け回路８０に入力されるタイミングでＨレベルに変化する。

しかし、データＤ１が元々Ｈレベルの場合には、データＤ１はＡＮＤ回路Ａ１の出力パルスのタイミングでは立ち上がらないので、ラッチ８１からの検出結果ＦＡＵＬＴＮはＬレベルのままである。即ち、ＦＡＵＬＴＮの破線は、データＤ１，Ｄ２，Ｄ３のいずれかのタイミングで検出結果ＦＡＵＬＴＮがＨレベルに変化する可能性があることを示している。なお、同様に、検出信号ＦＬＴＮがＬレベルになると、検出結果ＦＡＵＬＴＮは、データＤ４，Ｄ５，…が立ち上がるいずれかのタイミングでクロックＭＣＬＫのＬレベルを取り込んで出力する。例えば、本来のデータＤ１，Ｄ４がＬレベルで本来のデータＤ３がＨレベルであるものとすると、検出結果ＦＡＵＬＴＮは、データＤ１がラッチ８１入力されるタイミングでＨレベルとなり、データＤ４がラッチ８１に入力されるタイミングでＬレベルとなる。

制御回路９０は、検出結果ＦＡＵＬＴＮのＨレベル期間を、異常検出結果と判定する。また、クロックＭＣＬＫの立ち上がりタイミングにおいて、データＤ０，Ｄ１，…の情報は、本来の情報を維持しており、制御回路９０において、確実に差動入力ＶＩＮに対応したデータを取得することができる。

このように本実施形態においては、１次回路１０において異常の発生があったことを示す検出信号を取得し２次回路６０に伝送する。２次回路６０では、伝送された検出信号を用いて、デジタルデータに異常の検出期間を示す情報を重畳し、重畳した情報をフィルタ処理を行うことなく抽出する。これにより、異常の検出結果を後段の回路に高速に伝達することを可能にしている。

（第４の実施形態）
図１５は本発明の第４の実施形態において採用されるミキサの具体的な構成の一例を示すブロック図である。図１５において図１３と同一の構成要素には同一符号を付して説明を省略する。なお、本実施形態のアイソレーションアンプ４は、ミキサ６２に代えてミキサ１００を採用した点が図１２と異なるのみであり、ミキサ１００以外の構成については説明を省略する。

上記第３の実施形態においては、伝送する出力データＭＤＡＴの論理レベルによっては、検出結果ＦＡＵＬＴＮが得られない場合がある。そこで、本実施形態においては、検出信号ＦＬＴＮの立ち上がり及び立ち下がりタイミングにおけるデータを強制的に書き換えることで、検出結果ＦＡＵＬＴＮを確実に得ることを可能にするものである。

図１５において、クロックＣＫＩは、ミキサ１００を構成するインバータＩＮ２，ＩＮ３及び立ち上がり検出器ＤＴ１に供給されると共に、そのままバッファ６３に供給される。出力データＤＴＩは、セレクタＳＥ１に供給される。検出信号ＦＬＴＮは、インバータＩＮ４、ＡＮＤ回路Ａ２及びラッチＬ３に供給される。

インバータＩＮ２はクロックＣＫＩを反転させてラッチＬ３に与える。ラッチＬ３は、クロックＣＫＩの立ち下がりエッジに同期して、検出信号ＦＬＴＮを取り込んでラッチＬ４及びＡＮＤ回路Ａ４に出力すると共に、取り込んだ検出信号ＦＬＴＮを反転させてＡＮＤ回路Ａ２に与える。ＡＮＤ回路Ａ２は、２入力のＡＮＤ演算結果をＯＲ回路ＯＲ１に出力する。ラッチＬ４はラッチＬ３の出力をクロックＣＫＩの立ち下がりエッジに同期して取り込んでＡＮＤ回路Ａ３に出力すると共に、取り込んだラッチＬ３の出力を反転させてＡＮＤ回路Ａ４に出力する。

ＡＮＤ回路Ａ３は２入力のＡＮＤ演算結果をＡＮＤ回路Ａ５及びＯＲ回路ＯＲ１に出力する。ＯＲ回路ＯＲ１は２入力のＯＲ演算結果を選択信号としてセレクタＳＥ１に出力する。セレクタＳＥ１には検出信号ＦＬＴＮがインバータＩＮ４によって反転されて入力されており、セレクタＳＥ１は、ＯＲ回路ＯＲ１からの選択信号に従って、出力データＤＴＩと検出信号ＦＬＴＮの反転信号とのいずれかを選択してラッチＬ５に出力する。

ＡＮＤ回路Ａ５は、立ち上がり検出器ＤＴ１の出力とＡＮＤ回路Ａ３の出力のＡＮＤ演算結果をラッチＬ５のＲ端に出力する。また、ＡＮＤ回路Ａ６は、立ち上がり検出器ＤＴ１の出力とＡＮＤ回路Ａ４の出力のＡＮＤ演算結果をラッチＬ５のＳ端に出力する。ラッチＬ５は、インバータＩＮ３からのクロックＣＫＩの立ち下がりエッジに同期してセレクタＳＥ１の出力を取り込んで出力すると共に、ＡＮＤ回路Ａ５のＨレベル出力によってＨレベルを出力し、ＡＮＤ回路Ａ６のＨレベル出力によってＬレベルを出力する。ラッチＬ５の出力はバッファ６４を介してアイソレーションアンプ４の出力（出力データＭＤＡＴ）となる。

次に、このように構成された実施形態の動作について図１６を参照して説明する。図１６は第４の実施形態の動作を説明するためのタイミングチャートである。

２次回路６０のデコーダ６１は、クロックＣＫＩを出力すると共に、このクロックＣＫＩに同期して出力データＤＴＩを出力する。図１６のＣＫＩ，ＤＴＩはこれらのクロック及びデータを示している。これらのクロックＣＫＩ及び出力データＤＴＩは、ミキサ１００及びバッファ６３，６４を介して、クロックＭＣＬＫ及び出力データＭＤＡＴとして出力される。

いま、過大入力等の異常が発生していない正常時であるものとする。この場合には、検出信号ＦＬＴＮはＬレベルである。従って、ミキサ１００内のラッチＬ３，Ｌ４、ＡＮＤ回路Ａ２～Ａ６及びＯＲ回路ＯＲ１の出力は全てＬレベルである。これにより、セレクタＳＥ１は出力データＤＴＩを選択してラッチＬ５に出力する。ラッチＬ５はクロックＣＫＩの立ち下がりエッジに同期してセレクタＳＥ１の出力をバッファ６４に出力する。こうして、この場合には、クロックＭＣＬＫ及び出力データＭＤＡＴは、それぞれクロックＣＫＩ及び出力データＤＴＩに対応したものとなる。なお、本実施形態においても、出力データＭＤＡＴのデータ値は、クロックＭＣＬＫのＬレベル期間に変化する。

次に、過大入力等の異常が発生して、検出信号ＦＬＴＮがＨレベルに変化するものとする。図１６のＦＬＴＮはこの状態を示している。本実施形態においても、ミキサ１００は、検出信号ＦＬＴＮがＨレベルに変化した場合には、第１の実施形態と同様に、クロックＭＣＬＫのＨレベル期間に、出力データＭＤＡＴを強制的にＨレベルにする。更に、本実施形態においては、ミキサ１００は、検出信号ＦＬＴＮがＨレベルに変化した場合には、この変化タイミングに対応するタイミングで出力データを強制的にＬレベルにすると共に、検出信号ＦＬＴＮがＬレベルに変化すると、この変化タイミングに対応するタイミングで出力データを強制的にＨレベルにする。

即ち、ラッチＬ３は、検出信号ＦＬＴＮをクロックＣＫＩの立ち下がりエッジに同期して取り込んで出力する（図１６のＬ３出力）。ＡＮＤ回路Ａ２は、ラッチＬ３の出力の反転信号と検出信号ＦＬＴＮのＡＮＤ演算により、検出信号ＦＬＴＮの立ち上がりからクロックＣＫＩの立ち下がりまでの期間にＨレベルとなるパルス（図１６のＡ２出力）をＯＲ回路ＯＲ１に出力する。

ラッチＬ４は、ラッチＬ３出力を１クロック遅延させた出力をＡＮＤ回路Ａ３に出力すると共に、その出力を反転させてＡＮＤ回路Ａ４に出力する。ＡＮＤ回路Ａ４の出力は、検出信号ＦＬＴＮがＨレベルになった後のクロックＣＫＩの立ち下がりから１クロック期間Ｈレベルとなる（図１６のＡ４出力）。また、ＡＮＤ回路Ａ３の出力は、検出信号ＦＬＴＮがＬレベルになった後のクロックＣＫＩの立ち下がりから１クロック期間Ｈレベルとなる（図１６のＡ３出力）。

ＯＲ回路ＯＲ１は、ＡＮＤ回路Ａ２の出力とＡＮＤ回路Ａ３の出力とのＯＲ演算を行って、２入力がＨレベルとなる期間にＨレベルとなるパルスを出力する（図１６のＯＲ１出力）。セレクタＳＥ１はＯＲ回路ＯＲ１からの選択信号のＬレベル期間には、出力データＤＴＩを選択して出力し、選択信号のＨレベル期間には、検出信号ＦＬＴＮの反転信号を選択して出力する。即ち、選択信号のＨレベル期間におけるセレクタＳＥ１の出力は、検出信号ＦＬＴＮの立ち上がり直後においてはＬレベルとなり、検出信号ＦＬＴＮの立ち下がり直後においてはＨレベルとなる。

立ち上がり検出器ＤＴ１は、クロックＣＫＩの立ち上がりエッジを検出し、立ち上がりエッジ検出パルスを出力する（図１６のＤＴ１出力）。ＡＮＤ回路Ａ６は、立ち上がり検出器ＤＴ１からの立ち上がりエッジ検出パルスとＡＮＤ回路Ａ４の出力とのＡＮＤ演算結果をラッチＬ５のＳ端に出力する（図１６のＡ６出力）。即ち、ＡＮＤ回路Ａ６の出力は、検出信号ＦＬＴＮの立ち上がり後にＨレベルとなるＡＮＤ回路Ａ４の出力のＨレベル期間に発生する立ち上がりエッジ検出パルスである。

また、ＡＮＤ回路Ａ５は、立ち上がり検出器ＤＴ１の出力とＡＮＤ回路Ａ３の出力とのＡＮＤ演算結果を出力する（図１６のＡ５出力）。即ち、ＡＮＤ回路Ａ５の出力は、検出信号ＦＬＴＮの立ち下がり後にＨレベルとなるＡＮＤ回路Ａ３の出力のＨレベル期間に発生する立ち上がりエッジ検出パルスである。

ラッチＬ５は、ＡＮＤ回路Ａ５，Ａ６の出力がいずれもＬレベルである期間には、セレクタＳＥ１の出力（出力データＤＴＩ）を選択して出力する。また、ラッチＬ５は、Ｒ端に供給されるＡＮＤ回路Ａ５からの立ち上がりエッジ検出パルスによって、Ｈレベルを出力し、Ｓ端に供給されるＡＮＤ回路Ａ６からの立ち上がりエッジ検出パルスによって、Ｌレベルを出力する。

この結果、図１６に示すように、出力データＭＤＡＴのデータＤ０，Ｄ１，…のうち、データＤ２は強制的にＬレベルとされ、データＤ６は、強制的にＨレベルとされる。クロックＭＣＬＫ及び出力データＭＤＡＴは、ＦＰＧＡ７０に供給される。ミキサ１００による強制的なレベル変更によって、ＦＰＧＡ７０内で処理される出力データＭＤＡＴは、図１６のＦＰＧＡ内に示すように、データＤ２，Ｄ６の値が消失している。

外付け回路８０のラッチ８１は、出力データＭＤＡＴの立ち上がりタイミングで、クロックＭＣＬＫを取り込んで検出結果ＦＡＵＬＴＮとして出力する。図１６に示すように、検出結果ＦＡＵＬＴＮは、検出信号ＦＬＴＮがＨレベルとなった後の立ち上がりエッジ検出パルスのタイミングでＨレベルとなり、検出信号ＦＬＴＮがＬレベルとなった後の立ち上がりエッジ検出パルスのタイミングでＬレベルとなる。

こうして、検出結果ＦＡＵＬＴＮによって、異常検出結果を制御回路９０に高速に伝達することが可能である。

このように本実施形態においても、第３の実施形態と同様の効果を得ることができる。本実施形態では、検出信号ＦＬＴＮの変化タイミングにおいてデータの値を強制的に変更していることから、確実に異常検出結果を示す検出結果ＦＡＵＬＴＮを得ることができる。

（第５の実施形態）
図１７は本発明の第５の実施形態において採用されるミキサの具体的な構成の一例を示すブロック図である。図１７において図１３と同一の構成要素には同一符号を付して説明を省略する。なお、本実施形態のアイソレーションアンプ５は、ミキサ６２に代えてミキサ１１０を採用した点が図１２と異なるのみであり、ミキサ１１０以外の構成については説明を省略する。

第４の実施形態においては、出力データＭＤＡＴを強制的にＬ又はＨレベルに変更したことから、データの消失が生じた。本実施形態はこのデータ消失を防ぐものである。このために、本実施形態のミキサ１１０は、検出信号ＦＬＴＮの立ち上がり時に、クロックＭＣＬＫのＨレベル期間にデータの後半をＬレベルにした後Ｈレベルにする。また、ミキサ１１０は、検出信号ＦＬＴＮの立ち下がり時に、クロックＭＣＬＫのＬレベル期間にデータの後半をＬレベルにした後Ｈレベルにするようになっている。

図１７において、クロックＣＫＩは、ミキサ１１０を構成するインバータＩＮ５，ＩＮ６，ＩＮ７に供給されると共に、そのままバッファ６３に供給される。出力データＤＴＩは、ラッチＬ６に供給される。検出信号ＦＬＴＮは、ラッチＬ７に供給される。

インバータＩＮ５～ＩＮ７はそれぞれクロックＣＫＩを反転させてラッチＬ８，Ｌ６，Ｌ９に与える。ラッチＬ６は、クロックＣＫＩの立ち下がりエッジに同期して出力データＤＴＩを取り込んでセレクタＳＥ２に出力する。ラッチＬ７は、クロックＣＫＩに同期して、検出信号ＦＬＴＮを取り込んでラッチＬ８及びＡＮＤ回路Ａ７に出力すると共に、検出信号ＦＬＴＮの反転信号をＡＮＤ回路Ａ８に出力する。ラッチＬ８は、ラッチＬ７の出力をクロックＣＫＩの立ち下がりエッジに同期して取り込んでディレイ回路（ｄｅｌａｙ）ＤＥ１に出力する。ディレイ回路ＤＥ１は、ラッチＬ８の出力を遅延させた遅延出力をＡＮＤ回路Ａ８に与えると共に、遅延出力を反転させてＡＮＤ回路Ａ７に出力する。

ＡＮＤ回路Ａ７は、２入力のＡＮＤ演算結果を選択信号としてセレクタＳＥ２に出力すると共に、ＡＮＤ演算結果をディレイ回路ＤＥ２に出力する。ディレイ回路ＤＥ２は、ＡＮＤ回路Ａ７の出力を遅延させた後セレクタＳＥ２に出力する。セレクタＳＥ２は、ＡＮＤ回路Ａ７からの選択信号に基づいて、ラッチＬ６の出力かディレイ回路ＤＥ２の出力を選択してセレクタＳＥ３に出力する。

ＡＮＤ回路Ａ８は２入力のＡＮＤ演算結果を選択信号としてセレクタＳＥ３に出力すると共に、ＡＮＤ演算結果をラッチＬ９に出力する。ラッチＬ９は、ＡＮＤ回路Ａ８の出力をクロックＣＫＩの立ち下がりエッジに同期して取り込んでセレクタＳＥ３に出力する。セレクタＳＥ３は、ＡＮＤ回路Ａ８からの選択信号に基づいて、セレクタＳＥ２の出力かラッチＬ９の出力を選択してバッファ６４に出力する。

次に、このように構成された実施形態の動作について図１８を参照して説明する。図１８は第５の実施形態の動作を説明するためのタイミングチャートである。

２次回路６０のデコーダ６１は、クロックＣＫＩを出力すると共に、このクロックＣＫＩに同期して出力データＤＴＩを出力する。図１８のＣＫＩ，ＤＴＩはこれらのクロック及びデータを示している。これらのクロックＣＫＩ及び出力データＤＴＩは、ミキサ１１０及びバッファ６３，６４を介して、クロックＭＣＬＫ及び出力データＭＤＡＴとして出力される。

いま、過大入力等の異常が発生していない正常時であるものとする。この場合には、検出信号ＦＬＴＮはＬレベルである。従って、ミキサ１１０内のラッチＬ７，Ｌ８，Ｌ９、ＡＮＤ回路Ａ７，Ａ８及びディレイ回路ＤＥ１，ＤＥ２の出力は全てＬレベルである。これにより、セレクタＳＥ２はラッチＬ６の出力を選択し、セレクタＳＥ３はセレクタＳＥ２の出力を選択する。こうして、出力データＤＴＩは、ラッチＬ６，セレクタＳＥ２，ＳＥ３を経由してバッファ６４に供給され、バッファ６４からは、出力データＤＴＩに対応した出力データＭＤＡＴが、クロックＭＣＬＫに同期して出力される。

次に、過大入力等の異常が発生して、検出信号ＦＬＴＮがＨレベルに変化するものとする。図１８のＦＬＴＮはこの状態を示している。本実施形態においても、ミキサ１１０は、検出信号ＦＬＴＮがＨレベルに変化した場合には、第１の実施形態と同様に、クロックＭＣＬＫのＨレベル期間に、出力データＭＤＡＴを強制的にＨレベルにする。また、本実施形態においては、ミキサ１１０は、検出信号ＦＬＴＮがＨレベルに変化した場合には、この変化タイミングに対応してクロックＭＣＬＫのＨレベル期間に出力データを強制的にＬレベルした後にＨレベルにすると共に、検出信号ＦＬＴＮがＬレベルに変化すると、この変化タイミングに対応して出力データを強制的にＬレベルにしクロックＭＣＬＫのＬレベル期間に強制的に、Ｈレベルにする。

即ち、ラッチＬ７は、検出信号ＦＬＴＮをクロックＣＫＩの立ち上がりに同期して取り込んでラッチＬ８に出力する（図１８のＬ７出力）。ラッチＬ８は、ラッチＬ７からの検出信号ＦＬＴＮをクロックＣＫＩの立ち下がりタイミングで取り込んでディレイ回路ＤＥ１に出力する。ディレイ回路ＤＥ１は、ラッチＬ８からの検出信号ＦＬＴＮを遅延させて出力する（図１８のＤＥ１出力）。即ち、ディレイ回路ＤＥ１の出力は、検出信号ＦＬＴＮの立ち上がり後の最初のクロックＣＫＩの立ち下がりから所定期間後にＨレベルとなる。

ＡＮＤ回路Ａ７は、ディレイ回路ＤＥ１の出力の反転信号とラッチＬ７の出力とのＡＮＤ演算結果を出力する。図１８のＡ７出力に示すように、ＡＮＤ回路Ａ７の出力は、検出信号ＦＬＴＮの立ち上がり後の最初のクロックＣＫＩの立ち下がりから所定期間幅（図１８では半クロック周期以上の幅）だけＨレベルとなるパルスとなる。

ディレイ回路ＤＥ２は、ＡＮＤ回路Ａ７の出力を遅延させた出力（図１８のＤＥ２出力）をセレクタＳＥ２に与える。ディレイ回路ＤＥ２の遅延時間は、クロックＣＫＩの立ち上がりから出力データＤＴＩのサンプリングに必要な期間よりも長く、半クロック期間（クロックＣＫＩがＨレベルの期間）よりも短い時間に設定される。従って、ＡＮＤ回路Ａ７の出力がＨレベルの期間において、セレクタＳＥ２の出力は、ＡＮＤ回路Ａ７の出力がＨレベルになった直後はＬレベルであり、ＡＮＤ回路Ａ７の出力がＨレベルなった後ディレイ回路ＤＥ２の遅延時間経過後にＨレベルになる。

ＡＮＤ回路Ａ８は、ラッチＬ７の出力の反転信号とディレイ回路ＤＥ１の出力とのＡＮＤ演算結果をラッチＬ９及びセレクタＳＥ２に出力する。図１８のＡ８出力に示すように、ＡＮＤ回路Ａ８の出力は、検出信号ＦＬＴＮの立ち下がり後の最初のクロックＣＫＩの立ち下がりから所定期間幅（図１８では半クロック周期以上の幅）だけＨレベルとなるパルスとなる。

ラッチＬ９は、ＡＮＤ回路Ａ８の出力をクロックＣＫＩの立ち下がりエッジに同期して取り込んでセレクタＳＥ３に与える（図１８のＬ９出力）。セレクタＳＥ３は、ＡＮＤ回路Ａ８の出力のＬレベル期間には、セレクタＳＥ２の出力を選択し、Ｈレベル期間にはラッチＬ９の出力を選択する。従って、ＡＮＤ回路Ａ８の出力がＨレベルになると、セレクタＳＥ３の出力は、ＡＮＤ回路Ａ８の出力がＨレベルになった直後はＬレベルであり、ＡＮＤ回路Ａ８の出力がＨレベルなった後の次のクロックＣＫＩの立ち下がりタイミングでＨレベルになる。セレクタＳＥ３の出力は、バッファ６４を介して出力データＭＤＡＴとしてアイソレーションアンプ５から出力される。

この結果、図１８に示すように、出力データＭＤＡＴのデータＤ０，Ｄ１，…のうち、検出信号ＦＬＴＮが立ち上がりに対応するデータＤ２のタイミングにおいて、データＤ２は途中から強制的にＬレベルにされ、クロックＭＣＬＫのＨレベル期間中にＨレベルに戻される。また、出力データＭＤＡＴのデータＤ０，Ｄ１，…のうち、検出信号ＦＬＴＮが立ち下がりに対応するデータＤ５のタイミングにおいて、データＤ５は途中から強制的にＬレベルにされ、クロックＭＣＬＫのＬレベル期間中にＨレベルに戻される。

クロックＭＣＬＫ及び出力データＭＤＡＴは、ＦＰＧＡ７０に供給される。外付け回路８０のラッチ８１は、出力データＭＤＡＴの立ち上がりタイミングで、クロックＭＣＬＫを取り込んで検出結果ＦＡＵＬＴＮとして出力する。図１８に示すように、検出結果ＦＡＵＬＴＮは、検出信号ＦＬＴＮがＨレベルとなった後の約１クロック後にＨレベルとなり、検出信号ＦＬＴＮがＬレベルとなった後の約１クロック半後にＬレベルとなる。

こうして、検出結果ＦＡＵＬＴＮによって、異常検出結果を制御回路９０に高速に伝達することが可能である。また、ミキサ１１０による強制的なレベル変更があっても、ＦＰＧＡ７０内で処理される出力データＭＤＡＴは、図１８のＦＰＧＡ内に示すように、データ消失が生じない。

このように本実施形態においても、第３の実施形態と同様の効果を得ることができる。本実施形態では、データの値を保持しながら検出信号ＦＬＴＮの変化タイミングにおいてデータのレベルを強制的に変更していることから、データを消失させることなく、確実に異常検出結果を示す検出結果ＦＡＵＬＴＮを得ることができる。

（第６の実施形態）
図１９は本発明の第６の実施形態において採用されるミキサの具体的な構成の一例を示すブロック図である。図１９において図１３と同一の構成要素には同一符号を付して説明を省略する。なお、本実施形態のアイソレーションアンプ６は、ミキサ６２に代えてミキサ１２０を採用した点が図１２と異なるのみであり、ミキサ１２０以外の構成については説明を省略する。なお、本実施形態においては、ＦＰＧＡ７０に代えて、ダブルデータレートでの処理が可能なＦＰＧＡ７５を採用する。また、本実施形態においては、図１２の外付け回路８０に代えて外付け回路８２を採用する。

本実施形態は、クロックの両エッジでデータを伝送するダブルデータレートのシステムを利用して、正常時には、１クロックでデータとＬレベルとを伝送し、過大入力等の異常時には、１クロックでデータとＨレベルとを伝送するようになっている。

図１９において、クロックＣＫＩは、ミキサ１２０を構成するインバータＩＮ８、セレクタＳＥ４及び両エッジ検出器ＤＴ２に供給されると共に、そのままバッファ６３に供給される。出力データＤＴＩは、セレクタＳＥ４に供給される。検出信号ＦＬＴＮは、ラッチＬ１０に供給される。インバータＩＮ８はクロックＣＫＩを反転させてラッチＬ１０に与える。ラッチＬ１０は、クロックＣＫＩの立ち下がりタイミングに同期して出力データＤＴＩを取り込んでセレクタＳＥ４に出力する。

セレクタＳＥ４は、クロックＣＫＩのＨレベルによって、出力データＤＴＩを選択して出力し、クロックＣＫＩのＬレベルによって、ラッチＬ１０からの検出信号ＦＬＴＮを選択して出力する。両エッジ検出器ＤＴ２は、クロックＣＫＩの立ち上がりエッジ及び立ち下がりエッジを検出してエッジ検出パルスをラッチＬ１１に出力する。ラッチＬ１１は、セレクタＳＥ４の出力をエッジ検出パルスのタイミングで取り込んでバッファ６４に出力する。

従って、ラッチＬ１１からは、クロックＣＫＩの立ち上がりエッジに同期して出力データＤＴＩが出力され、クロックＣＫＩの立ち下がりエッジに同期して検出信号ＦＬＴＮが出力されることなる。なお、ラッチＬ１１の出力は、過大入力等の異常が発生していない検出信号ＦＬＴＮのＬレベル期間には、クロックＣＫＩの立ち下がりエッジに同期してＬレベルが出力され、過大入力等の異常が発生している検出信号ＦＬＴＮのＨレベル期間には、クロックＣＫＩの立ち下がりエッジに同期してＨレベルが出力される。

アイソレーションアンプ６からのクロックＭＣＬＫ及び出力データＭＤＡＴはＦＰＧＡ７５に供給される。ＦＰＧＡ７５は、ダブルデータレートの信号を扱うことができる点を除いて図１２のＦＰＧＡ７０と同様の構成である。ＦＰＧＡ７５は、クロックＭＣＬＫの立ち上がりエッジに同期して出力データＭＤＡＴをサンプリングすることで、差動入力ＶＩＮに対応したデータを得る。ＦＰＧＡ７５は、取り込んだデータに対してローパスフィルタ処理等を施した後、制御回路９０に出力する。

本実施形態においては、外付け回路８２は、インバータ８３～８５及びラッチ８１により構成されている。インバータ８３は、出力データＭＤＡＴを反転させてラッチ８１に与え、インバータ８４は、クロックＭＣＬＫを反転させてラッチ８１のクロック端に与える。これにより、ラッチ８１は、出力データＭＤＡＴの反転信号をクロックＭＣＬＫの立ち下がりエッジに同期して取り込んで出力する。ラッチ８１の出力はインバータ８５に与えられる。インバータ８５は、ラッチ８１の出力を反転させて検出結果ＡＬＭとして制御回路９０のＩＮＴ端に出力する。

次に、このように構成された実施形態の動作について図２０を参照して説明する。図２０は第６の実施形態の動作を説明するためのタイミングチャートである。

２次回路６０のデコーダ６１は、クロックＣＫＩを出力すると共に、このクロックＣＫＩに同期して出力データＤＴＩを出力する。図２０のＣＫＩ，ＤＴＩはこれらのクロック及びデータを示している。これらのクロックＣＫＩ及び出力データＤＴＩは、ミキサ１２０及びバッファ６３，６４を介して、クロックＭＣＬＫ及び出力データＭＤＡＴとして出力される。

両エッジ検出器ＤＴ２は、クロックＣＫＩの立ち上がり及び立ち下がりを検出して、エッジ検出パルスを出力する（図２０ＤＴ２出力）。クロックＣＫＩの立ち上がり及び立ち下がりで発生するエッジ検出パルスを用いて、ラッチＬ１１は、セレクタＳＥ４の出力を取り込んで出力する。従って、ラッチＬ１１からの出力はダブルデータレートとなる。

いま、過大入力等の異常が発生していない正常時であるものとする。この場合には、検出信号ＦＬＴＮはＬレベルである。従って、ミキサ１２０内のラッチＬ１０の出力はＬレベルである。セレクタＳＥ４は、クロックＣＫＩのＨレベルによって出力データＤＴＩを取り込んでＬ１１に出力し、クロックＣＫＩのＬレベルによって検出信号ＦＬＴＮを取り込んでＬ１１に出力する。従って、この場合には、ラッチＬ１１の出力は、クロックＣＫＩのＨレベルに同期した期間に出力データＤＴＩの情報を有し、クロックＣＫＩのＬレベルに同期した期間にはＬレベルとなる。

次に、過大入力等の異常が発生して、検出信号ＦＬＴＮがＨレベルに変化するものとする。図２０のＦＬＴＮはこの状態を示している。ラッチＬ１０の出力は、検出信号ＦＬＴＮがＨレベルになった後の最初のクロックＣＫＩの立ち下がりでＨレベルとなる（図２０のＬ１０出力）。このラッチＬ１１のＨレベル出力は、クロックＣＫＩの立ち下がりに同期してセレクタＳＥ４から出力される。従って、検出信号ＦＬＴＮがＨレベルになると、ラッチＬ１１の出力は、クロックＣＫＩのＨレベルに同期した期間に出力データＤＴＩの情報を有し、クロックＣＫＩのＬレベルに同期した期間にはＨレベルとなる（図２０のＳＥ４出力）。ラッチＬ１１の出力はバッファ６４を介してアイソレーションアンプ６からの出力データＭＤＡＴとして出力される。

アイソレーションアンプ６からのクロックＭＣＬＫ及び出力データＭＤＡＴはＦＰＧＡ７５に供給される。ＦＰＧＡ７５は、クロックＭＣＬＫの立ち上がりエッジに同期して出力データＭＤＡＴをサンプリングすることで、差動入力ＶＩＮに対応したデータを得る。

外付け回路８２のインバータ８３は、出力データＭＤＡＴを反転させてラッチ８１に与える。また、インバータ８４は、クロックＭＣＬＫを反転させてラッチ８１のクロック端に与える。これにより、ラッチ８１は、出力データＭＤＡＴの反転信号をクロックＭＣＬＫの立ち下がりエッジに同期して取り込んで出力する。従って、ラッチ８１は、検出信号ＦＬＴＮのＬレベル期間に対応してＨレベルを出力し、検出信号ＦＬＴＮのＨレベル期間に対応してＬレベルを出力する。ラッチ８１の出力は、インバータ８５により反転されて検出結果ＡＬＭとなる。図２０のＡＬＭに示すように、検出結果ＡＬＭは、検出信号ＦＬＴＮに対応した信号である。インバータ８５からの検出結果ＡＬＭは制御回路９０に供給される。

こうして、検出結果ＡＬＭによって、異常検出結果を制御回路９０に高速に伝達することが可能である。また、ＦＰＧＡ７５内で処理される出力データＭＤＡＴは、図２０のＦＰＧＡ内に示すように、データの消失は生じない。

このように本実施形態においても、第５の実施形態と同様の効果を得ることができる。

（第７の実施形態）
図２１は本発明の第７の実施形態において採用されるミキサの具体的な構成の一例を示すブロック図である。図２１において図１３と同一の構成要素には同一符号を付して説明を省略する。なお、本実施形態のアイソレーションアンプ７は、ミキサ６２に代えてミキサ１３０を採用した点が図１２と異なるのみであり、ミキサ１３０以外の構成については説明を省略する。なお、本実施形態においては、図１２の外付け回路８０に代えて外付け回路８６を採用する。

なお、第３から第６実施形態においては、クロックＣＫＩとしては、クロック再生回路２４で発生したクロックであっても、アイソレーションアンプの外部から取り込んだクロックのいずれを採用してもよいものと説明したが、本実施形態では、クロックＣＫＩは、クロック再生回路２４で発生したクロックを用いる。

上記第３から第６実施形態は、検出信号ＦＬＴＮの情報を出力データＭＤＡＴに重畳して伝送する例を説明した。本実施形態は、検出信号ＦＬＴＮの情報をクロックにより伝送する例である。

図２１において、クロックＣＫＩは、ミキサ１３０を構成するラッチＬ１２、Ｌ１３，Ｌ１４及びディレイ回路ＤＥ３に供給される。本実施形態においては、ミキサ１３０は、入力されたクロックＣＫＩを、ラッチＬ１３を経由してバッファ６３に供給するようになっている。出力データＤＴＩはラッチＬ１４に供給される。ラッチＬ１４は、クロックＣＫＩに同期して出力データＤＴＩをラッチしてバッファ６４に出力する。

検出信号ＦＬＴＮはラッチＬ１２に供給される。ラッチＬ１２は、検出信号ＦＬＴＮをクロックＣＫＩの立ち上がりエッジに同期して取り込んで、セレクタＳＥ５に選択信号として供給する。ディレイ回路ＤＥ３は、クロックＣＫＩを所定の遅延時間だけ遅延させて遅延信号を立ち上がり検出器ＤＴ１及び立ち下がり検出器ＤＴ３に出力する。立ち上がり検出器ＤＴ１は、ディレイ回路ＤＥ３において遅延されたクロックＣＫＩの立ち上がりエッジを検出してエッジ検出パルスをセレクタＳＥ５に出力する。立ち下がり検出器ＤＴ３は、ディレイ回路ＤＥ３において遅延されたクロックＣＫＩの立ち下がりエッジを検出してエッジ検出パルスをセレクタＳＥ５に出力する。

セレクタＳＥ５は、ラッチＬ１２からの検出信号ＦＬＴＮのＨレベル期間に立ち上がり検出器ＤＴ１からのエッジ検出パルスを選択してラッチＬ１３のＲ端に与え、ラッチＬ１２からの検出信号ＦＬＴＮのＬレベル期間に立ち下がり検出器ＤＴ３からのエッジ検出パルスを選択してラッチＬ１３のＲ端に与える。

ラッチＬ１３は、クロックＣＫＩの立ち上がりで入力のＨレベル（論理値“１”）を取り込んで出力し、Ｒ端にセレクタＳＥ５からのエッジ検出パルスが入力されると、出力をＬレベルに戻す。即ち、ラッチＬ１２からの検出信号ＦＬＴＮのＬレベル期間には、Ｌ１３の出力は、クロックＣＫＩの立ち上がりによってＨレベルとなり、立ち上がり検出器ＤＴ１からのエッジ検出パルスのタイミングでＬレベルとなるパルス幅が比較的短いパルス出力となる。また、ラッチＬ１２からの検出信号ＦＬＴＮのＨレベル期間には、Ｌ１３の出力は、クロックＣＫＩの立ち上がりによってＨレベルとなり、立ち下がり検出器ＤＴ３からのエッジ検出パルスのタイミングでＬレベルとなるパルス幅が比較的広いパルス出力となる。ラッチＬ１３の出力がバッファ６３を介してクロックＭＣＬＫとしてアイソレーションアンプ７の出力となる。

アイソレーションアンプ７からのクロックＭＣＬＫ及び出力データＭＤＡＴは、外付け回路８６にも与えられる。外付け回路８６は、コンデンサＣ１１及び抵抗Ｒ１１により構成されるローパスフィルタを有する。抵抗Ｒ１１は、一端がアイソレーションアンプ７のクロックＭＣＬＫの出力端に接続され、他端がコンデンサＣ１１を介して基準電位点に接続される。コンデンサＣ１１と抵抗Ｒ１１との接続点が、制御回路９０のＡＤＣ端に接続される。

外付け回路８６は、クロックＭＣＬＫの電圧レベルの平均値を求め、求めた平均値を検出結果ＡＬＭとして制御回路９０のＡＤＣ端に供給するようになっている。

次に、このように構成された実施形態の動作について図２２を参照して説明する。図２２は第７の実施形態の動作を説明するためのタイミングチャートである。

２次回路６０のデコーダ６１は、クロックＣＫＩを出力すると共に、このクロックＣＫＩに同期して出力データＤＴＩを出力する。図２２のＣＫＩ，ＤＴＩはこれらのクロック及びデータを示している。これらのクロックＣＫＩ及び出力データＤＴＩは、ミキサ１３０及びバッファ６３，６４を介して、クロックＭＣＬＫ及び出力データＭＤＡＴとして出力される。

出力データＤＴＩは、ラッチＬ１４に供給され、ラッチＬ１４は、クロックＣＫＩの立ち上がりエッジに同期して出力データＤＴＩをバッファ６４に出力する。こうして、アイソレーションアンプ７からの出力データＭＤＡＴ（図２２のＭＤＡＴ）は、出力データＤＴＩに対応した情報であって、クロックＣＫＩの立ち上がりに同期して出力される。

クロックＣＫＩは、ラッチＬ１３に供給される。ラッチＬ１３は、クロックＣＫＩの立ち上がりタイミングで、論理値“１”であるＨレベルを出力する。ラッチＬ１３の出力がバッファ６３を介してクロックＭＣＬＫとして出力される。従って、クロックＭＣＬＫの立ち上がりは、クロックＣＫＩの立ち上がりに同期する。

クロックＣＫＩは、ディレイ回路ＤＥ３にも供給される。ディレイ回路ＤＥ３は、クロックＣＫＩを遅延させた後、遅延信号を立ち上がり検出器ＤＴ１，立ち下がり検出器ＤＴ３に出力する。立ち上がり検出器ＤＴ１は、遅延信号の立ち上がりエッジを検出してエッジ検出パルスをセレクタＳＥ５に出力し、立ち下がり検出器ＤＴ３は、遅延信号の立ち下がりエッジを検出してエッジ検出パルスをセレクタＳＥ５に出力する。セレクタＳＥ５の出力はラッチＬ１３のＲ端に供給され、ラッチＬ１３の出力は、セレクタＳＥ５の出力パルスのタイミングでＬレベルとなる。

いま、過大入力等の異常が発生していない正常時であるものとする。この場合には、検出信号ＦＬＴＮはＬレベルである。従って、セレクタＳＥ５は、立ち上がり検出器ＤＴ１からのエッジ検出パルスを選択してラッチＬ１３に与える。この場合には、ラッチＬ１３の出力は、クロックＣＫＩの立ち上がりでＨレベルとなり、クロックＣＫＩの立ち上がりによってＬレベルとなる比較的狭幅のパルスを出力する。

次に、過大入力等の異常が発生して、検出信号ＦＬＴＮがＨレベルに変化するものとする。図２２のＦＬＴＮはこの状態を示している。ラッチＬ１２の出力は、検出信号ＦＬＴＮがＨレベルになった後の最初のクロックＣＫＩの立ち上がりでＨレベルとなる（図２２のＬ１２出力）。立ち上がり検出器ＤＴ１からのエッジ検出パルスは、クロックＣＫＩの立ち上がりからディレイ回路ＤＥ３の遅延時間後に発生するパルスである（図２２のＤＴ１出力）。また、立ち下がり検出器ＤＴ３の出力は、クロックＣＫＩの立ち上がりからディレイ回路ＤＥ３の遅延時間の後のクロックＣＫＩの立ち下がりエッジで発生するパルスである（図２２のＤＴ３出力）。

ラッチＬ１３の出力は、検出信号ＦＬＴＮのＬレベル期間に対応した期間には、クロックＣＫＩの立ち上がりでＨレベルとなり、立ち上がり検出器ＤＴ１からのエッジ検出パルスのタイミングでＬレベルとなる狭幅のパルスとなる。また、ラッチＬ１３の出力は、検出信号ＦＬＴＮのＨレベル期間に対応した期間には、クロックＣＫＩの立ち上がりでＨレベルとなり立ち下がり検出器ＤＴ３からのエッジ検出パルスのタイミングでＬレベルとなる広幅のパルスとなる（図２２のＭＣＬＫ）。

クロックＭＣＬＫ及び出力データＭＤＡＴは、ＦＰＧＡ７０に供給される。図２２のＦＰＧＡ内に示すように、出力データＭＤＡＴはクロックＭＣＬＫに同期しており、ＦＰＧＡ７０において、出力データＭＤＡＴに対する処理が可能である。

クロックＭＣＬＫは、外付け回路８６にも供給される。外付け回路８６のコンデンサＣ１１及びＲ１１によるローパスフィルタによって、クロックＭＣＬＫは平均化される。外付け回路８６は、この平均化したクロックＭＣＬＫを検出結果ＡＬＭとして制御回路９０に出力する。

図２２のＡＬＭに示すように、外付け回路８６によってクロックＭＣＬＫを平均化することによって、クロックＭＣＬＫが狭幅の期間においては、検出結果ＡＬＭのレベルは比較的低く、クロックＭＣＬＫが広幅の期間においては、検出結果ＡＬＭのレベルは比較的高くなる。制御回路９０は、例えば図２２の破線にて示すレベルと検出結果ＡＬＭのレベルとを比較することで、異常検出結果を得る。

このように本実施形態においても、第５の実施形態と同様の効果を得ることができる。

（第８の実施形態）
図２３は本発明の第８の実施形態において採用されるミキサの具体的な構成の一例を示すブロック図である。図２３において図１３と同一の構成要素には同一符号を付して説明を省略する。なお、本実施形態のアイソレーションアンプ８は、ミキサ６２に代えてミキサ１４０を採用した点が図１３と異なるのみであり、ミキサ１４０以外の構成については説明を省略する。なお、本実施形態においては、図１３の外付け回路８０に代えて外付け回路であるパルス検出器８７を採用する。

本実施形態は、出力データＭＤＡＴの無効期間に検出信号ＦＬＴＮの情報を重畳して伝送する例である。アイソレーションアンプ８の後段のＦＰＧＡ７０においては、クロックＭＣＬＫのＨレベル期間に出力データＭＤＡＴのサンプリングを行う。そこで、本実施形態においては、クロックＭＣＬＫのＬレベル期間に対応する出力データＭＤＡＴの無効期間を利用して検出信号ＦＬＴＮの情報を重畳する。

図２３において、クロックＣＫＩは、ミキサ１４０を構成するインバータＩＮ９、ラッチＬ１６，Ｌ１７に供給されると共に、そのままバッファ６３に供給される。出力データＤＴＩは、セレクタＳＥ６に供給される。検出信号ＦＬＴＮは、ＸＯＲ回路ＥＸ１に供給される。インバータＩＮ９はクロックＣＫＩを反転させてラッチＬ１５に与える。ラッチＬ１５は、クロックＣＫＩの反転クロックのタイミングでＸＯＲ回路ＥＸ１の出力を取り込んで選択信号としてセレクタＳＥ６に出力すると共に、ＸＯＲ回路ＥＸ１及びラッチＬ１６にも出力する。

ＸＯＲ回路ＥＸ１は、検出信号ＦＬＴＮとラッチＬ１５の出力との排他的論理和演算（以下、ＸＯＲ演算という）を行ってＸＯＲ演算結果をＬ１５に出力する。セレクタＳＥ６の出力は、ラッチＬ１７に与えられ、ラッチＬ１７は、クロックＣＫＩの立ち上がりエッジでセレクタＳＥ６の出力を取り込んでセレクタＳＥ６及びＸＯＲ回路ＥＸ２に出力する。セレクタＳＥ６は、選択信号がＬレベルの場合には出力データＤＴＩを出力し、Ｈレベルの場合にはラッチＬ１７の出力を出力する。

ラッチＬ１６は、クロックＣＫＩの立ち上がりエッジでラッチＬ１５の出力を取り込んで立ち下がり検出器ＤＴ３に出力する。立ち下がり検出器ＤＴ３はラッチＬ１５の出力の立ち下がりエッジを検出して、エッジ検出パルスをＸＯＲ回路ＥＸ２に出力する。ＸＯＲ回路ＥＸ２は、ラッチＬ１７の出力と立ち下がり検出器ＤＴ３の出力とのＸＯＲ演算結果をバッファ６４に出力する。

この構成により、後述するように、検出信号ＦＬＴＮの立ち上がりと立ち下がりに対応する出力データＭＤＡＴの無効期間には、出力データＭＤＡＴのレベルを反転させて元に戻すパルスが生成される。

アイソレーションアンプ８からのクロックＭＣＬＫ及び出力データＭＤＡＴはＦＰＧＡ７０に供給される。ＦＰＧＡ７０は、クロックＭＣＬＫの立ち上がりエッジに同期して出力データＭＤＡＴをサンプリングすることで、差動入力ＶＩＮに対応したデータを得る。

本実施形態においては、外付け回路としてパルス検出器８７が採用される。パルス検出器８７のＣＬＫ端には、アイソレーションアンプ８からのクロックＭＣＬＫが供給され、ＤＡＴ端にはアイソレーションアンプ８からの出力データＭＤＡＴが供給される。パルス検出器８７は、出力データＭＤＡＴの無効期間に重畳されたパルスを検出することで、異常の検出を示す検出結果ＡＬＭを発生して制御回路９０に出力するようになっている。

図２４は図２３中のパルス検出器８７の具体的な構成の一例を示す回路図である。

アイソレーションアンプ８からのクロックＭＣＬＫ，出力データＭＤＡＴはパルス検出器８７にも供給される。即ち、クロックＭＣＬＫは、ラッチＬ１８，Ｌ２０，Ｌ２１及びディレイ回路ＤＥ４に供給される。出力データＭＤＡＴは、ラッチＬ１８及び一致回路ＥＸ３に供給される。ラッチＬ１８は、クロックＭＣＬＫの立ち上がりエッジで出力データＭＤＡＴを取り込んで一致回路ＥＸ３に出力する。一致回路ＥＸ３は、２入力が同一論理（一致）の場合にＨレベル、不一致の場合にＬレベルを出力する一致演算を行って、一致演算結果をＡＮＤ回路Ａ９に出力する。また、一致回路ＥＸ３の一致演算結果は反転されてラッチＬ１９にも与えられる。

ディレイ回路ＤＥ４は、出力データＭＤＡＴを所定期間遅延させてラッチＬ１９に出力する。ラッチＬ１９は、ディレイ回路ＤＥ４の出力のＨレベル期間に一致回路ＥＸ３出力の反転信号を取り込んでＡＮＤ回路Ａ９に出力し、ディレイ回路ＤＥ４の出力のＬレベル期間にＬレベル（論理値“０”）をＡＮＤ回路Ａ９に出力する。ＡＮＤ回路Ａ９は、２入力のＡＮＤ演算結果をＯＲ回路ＯＲ２及びラッチＬ２０に出力する。

ラッチＬ２０は、クロックＭＣＬＫの立ち上がりエッジでＡＮＤ回路Ａ９の出力を取り込んでＯＲ回路ＯＲ２に出力する。ＯＲ回路ＯＲ２は、２入力のＯＲ演算結果をラッチＬ２１に出力する。ラッチＬ２１は、クロックＭＣＬＫの立ち上がりエッジでＯＲ回路ＯＲ２の出力を取り込んで出力する。ラッチＬ２１の出力が検出結果ＡＬＭとして制御回路９０に供給されるようになっている。後述するように、パルス検出器８７によって、出力データＭＤＡＴの無効期間に含まれるパルスが検出され、このパルスに応じて検出結果ＡＬＭが求められる。

次に、このように構成された実施形態の動作について図２５及び図２６を参照して説明する。図２５はアイソレーションアンプ８におけるクロックＭＣＬＫ及び出力データＭＤＡＴの生成を説明するためのタイミングチャートであり、図２６はパルス検出器８７の動作を説明するためのタイミングチャートである。

２次回路６０のデコーダ６１は、クロックＣＫＩを出力すると共に、このクロックＣＫＩに同期して出力データＤＴＩを出力する。図２５のＣＫＩ，ＤＴＩはこれらのクロック及びデータを示している。これらのクロックＣＫＩ及び出力データＤＴＩは、ミキサ１４０及びバッファ６３，６４を介して、クロックＭＣＬＫ及び出力データＭＤＡＴとして出力される。

いま、過大入力等の異常が発生していない正常時であるものとする。この場合には、検出信号ＦＬＴＮはＬレベルである。従って、ラッチＬ１５，Ｌ１６の出力もＬレベルであって、ＸＯＲ回路ＥＸ１の出力は継続してＬレベルとなる。セレクタＳＥ６は、出力データＤＴＩを選択してラッチＬ１７に出力する。ラッチＬ１７はクロックＣＫＩの立ち上がりエッジで出力データＤＴＩをＸＯＲ回路ＥＸ２に出力する。

Ｌ１６の出力がＬレベルであるので、ＤＴ３の出力もＬレベルとなり、ＸＯＲ回路ＥＸ２からは出力データＤＴＩが出力される。ＸＯＲ回路ＥＸ２の出力はバッファ６４を介して出力データＭＤＡＴとして出力される。こうして正常時には、クロックＣＫＩ及び出力データＤＴＩがそのままクロックＭＣＬＫ及び出力データＭＤＡＴとして出力される。

次に、過大入力等の異常が発生して、検出信号ＦＬＴＮがＨレベルに変化するものとする。図２５のＦＬＴＮはこの状態を示している。ＸＯＲ回路ＥＸ１の出力は、検出信号ＦＬＴＮがＬレベルからＨレベルに変化すると、Ｈレベルの出力を出力する。ＸＯＲ回路ＥＸ１の出力は、クロックＣＫＩの立ち下がりエッジでラッチＬ１５により取り込まれて入力端に戻される。従って、ＸＯＲ回路ＥＸ１の出力は、検出信号ＦＬＴＮのＨレベル期間には、クロックＣＫＩの立ち下がり毎に変化する。これにより、ラッチＬ１５の出力も、検出信号ＦＬＴＮのＨレベル期間には、クロックＣＫＩの立ち下がりエッジで反転する（図２５のＬ１５出力）。

ラッチＬ１７はクロックＣＫＩの立ち上がりエッジでセレクタＳＥ６の出力を取り込んでセレクタＳＥ６の入力端に戻す。検出信号ＦＬＴＮのＬレベル期間にはセレクタＳＥ６からは出力データＤＴＩがそのまま出力され、Ｈレベル期間にはセレクタＳＥ６からはラッチＬ１７が出力した１クロック前の出力データＤＴＩが出力されることになる。従って、図２５のラッチＬ１７出力に示すように、検出信号ＦＬＴＮ期間には、ラッチＬ１７からは２クロック期間は同一データが出力されることになる。

ラッチＬ１６は、クロックＣＫＩの立ち上がりエッジでラッチＬ１５の出力を取り込んで立ち下がり検出器ＤＴ３に出力する。従って、ラッチＬ１６の出力はラッチＬ１５の出力を半クロック周期だけ遅延させたものとなる（図２５のＬ１６出力）。立ち下がり検出器ＤＴ３は、ラッチＬ１６の立ち下がりエッジを検出してエッジ検出パルスを出力する（図２５のＤＴ３の出力）。ＸＯＲ回路ＥＸ２は、ラッチＬ１７と立ち下がり検出器ＤＴ３の出力のＸＯＲ演算を行う。ＸＯＲ回路ＥＸ２からは、ラッチＬ１６の出力がＬレベルの期間には、ラッチＬ１７からのデータがそのまま出力され、ラッチＬ１６からのエッジ検出パルスのＨレベルの期間には、ラッチＬ１７からのデータが反転されて出力される。図２５のＭＤＡＴはこれを示しており、データＤ１は、エッジ検出パルスのＨレベル期間に相当する期間においてレベルが反転している。

アイソレーションアンプ８からのクロックＭＣＬＫ，出力データＭＤＡＴはＦＰＧＡ７０に供給される。ＦＰＧＡ７０は、図２５のＦＰＧＡ内に示すように、出力データＭＤＡＴをクロックＭＣＬＫのＨレベル期間に取得する。

また、アイソレーションアンプ８からのクロックＭＣＬＫ，出力データＭＤＡＴはパルス検出器８７にも供給される。図２６のＭＣＬＫ及びＭＤＡＴは、パルス検出器８７に供給されるクロックＭＣＬＫ及び出力データＭＤＡＴの一例を示している。図２６の例では、出力データＭＤＡＴは、データ値が“０”であるか“１”であるかをＬレベル又はＨレベルにより示しており、ＭＤＡＴ中の突起状のパルスは、ミキサ１４０によってデータ中に付加された、検出信号ＦＬＴＮのＬレベルからＨレベルへの変化に対応するパルスＰ１と検出信号ＦＬＴＮのＨレベルからＬレベルへの変化に対応するパルスＰ２とを示している。

パルス検出器８７のラッチＬ１８は、クロックＭＣＬＫの立ち上がりエッジで出力データＭＤＡＴを取り込んで一致回路ＥＸ３に出力する。図２６のＬ１８出力に示すように、ラッチＬ１８は、出力データＭＤＡＴをクロックＭＣＬＫの立ち上がりエッジに同期させて出力する。

一致回路ＥＸ３にはアイソレーションアンプ８からの出力データＭＤＡＴが供給されており、一致回路ＥＸ３は、ラッチＬ１８の出力と入力された出力データＭＤＡＴとの一致期間にＨレベル、不一致期間にＬレベルとなる一致演算結果をＡＮＤ回路Ａ９に出力する。また、一致回路ＥＸ３からの一致演算結果は反転されてラッチＬ１９に供給される。

ディレイ回路ＤＥ４はクロックＭＣＬＫを所定期間遅延させた出力をラッチＬ１９に与える（図２６のＤＥ４出力）。ラッチＬ１９は、ディレイ回路ＤＥ４の出力のＨレベル期間に一致回路ＥＸ３からの出力の反転信号を取り込んでＡＮＤ回路Ａ９に出力し、ディレイ回路ＤＥ４の出力のＬレベル期間にＬレベル（論理値“０”）をＡＮＤ回路Ａ９に出力する。

結果的に、ラッチＬ１９からは、一致回路ＥＸ３の出力を略反転させた出力ではあるが、一致回路ＥＸ３の出力の立ち上がりタイミングよりもディレイ回路ＤＥ４の遅延時間分遅延して立ち下がる出力が得られる。このため、ラッチＬ１９の出力は、図２６のＬ１９出力に示すように、通常のデータの切換りタイミングでは、一致回路ＥＸ３の出力のＬレベル期間よりも若干広幅のＨレベル期間を有する波形となる。一方、狭幅パルスであるパルスＰ１，パルスＰ２に対応するタイミングにおいては、パルスＰ１，パルスＰ２の立ち上がりに対応して立ち上がる前にディレイ回路ＤＥ４の出力がＬレベルとなるので、パルスＰ１，Ｐ２による波形の変化は、Ｌ１９の出力には現れない。

ＡＮＤ回路Ａ９は、一致回路ＥＸ３の出力とラッチＬ１９の出力とのＡＮＤ演算を行う。図２６のＡ９出力に示すように、ＡＮＤ回路Ａ９の出力は、ラッチＬ１９の出力のＨレベル期間の幅が一致回路ＥＸ３のＬレベル期間よりも広幅である波形に対応して、狭幅のパルス波形となる。また、ＡＮＤ回路Ａ９の出力は、パルスＰ１，Ｐ２に対応する期間におけるラッチＬ１９の出力の波形に対応して、Ｈレベルが広幅のパルス波形となる。

ラッチＬ２０は、クロックＭＣＬＫの立ち上がりエッジでＡＮＤ回路Ａ９の出力を取り込んでＯＲ回路ＯＲ２に出力する。ラッチＬ１９の出力の狭幅のパルスは、クロックＭＣＬＫの立ち上がりタイミング後に発生しており、ラッチＬ２０の出力には現れない。一方、クロックＭＣＬＫの立ち上がりタイミングにおいてラッチＬ１９の出力の広幅のパルスのＨレベル期間が生じており、ラッチＬ２０の出力はこの広幅のパルス期間に対応した１クロック周期の幅を有するパルス波形を有する（図２６のＬ２０出力）。

ＯＲ回路ＯＲ２は、ＡＮＤ回路Ａ９の出力とラッチＬ２０の出力とのＯＲ演算を行って、図２６のＯＲ２出力に示す出力を得る。ＯＲ回路ＯＲ２の出力はラッチＬ２１に与えられ、ラッチＬ２１は、クロックＭＣＬＫの立ち上がりエッジでＯＲ回路ＯＲ２の出力を取り込んで出力する。ラッチＬ２１の出力は、図２６のＡＬＭに示すように、パルスＰ１からパルスＰ２までの期間に対応した検出結果ＡＬＭとなる。ラッチＬ２１は、検出結果ＡＬＭを制御回路９０に出力する。

このように本実施形態においても、第３の実施形態と同様の効果を得ることができる。

（第９の実施形態）
図２７及び図２８は第９の実施形態を示すブロック図である。図２７はアナログ出力のアイソレーションアンプに対応したものであり、図２８はデジタル出力のアイソレーションアンプに対応したものである。

上記各実施形態においては、制御回路には、差動入力ＶＩＮに対応するデータを入力するためのデータ入力端子と、異常検出結果を入力するための割り込み端子の２つの端子が必要であった。本実施の形態は、差動入力ＶＩＮに対応するデータと異常検出結果とを１つの端子を介して制御回路取り込むことを可能にするものである。

図２７において、アイソレーションアンプ５３は、第１又は第２の実施形態のアイソレーションアンプ１，２である。差動単相変換回路５０は、アイソレーションアンプ５３の出力差動信号ＶＯＵＴ＋，ＶＯＵＴ－を加算して加算結果を異常検出回路５１のＡ端に出力する。異常検出回路５１は、コンパレータにより構成されて、Ｂ端に入力された判定基準電圧Ｖｒｅｆと加算結果Ａとを比較する。異常検出回路５１は、Ａ端のレベルがＢ端のレベル以上の場合にはＨレベルを出力し、Ａ端のレベルがＢ端のレベルより小さい場合にはＬレベルを出力する。本実施形態においては、異常検出回路５１は、比較結果を選択信号としてセレクタ５４に出力する。

セレクタ５４は、差動単相変換回路５０から単相出力ＡＯＵＴも入力されており、Ｌレベルの選択信号によって単相出力ＡＯＵＴを選択して出力し、Ｈレベルの選択信号によって所定の最大値を選択して出力する。セレクタ５４の出力を制御回路９１のＡＤＣ１端に出力する。

制御回路９１は、ＡＤＣ１端に、正常レベルの信号が入力された場合には、入力信号は単相出力ＡＯＵＴと判定して処理を行う。一方、制御回路９１は、ＡＤＣ１端に、扱うレベルの最大値の信号が入力された場合には、入力信号は異常の発生を示す異常検出結果であるものと判定して処理を行う。

このように図２７の構成を採用することで、１つの端子でデータと異常検出結果を制御回路に伝送することが可能である。

図２８において、アイソレーションアンプ５７、ＦＰＧＡ５８及び外付け回路５９は、第３から第８の実施形態のアイソレーションアンプ３～８、ＦＰＧＡ７０，７５及び外付け回路８０，８２，８６をそれぞれ代表して示している。外付け回路５９には、アイソレーションアンプ５７からのクロックＭＣＬＫ及び出力データＭＤＡＴが入力される。外付け回路５９は、クロックＭＣＬＫ及び出力データＭＤＡＴに基づいて、検出結果ＡＬＭを発生する。

本実施形態においては、外付け回路５９は、検出結果ＡＬＭを選択信号としてセレクタ９２に出力する。セレクタ９２には、ＦＰＧＡ５８の出力端ＤＩＦからフィルタ処理後のデータも入力される。セレクタ９２は、Ｌレベルの選択信号によってＦＰＧＡ５８からのデータを選択して出力し、Ｈレベルの選択信号によって所定の特異値を選択して出力する。なお、特異値としては負の最大値等が考えられる。セレクタ９２は、選択した出力を制御回路９３のＤＩＦ端に出力する。

制御回路９３は、ＤＩＦ端に、正常レベルの信号が入力された場合には、入力信号はＦＰＧＡ５８からのデータと判定して処理を行う。一方、制御回路９３は、ＤＩＦ端に、特異値の信号が入力された場合には、入力信号は異常の発生を示す異常検出結果であるものと判定して処理を行う。

このように図２８の構成を採用することで、１つの端子でデータと異常検出結果を制御回路に伝送することが可能である。

（第１０の実施形態）
図２９は第１０の実施形態を示すブロック図である。図２９において図１２と同一の構成要素には同一符号を付して説明を省略する。図１２の実施形態はアイソレーションアンプ３の２次回路６０において発生した内蔵クロック（クロックＭＣＬＫ）を用いる例を説明したが、本実施形態は外部において作成した外部クロックをクロックＭＣＬＫとして用いる例を示すものである。

図２９のアイソレーションアンプ１５０の２次回路１５１は、クロック再生回路２４及びバッファ６３を省略した点がアイソレーションアンプ３の２次回路６０と異なる。アイソレーションアンプ１５０は、クロック入力端を介して外部からクロックＭＣＬＫがクロックＭＣＬＫＩＮとして入力される。２次回路１５１のデコーダ６１は、クロックＭＣＬＫＩＮを用いて、アイソレーション部３０から転送された差動信号をデコードして、差動入力ＶＩＮに対応する出力データＤＴＩを発生する。また、２次回路１５１のミキサ６２は、アイソレーションアンプ３のミキサ６２と同様に、出力データＤＴＩを検出信号ＦＬＴＮに応じて変化させた出力データＤＴＯを出力する。なお、２次回路１５１のミキサ６２は、クロックは出力しない。

図２９の例では、クロックＭＣＬＫは、ＦＰＧＡ１５５内に設けたクロック発生回路１５６によって生成される。ＦＰＧＡ１５５は、クロック発生回路１５６を付加した点がＦＰＧＡ７０と異なる。クロック発生回路１５６は、発生したクロックＭＣＬＫをラッチ７１に与えると共に、アイソレーションアンプ１５０のクロック入力端にも与える。

本実施形態は、内蔵クロックに代えて外部クロック用いた点が図１２の実施形態と異なるのみであり、他の構成及び作用は図１２の実施形態と同様である。

なお、本実施形態は図１２の第３の実施形態に適用した例を説明したが、クロックを加工する第７実施形態を除く、第３から第６、第８及び第９の実施形態に適用可能である。

（変形例）
図３０は変形例を示すブロック図である。図３０において図１と同一の構成要素には同一符号を付して説明を省略する。

図１の実施形態では、外付けの抵抗Ｒ１，抵抗Ｒ２と比較器１５とによって検出情報を発生させる例を説明したが、検出情報を発生する回路を内蔵していてもよい。図３０はこの場合の例を示している。

図３０のアイソレーションアンプ１６０の１次回路１６１は、比較器１５に代えて異常検出回路１６２を採用した点がアイソレーションアンプ１の１次回路１０と異なる。また、本変形例では、抵抗Ｒ１，Ｒ２は省略される。異常検出回路１６２には、入力差動信号ＶＩＮ＋，ＶＩＮ－が与えられる。異常検出回路１６２は、入力差動信号ＶＩＮ＋，ＶＩＮ－によって、異常の発生を検出するようになっている。例えば、異常検出回路１６２は、差動入力ＶＩＮを分圧して所定の検出電圧ＶＲＥＦと比較することにより、異常の発生を検出してもよい。異常検出回路１６２は、異常の発生の有無を示す検出信号をアイソレーション部３０を介して２次回路２０に出力する。

他の構成及び作用・効果は第１の実施形態と同様である。

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１～８…アイソレーションアンプ、１０…１次回路、１１…ΔΣＡＤＣ、１２…エンコーダ、１３…クロック生成器、１４…基準電圧生成器、１５…比較器、２０，２８，６０…２次回路、２１…デコーダ、２２…１ビットＤＡＣ、２３…ＬＰＦ、２４…クロック再生回路、２５…基準電圧生成器、２６，２７…異常入力検知出力回路、３０…アイソレーション部、５０…差動単相変換回路、５１…異常検出回路、５２，９０…制御回路、５５…モータ、５６…モータ駆動回路、６１…デコーダ、６２，１００，１１０，１２０，１３０，１４０…ミキサ、７０，７５…ＦＰＧＡ、７２…ＬＰＦ、８０，８２，８６…外付け回路。

Claims (3)

1. 検出対象の装置から与えられた入力信号をデジタル信号に変換するアナログデジタル変換回路と前記アナログデジタル変換回路の出力をエンコード処理して出力するエンコーダとを備える１次回路と、
   前記１次回路に設けられ、前記入力信号に生じた異常を検出して検出信号を発生する異常検出回路と、
   前記１次回路と２次回路との間を絶縁した状態で前記エンコーダの出力及び前記検出信号を前記２次回路に伝送するアイソレーション部と、
   前記２次回路に設けられ、前記アイソレーション部により伝送された前記エンコーダの出力及び前記検出信号を受信し、前記エンコード処理に対応するデコード処理を行うデコーダを含み、前記入力信号に対応する出力信号を発生する出力回路と、
   前記２次回路に設けられ、前記検出信号に基づいて、前記出力回路の出力信号を所定の法則で変化させて前記２次回路の出力信号とする異常入力検知出力回路と、を具備し、
   前記出力回路は、前記デコーダの出力をアナログ信号に変換するデジタルアナログ変換回路と、前記デジタルアナログ変換回路の出力の高域を制限して前記出力信号を発生するローパスフィルタとを含み、
   前記入力信号及び前記出力信号は、一対の差動信号であり、
   前記異常入力検知出力回路は、前記ローパスフィルタを介さずに、前記アイソレーション部から伝送される前記検出信号を入力し、入力された検出信号から異常が発生したことを検知し、前記検出信号により異常が発生したことが示された期間における前記出力信号である一対の差動信号の両方のレベルを同じ所定レベルだけ変化させる、アイソレーションアンプ。
2. 請求項１に記載のアイソレーションアンプと、
   前記アイソレーションアンプの出力信号から前記検出対象の装置から与えられた前記入力信号の異常の有無を検出して異常検出結果を制御回路に出力する検出回路と、を具備する異常状態検出装置。
3. 前記アイソレーションアンプの出力信号に含まれる前記入力信号に対応する信号を出力する処理回路と、
   前記処理回路の出力と前記入力信号に異常が発生したことを示す信号とを前記検出回路からの前記異常検出結果に基づいて切換えて前記制御回路の共通端子に出力するセレクタと、を具備する請求項２に記載の異常状態検出装置。