JP7773409B2 - 遅延およびパルス幅調整のためのデスキューセル - Google Patents

遅延およびパルス幅調整のためのデスキューセル

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Description

本発明は、遅延およびパルス幅調整のためのデスキューセルに関する。
電子デバイステストのためのテストシステムは、テスト対象デバイス（ＤＵＴ）に電圧テストパルスまたは電流テストパルスを提供するピンドライバ回路を含み得る。これに応じて、テストシステムはＤＵＴからの応答を測定するように、例えば、ＤＵＴが１つ以上の指定された動作基準を満たすか否かを判定するように構成され得る。
ある例では、テストシステムはタイミング信号を送るための動的制御を含み得、動的制御は、ＤＵＴに送信される、またはＤＵＴから受信される複数の信号を同期またはデスキューするための制御を含む。タイミング信号は様々な集積回路デバイスのテストを実行するために使用することができる。各テストではＤＵＴのそれぞれのピンにタイミング信号が印加され、対応する応答信号が解析され得る。タイミング信号は異なる経路で各ＤＵＴピンに到達する可能性があり、また、ＤＵＴからの応答信号も異なる経路で応答解析回路網に到達する可能性がある。このような伝播経路の違い、または信号のタイミングもしくは伝播への他の影響はテスト結果に影響を及ぼす可能性がある。正確な時間に、または同期してＤＵＴに到達することが望まれるテスト信号のタイミングを補正またはより正確に制御するために様々な技術を使用することができる。
タイミング誤差は本明細書では一般に「スキュー」と呼ばれる。デスキュー信号に対する従来のアプローチでは、各ピンの入力信号を時間的に合わせるために、多数の手動調整可能なポテンショメータが各ピンに関連付けられていた。システムの再キャリブレーションが必要な場合はポテンショメータを調整することができる。別のアプローチでは、デスキューシステムは信号を遅延させるための一連のステージを含み得る。より粗いステージは所定の遅延間隔の倍数によって信号を遅延させることができ、より細かいステージは遅延間隔のより細かい調整を提供することができる。
発明者らは、とりわけ、解決すべき課題として、タイミング信号を同期させる、または刺激信号のエッジプレースメントもしくはパルス幅特性を調整することによって、テスト対象デバイス（ＤＵＴ）におけるタイミング誤差を低減または排除できるテストシステムを提供することが挙げられることを認識した。
一実施例では、上述の問題に対するソリューションは、プログラム可能な遅延を提供するためのデスキューシステムを含む、または使用し得る。デスキューシステムは、テスト対象デバイスに提供されるテスト信号のエッジタイミングまたは他の特性を変更するように構成され得る。デスキューシステムは直列に結合された複数のタイミング制御セルを含み得る。複数のタイミング制御セルのうちの特定のセルは第１の入力ノードおよび第１の出力ノードを含み得、該セルは、第１の入力ノードで受信された入力信号を遅延させ、かつ／または、パルス幅を調整するように構成され得る。特定のセルは、直列内の先行セルの順方向出力ノード、または第１の入力ノードに結合された早期信号入力ノードと、直列内の後続セルの逆方向出力ノードに結合された後期信号入力ノードとをさらに含み得る。特定のセルは、セル制御コードの遅延成分に基づいて変調された信号と、早期信号入力ノードおよび後期信号入力ノードにおけるそれぞれのデータ信号とを組み合わせることによって中間信号を提供するように構成された合算回路をさらに含み得る。特定のセルは、セル制御コードのパルス幅成分と、合算回路からの中間信号とに基づいて、パルス幅調整された出力信号を第１の出力ノードにおいて提供するように構成されたパルス幅調整回路をさらに含み得る。
一実施例では、上述の問題に対するソリューションは、追加で、または代わりに、プログラム可能な遅延信号またはプログラム可能なパルス幅調整された信号を提供するための方法を含む、または使用し得る。方法は、とりわけ、複数の直列に結合された信号タイミング制御セルを使用することを含み得、制御セルはそれぞれ、パルス幅調整モード、遅延モード、またはパルス幅調整および遅延モードで動作する。方法は、タイミング制御セルのうちの第１のセルにおいて、第１のセルの入力ノードにおいて入力テスト信号を受信することと、セル制御コードを受信することと、入力テスト信号に基づく第１の遅延された信号を、直列に結合されたタイミング制御セルのうちの後続セルに提供することと、第１のセルにおいて、後続セルから第２の遅延された信号を受信することと、第２の遅延された信号に基づいて、パルス幅調整された出力信号を提供することとを含み得る。この実施例では、出力信号の遅延特性およびパルス幅特性は、セル制御コード内の情報に基づき得る。
発明の概要は、本願の主題の概要を提供することを意図している。本発明の排他的または網羅的な説明を提供することを意図したものではない。詳細な説明は、本願に関するさらなる情報を提供するために含められたものである。
あらゆる具体的要素または動作の議論を容易に識別するために、参照番号の最上位の桁（複数可）は、その要素が最初に紹介された図番号を示す。
は、入力信号の遅延されたバージョンとしての出力信号の例を概略的に示す。 は、入力信号のパルス幅調整されたバージョンとしての出力信号の例を概略的に示す。 遅延調整コードと信号遅延の大きさとの間の関係を概略的に示す。 パルス幅調整コードとパルス幅持続時間の変化との関係を概略的に示す。 遅延線形性誤差と遅延調整コードとの間の関係を概略的に示す。 第１のデスキューシステムの例を概略的に示す。 第１の遅延セルアレイの例を概略的に示す。 第２の遅延セルアレイの例を概略的に示す。 第３の遅延セルアレイの例を概略的に示す。 第１の信号遅延回路の例を概略的に示す。 第１の信号遅延回路に対応する遅延出力信号チャートを概略的に示す。 第１のパルス幅調整セルアレイの例を概略的に示す。 第２のパルス幅調整セルアレイの例を概略的に示す。 第３のパルス幅調整セルアレイの例を概略的に示す。 第１のパルス幅調整回路の例を概略的に示す。 第１のパルス幅調整回路に対応する信号タイミング図を概略的に示す。 ハイブリッドセルデスキューシステムの例を概略的に示す。 ハイブリッドデスキューセルのブロック図を概略的に示す。 第１のハイブリッドセルの模式的な例を概略的に示す。 第２のハイブリッドセルの模式的な例を概略的に示す。 ハイブリッドセルデスキューシステムの例を概略的に示す。 ハイブリッドセルデスキューシステムの例を概略的に示す。 ハイブリッドセルデスキューシステムを使用する方法の例を概略的に示す。
自動試験装置（ＡＴＥ）システムなどのテストシステムのピンドライバ回路は、指定された時間にテスト対象デバイス（ＤＵＴ）に電圧パルス刺激を提供することができ、また任意選択で、比較回路がＤＵＴからの応答を測定することができる。テストシステムは、様々なタイプのテスト対象デバイスに対応するために、出力信号の大きさに関して比較的広範囲にわたり高い忠実度の出力信号パルスを提供するように構成され得る。一実施例では、ＡＴＥシステムは、複数のテスト信号を同じＤＵＴまたは異なるＤＵＴに同時に提供するよう、実質的に独立して、かつ並行して動作可能な複数のテストチャネルを含み得る。
自動試験装置システムは概略的には、テストを実施し、ＤＵＴが１つ以上の性能仕様を満たしているか否かを判定するように構成される。特定のＤＵＴが指定されたタイミングまたは応答仕様に準拠しているか否かを判定するために、ＡＴＥシステムは正確で再現可能なテスト信号またはベクトルを提供し得る。
ＡＴＥシステムは部分的には該システムのエッジプレースメント精度によって特徴付けることができる。エッジプレースメントとは信号の忠実度または精度についての特性を指し、システムによってＤＵＴに提供されるテスト信号の精度および再現性を定量化するのに役立ち得る。より多くのチャネルが単一のシステムまたはダイに加えられるのに伴い、それに応じて、回路基板トレース、伝送信号長、寄生負荷効果、および、テスト信号の挙動に影響を及ぼす可能性のある他の物理的特性における差異を補償することが要求され得る。チャンネル間の差異は、タイミング誤差、例えばＤＵＴ上の異なるピンに提供される信号間のタイミング誤差を生じさせるおそれがある。一実施例では、プログラム可能なテスト信号デスキューセル（デスキュー回路またはタイミングバーニアとも呼ばれる）を使用して、例えば信号エッジプレースメント、パルス幅、または他の信号形態特性に関してベクトルタイミングを同期させることにより、ＤＵＴにおけるタイミング誤差を低減または排除するのを援助することができる。一実施例では、システム内の複数のチャネルのそれぞれにプログラム可能なテスト信号デスキューセル（複数可）が設けられ得る。
図１Ａは入力信号の遅延されたバージョンとしての出力信号の例を概略的に示す。図１Ａは、時間通りに入力信号を遅延させるために遅延デスキュー回路を使用した場合の結果を示す第１の遅延例１００ａを含む。第１の遅延例１００ａは第１の入力信号ベクトル１０２ａおよび第１の出力信号ベクトル１０４ａを含む。遅延デスキュー回路は入力ノードにおいて第１の入力信号ベクトル１０２ａを受け取り、第１の入力信号ベクトル１０２ａの遅延されたバージョンとして第１の出力信号ベクトル１０４ａを提供することができる。理想的な条件下では、遅延デスキュー回路は信号の忠実度、形態（例えば、波形の形状に対応）、または帯域幅を変更することなく、第１の入力信号ベクトル１０２ａを、調整可能な量だけちょうど遅延させ、時間のシフトを除き第１の入力信号ベクトル１０２ａのレプリカとして第１の出力信号ベクトル１０４ａを提供する。
図１Ａの例は、入力信号立ち上がり時間ＴＲｉｎｐｕｔ（例えば、第１の入力信号ベクトル１０２ａに対応）が出力信号立ち上がり時間ＴＲｏｕｔｐｕｔ（例えば、第１の出力信号ベクトル１０４ａに対応）と合致する場合は帯域幅制限がないことを示す。遅延時間ΔＴＤの大きさは遅延調整コードによって指定することができ、コードは、例えば、デスキュー回路コントローラに入力されるデジタルまたはアナログ制御信号を含み得る。
図１Ｂは入力信号のパルス幅が調整されたバージョンとしての出力信号の例を概略的に示す。図１Ｂは、入力信号のパルス幅特性を調整するためにパルス幅デスキュー回路を使用した場合の結果を示す第１のパルス幅の例１００ｂを含む。第１のパルス幅の例１００ｂは第２の入力信号ベクトル１０２ｂおよび第２の出力信号ベクトル１０４ｂを含む。説明を目的として、入力信号と出力信号との間のパルス幅の差異をより明確に示すために、図１Ｂの例では第２の入力信号ベクトル１０２ｂと第２の出力信号ベクトル１０４ｂは重ねられている。パルス幅デスキュー回路は入力ノードにおいて第２の入力信号ベクトル１０２ｂを受け取り、第２の入力信号ベクトル１０２ｂのパルス幅が調整されたバージョンとして第２の出力信号ベクトル１０４ｂを提供することができる。理想的な条件下では、パルス幅デスキュー回路は、他の形では信号の忠実度、形態、または大きさを変更することなく、第２の入力信号ベクトル１０２ｂのパルス幅を、調整可能な量だけちょうど調整し、パルス持続時間の拡張または収縮を除き第２の入力信号ベクトル１０２ｂパルスのレプリカとして第２の出力信号ベクトル１０４ｂを提供する。一実施例では、パルス幅調整ΔＴＰＷの大きさはパルス幅調整コードによって指定することができ、コードは、例えば、デスキュー回路コントローラに入力されるデジタルまたはアナログ制御信号を含み得る。
図２Ａおよび図２Ｂは異なるスキュー調整チャートの例を概略的に示す。チャートは異なるスキュー制御信号と対応する信号変化との間の関係を示す。例えば、図２Ａは、遅延調整コードと信号遅延の大きさ（例えば、図１Ａの例のΔＴＤに対応）との間の関係を示す第１のスキュー調整チャート２０２を含む。遅延調整コードはアナログ信号またはデジタル信号を含み得、例えば、図１Ａの第１の入力信号ベクトル１０２ａに適用する遅延の量または大きさを示すためにデスキュー回路に提供され得る。この実施例では、遅延調整コードは［最小］（例えば、ゼロ遅延）～［最大］（例えば、デスキュー回路によって提供可能な遅延の最大量）の範囲内の様々な値のうちの１つであり得る。図２Ａの例では、第１のスキュー調整チャート２０２の直線は、遅延調整コードと対応する信号遅延幅との間の理想的な線形関係を示す。
図２Ｂの例は、パルス幅調整コードとパルス幅持続時間変化の大きさ（例えば、図１Ｂの例のΔＴＰＷに対応）との間の関係を示す第２のスキュー調整チャート２０４を含む。パルス幅調整コードはアナログまたはデジタル信号を含み得、例えば、図１Ｂの第２の入力信号ベクトル１０２ｂに適用するパルス幅調整の量または大きさを示すためにデスキュー回路に提供することができる。この実施例では、パルス幅調整コードは、［最小］（例えば、デスキュー回路によって提供可能なパルス幅の最大減少を示す値）～［最大］（例えば、デスキュー回路によって提供可能なパルス幅の最大増加を示す値）の範囲内の様々な値のうちの１つであり得る。図２Ｂの例では、第２のスキュー調整チャート２０４の直線は、パルス幅調整符号と対応する信号パルス幅変化の大きさとの間の理想的な線形関係を示す。
図３は、遅延線形性誤差と遅延調整コードとの間の関係を示す第３のチャート３００を概略的に示す。遅延線形性誤差は遅延偏差とも呼ばれる。この実施例では、誤差ライン３０２は、第１のスキュー調整チャート２０２によって図２に示される理想的なデスキュー関係には線形性誤差がないことを示す。他の実施例では、関係は非線形であり得、そのような場合、誤差ライン３０２は水平線から外れる。一般に、遅延調整コードと、その結果としての出力での信号遅延との間の関係は予測可能かつ繰り返し可能であることが好ましい。非線形性または予測不可能性は、エッジプレースメントの不確実性を導入し、誤ったまたは一貫性に欠けた測定結果をもたらす可能性があるため、望ましくない。パルス幅調整コードと、その結果としての出力での信号パルス幅調整との間の関係の線形性および予測可能性も同様に重要である。
入力信号を受信し、例えば遅延またはパルス幅（例えば、パルス信号持続時間）に関して入力信号に対してデスキューされた出力信号を提供するために様々な信号処理回路トポロジーを使用することができる。図４は第１の信号処理回路または第１のデスキューシステム４００の例を概略的に示す。第１のデスキューシステム４００の例は、デスキュー入力ノード４０２において入力信号Ｄを受信し、それに応じて、遅延された中間信号Ｘを提供するように構成された遅延回路４０６を含む。第１のデスキューシステム４００は、遅延回路４０６から遅延された信号Ｘを受信し、それに応じて、出力信号ノード４０４においてデスキューされた信号Ｑを提供するように構成されたパルス幅調整回路４１０を含む。
一実施例では、遅延回路４０６はセルベースのトポロジーを備える。遅延回路４０６は遅延セルのアレイまたは一連の遅延セルとしてセルＤ１～セルＤＮを含み得る。各セルは入力信号に対して同じまたは異なる遅延を適用するように構成され得る。遅延回路４０６は、例えばデスキューコントローラから遅延調整コードを受け取るように構成され得、遅延調整コードは、例えば１つ以上の遅延セルを使用して入力信号に適用される遅延の大きさを指定することができる。
一実施例では、例えば最小信号遅延を提供するために、遅延回路４０６内の複数の遅延セルのうちのゼロ個または１つのみが使用されてもよく、または最大信号遅延を提供するために遅延回路４０６内の全ての遅延セルが使用されてもよい。一実施例では、中間信号遅延を提供するために遅延回路４０６内の全てよりも少ないセルが使用され得る。図５Ａ、図５Ｂ、図５Ｃ、図６、および図７は、遅延回路４０６の例および遅延回路網の例、ならびに信号タイミング遅延の例を概略的に示す。
図４の例では、遅延回路４０６は複数の異なる遅延セルＤ１～ＤＮの並列接続を示す。以下に示す例においてさらに説明するように、遅延回路４０６内の遅延セルのグループのうちの少なくとも１つのセルは、遅延チェーンを「ループバック」または終了させるように構成され得る。より少ないまたは中間の遅延量が指定された場合、ループバックセルに後続する遅延回路４０６内の１つ以上のセルは使用されない可能性がある。
一実施例では、パルス幅調整回路４１０はセルベースのトポロジーを備える。パルス幅調整回路４１０は、パルス幅調整セルのアレイまたは一連のパルス幅調整セルとしてセルＰＷ１～セルＰＷＮを含み得る。各セルは入力信号に同じまたは異なるパルス幅調整を適用するように構成され得る。パルス幅調整回路４１０は、例えばデスキューコントローラからパルス幅調整コードを受け取るように構成され得、パルス幅調整コードは、例えば１つ以上のパルス幅調整セルを使用して入力信号に適用するパルス幅変化の大きさまたは向きを指定することができる。
一実施例では、例えば最小パルス幅調整変化を提供するために、パルス幅調整回路４１０内の複数のセルのうちのゼロ個または１つのみが使用されてもよく、または最大パルス幅調整変化を提供するためにパルス幅調整回路４１０内の全てのセルが使用されてもよい。一実施例では、中間パルス幅変化を提供するためにパルス幅調整回路４１０内の全てよりも少ないセルが使用され得る。図８Ａ、図８Ｂ、図８Ｃ、図９、および図１０は、パルス幅調整回路４１０の例および信号パルス幅変化の例を概略的に示す。
パルス幅調整回路４１０は複数の異なるパルス幅調整セルＰＷ１～ＰＷＮの直列接続を示す。セルのうちの任意の１つ以上はアクティブパルス幅調整モードまたはバイパスモードに構成され得る。アクティブモードのセルは信号のパルス幅特性に影響を及ぼすことができ、一方、バイパスモードのセルは、実質的にもしくは完全に使用されない、または信号劣化を回避するために信号チェーンから除外される可能性がある。
図５Ａ、図５Ｂ、および図５Ｃは、調整可能な信号遅延を提供するためのデスキューセルアレイの例を概略的に示す。例えば、図５Ａは第１の遅延セルアレイ５００ａを含み、図５Ｂは第２の遅延セルアレイ５００ｂを含み、図５Ｃは第３の遅延セルアレイ５００ｃを含む。様々なデスキューセルアレイの例は、図４の例の遅延回路４０６に概略的に対応し得る。
各遅延セルアレイの例において、図示されるアレイ、またはより大きなアレイの一部は、「セル１」、「セル２」、および「セル３」と称される３つの個別のセルを含む。各セルは、順方向入力ノードＤＦを介して入力信号を受信し、遅延時間だけ入力信号を遅延させ、そして逆方向出力ノードＱＲを介して遅延された出力信号を提供するように構成される。ある特定のセルによって提供可能な量よりも大きな遅延量が必要とされる場合、該セルは順方向出力ノードＱＦを介して隣接セルに信号を送信することができる。後にさらに説明するように、その後、特定のセルは該隣接セルから逆方向入力ノードＤＲを介して遅延された信号を受信する。各例の「プログラムされた遅延」ラインは、例示される３セルアレイが提供可能な最小遅延および最大遅延に対して相対的な遅延調整コードの図的表現である。
第１の遅延セルアレイ５００ａの例では、「プログラムされた遅延」ライン上に示されるように、アレイは最小遅延を提供する。この実施例では、第１のセル、セル１はループバック構成に構成されている。第１の遅延セルアレイ５００ａは入力信号Ｄを受信し、セル１において順方向遅延時間ΔＦおよび逆方向遅延ΔＲだけ信号を遅延させ、遅延された出力信号Ｑを提供することができる。第１の遅延セルアレイ５００ａの実施例では、入力信号Ｄから、遅延された出力信号Ｑへの総遅延は（ΔＦ＋ΔＲ）である。
図５Ｂの「プログラムされた遅延」ライン上に示されるように、第２の遅延セルアレイ５００ｂの例では、最小遅延よりも大きい第１の中間遅延がアレイによって提供される。第１の中間遅延はセル１と隣接セルであるセル２との組み合わせを使用して生成される。セル１はパススルー構成に構成されており、セル２はループバック構成に構成されている。図示されるように、入力信号Ｄはデスキューに入り、セル１を通過してセル２に到達し、その後セル１に戻り、遅延された出力信号Ｑとしてデスキューから出る。信号は、セル１の順方向遅延ΔＲ、セル２の順方向遅延ΔＦ、セル２の逆方向遅延ΔＲ、およびセル１の逆方向遅延ΔＲだけ遅延されるので、この実施例における総遅延は（２ΔＦ＋２ΔＲ）である。
第３の遅延セルアレイ５００ｃの例では、アレイは、最小遅延よりも大きく、第１の中間遅延よりも小さい第２の中間遅延を提供する。この遅延は、早期遅延信号と後期遅延信号との間を補間することによって提供される。ここではセル１は補間構成に構成されており、セル２はループバック構成に構成されている。早期遅延信号は、入力信号Ｄを第１の遅延量、例えばセル１の順方向遅延ΔＦだけ遅延させる（総遅延ΔＦ）ことによって生成することができる。後期遅延信号は、既にΔＦの遅延を有する早期遅延信号を、セル２の順方向遅延ΔＦおよびセル２の逆方向遅延ΔＲだけ遅延させる（総遅延（２ΔＦ＋ΔＲ）ことによって生成することができる。早期遅延信号と後期遅延信号との間の補間の結果、ΔＦと（２ΔＦ＋ΔＲ）との間の総遅延を有する補間遅延信号が得られる。その後、セル１は補間遅延信号を逆方向遅延ΔＲだけ遅延させ、１×（ΔＦ＋ΔＲ）と２×（ΔＦ＋ΔＲ）との間の総遅延を有する遅延された出力信号Ｑを提供する。このようにして、デスキューは最小遅延と第１の中間遅延との間の任意の遅延を提供することができる。
３セルアレイの例を拡張することで、多数のセルを有するデスキューシステムが如何にして任意の最小遅延と最大遅延との間の遅延を提供し得るかを理解することができる。中間セル（例えば、セルｎ）を補間構成に構成されるセルとして選択し、それより前の全てのセル（例えば、セル１～セル（ｎ－１））をパススルー構成とし、セルｎに後続する隣接セル（例えば、セル（ｎ＋１））をループバック構成とすることにより、ｎ×（ΔＦ＋ΔＲ）と（ｎ＋１）×（ΔＦ＋ΔＲ）との間の遅延を提供することができる。このようにして、例えば全ての先行するセルをパススルー構成に、次のまたは後続セルをループバック構成に維持しつつ、どのセルがセルｎであるか、または補間構成に構成されるかを変更することによって、最小遅延と最大遅延との間の任意の遅延量が提供され得る。
図６は、遅延された信号を生成するために使用され得る第１の信号遅延回路６００の例を概略的に示す。一実施例では、第１の信号遅延回路６００は、例えば、２つの入力信号間を補間することで、制御可能に遅延された出力信号を生成するために１つ以上の遅延セルにおいて使用され得る遅延回路の例を含む（例えば、図５Ａ～図５Ｃの記載を参照されたい）。第１の信号遅延回路６００は電流スプリッタ６０４（例えば、電流信号を分割または配分するように構成された回路）を含む。電流スプリッタ６０４は、電流源６０２からソース電流信号ＩＣＴＲＬを受信し、ソース電流信号を、第１の電流信号経路６０６および第２の電流信号経路６０８を含むそれぞれの信号経路の早期電流ＩＥＡＲＬＹおよび後期電流ＩＬＡＴＥに分割するように構成される。電流スプリッタ６０４は、早期電流ＩＥＡＲＬＹおよび後期電流ＩＬＡＴＥの和がＩＣＴＲＬに等しくなるように、指定された遅延量または遅延時間に基づいてソース電流信号ＩＣＴＲＬを分割または配分する。第１の電流信号経路６０６は早期スイッチＳＷＥＡＲＬＹを含み、第２の電流信号経路６０８は後期スイッチＳＷＬＡＴＥを含む。早期スイッチおよび後期スイッチは、それぞれ早期信号入力ノード６１０および後期信号入力ノード６１２における入力信号によって別々に作動される。早期スイッチおよび後期スイッチに続いて、第１および第２の電流信号経路は合算ノード６１８に結合される。合算ノード６１８は負荷抵抗６１６およびコンデンサ６１４にも結合されている。
一実施例では、図５Ａ～図５Ｃの例における遅延セルはそれぞれ、第１の信号遅延回路６００の１つ以上の実例を含み得る。第１の実施例では、早期信号入力ノード６１０は順方向入力信号ＶＥＡＲＬＹ（例えば、入力信号Ｄに対応）を受信するように構成され得、後期信号入力ノード６１２は使用されない可能性がある。出力、例えば合算ノード６１８におけるＶＯＵＴは、順方向出力ノードＱＦに対応し得る。第２の実施例では、早期信号入力ノード６１０は、順方向入力信号ＶＥＡＲＬＹ（例えば、順方向出力ノードＱＦにおける信号に対応）を受信するように構成され得、後期信号入力ノード６１２は、逆方向入力信号ＶＬＡＴＥ（例えば、逆方向入力ノードＤＲにおける信号に対応）を受信するように構成され得る。出力、例えば合算ノード６１８におけるＶＯＵＴは、逆方向出力ノードＱＲに対応し得る。
図７は、合算ノード信号とソース電流信号との間の関係を示す例を概略的に示す。図７の例は、異なる遅延の例に係る、第１の信号遅延回路６００の合算ノード６１８における電圧ＶＯＵＴを示す遅延出力信号チャート７００を含む。遅延出力信号チャート７００は、それぞれ最小遅延および最大遅延を提供する回路構成に対応する第１のトレース７０２および第２のトレース７０４を含む。第１のトレース７０２は、電流スプリッタ６０４が第１の電流信号経路６０６に１アンペアの電流信号を提供し、第２の電流信号経路６０８に電流信号を提供しない回路構成に対応する。結果として、時間ＴＥＡＲＬＹにおいて、早期信号入力ノード６１０で信号ＶＥＡＲＬＹがローからハイに遷移することに起因して、時間Ｔ１において、合算ノード６１８は中央電圧０．５Ｖに充電される。第２のトレース７０４は、電流スプリッタ６０４が第２の電流信号経路６０８に１アンペアの電流信号を提供し、第１の電流信号経路６０６に電流信号を提供しない回路構成に対応する。結果として、時間ＴＬＡＴＥにおいて、後期信号入力ノード６１２で信号ＶＬＡＴＥがローからハイに遷移することに起因して、時間Ｔ４において、合算ノード６１８は０．５Ｖに充電される。
遅延出力信号チャート７００は、中間遅延を示す第３のトレース７０６および第４のトレース７０８を含む。これらのトレースは、例えば、電流スプリッタ６０４が、第１の電流信号経路６０６と第２の電流信号経路６０８との間でソース電流信号ＩＣＴＲＬを分割する場合の遅延を示す。例えば、第３のトレース７０６は、第１の電流信号経路６０６が第２の電流信号経路６０８よりも大きな電流信号を搬送する結果、時間Ｔ２において合算ノード６１８が０．５Ｖに充電される回路構成に対応する。第４のトレース７０８は、第２の電流信号経路６０８が第１の電流信号経路６０６よりも大きな電流信号を搬送する結果、時間Ｔ３において合算ノード６１８が０．５Ｖに充電される回路構成に対応する。
したがって、図７の例は、第１の信号遅延回路６００が、電流スプリッタ６０４によって第１の電流信号経路６０６および第２の電流信号経路６０８のそれぞれに提供される電流の量に基づいて、入力信号に対して選択的かつ調整可能に遅延された信号を生成できることを概略的に示す。第１の電流信号経路６０６に分配される電流が相対的に多い第３のトレース７０６では、電圧ＶＯＵＴは時間Ｔ２において遷移し、これは時間Ｔ４における最大遅延遷移よりも時間Ｔ１における最小遅延遷移に近い。電流スプリッタ６０４が第２の電流信号経路６０８に流す電流の量が増えると、結果として生じる信号遷移は、例えば第４のトレース７０８に対応する最大遅延遷移に近づく。このようにして、最小遅延と最大遅延との間の中間遅延量を提供するために、ソース電流信号ＩＣＴＲＬを任意の割合または比率で分割することができる。
再び図７を参照すると、最小遅延に対応する第１のトレース７０２のスルーレートは、最大遅延に対応する第２のトレース７０４のスルーレートと実質的に同じであり得る。したがって、ＴＥＡＲＬＹからＴ１までの遅延はＴＬＡＴＥからＴ４までの遅延と実質的に同じであり得る。これはまた、Ｔ１からＴ４までの遅延がＴＥＡＲＬＹからＴＬＡＴＥまでの遅延と実質的に同じであることを意味する。したがって、結果として生じる信号遷移は、信号ＶＥＡＲＬＹと信号ＶＬＡＴＥと間の補間、および、例えば逆方向遅延ΔＲによって表され得る固定遅延（例えば、Ｔ１－ＴＥＡＲＬＹまたはＴ４－ＴＬＡＴＥ）に依存し得る。０～（ＴＬＡＴＥ－ＴＥＡＲＬＹ）で調整可能な遅延とも見なされ得る補間は、電流スプリッタ６０４によって提供されるＩＥＡＲＬＹとＩＬＡＴＥとの間の関係、または両電流の値によって決定される。
図８Ａ、図８Ｂ、および図８Ｃは、例えば調整可能なパルス幅を信号に与えるためのパルス幅調整セルアレイ内の複数の異なる構成を有するセルの例を概略的に示す。例えば、図８Ａは第１のパルス幅調整セルアレイ８００ａを含み、図８Ｂは第２のパルス幅調整セルアレイ８００ｂを含み、図８Ｃは第３のパルス幅調整セルアレイ８００ｃを含む。これらのパルス幅調整セルアレイの例は、一般に、図４の例のパルス幅調整回路４１０に対応し得る。
図示のパルス幅調整セルアレイの例はそれぞれ、「セルＰＷ１」～「セルＰＷＮ」と称されるＮ個のパルス幅調整セルを含む。各セルは、入力信号がパルス幅調整を受けるアクティブモード、または入力信号が変更されないバイパスモードに構成され得る。一実施例では、各セルは、順方向入力ノードを介して入力信号Ｄを受信し、指定されたパルス幅調整量だけ入力信号を調整し、出力ノードを介して遅延された出力信号Ｑを提供するように構成される。１つのセルによって提供可能な量よりも多いパルス幅調整が必要な場合、複数のセルをアクティブモードにすることができる。例として、該アレイを用いて得られる最小値（例えば、パルス幅の最大減少に対応）および最大値（例えば、パルス幅の最大増加に対応）に対して相対的なパルス幅調整コードの図的表現である「プログラムされたパルス幅調整」ラインが挙げられる。
第１のパルス幅調整セルアレイ８００ａの例では、「プログラムされたパルス幅調整」ライン上に示されるように、アレイは中間パルス幅調整を提供することができる。この例では、Ｎ個未満のパルス幅調整セルがアクティブモード、すなわちパルス幅調整モードに構成され、アレイ内の他のセルはバイパスモードに構成される。第１のパルス幅調整セルアレイ８００ａは、第１のセル、セルＰＷ１において、例えばパルス幅持続時間がΔＴ２である入力信号Ｄを受信し得、それに応じて、例えば異なるパルス幅持続時間ΔＴ１を有する出力信号Ｑを提供し得る。第１のパルス幅調整セルアレイ８００ａの例では、第１のパルス幅調整セルＰＷ１は、ΔＴ２＞ΔＴ１となるように、入力信号のパルス幅特性を減少させるように構成される。言い換えれば、「プログラムされたパルス幅調整」が中央値未満の値を指し示すことから、第１のパルス幅調整セルＰＷ１は、出力信号が入力信号よりも小さいパルス幅を有するよう、負のパルス幅調整を適用するように構成され得る。
第２のパルス幅調整セルアレイ８００ｂの例では、「プログラムされたパルス幅調整」ライン上の中央に示されるように、アレイは実質的にゼロのパルス幅調整を提供する。この例では、Ｎ個のパルス幅調整セルはそれぞれバイパスモードに構成される。したがって、第２のパルス幅調整セルアレイ８００ｂは、第１のセル、セルＰＷ１において、例えばパルス幅持続時間がΔＴ２である入力信号Ｄを受信し得、それに応じて、例えば実質的にまたは全く同じパルス幅持続時間ΔＴ２を有する出力信号Ｑを提供することができる。
第３のパルス幅調整セルアレイ８００ｃの例では、「プログラムされたパルス幅調整」ライン上に示されるように、アレイは最大パルス幅調整を提供し得る。この例では、Ｎ個のパルス幅調整セルは全てアクティブモード、すなわちパルス幅調整モードに構成される。第３のパルス幅調整セルアレイ８００ｃは、第１のセル、セルＰＷ１において、例えばパルス幅持続時間がΔＴ２である入力信号Ｄを受信し得、それに応じて、例えば異なるパルス幅持続時間ΔＴ３を有する出力信号Ｑを提供し得る。第３のパルス幅調整セルアレイ８００ｃの例では、Ｎ個のパルス幅調整セルＰＷ１～ＰＷＮはそれぞれ、ΔＴ３＞ΔＴ２となるように入力信号のパルス幅特性を延ばすまたは増加させるように構成され得る。しかし、ΔＴ２＞ΔＴ３となるように入力信号のパルス幅特性を減少させるようにセルを構成することも可能である。
図８Ａ～図８Ｃの例では、Ｎ個のセルは各々、出力信号の実際のパルス幅に影響を及ぼす可能性がある、いくらかの無視できるまたは無視できないジッタを導入する可能性がある。各セルはバイパスモードであろうとアクティブまたはパルス幅調整モードであろうとジッタを導入する可能性がある。すなわち、信号がＮ個の異なるセルを直列に通過するため、出力信号は、１つまたは全てのセルによって導入され得るジッタまたは他の信号カラレーション（ｓｉｇｎａｌ ｃｏｌｏｒａｔｉｏｎ）によって影響を受けるおそれがある。図８Ａ～図８Ｃの例では、ジッタの合計は、システムで使用されるセルの数Ｎに比例し得、Ｎは、指定された最大パルス幅調整を提供するために使用されるセルの数である。
図９は、パルス幅調整信号を生成するために使用可能な第１のパルス幅調整回路９００の例を概略的に示す。一実施例では、第１のパルス幅調整回路９００は、例えば、制御されたパルス幅調整された信号を提供するために１つ以上のパルス幅調整セル内で使用され得るパルス幅調整回路の例を含む。第１のパルス幅調整回路９００は、パルス幅回路入力９０６において入力信号Ｄ（例えば、成分ＤおよびＤバーを含む差動信号として）を受信し、それに応じて、パルス幅回路出力９０８において対応する出力信号Ｑ（例えば、差動信号として）を提供するように構成され得る。出力信号Ｑは入力信号Ｄとは異なるパルス幅特性を有し得る。
第１のパルス幅調整回路９００は、入力信号を受信するように構成された第１の差動対９１０を含み、第１の差動対９１０は、例えば第１および第２のトランジスタＮ１およびＮ２を含む。第１の差動対９１０は、例えば第３および第４のトランジスタＮ３およびＮ４ならびにそれぞれの負荷抵抗を含む共通のベースステージ９１４に結合されている。第１の差動対９１０および共通のベースステージ９１４はカスコード構成を提供する。カスコードからの出力は、例えば第５および第６のトランジスタＮ５およびＮ６を含むエミッタフォロワ対９１２を駆動し得る。図９の例では、第１の差動対９１０の第１および第２のトランジスタＮ１およびＮ２のエミッタは共通の電流源Ｉ２によってバイアスをかけられ、第５および第６のトランジスタＮ５およびＮ６のエミッタは、それぞれの電流源Ｉ４およびＩ５によってバイアスをかけられる。
一実施例では、カスコードからの出力は第１のパルス幅タイミング信号９０２および第２のパルス幅タイミング信号９０４を含み得る。タイミング信号の振幅特性は、とりわけ、カスコードにそれぞれ提供され得る負荷抵抗および電流信号の値による影響を受け得る。例えば、第１の電流源Ｉ１または第１の調整可能な電流源９１６、および第３の電流源Ｉ３または第２の調整可能な電流源９１８はそれぞれのキープアライブ電流源を含み得る。キープアライブ電流源は、カスコードの各脚にそれぞれのバイアス信号を提供することによって負荷抵抗間の最小電圧降下を確保するように構成される。各パルス幅タイミング信号、またはカスコードからの各出力は、負荷抵抗における電圧と、第１の差動対９１０の対応する脚を通して切り替えられる電圧とのそれぞれの組み合わせまたは重ね合わせを含み得る。したがって、各負荷抵抗における電圧、または第１のパルス幅タイミング信号９０２および第２のパルス幅タイミング信号９０４は、第１の調整可能な電流源９１６および第２の調整可能な電流源９１８によって提供されるバイアス信号に依存する。言い換えると、第１の調整可能な電流源９１６および第２の調整可能な電流源９１８などの可変電流源を使用して、第１のパルス幅調整回路９００の第１のパルス幅タイミング信号９０２および第２のパルス幅タイミング信号９０４のコモンモードを調整することができる。調整されたコモンモード信号と連携して、結果的な、または対応する出力信号パルス幅変化をもたらすことができる。
図１０は、第１のパルス幅調整回路９００の例からのカスコード出力と、例えばパルス幅回路出力９０８からの差動出力信号との間の関係を示す例１０００を概略的に示す。例１０００において、出力信号ＶＯＵＴは、出力信号Ｑと出力信号Ｑバーとの交差の関係を表す。出力信号ＶＯＵＴのパルス幅特性は、第１のパルス幅タイミング信号９０２と第２のパルス幅タイミング信号９０４との間の関係に依存する。
図１０の例において、初期の第１のパルス幅タイミング信号９０２ａと初期の第２のパルス幅タイミング信号９０４ａとの交差は、出力信号における、例えば低から高または高から低への遷移に対応する。両信号のコモンモードは、例えば第１の調整可能な電流源９１６または第２の調整可能な電流源９１８によって提供されるバイアス信号の振幅を制御することによって、独立して調整され得る。一実施例では、調整された第１のパルス幅タイミング信号９０２ｂは、第１の調整可能な電流源９１６によって提供されるバイアス電流の量の減少に対応し得、調整された第２のパルス幅タイミング信号９０４ｂは、第２の調整可能な電流源９１８によって提供されるバイアス電流の量の増加に対応し得る。バイアス変化の結果、調整された第１のパルス幅タイミング信号９０２ｂと調整された第２のパルス幅タイミング信号９０４ｂとの交差が時間に関してずれ、交差を表す出力信号ＶＯＵＴのパルス幅はこれに対応して変化し得る。
再び図４を参照すると、第１のデスキューシステム４００は、例えば別個の機能ブロックまたは回路網を含み得る遅延回路４０６およびパルス幅調整回路４１０を含む。遅延回路４０６およびパルス幅調整回路４１０はそれぞれ、ダイサイズ、コスト、消費電力、制御回路網、および他の特性に関して異なる要件を有し得る。パルス幅調整回路４１０の上記例では、パルス幅調整回路４１０を構成する複数のセルは直列に結合され、一部の実施例では動作中に各セルが給電される。すなわち、パルス幅調整セル内のそれぞれのバイアス源または電流源がアクティブであり得、システムの全体的な消費電力に寄与し得る。一実施例では、直列に結合されたセルはそれぞれ、パルス幅調整セルがバイパスモードまたは最小調整モードである場合を含め、ジッタ、または元の入力信号からのエッジプレースメント偏差を導入する可能性がある。例えば、信号が各パルス幅調整セル内の各差動対またはカスコード増幅回路を通過するにつれて、ジッタが蓄積される可能性がある。
一実施例では、第１のデスキューシステム４００に関連付けられたこれらの問題および他の問題に対するソリューションは、遅延調整機能およびパルス幅調整機能を含むハイブリッドセルを有するセルベースのデスキューシステムトポロジーを含むまたは使用し得る。システム内の各ハイブリッドセルに遅延調整機能およびパルス幅調整機能が合わせて設けられることで、サポートまたは制御回路網を統合し、インフラストラクチャを共有することができる。統合アーキテクチャは省電力化を実現するとともに、テストシステムのダイ面積を減らすことを可能にする。一実施例では、システムは、信号遅延を付与するか、またはパルス幅特性を調整するように構成され得る複数のセルを含み得、システム内の全てのセルよりも少ないセルが使用されてもよい。より少ないまたは最小数のセルを使用することはジッタの低減に有用であり得、また、電力消費の低減に有用であり得る。
図１１は、ハイブリッドセルデスキューシステム１１００の例を概略的に示す。ハイブリッドセルデスキューシステム１１００は、入力信号Ｄを受信し、１つ以上のハイブリッドセルを使用して信号を処理し、そして、入力信号に対して、例えば遅延および／またはパルス幅に関してデスキューされた出力信号Ｑを提供するように構成することができる。ハイブリッドセルデスキューシステム１１００のこの例は、セルＨ１～セルＨＮと称されるＮ個の異なるハイブリッドセルのアレイを有するセルベースのシステムを含む。図１１の例は、ハイブリッドセルデスキューシステム１１００をハイブリッドセルのみを含むものとして示しているが、他のシステムは、ハイブリッドセル、遅延セル（例えば、遅延回路４０６の上記例からの１つ以上のセル）、またはパルス幅調整セル（例えば、パルス幅調整回路４１０の上記例からの１つ以上のセル）の組み合わせを含むことができる。
ハイブリッドセルデスキューシステム１１００は、例えばデスキューコントローラからハイブリッドセル制御コードを受け取るように構成され得る。ハイブリッドセル制御コードは、例えば、１つ以上のハイブリッドセルのための構成指示を指定するように構成された１つ以上の信号を含み得る。構成指示は、例えば、入力信号に適用されるべき遅延の大きさに関する情報（例えば、遅延調整コード）、または入力信号に適用されるパルス幅変化の大きさまたは方向に関する情報（例えば、パルス幅調整コード）を含む。一実施例では、ハイブリッドセル制御コード内の情報は、システム内の各ハイブリッドセルを遅延セルまたはパルス幅調整セルとして構成するために使用され得る。
一実施例では、入力信号を受信するための１つ以上の先行するセル、または第１のセルはパルス幅調整セルとして構成され得、後続するまたは後続セルは遅延セルとして構成され得る。一実施例では、入力信号を受信するための１つ以上の先行するセル、または第１のセルは遅延セルとして構成され得、後続するまたは後続セルはパルス幅調整セルとして構成され得る。別の例では、ハイブリッドセルは入力信号を遅延させ、かつパルス幅を調整するように構成されてもよい。一実施例では、ハイブリッドセルデスキューシステム１１００内のセルのうちの少なくとも１つはループバックセルとして構成され得、ループバックセルでは、信号経路方向が、システム内の先行セルのうちの１つ以上のセル内のリターン経路に向かって戻り、該リターン経路を通って伝播する。他の実施例では、セルのうちの１つ以上は、遅延された信号またはパルス幅調整された信号を受信またはモニタリングすることを可能にするシグナルタップを含み得る。
一実施例では、例えば最小の信号遅延または最小のパルス幅調整を提供するために、ハイブリッドセルデスキューシステム１１００内の最小数のセルが使用され得る。別の実施例では、最大の信号遅延または最大のパルス幅調整を提供するためにハイブリッドセルデスキューシステム１１００内の全てのセルが使用され得る。一実施例では、例えばハイブリッドセル制御コード内の情報または指示に従って中間信号遅延または中間パルス幅調整を提供するために、遅延回路４０６内の全てのセルより少ないセルが使用され得る。
図１２はハイブリッドセル１２０２のブロック図の例を概略的に示す。ハイブリッドセル１２０２は、図１１の例のハイブリッドセルＨ１～ＨＮのうちの１つの例を含み得る。ハイブリッドセル１２０２は、入力信号（例えば、ＶＩＮ）を受信するように構成された順方向入力ノード１２０４を含み得、それに応じて、順方向出力ノード１２０６において後続セルに順方向出力信号を提供する、または逆方向出力ノード１２１０において出力信号（例えば、ＶＯＵＴ）を提供し得る。ハイブリッドセル１２０２は、制御信号、例えば図１１の例のハイブリッドセル制御コードを受け取るように構成され得る。制御信号内の情報は、遅延を提供するように、パルス幅調整を提供するように、または両方を提供するようにハイブリッドセル１２０２を構成するために使用され得る。制御信号内の情報は遅延またはパルス幅調整の大きさを定めてもよい。
ハイブリッドセル１２０２は、順方向入力ノード１２０４と順方向出力ノード１２０６との間の順方向経路内に順方向信号遅延回路１２１２を含み得る。ハイブリッドセル１２０２は、追加でまたは代わりに、逆方向入力ノード１２０８と逆方向出力ノード１２１０との間の逆方向経路内に逆方向信号遅延回路１２１６を含み得る。順方向信号遅延回路１２１２および逆方向信号遅延回路１２１６は、例えばハイブリッドセル制御コードからの情報を使用して、各々の入力における信号に固定または可変の信号遅延を与えるように構成され得る。
ハイブリッドセル１２０２は、パルス幅調整を提供するように構成されたパルス幅調整セル回路１２１８を含む。図１２の例では、パルス幅調整セル回路１２１８は、逆方向信号遅延回路１２１６と逆方向出力ノード１２１０との間の逆方向信号経路内に設けられる。他の実施例では、パルス幅調整セル回路１２１８はハイブリッドセル１２０２内の他の場所に設けられ得、例えば、順方向経路内の順方向信号遅延回路１２１２と順方向出力ノード１２０６との間、または順方向入力ノード１２０４と順方向信号遅延回路１２１２との間などの場所に設けられ得る。
ハイブリッドセル１２０２の例は、例えば早期データ信号経路、中期データ信号経路、または後期データ信号経路に関する情報を使用して、調整可能な遅延を提供するように構成され得る。Ｍｏｒｔらは、参照によりその全体が本明細書に援用される米国特許第１０，５４７，２９４号、「Ｄｅｓｋｅｗ Ｃｉｒｃｕｉｔ ｆｏｒ Ａｕｔｏｍａｔｅｄ Ｔｅｓｔ Ｓｙｓｔｅｍｓ」において、例えば図１２～図１７およびこれらの図に対応する記載において、早期信号経路、中期信号経路、および後期信号経路を有するように構成され得る様々な遅延回路の例を示している。本明細書で導入されるハイブリッドセルの説明を容易にするために、一般に、本明細書の図１２およびＭｏｒｔらの例の早期、中期、および後期データ信号経路の３つ全てではなく、２つのデータ信号経路を備えた回路網またはセルの例に限定して議論を行う。
図１２の例では、ハイブリッドセル１２０２は合算回路１２１４を含む。合算回路１２１４は、早期、中期、および後期信号経路から情報を受け取り、情報を組み合わせて、例えば逆方向信号遅延回路１２１６またはパルス幅調整セル回路１２１８を介して、逆方向出力ノード１２１０において遅延またはパルス幅調整された信号を提供し得る。
図１３は第１のハイブリッドセル１３００の例を概略的に示す。第１のハイブリッドセル１３００は、選択可能な遅延および選択可能なパルス幅調整を入力信号Ｄに提供するように構成されている。第１のハイブリッドセル１３００は順方向経路回路１３０２および逆方向経路回路１３０４を含む。一実施例では、例えばハイブリッドセル制御コードからの指示に従って入力信号のパルス幅または遅延特性を調整するために、順方向経路回路１３０２または逆方向経路回路１３０４内の回路網が使用され得る。一実施例では、遅延またはパルス幅の調整を提供するために順方向経路回路１３０２および逆方向経路回路１３０４のうちの１つ以上の電流源が調整され得る。
一実施例では、順方向経路回路１３０２は第１のパルス幅調整回路９００の第１の実例を含む。例えば、順方向経路回路１３０２の入力は差動入力信号Ｄを受信するように構成され得る。入力は、図９の例のパルス幅回路入力９０６を含み得る。順方向経路回路１３０２の出力は、順方向信号出力を提供するように構成され得、例えば、図９の例のパルス幅回路出力９０８を含み得る。
順方向経路回路１３０２において、第１～第５の電流源Ｉ１～Ｉ５はそれぞれの固定バイアス電流を提供するように構成され得る。それぞれの信号は、同じまたは異なる電流の大きさを有し得、順方向経路回路１３０２が、入力信号にパルス幅調整を加えることなく、実質的にパススルー回路として振る舞うことを可能にする最小電流の大きさであってもよい。
一実施例では、逆方向経路回路１３０４は、遅延回路後期経路差動対１３０６および遅延回路早期経路差動対１３０８に結合された第１のパルス幅調整回路９００の第２の実例を含む。遅延回路後期経路差動対１３０６は、第７の電流源Ｉ７からバイアス電流信号を受信し得、また、例えばハイブリッドセルアレイ内の隣接セル（例えば、後続セル）から、逆方向信号ＤＲを受信し得る。遅延回路早期経路差動対１３０８は、第６の電流源Ｉ６からバイアス電流信号を受信し得、遅延された信号を第１のパルス幅調整回路９００の第２の実例に提供し得る。遅延された信号は、入力信号Ｄに対しておよび／または受信された逆方向信号ＤＲに対して遅延されている可能性がある。逆方向経路回路１３０４の遅延特性は、遅延回路ラス経路差動対１３０６または遅延回路早期経路差動対１３０８にバイアスをかけるために使用される電流信号の大きさによって設定または調整され得る。すなわち、与えられる遅延の大きさは、第６の電流源または第７の電流源によって提供される電流の大きさ、またはその両方に基づく可能性がある。一実施例では、第６および第７の電流源によって提供される電流信号の大きさはハイブリッドセル制御コードによって設定することができる。
一実施例では、逆方向経路回路１３０４内の第１のパルス幅調整回路９００の第２の実例は、逆方向信号ＤＲ、または、遅延回路後期経路差動対１３０６および遅延回路早期経路差動対１３０８によって提供される、逆方向信号の遅延調整されたバージョンのパルス幅特性を調整するために使用され得る。第１のパルス幅調整回路９００の第２の実例はそれぞれの電流源、例えば第８の電流源Ｉ８および第９の電流源Ｉ９を含み得る。逆方向経路回路１３０４によって加えられるパルス幅調整の大きさは、例えばハイブリッドセル制御コードからの情報に従って、第８および第９の電流源によって提供される電流信号の大きさを調整することによって設定することができる。第１のパルス幅調整回路９００の第２の実例の出力ステージは、それぞれ、第１０および第１１の電流源Ｉ１０およびＩ１１によってバイアスをかけられ得、また、第１のハイブリッドセル１３００の逆方向経路回路１３０４からの出力信号Ｑを提供し得る。
図１４は第２のハイブリッドセル１４００の例を概略的に示す。第１のハイブリッドセル１３００と同様に、第２のハイブリッドセル１４００は、選択可能な遅延および選択可能なパルス幅調整を入力信号Ｄに提供するように構成されている。第２のハイブリッドセル１４００は順方向経路回路１３０２および逆方向経路回路１３０４を含む。
第２のハイブリッドセル１４００の例では、順方向経路回路１３０２の第１の実例は、調整可能な電流、例えばハイブリッドセル制御コードに基づき得る調整可能な電流を提供するように構成された第１および第３の電流源Ｉ１および電流源Ｉ３を含む。第１および第３の電流源は、順方向経路回路１３０２によって処理される信号にパルス幅調整を導入するために使用され得る。すなわち、順方向経路回路１３０２は、順方向経路出力信号ＱＦが入力信号のパルス幅調整されたバージョンとなるように、入力信号Ｄにパルス幅調整を提供するために使用され得る。
第２のハイブリッドセル１４００の例において、逆方向経路回路１３０４内の第８の電流源Ｉ８および第９の電流源Ｉ９は固定バイアス電流を提供するように構成され得る。それぞれの電流信号は、同じまたは異なる電流の大きさを有し得、逆方向経路回路１３０４が、入力信号にパルス幅調整を加えることなく、実質的にパススルー回路として振る舞うことを可能にする最小電流の大きさであってもよい。一実施例では、第６の電流源Ｉ６および第７の電流源Ｉ７は、逆方向経路回路１３０４によって処理される信号の遅延特性を設定するために使用され得る。すなわち、図１３に関連して上述した例と同様に、逆方向経路回路１３０４は、例えばハイブリッドセルアレイ内の隣接セルから、逆方向信号ＤＲを受信するために遅延回路後期経路差動対１３０６を使用し得、遅延回路早期経路差動対１３０８は、第１のパルス幅調整回路９００の第２の実例に遅延された信号を提供することができる。遅延された信号は、入力信号Ｄに対しておよび／または受信された逆方向信号ＤＲに対して遅延されている可能性がある。図１４の例において、第１のパルス幅調整回路９００の第２の実例は、最小のパルス幅調整を提供するか、またはパルス幅調整を提供しないように構成されてもよい。
一実施例では、第１の電流源Ｉ１、第３の電流源Ｉ３、第８の電流源Ｉ８、および第９の電流源Ｉ９を合わせて調整することによって、さらなるパルス幅の調整または制御が提供され得る。すなわち、順方向経路回路１３０２および逆方向経路回路１３０４のそれぞれにパルス幅調整回路網が設けられ得、より多くのパルス幅調整またはパルス幅制御を提供するために一緒に使用され得る。例えば第１～第１１の電流源Ｉ１～Ｉ１１のうちの任意の１つ以上によって提供される電流信号の大きさを制御するために使用され得るハイブリッドセル制御コードを生成するために、制御回路網が設けられてもよい。
したがって、パルス幅調整回路網および遅延回路網は、例えばセルベースのデスキューシステム、例えばハイブリッドセルデスキューシステム１１００内で使用され得る共通のセルに組み合わせられ得、または統合され得る。パルス幅調整回路網を遅延回路網と組み合わせることによってリソースおよび信号経路の共有を容易化することができ、結果として、例えば図４の例の第１のデスキューシステム４００に対して、全体的なシステムまたはデバイスのサイズを小さくすることができる。さらに、未使用のセルの電源を切ることができ、システム全体の電流消費に寄与しない可能性があることから、ハイブリッドセルデスキューシステム１１００を使用することで、第１のデスキューシステム４００に対して省電力化を実現することができる。さらに、システム内の全てのセルより少ないセルを使用してテスト信号を提供することができるため、ハイブリッドセルデスキューシステム１１００を使用することで信号ジッタの改善を実現することができる。
一実施例では、ハイブリッドセル制御コードは遅延コードおよびパルス幅コードを含むことができる。遅延コードは、特定のハイブリッドセルが入力信号に加えるまたは適用する遅延の量を指定するように構成されたアナログまたはデジタル信号を含み得る。遅延コードは、例えば６４ビットのデジタルワードを含み得る。パルス幅コードは、特定のハイブリッドセルが入力信号に加えるまたは適用するパルス幅調整の量を指定するように構成されたアナログまたはデジタル信号を含み得る。一実施例では、パルス幅コードはセル当たり３３のコードを含み得、例えばニュートラルなコード、負のコード、および正のコードを含み得る。負のコードは所望のパルス幅の減少を示し得、正のコードは所望のパルス幅の増加を示し得る。ゼロ値、または中央もしくはニュートラル値のコードはパルス幅に変化がないことを示し得る。一実施例では、ハイブリッドセル制御コードはさらに、遅延コードおよびパルス幅コードに関連付けられたセルアドレスコードを含み得、これは例えば、セルのアレイのうちの特定のセルを指し示すように構成され得る。
一実施例では、ハイブリッドセルデスキューシステム内の各セルは、最小パルス幅調整（例えば、ゼロ秒）、最大パルス幅調整（例えば、プラスまたはマイナス７５ピコ秒）、または中間パルス幅調整（例えば、ゼロ～プラスまたはマイナス７５ピコ秒）を加えるように構成され得る。セル当たりの最大パルス幅調整の大きさの例としての７５ピコ秒の使用は説明を目的としたものに過ぎない。他の最大パルス幅調整値も使用することができる。
一実施例では、ハイブリッドセルデスキューシステム内の各セルは、最小遅延（例えば、ゼロ秒）、最大遅延（例えば、１５０ピコ秒）、または中間遅延（例えば、ゼロ～１５０ピコ秒）を加えるように構成され得る。セル当たりの最大遅延調整の大きさの例としての１５０ピコ秒の使用は説明を目的としたものに過ぎない。他の最大遅延調整値も使用することができる。
一実施例では、デスキューシステム内の先行セルは、後続セルが遅延のために使用され得る前に最大遅延構成に設定され得、または、デスキューシステム内の先行セルは、後続セルがパルス幅調整のために使用され得る前に最大パルス幅調整に設定され得る。一部の実施例では、ハイブリッドセルは、同じセルがパルス幅調整のために構成されるために、最大遅延のために構成され得る。
図１５Ａはデスキューシステムの第１の例１５００ａを概略的に示す。第１の例１５００ａでは、第１のセルはパルス幅調整セルとして構成されており、第２～第７の後続セルは遅延セルとして構成されており、第９のセルは終端セルまたはループバックセルとして構成されている。この例では、パルス幅調整セルは１５０ピコ秒の遅延を提供するように構成されている。第１の例１５００ａの構成では、デスキューシステムは、少なくとも１５０ピコ秒、および最大で１．２ナノ秒（例えば、８つの異なるセルのそれぞれにおいて最大遅延１５０ピコ秒に対応）だけ入力信号を遅延させるように構成され得る。第１の例１５００ａでは１つのセルのみがパルス幅調整セルとして構成されており、したがって、デスキューシステムは、例えば遅延コードの値に応じて、７５ピコ秒以下のパルス幅調整を提供するように構成され得る。
一実施例では、第１の例１５００ａ内の全てのセルよりも少ないセルを使用することができる。例えば、第１のセル（例えば、パルス幅調整セルとして構成されている）が使用され得、および、第２のセル（例えば、遅延セルとして構成されている）が使用され得る。第３のセルは未使用であってもよく、または終端セルまたはループバックセルとして構成され得る。この例では、第３～第９のセルは部分的にまたは全て未使用であり得、給電がされなくてもよく、または最小の給電がされてもよい。この例では、システムは、（例えば、第１のセルを使用して）７５ピコ秒以下のパルス幅調整を提供し、（例えば、第１および第２のセルを使用して）１５０ピコ秒～３００ピコ秒の遅延調整を提供し得る。
図１５Ｂはデスキューシステムの第２の例１５００ｂを概略的に示す。第２の例１５００ｂでは、第１および第２のセルはパルス幅調整セルとして構成されており、第３～第７の後続セルは遅延セルとして構成されており、第９のセルは終端セルまたはループバックセルとして構成されている。この例では、パルス幅調整セルは３００ピコ秒の遅延を提供するように構成されている。第２の例１５００ｂの構成では、デスキューシステムは、少なくとも３００ピコ秒、および最大で１．２ナノ秒（例えば、８つの異なるセルのそれぞれにおいて最大遅延１５０ピコ秒に対応）だけ入力信号を遅延させるように構成され得る。第２の例１５００ｂでは２つのセルがパルス幅調整を提供するように構成されているため、総パルス幅調整は１５０ピコ秒以下であり得る（例えば、第１および第２のセルのそれぞれにおいて７５ピコ秒以下）。
図１６は、複数の直列に結合された信号タイミング制御セルを使用して、テスト対象デバイスに提供されるテスト信号のタイミングを調整するための方法１６００を概略的に示す。一実施例では、方法１６００は、１つ以上のハイブリッドセルを含むデスキューシステムを含むまたは使用し得、例えば、図１１の例のハイブリッドセルデスキューシステム１１００を使用することができる。一実施例では、各タイミング制御セルまたはハイブリッドセルは、パルス幅調整モード、遅延モード、またはパルス幅および遅延を調整可能なモードで動作するように構成され得る。
方法１６００は、ブロック１６０２において、デスキューシステム内の第１のセルの入力で入力テスト信号を受信することを含み得る。例えば、ブロック１６０２は、ハイブリッドセルデスキューシステム１１００内の第１のハイブリッドセルの入力で差動入力信号（例えば、ＱおよびＱバー、または差動電圧信号ＶＩＮ）を受信することを含み得る。ブロック１６０４において、方法１６００は、デスキューシステムの第１のセルおよび後続する第２のセルにおいて第１のモード制御コードおよび第２のモード制御コードを受け取ることを含み得る。モード制御コードは、例えば、それぞれのハイブリッドセル制御コード、またはハイブリッドセル制御コードの一部を含み得る。図１６の例ではブロック１６０４はブロック１６０２の後に続くが、ブロックは異なる順序で実行されてもよく、または実質的に同時に実行されてもよい。
一実施例では、ブロック１６０６において、方法１６００は、入力テスト信号に基づく第１の遅延された信号を第１のセルから後続する第２のセルに提供することを含み得る。一実施例では、第１の遅延された信号は入力信号の遅延されたバージョンであり得る。第１の遅延された信号は任意選択でゼロ秒、遅延され得る（最小遅延、またはエッジタイミング調整なしに対応）。第１の遅延された信号を受信すると、後続する第２のセルは信号を処理し、第２の遅延された信号を提供し得る。後続する第２のセルは、信号の遅延、パルス幅、または他の特性を変更することによって信号を処理し、第２の遅延された信号を提供し得る。
ブロック１６０８において、方法１６００は、デスキューシステム内の第１のセルにおいて、後続する第２のセルから第２の遅延された信号を受信することを含み得る。第２の遅延された信号を受信すると、第１のセルは信号を処理し、デスキューされた信号を提供し得る。第１のセルは、信号の少なくともパルス幅特性、および任意選択で遅延または他の特性を変更することによって信号を処理し、デスキューされた信号を提供し得る。ブロック１６１０において、方法１６００は、第１のセルからの出力として（例えば、差動出力信号として）デスキューされた信号を提供することを含み得る。したがって、デスキューされた出力信号は、入力テスト信号に対応するが、異なる信号遅延特性を有し得、入力テスト信号とは異なるパルス幅特性を有し得る信号を含み得る。
本開示の様々な態様は、本明細書において特定される、テストシステムに関連する問題に対するソリューションを提供するのに役立ち得る。例えば、遅延およびパルス幅調整回路、例えばセルベースのデスキューシステム内の同一のセルの部分を含み得る遅延およびパルス幅調整回路を使用して、高速データ信号経路におけるミスマッチを補償するのを援助することができる。一部の例では、本明細書に記載のソリューションは、パルス持続時間および信号エッジプレースメントを制御するための遅延回路網とパルス幅調整回路網との組み合わせを含む、または使用し得、例えば、テストシステム内の複数の異なる信号またはチャンネル間のタイミング誤差を低減または排除するのに有用であり得る。
一実施例では、態様１は主題（例えば、装置、システム、デバイス、方法、動作を実行するための手段、または、デバイスによって実行されたとき、デバイスに動作を実行させることができる指示を含むデバイス可読媒体、または製品）を含む、または使用し得、例えば、テスト対象デバイスにテスト信号を提供するためのデスキューシステムを含み得る。態様１において、システムは、直列に結合された複数のタイミング制御セルを含み、各セルは、それぞれのモード制御信号に従って複数の異なる動作モードのうちの１つで動作可能であり、異なるモードは信号遅延モードおよび信号パルス幅調整モードを含む。一実施例では、態様１において、複数のタイミング制御セルのうちの第１のセルは、テスト入力信号を受信するように構成された第１の入力ノードと、直列内の後続セルから、テスト入力信号に基づく遅延された信号を受信するように構成された逆方向入力ノードと、デスキュー出力信号を提供するように構成された第１の出力ノードと、テスト入力信号または遅延された信号のうちの少なくとも１つのパルス幅を調整することでデスキュー出力信号を提供するように構成されたタイミング調整回路とを含む。
態様２は、信号パルス幅調整モードにおいて、デスキュー出力信号を提供するように構成された第１のセルを任意選択で含むように、態様１の主題を含むもしくは使用し得、または任意選択で態様１の主題と組み合わせられ得、デスキュー出力信号は、テスト入力信号とは異なるパルス幅および異なる遅延特性を有する。
態様３は、後続セルに結合された順方向出力ノードと、後続セルに結合された逆方向入力ノードとを備えた第１のセルを任意選択で含むように、態様２の主題を含むもしくは使用し得、または任意選択で態様２の主題と組み合わせられ得、デスキュー出力信号は、後続セルから逆方向入力ノードにおいて受信された遅延された信号に基づき得る。
態様４は、第１のセルおよび後続セルにそれぞれ第１のモード制御信号および第２のモード制御信号を提供するように構成された制御回路を任意選択で含むように、態様１～３のいずれか１つまたは任意の組み合わせの主題を含むもしくは使用し得、または任意選択で態様１～３のいずれか１つまたは任意の組み合わせの主題と組み合わせられ得る。態様４において、第１のセルは、第１のモード制御信号に応答して信号パルス幅調整モードで動作するように構成され得、後続セルは、第２のモード制御信号に応答して信号遅延モードで動作するように構成され得る。
態様５は、デスキュー出力信号のパルス幅の大きさを制御するために、第１のセル内のタイミング調整回路にパルス幅制御信号を提供するように構成された制御回路を任意選択で含むまたは使用するように、態様４の主題を含むもしくは使用し得、または任意選択で態様４の主題と組み合わせられ得る。
態様６は、テスト入力信号に対する遅延された信号のエッジタイミングを制御するために、後続セルに遅延制御信号を提供するように構成された制御回路を任意選択で含むまたは使用するように、態様４の主題を含むもしくは使用し得、または任意選択で態様４の主題と組み合わせられ得る。
態様７は、第１のセルにおいて、直列内の先行セルの順方向出力ノード、または第１の入力ノードに結合された早期信号入力ノードと、直列内の後続セルの逆方向出力ノードに結合された後期信号入力ノードと、遅延制御信号に基づいてそれぞれ変調された信号と、早期信号入力ノードおよび後期信号入力ノードにおけるそれぞれの信号とを組み合わせることによって中間信号を提供するように構成された合算回路と、パルス幅制御信号と、合算回路からの中間信号とに基づいてデスキュー出力信号を提供するように構成されたパルス幅調整回路とを任意選択で含むよう、態様１～６のいずれか１つまたは任意の組み合わせの主題を含むもしくは使用し得、または任意選択で態様１～６のいずれか１つまたは任意の組み合わせの主題と組み合わせられ得る。
態様８は、第１のセルにおいて、テスト入力信号を受信し、それに応じて、パルス幅調整された中間信号を後続セルに提供するように構成されたパルス幅調整回路と、直列内の後続セルの逆方向出力ノードに結合された後期信号入力ノードと、後期信号入力ノードにおいて受信された信号をパルス幅調整された中間信号と組み合わせることによってデスキュー出力信号を提供するように構成された合算回路とを任意選択で含むよう、態様１～７のいずれか１つまたは任意の組み合わせの主題を含むもしくは使用し得、または任意選択で態様１～７のいずれか１つまたは任意の組み合わせの主題と組み合わせられ得る。
態様９は、タイミング調整回路において、調整可能なバイアス電流源を有するカスコードステージを任意選択で含むよう、態様１～８のいずれか１つまたは任意の組み合わせの主題を含むもしくは使用し得、または任意選択で態様１～８のいずれか１つまたは任意の組み合わせの主題と組み合わせられ得、バイアス電流源によって提供される電流信号の大きさはパルス幅調整の大きさに対応する。
態様１０は、複数の直列に結合された信号タイミング制御セルを使用して、テスト対象デバイスにテスト信号が提供されるタイミングを調整するための方法を任意選択で含むよう、態様１～９のいずれか１つまたは任意の組み合わせの主題を含むもしくは使用し得、または任意選択で態様１～９のいずれか１つまたは任意の組み合わせの主題と組み合わせられ得、制御セルはそれぞれ、パルス幅調整モードまたは遅延モードのうちの１つで動作する。一実施例では、態様１０は、タイミング制御セルのうちの第１のセルにおいて、第１のセルの入力ノードにおいて入力テスト信号を受信することと、第１のモード制御信号を受信することと、入力テスト信号に基づく第１の遅延された信号を、直列に結合されたタイミング制御セルのうちの後続セルに提供することと、後続セルから第２の遅延された信号を受信することと、第２の遅延された信号に基づいて、パルス幅調整された出力信号を提供することとを含み得、出力信号の遅延特性およびパルス幅特性は、第１のモード制御信号に基づいている。
態様１１は、タイミング制御セルのうちの後続セルにおいて、第１のセルから第１の遅延された信号を受信することと、第２のモード制御信号を受信することと、第２の遅延された信号を第１のセルに提供することとを任意選択で含むよう、態様１０の主題を含むもしくは使用し得、または任意選択で態様１０の主題と組み合わせられ得、第２の遅延された信号は第１の遅延された信号に基づいており、第２の遅延された信号の遅延特性は、第２のモード制御信号に基づいている。
態様１２は、別個の遅延制御コードおよびパルス幅制御コードを受け取ることを任意選択で含むよう、態様１０または１１のいずれか１つまたは任意の組み合わせの主題を含むもしくは使用し得、または任意選択で態様１０または１１のいずれか１つまたは任意の組み合わせの主題と組み合わせられ得、出力信号の遅延特性およびパルス幅特性が、遅延コードおよびパルス幅制御コードにそれぞれ基づいている。
態様１３は、後続セルにおいて第２のモード制御コードを受け取ることを任意選択で含むよう、態様１２の主題を含むもしくは使用し得、または任意選択で態様１２の主題と組み合わせられ得、第２のモード制御コードが、後続セル内の遅延および／またはパルス幅調整回路網の構成を示す。
態様１４は、後続セル内のバイアス電流源によって提供される電流信号の大きさを変更することを任意選択で含むよう、態様１０～１３のいずれか１つまたは任意の組み合わせの主題を含むもしくは使用し得、または任意選択で態様１０～１３のいずれか１つまたは任意の組み合わせの主題と組み合わせられ得る。第２の遅延された信号の遅延特性またはパルス幅特性は、バイアス電流源によって提供される電流信号の大きさに少なくとも部分的に依存し得る。
態様１５は、第１のモード制御信号内の遅延指示に基づいて、後続セルから第１のセルの出力ノードまで延在している逆方向信号経路における第１の差動対のための第１のバイアス電流の大きさを更新することを任意選択で含むよう、態様１０～１４のいずれか１つまたは任意の組み合わせの主題を含むもしくは使用し得、または任意選択で態様１０～１４のいずれか１つまたは任意の組み合わせの主題と組み合わせられ得る。
態様１６は、第１のモード制御信号内のパルス幅指示に基づいて、第１のセルの順方向信号経路におけるカスコード回路のためのバイアス電流の大きさを更新することを任意選択で含むよう、態様１５の主題を含むもしくは使用し得、または任意選択で態様１５の主題と組み合わせられ得、順方向信号経路は、第１のセルの入力ノードと、後続セルの入力ノードとの間に延在している。
態様１７は、第１のモード制御信号内のパルス幅指示に基づいて、逆方向信号経路における第２の差動スイッチ対のためのバイアス電流の大きさを更新することを任意選択で含むよう、態様１５の主題を含むもしくは使用し得、または任意選択で態様１５の主題と組み合わせられ得る。
態様１８は、テスト対象デバイスに提供されるテスト信号の信号遅延特性またはパルス幅特性を変更するためのシステムを任意選択で含むよう、態様１～１７のいずれか１つまたは任意の組み合わせの主題を含むもしくは使用し得、または任意選択で態様１～１７のいずれか１つまたは任意の組み合わせの主題と組み合わせられ得る。態様１８において、システムは直列に結合された複数のタイミング制御セルを含み得、複数のタイミング制御セルのうちの第１のセルは第１の入力ノードおよび第１の出力ノードを含み、第１のセルは、第１の入力ノードで受信された入力信号を遅延させ、かつ、パルス幅を調整するように構成されている。態様１８において、第１のセルは、直列内の先行セルの順方向出力ノード、または第１の入力ノードに結合された早期信号入力ノードと、直列内の後続セルの逆方向出力ノードに結合された後期信号入力ノードと、遅延調整指示に基づいて変調された信号と、早期信号入力ノードおよび後期信号入力ノードにおけるそれぞれのデータ信号とを組み合わせることによって中間信号を提供するように構成された合算回路と、パルス幅調整指示と、合算回路からの中間信号とに基づいて、パルス幅調整された出力信号を第１の出力ノードにおいて提供するように構成されたパルス幅調整回路とを含み得る。
態様１９は、第１のセルを使用して適用されるべき入力信号に対する遅延量を示す遅延調整指示を任意選択で含むよう、態様１８の主題を含むもしくは使用し得、または任意選択で態様１８の主題と組み合わせられ得、パルス幅調整指示は、第１のセルを使用して適用されるべき入力信号のパルス幅に対するパルス幅変化の大きさを示し得る。
態様２０は、第１のセルの後期信号入力ノードにおいて後期データ信号を提供するように構成された後続セルを任意選択で含むよう、態様１８または１９のいずれか１つまたは任意の組み合わせの主題を含むもしくは使用し得、または任意選択で態様１８または１９のいずれか１つまたは任意の組み合わせの主題と組み合わせられ得、後期データ信号は入力信号の時間遅延されたバージョンに対応し、第１のセルは、パルス幅調整された出力信号を、入力信号のパルス幅調整された、かつ、さらに時間遅延されたバージョンとして提供するように構成され得る。
これらの非限定的な態様はそれぞれ、それ自体で存在してもよく、または、本明細書の他の箇所に記載される１つ以上の他の態様、実施例、または特徴と、様々な順列または組み合わせで組み合わせられてもよい。
この詳細な説明は添付図面の参照を含み、添付図面は詳細な説明の一部を形成する。図面は、例示として、本発明がとり得る具体的実施形態を示す。これらの実施形態は本明細書では「実施例」とも呼ばれる。そのような実施例は図示または記載されたもの以外の要素を含み得る。しかし、発明者らは、図示または記載された要素のみが設けられた実施例も企図する。発明者らは、ある特定の実施例（またはその１つ以上の態様）に関して、または本明細書に図示または記載される他の実施例（またはそれらの１つ以上の態様）に関して図示または記載された要素（またはそれらの１つ以上の態様）の任意の組合せまたは順列を用いた実施例を企図する。
本文献において、「ａ」または「ａｎ」という用語は、特許文献で一般的であるように、他の実例または「少なくとも１つ」もしくは「１つ以上」の使用によらず、１つまたは２つ以上を含むものとして使用される。本文献において、「または」という用語は、特に指定のない限り、非排他的または非排他的に言及するために使用され、「ＡまたはＢ」は、「ＡであるがＢではない」、「ＢであるがＡではない」、および「ＡおよびＢ」を含むものとする。本文献では、「含む（ｉｎｃｌｕｄｉｎｇ）」および「ｉｎ ｗｈｉｃｈ」という用語は、「備える（ｃｏｍｐｒｉｓｉｎｇ）」および「ｗｈｅｒｅｉｎ」というそれぞれの用語の平易な英語の同等語として使用される。
以下の特許請求の範囲において、「含む」および「備える」という用語は非限定的であり、すなわち、請求項においてそのような用語の後に列挙された要素に加えて要素を含むシステム、デバイス、物品、組成物、製剤、またはプロセスも、その請求項の範囲内に含まれると考えられる。また、以下の特許請求の請求項では、「第１」、「第２」、および「第３」などの用語は単にラベルとして使用され、それらの対象に数値的な要件を課すことを意図するものではない。
本明細書に記載される方法の実施例は、少なくとも部分的に機械またはコンピュータによって実装可能である。一部の実施例は、上記実施例に記載される方法または回路動作または回路構成指示を実行するように電子デバイスを構成するように動作可能な指示が符号化されたコンピュータ可読媒体または機械可読媒体を含み得る。そのような方法の実装態様は、マイクロコード、アセンブリ言語コード、より高水準の言語のコードなどのコードを含み得る。そのようなコードは、様々な方法を実行するためのコンピュータ可読指示を含み得る。コードはコンピュータプログラム製品の一部を形成し得る。さらに、一実施例では、コードは、例えば実行中にまたは他の時点において、１つ以上の揮発性、非一時的、または不揮発性の有形コンピュータ可読媒体上に有形に記憶され得る。これらの有形コンピュータ可読媒体の例は、ハードディスク、リムーバブル磁気ディスク、リムーバブル光ディスク（例えば、コンパクトディスクおよびデジタルビデオディスク）、磁気カセット、メモリカードまたはスティック、ランダムアクセスメモリ（ＲＡＭ）、およびリードオンリーメモリ（ＲＯＭ）などを含むが、これらに限定されない。
上記の説明は例示的なものであり、限定的なものではない。例えば、上記実施例（またはその１つ以上の態様）は互いに組み合わせて使用されてもよい。例えば、上記の説明に接した当業者は他の実施形態を使用し得る。要約は、読者が技術的開示の性質を迅速に確かめることを可能にするために提供される。要約は、請求項の範囲または意味を解釈または限定するために使用されないという理解の上で提出される。また、上記の詳細な説明では、開示を円滑にするために様々な特徴がグループ化される可能性がある。これは、クレームされていない開示された特徴がいずれかの請求項にとって不可欠であることを意図するものとして解釈されるべきではない。そうではなく、発明の主題は、特定の開示された実施形態の全ての特徴より少ない特徴に存在し得る。したがって、以下の特許請求の範囲は、実施例または実施形態として詳細な説明に組み込まれ、各請求項は別個の実施形態としてそれ自体で存在する。そのような実施形態は、様々な組み合わせまたは順列で互いに組み合わせられ得ることが企図される。本発明の範囲は、添付の特許請求の範囲、およびそのような特許請求の範囲の均等物の全範囲を参照して決定されるべきである。
１０２ａ 第１の入力信号ベクトル
１０２ｂ 第２の入力信号ベクトル
１０４ａ 第１の出力信号ベクトル
１０４ｂ 第２の出力信号ベクトル
２０２ 第１のスキュー調整チャート
２０４ 第２のスキュー調整チャート
３００ 第３のチャート
３０２ 誤差ライン
４００ 第１のデスキューシステム
４０２ デスキュー入力ノード
４０４ 出力信号ノード
４０６ 遅延回路
４１０ パルス幅調整回路
５００ａ 第１の遅延セルアレイ
５００ｂ 第２の遅延セルアレイ
５００ｃ 第３の遅延セルアレイ
６００ 第１の信号遅延回路
６０２ 電流源
６０４ 電流スプリッタ
６０６ 第１の電流信号経路
６０８ 第２の電流信号経路
６１０ 早期信号入力ノード
６１２ 後期信号入力ノード
６１６ 負荷抵抗
６１８ 合算ノード
７００ 遅延出力信号チャート
７０２ 第１のトレース
７０４ 第２のトレース
７０６ 第３のトレース
７０８ 第４のトレース
８００ａ 第１のパルス幅調整セルアレイ
８００ｂ 第２のパルス幅調整セルアレイ
８００ｃ 第３のパルス幅調整セルアレイ
９００ 第１のパルス幅調整回路
９０２ 第１のパルス幅タイミング信号
９０４ 第２のパルス幅タイミング信号
９０６ パルス幅回路入力
９０８ パルス幅回路出力
９１０ 第１の差動対
９１２ エミッタフォロワ対
９１４ 共通のベースステージ
９１６ 第１の調整可能な電流源
９１８ 第２の調整可能な電流源
１１００ ハイブリッドセルデスキューシステム
１２０２ ハイブリッドセル
１２０４ 順方向入力ノード
１２０６ 順方向出力ノード
１２０８ 逆方向入力ノード
１２１０ 逆方向出力ノード
１２１２ 順方向信号遅延回路
１２１４ 合算回路
１２１６ 逆方向信号遅延回路
１２１８ パルス幅調整セル回路
１３００ 第１のハイブリッドセル
１３０２ 順方向経路回路
１３０４ 逆方向経路回路
１３０６ 遅延回路後期経路差動対
１３０８ 遅延回路早期経路差動対
１４００ 第２のハイブリッドセル

Claims (18)

  1. テスト対象デバイスにテスト信号を提供するためのデスキューシステムであって、前記システムは、
    直列に結合された複数のタイミング制御セルを含み、各セルは、それぞれのモード制御信号に従って複数の異なる動作モードのうちの１つで動作可能であり、前記異なるモードは信号遅延モードおよび信号パルス幅調整モードを含み、前記複数のタイミング制御セルのうちの第１のセルは、
    テスト入力信号を受信するように構成された第１の入力ノードと、
    前記直列内の後続セルから、前記テスト入力信号に基づく遅延された信号を受信するように構成された逆方向入力ノードと、
    デスキュー出力信号を提供するように構成された第１の出力ノードと、
    前記テスト入力信号または前記遅延された信号のうちの少なくとも１つのパルス幅を調整することで前記デスキュー出力信号を提供するように構成されたタイミング調整回路と、
    前記テスト入力信号を受信し、それに応じて、パルス幅調整された中間信号を前記後続セルに提供するように構成されたパルス幅調整回路と、
    前記直列内の前記後続セルの逆方向出力ノードに結合された後期信号入力ノードと、
    前記後期信号入力ノードにおいて受信された信号を前記パルス幅調整された中間信号と組み合わせることによって前記デスキュー出力信号を提供するように構成された合算回路と
    を含む、デスキューシステム。
  2. 前記信号パルス幅調整モードにおいて、前記第１のセルは前記デスキュー出力信号を提供するように構成されており、前記デスキュー出力信号は、前記テスト入力信号とは異なるパルス幅および異なる遅延特性を有する、請求項１に記載のシステム。
  3. 前記第１のセルは、前記後続セルに結合された順方向出力ノードと、前記後続セルに結合された逆方向入力ノードとを備え、前記デスキュー出力信号は、前記後続セルから前記逆方向入力ノードにおいて受信された遅延された信号に基づいている、請求項２に記載のシステム。
  4. 前記第１のセルおよび前記後続セルにそれぞれ第１のモード制御信号および第２のモード制御信号を提供するように構成された制御回路をさらに備え、前記第１のセルは、前記第１のモード制御信号に応答して前記信号パルス幅調整モードで動作するように構成され、前記後続セルは、前記第２のモード制御信号に応答して前記信号遅延モードで動作するように構成されている、請求項１に記載のシステム。
  5. 前記制御回路は、前記デスキュー出力信号のパルス幅の大きさを制御するために、前記第１のセル内の前記タイミング調整回路にパルス幅制御信号を提供するように構成されている、請求項４に記載のシステム。
  6. 前記制御回路は、前記テスト入力信号に対する前記遅延された信号のエッジタイミングを制御するために、前記後続セルに遅延制御信号を提供するように構成されている、請求項４に記載のシステム。
  7. 前記第１のセルは、
    前記直列内の先行セルの順方向出力ノード、または前記第１の入力ノードに結合された早期信号入力ノードと、
    前記直列内の前記後続セルの逆方向出力ノードに結合された後期信号入力ノードと、
    遅延制御信号に基づいてそれぞれ変調された信号と、前記早期信号入力ノードおよび前記後期信号入力ノードにおけるそれぞれの信号とを組み合わせることによって中間信号を提供するように構成された合算回路と、
    パルス幅制御信号と、前記合算回路からの前記中間信号とに基づいて前記デスキュー出力信号を提供するように構成されたパルス幅調整回路と
    を含む、請求項１に記載のシステム。
  8. 前記タイミング調整回路は、調整可能なバイアス電流源を有するカスコード増幅回路を備え、前記バイアス電流源によって提供される電流信号の大きさはパルス幅調整の大きさに対応する、請求項１に記載のシステム。
  9. 複数の直列に結合された信号タイミング制御セルを使用して、テスト対象デバイスにテスト信号が提供されるタイミングを調整するための方法であって、前記制御セルはそれぞれ、パルス幅調整モードまたは遅延モードのうちの１つで動作し、前記方法は、
    前記タイミング制御セルのうちの第１のセルにおいて、
    前記第１のセルの入力ノードにおいて入力テスト信号を受信することと、
    第１のモード制御信号を受信することと、
    前記入力テスト信号に基づく第１の遅延された信号を、前記直列に結合されたタイミング制御セルのうちの後続セルに提供することと、
    前記後続セルから第２の遅延された信号を受信することと、
    前記第２の遅延された信号に基づいて、パルス幅調整された出力信号を提供することであって、前記出力信号の遅延特性およびパルス幅特性が、前記第１のモード制御信号に基づいている、ことと、
    前記第１のモード制御信号内の遅延指示に基づいて、前記後続セルから前記第１のセルの出力ノードまで延在している逆方向信号経路における第１のトランジスタおよび第２のトランジスタの第１の差動対のための第１のバイアス電流の大きさを更新することと
    を含む、方法。
  10. 前記複数のタイミング制御セルのうちの前記後続セルにおいて、
    前記第１のセルから前記第１の遅延された信号を受信することと、
    第２のモード制御信号を受信することと、
    前記第２の遅延された信号を前記第１のセルに提供することと
    をさらに含み、前記第２の遅延された信号は前記第１の遅延された信号に基づいており、前記第２の遅延された信号の遅延特性は、前記第２のモード制御信号に基づいている、請求項９に記載の方法。
  11. 前記第１のモード制御信号を受信することが、遅延制御コードおよびパルス幅制御コードを受け取ることを含み、前記出力信号の前記遅延特性および前記パルス幅特性が、前記遅延コードおよび前記パルス幅制御コードにそれぞれ基づいている、請求項９に記載の方法。
  12. 前記後続セルにおいて第２のモード制御コードを受け取ることをさらに含み、前記第２のモード制御コードが、前記後続セル内の遅延および／またはパルス幅調整回路の構成を示す、請求項１１に記載の方法。
  13. 前記後続セル内のバイアス電流源によって提供される電流信号の大きさを変更することをさらに含み、前記第２の遅延された信号の遅延特性またはパルス幅特性が、前記バイアス電流源によって提供される前記電流信号の前記大きさに少なくとも部分的に依存する、請求項９に記載の方法。
  14. 前記第１のモード制御信号内のパルス幅指示に基づいて、前記第１のセルの順方向信号経路におけるカスコード回路のためのバイアス電流の大きさを更新することをさらに含み、前記順方向信号経路は、前記第１のセルの前記入力ノードと、前記後続セルの入力ノードとの間に延在している、請求項９に記載の方法。
  15. 前記第１のモード制御信号内のパルス幅指示に基づいて、前記逆方向信号経路における早期スイッチおよび後期スイッチの第２の差動対のためのバイアス電流の大きさを更新することをさらに含む、請求項９に記載の方法。
  16. テスト対象デバイスに提供されるテスト信号の信号遅延特性またはパルス幅特性を変更するためのシステムであって、前記システムは、
    直列に結合された複数のタイミング制御セルを備え、前記複数のタイミング制御セルのうちの第１のセルは第１の入力ノードおよび第１の出力ノードを含み、前記第１のセルが、前記第１の入力ノードで受信された入力信号を遅延させ、かつ、そのパルス幅を調整するように構成されており、前記第１のセルが、
    前記直列内の先行セルの順方向出力ノード、または前記第１の入力ノードに結合された早期信号入力ノードと、
    前記直列内の後続セルの逆方向出力ノードに結合された後期信号入力ノードと、
    遅延調整指示に基づいて変調された信号と、前記早期信号入力ノードおよび前記後期信号入力ノードにおけるそれぞれのデータ信号とを組み合わせることによって中間信号を提供するように構成された合算回路と、
    パルス幅調整指示と、前記合算回路からの前記中間信号とに基づいて、パルス幅調整された出力信号を前記第１の出力ノードにおいて提供するように構成されたパルス幅調整回路と
    を含む、システム。
  17. 前記遅延調整指示が、前記第１のセルを使用して適用されるべき前記入力信号に対する遅延量を示し、前記パルス幅調整指示が、前記第１のセルを使用して適用されるべき前記入力信号のパルス幅に対するパルス幅変化の大きさを示す、請求項１６に記載のシステム。
  18. 前記後続セルが、前記第１のセルの前記後期信号入力ノードにおいて後期データ信号を提供するように構成されており、前記後期データ信号が遅延された前記入力信号に対応し、前記第１のセルが、前記パルス幅調整された出力信号を、パルス幅調整された、かつ、さらに遅延された前記入力信号として提供するように構成されている、請求項１６に記載のシステム。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020053932A1 (en) 2000-04-03 2002-05-09 John Heightley System and method for eliminating pulse width variations in digital delay lines
JP2007243912A (ja) 2006-02-07 2007-09-20 Renesas Technology Corp 半導体集積回路
JP2018074375A (ja) 2016-10-28 2018-05-10 富士通株式会社 クロック再生回路，半導体集積回路装置およびｒｆタグ
US20180358957A1 (en) 2017-06-09 2018-12-13 Analog Devices, Inc. Deskew circuit for automated test systems

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4833445A (en) * 1985-06-07 1989-05-23 Sequence Incorporated Fiso sampling system
JP3127517B2 (ja) * 1991-10-04 2001-01-29 株式会社デンソー パルス発生装置及びパルス発生方法
US5355037A (en) * 1992-06-15 1994-10-11 Texas Instruments Incorporated High performance digital phase locked loop
US5544203A (en) * 1993-02-17 1996-08-06 Texas Instruments Incorporated Fine resolution digital delay line with coarse and fine adjustment stages
AU1678697A (en) 1996-02-06 1997-08-28 Telefonaktiebolaget Lm Ericsson (Publ) Assembly and method for testing integrated circuit devices
EP0829964B1 (en) * 1996-09-13 2005-04-27 NEC Electronics Corporation Multiplex synchronous delay circuit
US6462598B1 (en) 1996-10-28 2002-10-08 Advantest Corp. Delay time control circuit
JP3052925B2 (ja) * 1998-02-27 2000-06-19 日本電気株式会社 クロック制御方法および回路
JP3435335B2 (ja) 1998-03-18 2003-08-11 株式会社東芝 クロック同期遅延制御回路及び外部クロックに同期した内部クロックを用いるデバイスを含む装置
JPH11312959A (ja) * 1998-04-27 1999-11-09 Toshiba Corp 電圧制御発振回路
JP3727778B2 (ja) * 1998-05-07 2005-12-14 株式会社東芝 データ高速転送同期システム及びデータ高速転送同期方法
JP2001014847A (ja) 1999-06-30 2001-01-19 Toshiba Corp クロック同期回路
US6417713B1 (en) * 1999-12-30 2002-07-09 Silicon Graphics, Inc. Programmable differential delay circuit with fine delay adjustment
JP2002100966A (ja) 2000-09-22 2002-04-05 Advantest Corp 調整装置及び試験装置
US6617894B2 (en) * 2001-05-14 2003-09-09 Samsung Electronics Co., Ltd. Circuits and methods for generating internal clock signal of intermediate phase relative to external clock
JP4005779B2 (ja) * 2001-07-03 2007-11-14 株式会社東芝 クロック同期回路
US6538465B1 (en) * 2001-11-23 2003-03-25 Mosaid Technologies Incorporated Digitally controlled pulse width adjusting circuit
JP3866594B2 (ja) 2002-03-15 2007-01-10 Ｎｅｃエレクトロニクス株式会社 遅延回路と半導体記憶装置及び半導体記憶装置の制御方法
US6977492B2 (en) 2002-07-10 2005-12-20 Marvell World Trade Ltd. Output regulator
US7076012B2 (en) 2002-08-29 2006-07-11 Micron Technology, Inc. Measure-controlled delay circuit with reduced playback error
DE112005000210T5 (de) 2004-01-20 2007-03-01 Advantest Corp. Impulsbreiten-Einstellschaltung, Impulsbreiten-Einstellverfahren und Halbleiterprüfvorrichtung
KR101035743B1 (ko) 2004-03-17 2011-05-20 삼성전자주식회사 임펄스 발생회로
US7471130B2 (en) 2005-05-19 2008-12-30 Micron Technology, Inc. Graduated delay line for increased clock skew correction circuit operating range
DE102005038736A1 (de) * 2005-08-16 2007-03-01 Infineon Technologies Ag Phasenverschiebungsvorrichtung
US7423465B2 (en) 2006-01-27 2008-09-09 Micron Technology, Inc. Duty cycle error calculation circuit for a clock generator having a delay locked loop and duty cycle correction circuit
US7701801B2 (en) 2007-06-12 2010-04-20 International Business Machines Corporation Programmable pulsewidth and delay generating circuit for integrated circuits
US7668037B2 (en) 2007-11-06 2010-02-23 International Business Machines Corporation Storage array including a local clock buffer with programmable timing
US7652512B2 (en) * 2008-02-07 2010-01-26 Macronix International Co., Ltd. Clock synchronizing circuit
DE112009001227T5 (de) 2008-05-21 2011-04-07 Silicon Laboratories, Inc., Austin Prädiktive Rückkopplungskompensation für PWM-Schaltverstärker
US7733149B2 (en) * 2008-06-11 2010-06-08 Pmc-Sierra, Inc. Variable-length digitally-controlled delay chain with interpolation-based tuning
EP2387823B1 (en) 2009-01-15 2020-09-09 Linear Technology Corporation Pulse-width modulation (pwm) with independently adjustable duty cycle and frequency using two adjustable delays
JP5617688B2 (ja) 2011-02-24 2014-11-05 富士通株式会社 時間デジタル変換装置
US10418981B2 (en) * 2017-04-12 2019-09-17 Samsung Electronics Co., Ltd. System and method for calibrating pulse width and delay
US10276229B2 (en) * 2017-08-23 2019-04-30 Teradyne, Inc. Adjusting signal timing
US10063222B1 (en) 2017-09-25 2018-08-28 International Business Machines Corporation Dynamic control of edge shift for duty cycle correction
CN109617541A (zh) 2018-11-15 2019-04-12 复旦大学 一种用于质谱的脉冲延时宽度调制电路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020053932A1 (en) 2000-04-03 2002-05-09 John Heightley System and method for eliminating pulse width variations in digital delay lines
JP2007243912A (ja) 2006-02-07 2007-09-20 Renesas Technology Corp 半導体集積回路
JP2018074375A (ja) 2016-10-28 2018-05-10 富士通株式会社 クロック再生回路，半導体集積回路装置およびｒｆタグ
US20180358957A1 (en) 2017-06-09 2018-12-13 Analog Devices, Inc. Deskew circuit for automated test systems

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