JP7780380B2 - 半導体装置 - Google Patents

半導体装置

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本発明は半導体装置に関し、特に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を備えた半導体装置に関する。
オン抵抗の低いＩＧＢＴ、すなわち、順方向飽和電圧Ｖｃｅ（ｓａｔ）の低いＩＧＢＴとしてトレンチゲート型ＩＧＢＴが広く使用されている。また、ＩＧＢＴとＦＷＤ（Free Wheeling Diode）を１チップ化したＲＣ－ＩＧＢＴ（Reverse-Conducting IGBT）が開発されている。
ＲＣ－ＩＧＢＴには、１チップ化によるメリットはあるものの、ＦＷＤの高性能化には限界があるという課題がある。具体的には、ＦＷＤのリカバリー損失やＶＦ（順方向降下電圧）の悪化などである。ＦＷＤのリカバリー損失低減のために、ライフタイムキラーの導入が考えられる。しかしながら、ライフタイムキラーを導入すると、ＶＦが悪化してしまう。また、ライフタイムキラーの導入により、ＩＧＢＴの性能も悪化してしまう。ライフタイムキラー以外の改善策が必要である。
特許文献１には、第２のＦＷＤを設けることで、ＦＷＤのＶＦが高くなる現象を抑制し、スイッチング損失の増加を抑制する技術が開示されている。
特開２０１８－１８２２５４号公報
ＲＣ－ＩＧＢＴにおいて、ライフタイムキラーを必要とせず、ＶＦ低減とリカバリー損失低減の両立が求められる。
その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
一実施の形態に係る半導体装置は、第１面と第２面を有する半導体基板と、半導体基板に形成される絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）とダイオードとを備え、ダイオードは、半導体基板内で、第１面側に第１領域を有するように形成される第１導電型のドリフト層と、ドリフト層の上部で、第１領域と隣接する第２領域を有するように形成される第２導電型の第１のボディ層と、ドリフト層の上部で、第１領域と隣接する第３領域を有するように形成される第２導電型の第１のフローティング層と、ドリフト層の上部で、第１のフローティング層に隣接する領域に形成される第１のトレンチ電極と、第１領域の上部に形成される第１の制御ゲートと、を備える。
一実施の形態に係る半導体装置では、ＦＷＤのＶＦ低減と、リカバリー損失低減が可能となる。
図１は実施の形態１に係る半導体チップの平面図である。 図２は実施の形態１に係る半導体チップの平面図である。 図３Ａは実施の形態１に係る半導体チップのＩＧＢＴ領域の平面図である。 図３Ｂは実施の形態１に係る半導体チップのＩＧＢＴ領域の断面図である。 図４Ａは実施の形態１に係る半導体チップのダイオード領域の平面図である。 図４Ｂは実施の形態１に係る半導体チップのダイオード領域の断面図である。

図５は実施の形態１の係る半導体チップの動作を説明するための回路図である。 図６は実施の形態１の係る半導体チップの動作を説明するためのタイミングチャートである。 図７は実施の形態１の係る半導体チップの動作を説明するための図である。 図８は実施の形態１の係る半導体チップのダイオード領域の断面図である。 図９は実施の形態１の係る半導体チップの動作を説明するためのタイミングチャートである。 図１０は実施の形態１の係る半導体チップのダイオード領域の断面図である。 図１１は実施の形態２に係る半導体チップの動作を説明するためのタイミングチャートである。 図１２は実施の形態２に係る半導体チップの動作を説明するためのタイミングチャートである。 図１３は実施の形態３に係る半導体チップの動作を説明するためのタイミングチャートである。 図１４は実施の形態３に係る半導体チップの動作を説明するためのタイミングチャートである。 図１５は実施の形態４に係る半導体チップのダイオード領域の平面図である。 図１６は実施の形態５に係る半導体チップのダイオード領域の平面図である。 図１７は実施の形態６に係る半導体チップのダイオード領域の平面図である。 図１８は実施の形態７に係る半導体チップの平面図である。 図１９は実施の形態７に係る半導体チップの断面図である。
以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、各実施の形態の少なくとも一部は、互いに任意に組み合わされてもよい。
［実施の形態１］
（半導体装置の構成）
図１は、本実施の形態１に係る半導体装置である半導体チップ（ＲＣ－ＩＧＢＴ）１００の平面図である。図１では、理解を簡単にするために絶縁膜を透過にした状態としている。図１で示される通り、半導体チップ１００の表面（第１面）の大部分はエミッタ電極１で覆われており、エミッタ電極１の外周には、ゲート電極２が形成されている。また、半導体チップ１００の裏面（第２面）にはコレクタ電極（カソード電極と共用）３が形成されている。エミッタ電極１にはエミッタ電位が供給され、ゲート電極２にはゲート電位が供給される。
図２は、図１の領域４を拡大した図である。領域５は、ＩＧＢＴが形成される領域である。領域６は、ダイオード（ＦＷＤ）が形成される領域である。
図３Ａは、ＩＧＢＴ領域（領域５）の拡大図である。図３Ｂは、図３ＡのＡ－Ａ’線に沿った断面図である。本実施の形態１のＩＧＢＴは、ＩＥ型のＩＧＢＴの一種であるＧＥ－Ｓ型（ＧＥ型のシュリンク構造）である。図３Ａ、３Ｂで示される通り、ＩＧＢＴ領域は、半導体基板に、エミッタ電極１、コレクタ電極（カソード電極）３、ｐ＋＋型のコレクタ層１５、ｎ＋型のフィールドストップ層１６、ｎ－型のドリフト層１１が形成される。ＩＧＢＴ領域は更に、ゲート電位が供給されるゲート電位トレンチ電極（ゲート電位のトレンチゲートとも呼ぶ）７、エミッタ電位が供給されるエミッタ電位トレンチ電極（エミッタ電位のトレンチゲートとも呼ぶ）９を有する。ゲート電位トレンチ電極７とエミッタ電位トレンチ電極９の間には、ｎ＋型のホールバリア層１７が形成される。ゲート電位トレンチ電極７、エミッタ電位トレンチ電極９、ホールバリア層１７で形成される領域がアクティブセル領域である。２つのアクティブセル領域の間には、ｐ＋型のフローティング層８（ノンアクティブセル領域）が形成される。
エミッタ電位トレンチ電極９は、コンタクトホールを介してエミッタ電極１に接続される。エミッタ電極１は、コンタクトホールとボディコンタクトを介してｐ＋型のラッチアップ防止層２１に接続される。ゲート電位トレンチ電極７とエミッタ電極１のコンタクトホールとの間には、ｎ＋型のエミッタ層１４とｐ＋型のボディ層２０が形成される。エミッタ層１４とボディ層２０は、コンタクトホールを介してエミッタ電極１に接続される。なお、図３Ａの１０はボディコンタクトＳｉ（Silicon）溝、１２はｐ＋型の不純物層、１３はＦＣ－ＧＡＴＥ（Floating layer Control GATE）である。図３Ｂの１８はゲート絶縁膜、１９は層間絶縁膜である。
図３Ａで示される通り、ゲート電位トレンチ電極７は、Ｙ軸方向（第１の方向）に伸びる直線部分と、Ｘ軸方向（第２の方向）に伸びる折れ曲がり部分を持つ形状、端的に言えばＬ字形状（第１の形状、または第１のゲート電位トレンチ電極と呼ぶ）を有している。更に、ゲート電位トレンチ７は、第１の形状とＸ軸に平行な線で線対称な形状（第２の形状、または第２のゲート電位トレンチ電極と呼ぶ）を有している。第１と第２の形状で挟まれる領域には、ｎ－型のドリフト層１１とｐ＋型の不純物層１２が形成される。また、第１と第２の形状で挟まれる領域のｎ－型のドリフト層１１とｐ＋型の不純物層１２の上部にＦＣ－ＧＡＴＥ１３が形成される。ＦＣ－ＧＡＴＥ１３は、Ｐｏｌｙ－Ｓｉ（Polycrystalline Silicon）であり、ゲート電極２に接続される。
図４Ａは、ダイオード領域（領域６）の拡大図である。図４Ｂは、図４ＡのＣ－Ｃ’線に沿った断面図である。図４Ａ、４Ｂで示される通り、ダイオード領域は、半導体基板に、エミッタ電極１、カソード電極（コレクタ電極と共用）３、ｎ＋＋型のカソード層２２、ｎ＋型のフィールドストップ層１６、ｎ－型のドリフト層１１が形成される。ダイオード領域は更に、ＩＧＢＴ領域と同様に、ゲート電位トレンチ電極７、エミッタ電位トレンチ電極９、ボディコンタクトＳｉ溝１０、ｐ＋型のフローティング層８、ｎ＋型のホールバリア層１７、ゲート絶縁膜１８、層間絶縁膜１９、ｐ＋型のボディ層２０、ｐ＋型のラッチアップ防止層２１、ＦＣ－ＧＡＴＥ１３、ｐ＋型の不純物層１２が形成される。
（半導体装置の動作）
次に本実施の形態１に係る半導体チップ１００（ＲＣ－ＩＧＢＴ）の動作について、図５～１０を用いて説明する。
本実施の形態１の特徴であるダイオード（ダイオード領域）の動作を説明する前に、まず、ＩＧＢＴ（ＩＧＢＴ領域）の動作について説明する。ＩＧＢＴをターンオフする時、ゲートには負電圧（例：－１５Ｖ）が印加される。ゲートに負電圧が印加されると、ＦＣ－ＧＡＴＥ１３にも負電圧が印加される。図７の上図は、図３ＡのＢ－Ｂ’線に沿った断面図である。なお、図７の上図は、図４ＡのＤ－Ｄ’線に沿った断面図も兼ねている。図７で示される通り、ｎ－型のドリフト層１１は、半導体基板の表面の領域（第４領域）にも形成される。不純物層１２とボディ層２０は、同じｐ＋型であるため、合わせてボディ層とも呼ぶ。ｐ＋型のボディ層は、半導体基板の表面において、ドリフト層１１の表面の領域（第４領域）に隣接する領域（第５領域）に形成される。ｐ＋型のフローティング層８は、半導体基板の表面において、ドリフト層１１の表面の領域（第４領域）に隣接する領域（第６領域）に形成される。
ＦＣ－ＧＡＴＥ１３に負電圧が印加されると、図７の上図で示される通り、ｎ－型のドリフト層１１の表面にホールが集まることにより、ｐ＋型のフローティング層８からｐ＋型のボディ層２０までにホール経路が形成される。ホール経路が形成されると、フローティング層８のキャリア（ホール）は、エミッタ電極１に排出される。従って、ターンオフ時には、キャリアの排出が促進されることにより、高速なターンオフが可能となる。
一方、ＩＧＢＴをターンオンする時、ゲートには正電圧（例：＋１５Ｖ）が印加される。ゲートに正電圧が印加されると、ＦＣ－ＧＡＴＥ１３にも正電圧が印加される。ＦＣ－ＧＡＴＥ１３に正電圧が印加された場合は、上述したホール経路は形成されない。従って、フローティング層８によるキャリア排出抑制機能（キャリア蓄積機能）が機能し、ＩＥ効果を得ることができる。ＩＥ効果により、ＩＧＢＴのターンオン時のスイッチング損失が改善される。
次に、本実施の形態１の特徴であるダイオード（ダイオード領域）の動作について説明する。図７で示される通り、ダイオード領域においても、ｎ－型のドリフト層１１は、半導体基板の表面の領域（第１領域）にも形成される。ｐ＋型のボディ層は、半導体基板の表面において、ドリフト層１１の表面の領域（第１領域）に隣接する領域（第２領域）に形成される。ｐ＋型のフローティング層８は、半導体基板の表面において、ドリフト層１１の表面の領域（第１領域）に隣接する領域（第３領域）に形成される。
図５は、ＲＣ－ＩＧＢＴの動作を説明するための回路図である。図５で示される通り、ハイサイド側にＲＣ－ＩＧＢＴ１が、ローサイド側にＲＣ－ＩＧＢＴ２が配置されている。ＲＣ－ＩＧＢＴ１とＲＣ－ＩＧＢＴ２は、上述したＲＣ－ＩＧＢＴの構造を有する。
まず、ＲＣ－ＩＧＢＴ２をオン状態からオフ状態にする場合を説明する。図６は、ＲＣ－ＩＧＢＴ１とＲＣ－ＩＧＢＴ２の動作を説明するためのタイミングチャートである。
ＲＣ－ＩＧＢＴ２がオン状態の時、ＲＣ－ＩＧＢＴ２のゲートには正電圧（＋１５Ｖ）が印加される。この時、ＲＣ－ＩＧＢＴ１はオフ状態であり、ＲＣ－ＩＧＢＴ１のゲートには０Ｖが印加されている。コイルＬには、ＲＣ－ＩＧＢＴ２を介して電流が流れる。次に、ＲＣ－ＩＧＢＴ２のゲートに負電圧を印加すると、ＲＣ－ＩＧＢＴ２がオフ状態になる。ＲＣ－ＩＧＢＴ２がオフ状態になると、コイルＬからＲＣ－ＩＧＢＴ１のＦＷＤであるＤｉｏｄｅ １に電流が流れる。本実施の形態１では、ＲＣ－ＩＧＢＴ２がオフ状態になる直前に、ＲＣ－ＩＧＢＴ１のゲートに負電圧を印加する。ＲＣ－ＩＧＢＴ１のゲートに負電圧が印加されると、ＲＣ－ＩＧＢＴ１のＦＣ－ＧＡＴＥ１３にも負電圧が印加される。ＦＣ－ＧＡＴＥ１３に負電圧が印加されると、ＲＣ－ＩＧＢＴ１のＩＧＢＴはターンオフする。ＦＣ－ＧＡＴＥ１３に負電圧が印加された時のＤｉｏｄｅ １の動作は次の通りである。図７の上図で示される通り、ダイオード領域のドリフト層１１の表面（第１領域）にホールが集まり、ｐ型の反転層が形成される。ｐ型の反転層が形成されると、ダイオード領域のｐ＋型のフローティング層８、ｐ+型の不純物層１２、ｐ＋型のボディ層２０が接続されて、フローティング層８がアノード層として機能する。従って、ダイオード領域のｐ＋型のフローティング層８（アノード層）とｎ－型のドリフト層（カソード層）がダイオード（ＦＷＤ）として機能する（図４Ｂのダイオード）。フローティング層８全体がアノード層として機能することにより、ダイオードの面積が大きくなり、電流が流れるときのＶＦ低減につながる。ｐ＋型のボディ層２０もアノードとして機能するが、ボディ層２０の下部にはｎ＋型のホールバリア層１７が形成されている。フローティング層８の下部にはホールバリア層は形成されていないため、ボディ層２０と比べ、キャリア注入量を高めることができる（ＶＦ低減に寄与）。従って、フローティング層８によって形成されるダイオードの方により多くの電流が流れる（図７の下図、図８）。
次に、ＲＣ－ＩＧＢＴ２をオフ状態からオン状態にする場合を説明する。図９は、ＲＣ－ＩＧＢＴ１とＲＣ－ＩＧＢＴ２の動作を説明するためのタイミングチャートである。
ＲＣ－ＩＧＢＴ２のゲート電圧を負電圧から正電圧にすると、ＲＣ－ＩＧＢＴ２がオフ状態からオン状態となる。ＲＣ－ＩＧＢＴ２がオン状態となると、コイルＬには、ＲＣ－ＩＧＢＴ２を介して電流が流れる。また、Ｄｉｏｄｅ１に電流が流れなくなる。本実施の形態１では、ＲＣ－ＩＧＢＴ２がオン状態になる前に、ＲＣ－ＩＧＢＴ１のゲート電圧を負電圧から０Ｖにする。ＲＣ－ＩＧＢＴ１のゲート電圧が０Ｖになると、ＲＣ－ＩＧＢＴ１のＦＣ－ＧＡＴＥ１３も０Ｖになる。ＦＣ－ＧＡＴＥ１３が０Ｖになると、ダイオード領域のドリフト層１１の表面に形成された反転層が消滅する。ダイオード領域のフローティング層８はアノード層として機能しなくなり、ダイオード領域のボディ層２０がアノード層として機能する（図１０）。従って、フローティング層８に起因するキャリア蓄積量が減少し、ダイオードのリカバリー損失を低減することが可能となる。
（効果）
以上のように、本実施の形態１に係る半導体チップ（ＲＣ－ＩＧＢＴ）１００では、ダイオード領域にＦＣ－ＧＡＴＥ１３を設け、フローティング層８をアノード層として機能させるかどうかを制御可能とした。これにより、ＦＷＤのＶＦ低減と、リカバリー損失低減が可能となる。
［実施の形態２］
（半導体装置の構成）
本実施の形態２係る半導体チップ（ＲＣ－ＩＧＢＴ）の構成は、実施の形態１と同様である。ＲＣ－ＩＧＢＴの制御方法が異なる。
（半導体装置の動作）
本実施の形態２に係るＲＣ－ＩＧＢＴの動作について、図１１と図１２を用いて説明する。図１１は、ＲＣ－ＩＧＢＴ２をオン状態からオフ状態にする場合を示している。実施の形態１との違いは、ＲＣ－ＩＧＢＴ２がオフ状態になる直前にＲＣ－ＩＧＢＴ１のＦＣ－ＧＡＴＥ１３に印加する電圧である。実施の形態１よりも、ＦＣ－ＧＡＴＥ１３に印加する負電圧を大きくする（例：－１５Ｖ）。これにより、ＦＣ－ＧＡＴＥ１３に囲まれるダイオード領域のドリフト層１１の表面が強反転状態となる。ダイオード領域のフローティング層８とボディ層２０の接続が強くなり、実施の形態１よりも更にＶＦ低減が可能となる。
図１２は、ＲＣ－ＩＧＢＴ２をオフ状態からオン状態にする場合を示している。実施の形態１との違いは、ＲＣ－ＩＧＢＴ２がオン状態になる直前にＲＣ－ＩＧＢＴ１のＦＣ－ＧＡＴＥ１３に正電圧のパルスを印加することである。これにより、ダイオード領域のフローティング層８とボディ層２０の接続遮断能力が向上し、実施の形態１よりも更にリカバリー損失低減が可能となる。
（効果）
以上のように、本実施の形態２に係る半導体チップ（ＲＣ－ＩＧＢＴ）では、実施の形態１よりも更にＦＷＤのＶＦ低減とリカバリー損失の低減が可能となる。
［実施の形態３］
（半導体装置の構成）
実施の形態１、２では、ＦＣ－ＧＡＴＥ１３はゲート電極に接続されているが、本実施の形態３では、ＦＣ－ＧＡＴＥ１３は、ゲート電極とは独立した電極に接続する。
（半導体装置の動作）
本実施の形態３に係るＲＣ－ＩＧＢＴの動作について、図１３と図１４を用いて説明する。図１３は、ＲＣ－ＩＧＢＴ２をオン状態からオフ状態にする場合を示している。実施の形態１、２との違いは、ＲＣ－ＩＧＢＴ１のＦＣ－ＧＡＴＥ１３に印加する電圧である。実施の形態２よりも、ＦＣ－ＧＡＴＥ１３に印加する負電圧を大きくする（例：－２０Ｖ）。これにより、ダイオード領域のフローティング層８とボディ層２０の接続が更に強くなり、実施の形態２よりも更にＶＦ低減が可能となる。
図１４は、ＲＣ－ＩＧＢＴ２をオフ状態からオン状態にする場合を示している。実施の形態１、２との違いは、ＲＣ－ＩＧＢＴ２がオン状態になる直前にＲＣ－ＩＧＢＴ１のＦＣ－ＧＡＴＥ１３に印加する電圧である。実施の形態１、２よりもＦＣ－ＧＡＴＥ１３に印加する電圧を大きくする（例：＋２０Ｖ）。これにより、ダイオード領域のフローティング層８とボディ層２０の接続遮断能力が更に向上し、実施の形態１、２よりも更にリカバリー損失低減が可能となる。なお、ＦＣ－ＧＡＴＥ１３はゲート電極と独立しているため、ＦＣ－ＧＡＴＥ１３に＋２０Ｖを印加しても、ＲＣ－ＩＧＢＴ１がオン状態になることはない。
ＦＣ－ＧＡＴＥ１３に印加する電圧は、ゲート構造上の保証電圧に依存する。保証電圧が高ければ（例：±３０Ｖ）、更にＶＦ低減とリカバリー損失低減が可能となる。
（効果）
以上のように、本実施の形態３に係る半導体チップ（ＲＣ－ＩＧＢＴ）では、ＦＣ－ＧＡＴＥ１３をゲート電極とは独立して制御可能とした。これにより、実施の形態１、２よりも更にＦＷＤのＶＦ低減とリカバリー損失の低減が可能となる。
［実施の形態４］
（半導体装置の構成）
図１５は、本実施の形態４に係る半導体チップのダイオード領域（領域６）の拡大図である。実施の形態１との違いは、ゲート電位トレンチ電極７とＦＣ－ＧＡＴＥ１３である。実施の形態１と比べ、ゲート電位トレンチ電極７の第１と第２の形状の間隔Ｅが広くなっている。間隔Ｅを広くすることにより、ダイオード領域のフローティング層８がアノード層として動作するときのキャリア導通量が増加し、ＦＷＤのＶＦが低減される。
（効果）
以上のように、本実施の形態４に係る半導体チップ（ＲＣ－ＩＧＢＴ）では、実施の形態１よりも更にＦＷＤのＶＦ低減が可能となる。
［実施の形態５］
（半導体装置の構成）
図１６は、本実施の形態５に係る半導体チップのダイオード領域（領域６）の拡大図である。図１６で示される通り、複数のゲート電位トレンチ電極７がＸ軸方向に伸びるように形成されている。ＦＣ－ＧＡＴＥ１３は、複数のゲート電位トレンチ電極７と、ゲート電位トレンチ電極７間のドリフト層１１の上部に形成される。
（半導体装置の動作）
本実施の形態５に係る半導体チップの動作は、ゲート電位トレンチ電極７間に複数のホール経路が生成される以外は、実施の形態１～４と同様である。
なお、本実施の形態５では、ＩＧＢＴ領域とダイオード領域とで、ＦＣ－ＧＡＴＥ１３のゲート容量が異なることになる。ゲート容量が異なると、ＩＧＢＴとダイオードのスイッチングのタイミングが想定したものとは異なってしまう可能性がある。この対策として、ＦＣ－ＧＡＴＥ１３をゲート電極とは独立して制御可能にすることが望ましい（実施の形態３）。
（効果）
以上のように、本実施の形態５に係る半導体チップ（ＲＣ－ＩＧＢＴ）では、実施の形態１と同様に、ＦＷＤのＶＦ低減と、リカバリー損失低減が可能となる。
［実施の形態６］
（半導体装置の構成）
図１７は、本実施の形態６に係る半導体チップのダイオード領域（領域６）の拡大図である。図１７で示される通り、本実施の形態６では、ダイオード領域にゲート電位トレンチ電極７は形成されない。ＦＣ－ＧＡＴＥ１３は、フローティング層８とｐ＋型の不純物層１２の間にあるドリフト層１１の上部に形成される。ダイオード領域にゲート電位トレンチ電極が形成されない以外は、実施の形態１と同様の構造である。
（半導体装置の動作）
本実施の形態６に係る半導体チップの動作は、ＦＣ－ＧＡＴＥ１３で囲まれているダイオード領域のドリフト層１１の表面全体にホール経路が形成される以外は、実施の形態１～５と同様である。
（効果）
以上のように、本実施の形態６に係る半導体チップ（ＲＣ－ＩＧＢＴ）では、実施の形態１と同様に、ＦＷＤのＶＦ低減と、リカバリー損失低減が可能となる。
［実施の形態７］
（半導体装置の構成）
実施の形態１～６では、半導体チップのＸ軸方向において、ＩＧＢＴ領域とダイオード領域を分けていた。本実施の形態７では、半導体チップのＹ軸方向において、ＩＧＢＴ領域とダイオード領域を分ける。図１８は、本実施の形態７に係る半導体チップ表面の拡大図である。図１９は、図１８のＦ－Ｆ’線に沿った断面図である。図１８、１９で示される通り、半導体チップのＹ軸方向において、ＩＧＢＴ領域とダイオード領域が交互に形成される。
ＩＧＢＴ領域は、図１８で示される通り、ゲート電位トレンチ電極７のＹ軸方向の直線部分に形成される。また、ＩＧＢＴ領域には、ＦＣ－ＧＡＴＥ１３は形成されない。ＩＧＢＴを構成する各要素は、実施の形態１と同様であるため、詳細は省略する。
ダイオード領域は、図１８で示される通り、ゲート電位トレンチ電極７のＸ軸方向の折れ曲がり部分に形成される。また、ダイオード領域に、実施の形態１と同様のＦＣ－ＧＡＴＥ１３が形成される。ダイオードを形成する各要素は、実施の形態１と同様であるため、詳細は省略する。
（半導体装置の動作）
次に、本実施の形態７に係る半導体チップ（ＲＣ－ＩＧＢＴ）の動作について説明する。本実施の形態７では、ＩＧＢＴ領域にはＦＣ－ＧＡＴＥ１３が形成されない。従って、本実施の形態７のＩＧＢＴ領域は一般的なＩＧＢＴと同じ動作となる。
本実施の形態７のダイオード領域には、実施の形態１と同様のＦＣ－ＧＡＴＥ１３が形成される。従って、ダイオード領域は実施の形態１と同様の動作となる。
（効果）
以上のように、本実施の形態７に係る半導体チップ（ＲＣ－ＩＧＢＴ）では、実施の形態１と同様に、ＦＷＤのＶＦ低減と、リカバリー損失低減が可能となる。
なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。例えば、実施の形態１は、ＩＧＢＴとしてＧＥ－Ｓ型を用いたが、これに限られない。ＧＧＥＥ型やＥＧＥ型なども使用可能である。また、例えば、ゲート電位トレンチ電極７をＬ字状としていたが、Ｐ字状のループ形状を持つようにしてもよい。
１００ 半導体チップ（ＲＣ－ＩＧＢＴ）
１ エミッタ電極
２ ゲート電極
３ コレクタ電極（カソード電極）
５ ＩＧＢＴ領域
６ ダイオード領域
７ ゲート電位トレンチ
８ ｐ＋型のフローティング層
９ エミッタ電位トレンチ電極
１０ ボディコンタクトＳｉ溝
１１ ｎ－型のドリフト層
１２ ｐ＋型の不純物層
１３ ＦＣ－ＧＡＴＥ
１４ ｎ＋型のエミッタ層
１５ ｐ＋＋型のコレクタ層
１６ ｎ＋型のフィールドストップ層
１７ ｎ＋型のホールバリア層
１８ ゲート絶縁膜
１９ 層間絶縁膜
２０ ｐ＋型のボディ層
２１ ｐ＋型のラッチアップ防止層
２２ ｎ＋＋型のカソード層

Claims (9)

  1. 第１面と第２面を有する半導体基板と、
    前記半導体基板に形成される絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）とダイオードとを備え、
    前記ダイオードは、
    前記半導体基板内で、前記第１面側に第１領域を有するように形成される第１導電型のドリフト層と、
    前記第１導電型のドリフト層の上部で、前記第１領域と隣接する第２領域を有するように形成される第２導電型の第１のボディ層と、
    前記第１導電型のドリフト層の上部で、前記第１領域と隣接する第３領域を有するように形成される前記第２導電型の第１のフローティング層と、
    前記第１導電型のドリフト層の上部で、前記第２導電型の第１のフローティング層に隣接する領域に形成される第１のトレンチ電極と、
    前記第１領域の上部に形成される第１の制御ゲートと、を備え、
    前記ＩＧＢＴは、
    前記第１導電型のドリフト層の上部で、前記第１面側に形成される第２と第３のトレンチ電極と、
    前記第１導電型のドリフト層の上部で、前記第２と第３のトレンチ電極の間に形成される前記第１導電型のホールバリア層と、
    前記第１導電型のホールバリア層の上部に形成される前記第２導電型の第２のボディ層と、
    前記第２導電型の第２のボディ層の上部で、前記第１面側に形成される前記第１導電型のエミッタ層と、を備える、
    半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１面に形成される第１の電極と、
    前記第２面に形成される第２の電極と、を更に有し、
    前記第２導電型の第１と第２のボディ層と前記第１導電型のエミッタ層は、前記第１の電極に電気的に接続される、
    半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記ダイオードは、更に、前記第１領域を挟むように形成される第４のトレンチ電極を備える、
    半導体装置。
  4. 請求項２に記載の半導体装置において、
    前記第１、第２、第３のトレンチ電極は、平面視で第１の方向に伸び、
    前記ダイオードと前記ＩＧＢＴは、平面視で第２の方向に隣接するように形成される、
    半導体装置。
  5. 請求項２に記載の半導体装置において、
    前記ＩＧＢＴは、更に、前記第２導電型の第２のフローティング層と、第２の制御ゲートとを備え、
    前記第１導電型のドリフト層は、前記第１面側に第４領域を有するように形成され、
    前記第２導電型の第２のボディ層は、前記第４領域と隣接する第５領域を有するように形成され、
    前記第２導電型の第２のフローティング層は、前記第４領域と隣接する第６領域を有するように形成され、
    前記第２の制御ゲートは、前記第４領域の上部に形成される、
    半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第２のトレンチ電極は、前記第４領域を挟む部分を有する、
    半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第１面に形成される第３の電極を更に有し、
    前記第２と第４のトレンチ電極と、前記第１と第２の制御ゲートは、前記第３の電極に電気的に接続される、
    半導体装置。
  8. 請求項２に記載の半導体装置において、
    前記第１の制御ゲートに負電圧が印加されたとき、前記第２導電型の第１のフローティング層がアノードとして動作する、
    半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第１の制御ゲートに正電圧が印加されたとき、前記第２導電型の第１のフローティング層はアノードとして機能しない、
    半導体装置。
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