JP7799593B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置には、記憶容量（サイズ）が異なる２種類の記憶回路と、センスアンプとが設けられているタイプがある。このセンスアンプは、各記憶回路の出力信号の電圧を基準電圧と比較した結果に基づいて、出力信号に示されたビット値（０、１）を判定する。
上記のような半導体記憶装置において、各記憶回路の出力信号を共通の配線で読み出すと、記憶容量の違いによって、信号波形が記憶回路間で異なる場合がある。そのため、記憶容量が大きい方の記憶回路に基づいて基準電圧が設定されていると、例えば、センスアンプが、記憶容量が小さい方の記憶回路のビット値を誤って読み出す可能性がある。
その一方で、記憶容量が小さい方の記憶回路に基づいて基準電圧が設定されていると、センスアンプの動作が遅延するため、ビット値の読み出し速度の低下を招く可能性がある。
特開２０００－１５６０８５号公報
本発明の実施形態は、記憶容量が異なる２種類の記憶回路に読出し配線が共通に接続されていても、読み出し不良を低減しつつ、読み出し速度の低下を改善することが可能な半導体記憶装置を提供する。
一実施形態に係る半導体記憶装置は、第１記憶回路と、記憶容量が第１記憶回路よりも小さい第２記憶回路と、第１記憶回路および第２記憶回路に共通に接続される読出し配線と、第１記憶回路から読出し配線を介して入力された第１ビット信号または第２記憶回路から読出し配線を介して入力された第２ビット信号の電圧と、基準電圧とを比較するセンスアンプと、第１ビット信号と第２ビット信号に応じて、センスアンプの動作タイミングと、基準電圧との少なくとも一方を変化させる読出し調整回路と、を備える。
第１実施形態に係る半導体記憶装置の概略的な構成を示すブロック図である。 第１記憶回路の概略的な回路構成を示す図である。 第１読出し調整回路の回路構成の一例を示す図である。 比較例に係る半導体記憶装置の概略的な構成を示すブロック図である。 比較例に係る半導体記憶装置の読み出し動作のタイミングチャートである。 第１実施形態に係る半導体記憶装置の読み出し動作のタイミングチャートである。 第２実施形態に係る半導体記憶装置の概略的な構成を示すブロック図である。 第２実施形態に係る半導体記憶装置の読み出し動作のタイミングチャートである。 第３実施形態に係る半導体記憶装置の概略的な構成を示すブロック図である。 第３実施形態に係る半導体記憶装置の読み出し動作のタイミングチャートである。 第１変形例に係る第２選択回路の構成を示すブロック図である。 第１変形例に係る第２選択回路の選択動作のタイミングチャートである。 第２変形例に係る第２選択回路の構成を示すブロック図である。 第３変形例に係る第２選択回路の構成を示すブロック図である。 第４変形例に係る第２選択回路の構成を示すブロック図である。 第４変形例に係る第２選択回路の選択動作のタイミングチャートである。
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の概略的な構成を示すブロック図である。図１に示す半導体記憶装置１は、記憶部１０と、センスアンプ２０と、電源回路３０と、第１読出し調整回路４０と、を備える。
記憶部１０は、第１記憶回路１１と、第２記憶回路１２と、転送トランジスタＭと、グローバルビットラインＧＢＬと、を有する。第１記憶回路１１は、ユーザのデータを格納するメモリセルアレイであり、例えばＵｓｅｒ Ｍａｔｅｒｉａｌ領域と呼ばれる。また、第２記憶回路１２は、第１記憶回路１１からのデータ読み出しの際に用いられるデータを格納するメモリセルアレイであり、例えばＩＦＲ（InFormataion Resister）領域と呼ばれる。
図２は、第１記憶回路１１の概略的な回路構成を示す図である。図２に示すように、第１記憶回路１１には、複数のメモリセル１１１が行列状に配列されている。各メモリセル１１１は、データ書き込み用のワード線ＷＬ１と、データ読出し用のローカルビットラインＬＢＬ１との交点近傍に配置される。
メモリセル１１１には、例えば、不揮発性メモリ素子を適用することができる。ただし、メモリセル１１１は、不揮発性メモリ素子に限定されず、例えばＳＲＡＭ（Static Random Access Memory）等の他のメモリ素子であってもよい。
第２記憶回路１２は、上述した第１記憶回路１１と同様の回路構成を有する。ただし、第２記憶回路１２の記憶容量は、第１記憶回路１１の記憶容量よりも小さい。すなわち、第２記憶回路１２のメモリセル１１１の数は、第１記憶回路１１のメモリセル１１１の数よりも少ない。
なお、本実施形態に係る半導体記憶装置１には、複数の第１記憶回路１１と、１つの第２記憶回路１２とが設けられれている。しかし、各メモリセルアレイの数は、特に制限されない。
転送トランジスタＭは、ローカルビットラインＬＢＬ１とグローバルビットラインＧＢＬとの間に設けられている。この転送トランジスタＭが、制御回路（不図示）の制御に基づいてオンすると、第１記憶回路１１のメモリセル１１１に記憶されたビット値がグローバルビットラインＧＢＬに出力する。転送トランジスタＭには、例えばＭＯＳトランジスタを適用することができる。
また、転送トランジスタＭは、第２記憶回路１２のローカルビットラインＬＢＬ２とグローバルビットラインＧＢＬとの間にも設けられている。この転送トランジスタＭが、制御回路（不図示）の制御に基づいてオンすると、第２記憶回路１２のメモリセル１１１に記憶されたビット値がグローバルビットラインＧＢＬに出力する。
グローバルビットラインＧＢＬは、第１記憶回路１１および第２記憶回路１２に共通に接続される読出し配線に相当する。第１記憶回路１１に記憶されたビット値を示す第１ビット信号、または第２記憶回路１２に記憶されたビット値を示す第２ビット信号が、グローバルビットラインＧＢＬを介してセンスアンプ２０へ入力する。
センスアンプ２０の第１入力端子には、グローバルビットラインＧＢＬが接続されている。また、センスアンプ２０の第２入力端子には、電源回路３０が接続されている。センスアンプ２０は、第１ビット信号または第２ビット信号の電圧を、基準電圧Ｖｒｅｆと比較し、電圧差を増幅する。第１ビット信号または第２ビット信号の電圧が基準電圧Ｖｒｅｆよりも小さいとき、センスアンプ２０は、ビット値を「１」として出力する。反対に、第１ビット信号または第２ビット信号の電圧が基準電圧Ｖｒｅｆよりも大きいとき、センスアンプ２０は、ビット値を「０」として出力する。
電源回路３０は、上記基準電圧Ｖｒｅｆを生成して、センスアンプ２０へ出力する。基準電圧Ｖｒｅｆの電位は、電源電圧ＶＤＤと同じであってもよいし、異なっていてもよい。基準電圧Ｖｒｅｆの電位が、電源電圧ＶＤＤよりも高い場合、電源回路３０は、昇圧回路で構成される。一方、基準電圧Ｖｒｅｆの電位が、電源電圧ＶＤＤよりも低い場合、電源回路３０は、降圧回路で構成される。
第１読出し調整回路４０は、第１ビット信号または第２ビット信号に応じて、センスアンプ２０の動作タイミングを変化させる回路であり、第１遅延回路４１と、第２遅延回路４２と、第１選択回路４３と、を有する。動作タイミングは、センスアンプ２０が第１ビット信号または第２ビット信号の電圧と基準電圧Ｖｒｅｆと比較する動作を行うタイミングである。
図３は、第１読出し調整回路４０の回路構成の一例を示す図である。以下、図３を参照して、第１遅延回路４１、第２遅延回路４２、および第１選択回路４３について説明する。
第１遅延回路４１は、センスアンプ２０の動作タイミングの基準信号であるクロック信号ＣＬＫが発振器（不図示）から入力されると、入力されたクロック信号CLKに対して第１時間遅延した第１遅延信号ＳＡＥ１をセンスアンプ２０へ出力する。第１遅延回路４１は、図３に示すように、例えば互いに直列に接続された偶数個のインバータ４１１で構成されている。
図３に示す第２遅延回路４２は、クロック信号ＣＬＫが上記発振器から入力されると、入力されたクロック信号に対して第２時間遅延した第２遅延信号ＳＡＥ２をセンスアンプ２０へ出力する。第２時間は、第１時間よりも短い。第１遅延回路４１は、図３に示すように、例えば互いに直列に接続された偶数個のインバータ４２１で構成されている。ただし、第２時間が第１時間よりも短いため、インバータ４２１の数は、第１遅延回路４１のインバータ４１１の数よりも少ない。
第１選択回路４３は、制御回路（不図示）からのアドレス信号ＡＤＲに基づいて、第１遅延回路４１または第２遅延回路４２を選択する。第１選択回路４３は、図３に示すように、例えば、第１遅延回路４１に接続されたＮチャネル型のＭＯＳトランジスタ４３１と、第２遅延回路４２に接続されたＰチャネル型のＭＯＳトランジスタ４３２と、で構成されている。
ＭＯＳトランジスタ４３１およびＭＯＳトランジスタ４３２の各々のゲートには、アドレス信号ＡＤＲが入力される。このアドレス信号ＡＤＲのレベルは、センスアンプ２０の入力信号が、第１記憶回路１１の第１ビット信号であること、または第２記憶回路１２の第２ビット信号であることを示している。
アドレス信号ＡＤＲがハイレベルの場合、センスアンプ２０の入力信号が第１ビット信号であることを示す。この場合、ＭＯＳトランジスタ４３１がオンするとともに、ＭＯＳトランジスタ４３２がオフする。これにより、クロック信号ＣＬＫが、ＭＯＳトランジスタ４３１を介して第１遅延回路４１に入力されるため、第１遅延信号ＳＡＥ１がセンスアンプ２０へ入力される。
一方、アドレス信号ＡＤＲがローレベルの場合、センスアンプ２０の入力信号が第２ビット信号であることを示す。この場合、ＭＯＳトランジスタ４３１がオフするとともに、ＭＯＳトランジスタ４３２がオンする。これにより、クロック信号ＣＬＫが、ＭＯＳトランジスタ４３２を介して第２遅延回路４２に入力されるため、第２遅延信号ＳＡＥ２がセンスアンプ２０へ入力される。
なお、本実施形態では、第１選択回路４３は、第１遅延回路４１および第２遅延回路４２の前段に配置されている。しかし、第１選択回路４３は、第１遅延回路４１および第２遅延回路４２の後段に配置されていてもよい。この場合も、第１選択回路４３は、センスアンプ２０の入力信号に応じて、第１遅延回路４１または第２遅延回路４２を選択することができる。
ここで、上述した第１実施形態に係る半導体記憶装置１と比較する比較例に係る半導体記憶装置について説明する。
図４は、比較例に係る半導体記憶装置の概略的な構成を示すブロック図である。本比較例では、第１実施形態に係る半導体記憶装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
本比較例に係る半導体記憶装置１００には、第１読出し調整回路４０の代わりに遅延回路４００が設けられている。遅延回路４００は、センスアンプ２０の入力信号が、第１記憶回路１１からの第１ビット信号または第２記憶回路１２からの第２ビット信号に関わらず、クロック信号ＣＬＫに対する遅延時間が一定の遅延信号ＳＡＥをセンスアンプ２０へ出力する。
図５は、比較例に係る半導体記憶装置１００の読み出し動作のタイミングチャートである。図５に示す半導体記憶装置１００において、仮に、センスアンプ２０が、クロック信号ＣＬＫに対して時間ｔｄ１１遅延する遅延信号ＳＡＥ１１に基づいて、入力信号の電圧を基準電圧Ｖｒｅｆ１１と比較するとする。このとき、センスアンプ２０の入力信号が、第１記憶回路１１の「０」のビット値を示す第１ビット信号ＢＳ１０および「１」のビット値を示す第１ビット信号ＢＳ１１である場合、各第１ビット信号の電圧と基準電圧Ｖｒｅｆ１１との電圧差を十分に確保できるため、ビット値の読出し不良は起こりにくい。
しかし、センスアンプ２０の入力信号が、第２記憶回路１２の「０」のビット値を示す第２ビット信号ＢＳ２０および「１」のビット値を示す第２ビット信号ＢＳ２１である場合、第２ビット信号ＢＳ２０の電圧と基準電圧Ｖｒｅｆ１１との電圧差が不十分になる。そのため、センスアンプ２０において、「０」のビット値が「１」のビット値として誤って読み出される可能性が高くなる。
そこで、本比較例に係る半導体記憶装置１００では、電源回路３０の出力電圧が、基準電圧Ｖｒｅｆ１１よりも低い基準電圧Ｖｒｅｆ１２に設定されている。また、遅延回路４００が、時間ｔｄ１１よりも長い時間ｔｄ１２遅延する遅延信号ＳＡＥ１２をセンスアンプ２０へ出力する。この場合、第２ビット信号ＢＳ２０の電圧と基準電圧Ｖｒｅｆ１２との電圧差が十分に確保されるため、ビット値の読出し不良を低減できる。しかし、クロック信号ＣＬＫに対する遅延時間が長くなるため、ビット値の読出し速度が低下してしまう。
図６は、第１実施形態に係る半導体記憶装置１の読み出し動作のタイミングチャートである。本実施形態では、上述したように、センスアンプ２０の入力信号が、第１記憶回路１１からの第１ビット信号ＢＳ１０、ＢＳ１１である場合、センスアンプ２０は、クロック信号ＣＬＫに対して第１時間ｔｄ１遅延したタイミングで、第１ビット信号ＢＳ１０、ＢＳ１１の電圧を基準電圧Ｖｒｅｆと比較する。このとき、第１時間ｔｄ１は、比較例の時間ｔｄ１１と同等であるため、第１ビット信号ＢＳ１０、ＢＳ１１の電圧と基準電圧Ｖｒｅｆとの電圧差は十分に確保されている。そのため、ビット値の読出し不良は起こりにくい。また、第１ビット信号ＢＳ１０、ＢＳ１１を読み出す際に、クロック信号ＣＬＫに対する遅延時間が比較例よりも短くなるため、第１ビット信号ＢＳ１０、ＢＳ１１のビット値の読み出し速度を改善することが可能となる。
一方、センスアンプ２０の入力信号が、第２記憶回路１２からの第２ビット信号ＢＳ２０、ＢＳ２１である場合、センスアンプ２０は、クロック信号ＣＬＫに対して第２時間ｔｄ２遅延したタイミングで、第２ビット信号ＢＳ２０、ＢＳ２１の電圧を基準電圧Ｖｒｅｆと比較する。このとき、第２時間ｔｄ２は、第１時間ｔｄ１よりも短い。そのため、特に、第２ビット信号ＢＳ２０の電圧と基準電圧Ｖｒｅｆとの電圧差は、第１時間ｔｄ１よりも大きくなる。これにより、この電圧差を十分に確保できるため、ビット値の読出し不良を低減できる。
また、第２ビット信号ＢＳ２０、ＢＳ２１を読み出す際に、クロック信号ＣＬＫに対する遅延時間が比較例よりも短くなるため、第２ビット信号ＢＳ２０、ＢＳ２１の読み出し速度を改善することが可能となる。なお、本実施形態では、第２ビット信号ＢＳ２１の電圧と基準電圧Ｖｒｅｆとの電圧差は、第１時間ｔｄ１よりも小さくなる傾向であるが、この電圧差は、第２時間ｔｄ２でもビット値の読出し不良が起こらないように、十分確保されている。
（第２実施形態）
図７は、第２実施形態に係る半導体記憶装置の概略的な構成を示すブロック図である。本実施形態では、第１実施形態に係る半導体記憶装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
本実施形態に係る半導体記憶装置２は、遅延回路４００および第２読出し調整回路５０を備える点で第１実施形態と異なる。遅延回路４００は、センスアンプ２０の入力信号が第１ビット信号ＢＳ１０、ＢＳ１１または第２ビット信号ＢＳ２０、ＢＳ２１に関わらず、クロック信号ＣＬＫに対する遅延時間が一定の遅延信号ＳＡＥをセンスアンプ２０へ出力する。
第２読出し調整回路５０は、第１電源回路３１と、第２電源回路３２と、第２選択回路３３と、を有する。以下、各回路について説明する。
第１電源回路３１は、第１基準電圧Ｖｒｅｆ１を生成して、センスアンプ２０へ出力する。第１基準電圧Ｖｒｅｆ１の電位は、例えば電源電圧ＶＤＤの９１％（ＶＤＤ×０．９１）に設定されている。そのため、第１電源回路３１は、電源電圧ＶＤＤを降圧する降圧回路で構成されている。
第２電源回路３２は、第２基準電圧Ｖｒｅｆ２を生成して、センスアンプ２０へ出力する。第２基準電圧Ｖｒｅｆ２の電位は、例えば電源電圧ＶＤＤの９０％（ＶＤＤ×０．９０）に設定されている。すなわち、第２基準電圧Ｖｒｅｆ２は、第１基準電圧Ｖｒｅｆ１よりも低い。第２電源回路３２も、電源電圧ＶＤＤを降圧する降圧回路で構成されている。
第２選択回路３３は、制御回路（不図示）からのアドレス信号ＡＤＲに基づいて、第１電源回路３１または第２電源回路３２を選択する。第２選択回路３３は、第１選択回路４３（図３参照）と同様に、Ｎチャネル型のＭＯＳトランジスタ４３１と、Ｐチャネル型のＭＯＳトランジスタ４３２と、で構成されている。本実施形態では、ＭＯＳトランジスタ４３１には、第１電源回路３１が接続されている。一方、ＭＯＳトランジスタ４３２には、第２電源回路３２が接続されている。
第２読出し調整回路５０では、ハイレベルのアドレス信号ＡＤＲが第２選択回路３３に入力されると、ＭＯＳトランジスタ４３１がオンするとともに、ＭＯＳトランジスタ４３２がオフする。これにより、第１基準電圧Ｖｒｅｆ１がセンスアンプ２０に入力される。
反対に、ローレベルのアドレス信号ＡＤＲが第２選択回路３３に入力されると、ＭＯＳトランジスタ４３１がオフするとともに、ＭＯＳトランジスタ４３２がオンする。これにより、第２基準電圧Ｖｒｅｆ２がセンスアンプ２０に入力される。
図８は、第２実施形態に係る半導体記憶装置２の読み出し動作のタイミングチャートである。本実施形態では、センスアンプ２０の入力信号が、第１記憶回路１１からの第１ビット信号ＢＳ１０、ＢＳ１１である場合、センスアンプ２０は、クロック信号ＣＬＫに対して時間ｔｄ遅延したタイミングで、第１ビット信号ＢＳ１０、ＢＳ１１の電圧を第１基準電圧Ｖｒｅｆ１と比較する。このとき、時間ｔｄは、第１実施形態の第１時間ｔｄ１と同等であるため、第１ビット信号ＢＳ１０、ＢＳ１１の電圧と基準電圧Ｖｒｅｆとの電圧差は十分に確保されている。そのため、ビット値の読出し不良は低減される。また、第１ビット信号ＢＳ１０、ＢＳ１１を読み出す際に、クロック信号ＣＬＫに対する遅延時間が比較例よりも短くなるため、第１ビット信号ＢＳ１０、ＢＳ１１の読み出し速度を改善することが可能となる。
一方、センスアンプ２０の入力信号が、第２記憶回路１２からの第２ビット信号ＢＳ２０、ＢＳ２１である場合も、センスアンプ２０は、クロック信号ＣＬＫに対して時間ｔｄ遅延したタイミングで、第２ビット信号ＢＳ２０、ＢＳ２１の電圧を第２基準電圧Ｖｒｅｆ２と比較する。このとき、第２基準電圧Ｖｒｅｆ２は、第１基準電圧Ｖｒｅｆ１よりも低い。そのため、特に、第２ビット信号ＢＳ２０の電圧と基準電圧Ｖｒｅｆとの電圧差は、第１基準電圧Ｖｒｅｆ１よりも大きくなる。これにより、この電圧差を十分に確保できるため、ビット値の読出し不良を低減できる。
また、第２ビット信号ＢＳ２０、ＢＳ２１を読み出す際に、クロック信号ＣＬＫに対する遅延時間が比較例よりも短くなるため、第２ビット信号ＢＳ２０、ＢＳ２１の読み出し速度を改善することが可能となる。なお、本実施形態でも、第２ビット信号ＢＳ２１の電圧と基準電圧Ｖｒｅｆとの電圧差は、第１基準電圧Ｖｒｅｆ１よりも小さくなる傾向であるが、この電圧差は、第２基準電圧Ｖｒｅｆ２でもビット値の読出し不良が起こらないように、十分確保されている。
（第３実施形態）
図９は、第３実施形態に係る半導体記憶装置の概略的な構成を示すブロック図である。本実施形態に係る半導体記憶装置３は、第１実施形態で説明した第１読出し調整回路４０および第２実施形態で説明した第２読出し調整回路５０の両方を備えている。各読出し調整回路の構成については、第１実施形態および第２実施形態で説明しているため、説明を省略する。
図１０は、第３実施形態に係る半導体記憶装置３の読み出し動作のタイミングチャートである。本実施形態では、センスアンプ２０の入力信号が、第１記憶回路１１からの第１ビット信号ＢＳ１０、ＢＳ１１である場合、センスアンプ２０は、クロック信号ＣＬＫに対して第１時間ｔｄ１遅延したタイミングで、第１ビット信号ＢＳ１０、ＢＳ１１の電圧を第１基準電圧Ｖｒｅｆ１と比較する。このとき、第１ビット信号ＢＳ１０、ＢＳ１１の電圧と基準電圧Ｖｒｅｆとの電圧差は十分に確保されている。そのため、ビット値の読出し不良を低減できる。また、第１ビット信号ＢＳ１０、ＢＳ１１の読み出し速度を比較例に対して改善することが可能となる。
一方、センスアンプ２０の入力信号が、第２記憶回路１２からの第２ビット信号ＢＳ２０、ＢＳ２１である場合、センスアンプ２０は、クロック信号ＣＬＫに対して第２時間ｔｄ２遅延したタイミングで、第２ビット信号ＢＳ２０、ＢＳ２１の電圧を第２基準電圧Ｖｒｅｆ２と比較する。このとき、第２基準電圧Ｖｒｅｆ２は、第１基準電圧Ｖｒｅｆ１よりも低いため、特に、第２ビット信号ＢＳ２０の電圧と基準電圧Ｖｒｅｆとの電圧差を十分に確保できるため、ビット値の読出し不良を低減できる。
また、第２ビット信号ＢＳ２０、ＢＳ２１を読み出す際に、クロック信号ＣＬＫに対する遅延時間が第１ビット信号ＢＳ１０、ＢＳ１１を読み出すときよりも短くなるため、第２ビット信号ＢＳ２０、ＢＳ２１の読み出し速度を改善することが可能となる。なお、本実施形態でも、第２ビット信号ＢＳ２１の電圧と第２基準電圧Ｖｒｅｆ２との電圧差は、第１基準電圧Ｖｒｅｆ１よりも小さくなる傾向であるが、この電圧差は、第２基準電圧Ｖｒｅｆ２でもビット値の読出し不良が起こらないように、十分確保されている。
（第１変形例）
図１１は、第１変形例に係る第２選択回路の構成を示すブロック図である。図１１に示す第２選択回路３３ａは、インバータ３０１～インバータ３０４と、第１スイッチング素子３１１～第４スイッチング素子３１４と、第１容量素子３２１と、第２容量素子３２２と、を有する。
インバータ３０１～インバータ３０４は、この順番で互いに直列に接続されている。アドレス信号ＡＤＲは、最前段のインバータ３０１の入力端子に入力される。
第１スイッチング素子３１１および第３スイッチング素子３１３は、例えばＮチャネル型のＭＯＳトランジスタである。また、第２スイッチング素子３１２および第４スイッチング素子３１４は、例えばＰチャネル型のＭＯＳトランジスタである。
第１スイッチング素子３１１および第２スイッチング素子３１２は、第１電源回路３１とセンスアンプ２０の第２入力端子２０２との間で互いに並列に接続された一対のスイッチング素子である。第１スイッチング素子３１１のゲートは、最後段のインバータ３０４の出力端子に接続されている。第２スイッチング素子３１２のゲートは、中段のインバータ３０３の出力端子に接続されている。
第３スイッチング素子３１３および第４スイッチング素子３１４は、第２電源回路３２とセンスアンプ２０の第２入力端子２０２との間で互いに並列に接続された一対のスイッチング素子である。第３スイッチング素子３１３のゲートは、第２スイッチング素子３１２のゲートと共通にインバータ３０３の出力端子に接続されている。第４スイッチング素子３１４のゲートは、第１スイッチング素子３１１のゲートと共通にインバータ３０４の出力端子に接続されている。
第１容量素子３２１の一端は、接地されている。第１容量素子３２１の他端は、センスアンプ２０の第２入力端子２０２に接続されている。
第２容量素子３２２の一端は、インバータ３０２の出力端子に接続されている。第２容量素子３２２の他端は、センスアンプ２０の第２入力端子２０２に接続されている。
第２容量素子３２２の容量値Ｃｃｏｕｐは、第１容量素子３２１の容量値Ｃｒｅｆよりも小さい。容量値Ｃｃｏｕｐと容量値Ｃｒｅｆの容量比は、第１電源回路３１の出力電圧、すなわち第１基準電圧Ｖｒｅｆ１と、第２電源回路３２の出力電圧、すなわち第２基準電圧Ｖｒｅｆ２との電圧比に基づいて設定される。例えば、第１基準電圧Ｖｒｅｆ１が電源電圧ＶＤＤの９１％（ＶＤＤ×０．９１）に設定され、第２基準電圧Ｖｒｅｆ２が電源電圧ＶＤＤの９０％（ＶＤＤ×０．９０）に設定されている場合、容量値Ｃｒｅｆと容量値Ｃｃｏｕｐの容量比は、９０：１に設定される。
図１２は、第１変形例に係る第２選択回路３３ａの選択動作のタイミングチャートである。ここでは、アドレス信号ＡＤＲがローレベルからハイレベルに変化したときの動作について説明する。
インバータ３０１に入力されるアドレス信号ＡＤＲがローレベルからハイレベルに変化すると、まず、中段のインバータ０２に接続された第２容量素子３２２の一端の電位がハイレベルとなる。そのため、第１容量素子３２１と第２容量素子３２２のカップリング効果によって、センスアンプ２０の第２入力端子２０２の電圧ＶＲＥＦが、第２基準電圧Ｖｒｅｆ２から第１容量素子３２１と第２容量素子３２２の容量比分だけ増加する。すなわち、電圧ＶＲＥＦが、第２基準電圧Ｖｒｅｆ２から第１基準電圧Ｖｒｅｆ１に上昇する。
次に、インバータ３０３の出力端子から入力されたローレベルのアドレス信号ＡＤＲによって、第２スイッチング素子３１２がオンするとともに第３スイッチング素子３１３がオフする。
次に、インバータ３０４の出力端子から入力されたハイレベルのアドレス信号ＡＤＲによって、第１スイッチング素子３１１がオンするとともに第４スイッチング素子３１４がオフする。その結果、センスアンプ２０の第２入力端子２０２に接続される電源回路が、第２電源回路３２から第１電源回路３１に切り替わる。
次に、センスアンプ２０は、遅延信号ＳＡＥのタイミングに基づいて、第１記憶回路１１からグローバルビットラインＧＢＬを通じて第１入力端子２０１に入力された信号電圧と、第２入力端子２０２に入力された第１基準電圧Ｖｒｅｆ１と、を比較する。センスアンプ２０は、その比較結果に応じて、第１ビット信号ＢＳ１０または第１ビット信号ＢＳ１１を読み出す。
以上説明した本変形によれば、第１容量素子３２１と第２容量素子３２２のカップリング効果によって、基準電圧の切替速度が加速される。そのため、ビット信号の読み出し動作をさらに高速化することが可能となる。
（第２変形例）
図１３は、第２変形例に係る第２選択回路の構成を示すブロック図である。上述した第１変形例に係る第２選択回路３３ａと同様の回路素子については同じ符号を付し、詳細な説明を省略する。
図１３に示す第２選択回路３３ｂは、第２スイッチング素子３１２および第３スイッチング素子３１３のゲートが最前段のインバータ３０１の出力端子に接続されている点で、第２選択回路３３ａと異なる。
また、第２選択回路３３ｂは、第１スイッチング素子３１１および第４スイッチング素子３１４のゲートが中段のインバータ３０２の出力端子に接続されている点でも、第２選択回路３３ａと異なる。
上記のように構成された第２選択回路３３ｂにおいて、インバータ３０１に入力されるアドレス信号ＡＤＲがローレベルからハイレベルに変化すると、まず、インバータ３０１の出力端子から入力されたローレベルのアドレス信号ＡＤＲによって、第２スイッチング素子３１２がオンするとともに第３スイッチング素子３１３がオフする。
次に、インバータ３０２の出力端子から入力されたハイレベルのアドレス信号ＡＤＲによって、第１スイッチング素子３１１がオンするとともに第４スイッチング素子３１４がオフする。その結果、センスアンプ２０の第２入力端子２０２に接続される電源回路が、第２電源回路３２から第１電源回路３１に切り替わる。
次に、インバータ３０４の出力端子に接続された第２容量素子３２２の一端の電位がハイレベルとなる。そのため、第１変形例と同様に、第１容量素子３２１と第２容量素子３２２のカップリング効果によって、センスアンプ２０の第２入力端子の電圧ＶＲＥＦが、第２基準電圧Ｖｒｅｆ２から第１容量素子３２１と第２容量素子３２２の容量比分だけ増加する。すなわち、電圧ＶＲＥＦが、第２基準電圧Ｖｒｅｆ２から第１基準電圧Ｖｒｅｆ１に上昇する。
次に、センスアンプ２０は、遅延信号ＳＡＥのタイミングに基づいて、第１記憶回路１１からグローバルビットラインＧＢＬを通じて第１入力端子２０１に入力された信号電圧と、第２入力端子２０２に入力された第１基準電圧Ｖｒｅｆ１と、を比較する。センスアンプ２０は、その比較結果に応じて、第１ビット信号ＢＳ１０または第１ビット信号ＢＳ１１を読み出す。
以上説明した本変形によれば、第２選択回路３３ｂは、電源回路を選択した後、基準電圧を切り替えている。このとき、第１変形例と同様に、第１容量素子３２１と第２容量素子３２２のカップリング効果によって、基準電圧の切替速度が加速される。そのため、ビット信号の読み出し動作をさらに高速化することが可能となる。
（第３変形例）
図１４は、第３変形例に係る第２選択回路の構成を示すブロック図である。上述した第２変形例に係る第２選択回路３３ｂと同様の回路素子については同じ符号を付し、詳細な説明を省略する。
図１４に示す第２選択回路３３ｃでは、インバータの数が第２変形例に係る第２選択回路３３ｂの半分になっている。すなわち、本変形例に係る第２選択回路３３ｃは、インバータ３０１およびインバータ３０２を有し、インバータ３０３およびインバータ３０４を有していない。そのため、最後段のインバータ３０２の出力端子は、第１スイッチング素子３１１のゲート、第４スイッチング素子３１４のゲート、および第２容量素子３２２の一端に接続されている。
上記のように構成された第２選択回路３３ｃにおいて、インバータ３０１に入力されるアドレス信号ＡＤＲがローレベルからハイレベルに変化すると、まず、インバータ３０１の出力端子から入力されたローレベルのアドレス信号ＡＤＲによって、第２スイッチング素子３１２がオンするとともに第３スイッチング素子３１３がオフする。
次に、インバータ３０２の出力端子から入力されたハイレベルのアドレス信号ＡＤＲによって、第１スイッチング素子３１１がオンするとともに第４スイッチング素子３１４がオフする。その結果、センスアンプ２０の第２入力端子２０２に接続される電源回路が、第２電源回路３２から第１電源回路３１に切り替わる。
上記電源回路の切替と同時に、インバータ３０２の出力端子に接続された第２容量素子３２２の一端の電位がハイレベルとなる。そのため、第２変形例と同様に、第１容量素子３２１と第２容量素子３２２のカップリング効果によって、センスアンプ２０の第２入力端子の電圧ＶＲＥＦが、第２基準電圧Ｖｒｅｆ２から第１容量素子３２１と第２容量素子３２２の容量比分だけ増加する。すなわち、電圧ＶＲＥＦが、第２基準電圧Ｖｒｅｆ２から第１基準電圧Ｖｒｅｆ１に上昇する。
次に、センスアンプ２０は、遅延信号ＳＡＥのタイミングに基づいて、第１記憶回路１１からグローバルビットラインＧＢＬを通じて第１入力端子２０１に入力された信号電圧と、第２入力端子２０２に入力された第１基準電圧Ｖｒｅｆ１と、を比較する。センスアンプ２０は、その比較結果に応じて、第１ビット信号ＢＳ１０または第１ビット信号ＢＳ１１を読み出す。
以上説明した本変形によれば、第２変形例と同様に、第１容量素子３２１と第２容量素子３２２のカップリング効果によって、基準電圧の切替速度が加速される。そのため、ビット信号の読み出し動作を高速化することが可能となる。また、本変形例では、第２選択回路３３ｃは、電源回路の選択と、基準電圧の切り替えとを同時に行っている。そのため、ビット信号の読み出し動作をより一層高速化することが可能となる。
（第４変形例）
図１５は、第４変形例に係る第２選択回路の構成を示すブロック図である。上述した第１変形例から第３変形例では、第１スイッチング素子３１１～第４スイッチング素子３１４は、インバータ３０１～インバータ３０４によって駆動される。
一方、本変形例に係る第２選択回路３３ｄでは、図１５に示すように、各スイッチング素子は、駆動回路６００によって駆動される。駆動回路６００は、入力信号であるアドレス信号ＡＤＲのレベルがローレベル（「０」）からハイレベル（「１」）へ、またはハイレベルからローレベルへ変化した時点で全てのスイッチング素子３１１～スイッチング素子３１４が、第１電源回路３１および第２電源回路３２のいずれも非選択の非選択状態となるように制御する回路である。また、駆動回路６００は、全てのスイッチング素子３１１～スイッチング素子３１４が非選択期間中に、遅延アドレス信号ＡＤＲｄ信号がローレベル（「０」）からハイレベル（「１」）へ、またはハイレベルからローレベルへと変化し、さらに遅延アドレス信号ＡＤＲｄ信号が変化した後に３１１～スイッチング素子３１４の何れかが、第１電源回路３１または第２電源回路３２を選択する選択状態となるように制御する回路である。ここで、遅延アドレス信号ＡＤＲｄ信号は、アドレス信号ＡＤＲを遅延させた遅延信号である。以下、駆動回路６００の構成について説明する。
駆動回路６００には、互いに直列に接続されたインバータ６０１～インバータ６０６が設けられている。最前段のインバータ６０１にはアドレス信号ＡＤＲが入力される。また、最後段のインバータ６０６は、インバータ３０１に接続されている。
また、駆動回路６００には、互いに直列に接続されたインバータ６１１～インバータ６１７が設けられている。最前段のインバータ６１１には、アドレス信号ＡＤＲが入力される。また、中段のインバータ６１４の出力端子は、ＮＡＮＤ回路６２２の入力端子に接続されている。
ＮＡＮＤ回路６２２は、アドレス信号ＡＤＲとインバータ６１４の出力信号とのＮＯＲ演算の結果を出力する。演算結果を示す出力信号は、インバータ６１８で反転され、ＮＡＮＤ回路６２２に入力される。
ＮＡＮＤ回路６２２は、インバータ６１８の出力信号と、インバータ６１７の出力信号とのＮＡＮＤ演算の結果を出力する。演算結果を示す出力信号は、ＮＡＮＤ回路６２５に入力される。
また、駆動回路６００には、互いに直列に接続されたインバータ６３１～インバータ６３６が設けられている。最前段のインバータ６３１にはアドレス信号ＡＤＲが入力される。アドレス信号ＡＤＲは、インバータ６３１で反転されてＮＡＮＤ回路６２３に入力される。また、中段のインバータ６３４の出力信号もＮＡＮＤ回路６２３に入力される。
ＮＡＮＤ回路６２３は、インバータ６３１の出力信号とインバータ６３４のｓｙ津力信号とのＮＡＮＤ演算の結果を出力する。演算結果を示す出力信号は、ＮＡＮＤ回路６２４に入力される。ＮＡＮＤ回路６２４には、インバータ６３６の出力信号も入力される。
ＮＡＮＤ回路６２４は、ＮＡＮＤ回路６２３の出力信号とインバータ６３６の出力信号とのＮＡＮＤ演算結果を出力する。演算結果を示す出力信号は、ＮＡＮＤ回路６２５に入力される。
ＮＡＮＤ回路６２５は、ＮＡＮＤ回路６２２の出力信号と、ＮＡＮＤ回路６２４の出力信号とのＮＡＮＤ演算の結果を出力する。演算結果を示す出力信号は、ＮＯＲ回路６５２に入力される。また、ＮＡＮＤ回路６２５の出力信号は、インバータ６４１で反転されてＮＡＮＤ回路６５１に入力される。
ＮＡＮＤ回路６５１は、インバータ６０６の出力信号と、インバータ６４１の出力信号とのＮＡＮＤ演算の結果を出力する。演算結果を示す出力信号は、第２スイッチング素子３１２のゲートに入力される。また、ＮＡＮＤ回路６５１の出力信号は、インバータ６６１で反転される。この反転信号は、選択信号ＳＥＬ１として第１スイッチング素子３１１のゲートに入力される。
ＮＯＲ回路６５２は、インバータ６０６の出力信号と、ＮＡＮＤ回路６２５の出力信号と、をＮＯＲ演算した結果を出力する。演算結果を示す出力信号は、選択信号ＳＥＬ２として第３スイッチング素子３１３のゲートに入力される。また、ＮＯＲ回路６５２の出力信号は、インバータ６６２で反転される。この反転信号は、第４スイッチング素子３１４のゲートに入力される。
図１６は、第４変形例に係る第２選択回路３３ｄの選択動作のタイミングチャートである。ここでは、アドレス信号ＡＤＲがローレベルからハイレベルに変化したときの動作について説明する。
インバータ３０１に入力されるアドレス信号ＡＤＲがローレベルからハイレベルに変化するタイミングで、選択信号ＳＥＬ１はローレベルであるとともに選択信号ＳＥＬ２はハイレベルである。これにより、第１スイッチング素子３１１および第２スイッチング素子３１２はオフ状態であるとともに、第３スイッチング素子３１３および第４スイッチング素子３１４がオン状態である。
次に、インバータ６０１～インバータ６０６およびインバータ３０１～インバータ３０４によって、アドレス信号ＡＤＲを遅延させた遅延アドレス信号ＡＤＲｄがローレベルからハイレベルに変化すると、第２容量素子３２２の一端の電位がハイレベルとなる。そのため、第１容量素子３２１と第２容量素子３２２のカップリング効果によって、センスアンプ２０の第２入力端子２０２の電圧ＶＲＥＦが、第２基準電圧Ｖｒｅｆ２から第１容量素子３２１と第２容量素子３２２の容量比分だけ増加する。すなわち、電圧ＶＲＥＦが、第２基準電圧Ｖｒｅｆ２から第１基準電圧Ｖｒｅｆ１に上昇する。
遅延アドレス信号ＡＤＲｄがローレベルからハイレベルに変化するタイミングでは、駆動回路６００内のＮＯＲ演算およびＮＡＮＤ演算によって、選択信号ＳＥＬ１はローレベルを維持する一方で選択信号ＳＥＬ２はハイレベルからローレベルに変化する。これにより、第１スイッチング素子３１１および第２スイッチング素子３１２はオフ状態を維持するとともに、第３スイッチング素子３１３および第４スイッチング素子３１４もオフ状態となる。そのため、センスアンプ２０の第２入力端子に接続される電源回路が選択されていない状態となる。
選択信号ＳＥＬ２がハイレベルからローレベルに変化してから所定時間が経過すると、選択信号ＳＥＬ１がローレベルからハイレベルに変化する。このとき、遅延アドレス信号ＡＤＲｄおよび選択信号ＳＥＬ２は、ハイレベルを維持する。これにより、第１スイッチング素子３１１および第２スイッチング素子３１２がオン状態となる。その結果、第１電源回路３１が、センスアンプ２０の第２入力端子２０２に接続される。
その後は、上述した他の変形例と同様に、センスアンプ２０が、遅延信号ＳＡＥのタイミングに基づいて、第１記憶回路１１からグローバルビットラインＧＢＬを通じて第１入力端子２０１に入力された信号電圧と、第２入力端子２０２に入力された第１基準電圧Ｖｒｅｆ１と、を比較する。センスアンプ２０は、その比較結果に応じて、第１ビット信号ＢＳ１０または第１ビット信号ＢＳ１１を読み出す。
以上説明した本変形によれば、他の変形例と同様に、第１容量素子３２１と第２容量素子３２２のカップリング効果によって、基準電圧の切替速度が加速される。そのため、ビット信号の読み出し動作をさらに高速化することが可能となる。また、本変形例では、第１スイッチング素子３１１～第４スイッチング素子３１４の駆動回路６００が、第２容量素子３２２から独立して設けられている。そのため、各スイッチング素子の動作の制御性が向上する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１～３：半導体記憶装置
１１：第１記憶回路
１２：第２記憶回路
２０：センスアンプ
３１：第１電源回路
３２：第２電源回路
３３、３３ａ～３３ｄ：第２選択回路
４０：第１読出し調整回路
４１：第１遅延回路
４２：第２遅延回路
４３：第１選択回路
５０：第２読出し調整回路
３０１～３０４：インバータ
３１１：第１スイッチング素子
３１２：第２スイッチング素子
３１３：第３スイッチング素子
３１４：第４スイッチング素子
３２１：第１容量素子
３２２：第２容量素子
６００：駆動回路
ＧＢＬ：グローバルビットライン（読出し配線）

Claims (8)

  1. 第１記憶回路と、
    記憶容量が前記第１記憶回路よりも小さい第２記憶回路と、
    前記第１記憶回路および前記第２記憶回路に共通に接続される読出し配線と、
    前記第１記憶回路から前記読出し配線を介して入力された第１ビット信号または前記第２記憶回路から前記読出し配線を介して入力された第２ビット信号の電圧と、基準電圧とを比較するセンスアンプと、
    前記第１ビット信号と前記第２ビット信号に応じて、前記センスアンプの動作タイミングと、前記基準電圧との少なくとも一方を変化させる読出し調整回路と、
    を備え、
    前記読出し調整回路が、
    第１基準電圧を出力する第１電源回路と、
    前記第１基準電圧よりも低い第２基準電圧を出力する第２電源回路と、
    前記センスアンプに前記第１ビット信号が入力されるときに前記第１電源回路を選択し、前記センスアンプに前記第２ビット信号が入力されるときに前記第２電源回路を選択する第２選択回路と、
    を有し、
    前記第２選択回路が、
    互いに直列に接続された複数のインバータと、
    前記センスアンプの接続先を、前記第１電源回路または前記第２電源回路に切り替えるスイッチング素子と、
    一端が前記センスアンプの入力端子に接続され、他端が接地された第１容量素子と、
    一端が前記複数のインバータの中で中段のインバータに接続され、他端が前記入力端子に接続された第２容量素子と、を含み、
    前記スイッチング素子は、前記複数のインバータの中で前記中段のインバータよりも後段のインバータに接続され、
    前記第２容量素子の容量値は、前記第１容量素子の容量値よりも小さい、半導体記憶装置。
  2. 第１記憶回路と、
    記憶容量が前記第１記憶回路よりも小さい第２記憶回路と、
    前記第１記憶回路および前記第２記憶回路に共通に接続される読出し配線と、
    前記第１記憶回路から前記読出し配線を介して入力された第１ビット信号または前記第２記憶回路から前記読出し配線を介して入力された第２ビット信号の電圧と、基準電圧とを比較するセンスアンプと、
    前記第１ビット信号と前記第２ビット信号に応じて、前記センスアンプの動作タイミングと、前記基準電圧との少なくとも一方を変化させる読出し調整回路と、
    を備え、
    前記読出し調整回路が、
    第１基準電圧を出力する第１電源回路と、
    前記第１基準電圧よりも低い第２基準電圧を出力する第２電源回路と、
    前記センスアンプに前記第１ビット信号が入力されるときに前記第１電源回路を選択し、前記センスアンプに前記第２ビット信号が入力されるときに前記第２電源回路を選択する第２選択回路と、
    を有し、
    前記第２選択回路が、
    互いに直列に接続された複数のインバータと、
    前記センスアンプの接続先を、前記第１電源回路または前記第２電源回路に切り替えるスイッチング素子と、
    一端が前記センスアンプの入力端子に接続され、他端が接地された第１容量素子と、
    一端が前記複数のインバータの中で最後段のインバータの出力端子に接続され、他端が前記入力端子に接続された第２容量素子と、を含み、
    前記スイッチング素子は、前記複数のインバータの中で前記最後段のインバータよりも前段のインバータの出力端子に接続され、
    前記第２容量素子の容量値は、前記第１容量素子の容量値よりも小さい、半導体記憶装置。
  3. 第１記憶回路と、
    記憶容量が前記第１記憶回路よりも小さい第２記憶回路と、
    前記第１記憶回路および前記第２記憶回路に共通に接続される読出し配線と、
    前記第１記憶回路から前記読出し配線を介して入力された第１ビット信号または前記第２記憶回路から前記読出し配線を介して入力された第２ビット信号の電圧と、基準電圧とを比較するセンスアンプと、
    前記第１ビット信号と前記第２ビット信号に応じて、前記センスアンプの動作タイミングと、前記基準電圧との少なくとも一方を変化させる読出し調整回路と、
    を備え、
    前記読出し調整回路が、
    第１基準電圧を出力する第１電源回路と、
    前記第１基準電圧よりも低い第２基準電圧を出力する第２電源回路と、
    前記センスアンプに前記第１ビット信号が入力されるときに前記第１電源回路を選択し、前記センスアンプに前記第２ビット信号が入力されるときに前記第２電源回路を選択する第２選択回路と、
    を有し、
    前記第２選択回路が、
    互いに直列に接続された複数のインバータと、
    前記センスアンプの接続先を、前記第１電源回路または前記第２電源回路に切り替えるスイッチング素子と、
    一端が前記センスアンプの入力端子に接続され、他端が接地された第１容量素子と、
    一端が前記複数のインバータの中で最後段のインバータの出力端子に接続され、他端が前記入力端子に接続された第２容量素子と、を含み、
    前記スイッチング素子は、前記最後段のインバータの前記出力端子に接続され、
    前記第２容量素子の容量値は、前記第１容量素子の容量値よりも小さい、半導体記憶装置。
  4. 第１記憶回路と、
    記憶容量が前記第１記憶回路よりも小さい第２記憶回路と、
    前記第１記憶回路および前記第２記憶回路に共通に接続される読出し配線と、
    前記第１記憶回路から前記読出し配線を介して入力された第１ビット信号または前記第２記憶回路から前記読出し配線を介して入力された第２ビット信号の電圧と、基準電圧とを比較するセンスアンプと、
    前記第１ビット信号と前記第２ビット信号に応じて、前記センスアンプの動作タイミングと、前記基準電圧との少なくとも一方を変化させる読出し調整回路と、
    を備え、
    前記読出し調整回路が、
    第１基準電圧を出力する第１電源回路と、
    前記第１基準電圧よりも低い第２基準電圧を出力する第２電源回路と、
    前記センスアンプに前記第１ビット信号が入力されるときに前記第１電源回路を選択し、前記センスアンプに前記第２ビット信号が入力されるときに前記第２電源回路を選択する第２選択回路と、
    を有し、
    前記第２選択回路が、
    互いに直列に接続された複数のインバータと、
    前記センスアンプの接続先を、前記第１電源回路または前記第２電源回路に切り替えるスイッチング素子と、
    一端が前記センスアンプの入力端子に接続され、他端が接地された第１容量素子と、
    一端が前記複数のインバータの中で最後段のインバータの出力端子に接続され、他端が前記入力端子に接続された第２容量素子と、
    前記スイッチング素子を駆動する駆動回路と、を含み、
    前記駆動回路は、入力信号がローレベルからハイレベルへ、またはハイレベルからローレベルへ変化した時点で前記スイッチング素子が前記第１電源回路および前記第２電源回路のいずれも非選択の非選択状態となるように制御し、かつ、前記駆動回路は、前記スイッチング素子が非選択期間中に前記入力信号を遅延させた遅延信号がローレベルからハイレベルへ、またはハイレベルからローレベルへと変化し、前記遅延信号が変化した後に前記スイッチング素子が、前記第１電源回路または前記第２電源回路を選択する選択状態となるように制御し、
    前記第２容量素子の容量値は、前記第１容量素子の容量値よりも小さい、半導体記憶装置。
  5. 第１記憶回路と、
    記憶容量が前記第１記憶回路よりも小さい第２記憶回路と、
    前記第１記憶回路および前記第２記憶回路に共通に接続される読出し配線と、
    前記第１記憶回路から前記読出し配線を介して入力された第１ビット信号または前記第２記憶回路から前記読出し配線を介して入力された第２ビット信号の電圧と、基準電圧とを比較するセンスアンプと、
    前記第１ビット信号と前記第２ビット信号に応じて、前記センスアンプの動作タイミングと、前記基準電圧との少なくとも一方を変化させる読出し調整回路と、
    を備え、
    前記読出し調整回路が、
    クロック信号に対して前記動作タイミングを第１時間遅延させる第１遅延回路と、
    前記クロック信号に対して前記動作タイミングを前記第１時間よりも短い第２時間遅延させる第２遅延回路と、
    前記センスアンプに前記第１ビット信号が入力されるときに前記第１遅延回路を選択し、前記センスアンプに前記第２ビット信号が入力されるときに前記第２遅延回路を選択する第１選択回路と、
    第１基準電圧を出力する第１電源回路と、
    前記第１基準電圧よりも低い第２基準電圧を出力する第２電源回路と、
    前記センスアンプに前記第１ビット信号が入力されるときに前記第１電源回路を選択し、前記センスアンプに前記第２ビット信号が入力されるときに前記第２電源回路を選択する第２選択回路と、
    を有し、
    前記第２選択回路が、
    互いに直列に接続された複数のインバータと、
    前記センスアンプの接続先を、前記第１電源回路または前記第２電源回路に切り替えるスイッチング素子と、
    一端が前記センスアンプの入力端子に接続され、他端が接地された第１容量素子と、
    一端が前記複数のインバータの中で中段のインバータに接続され、他端が前記入力端子に接続された第２容量素子と、を含み、
    前記スイッチング素子は、前記複数のインバータの中で前記中段のインバータよりも後段のインバータに接続され、
    前記第２容量素子の容量値は、前記第１容量素子の容量値よりも小さい、半導体装置。
  6. 第１記憶回路と、
    記憶容量が前記第１記憶回路よりも小さい第２記憶回路と、
    前記第１記憶回路および前記第２記憶回路に共通に接続される読出し配線と、
    前記第１記憶回路から前記読出し配線を介して入力された第１ビット信号または前記第２記憶回路から前記読出し配線を介して入力された第２ビット信号の電圧と、基準電圧とを比較するセンスアンプと、
    前記第１ビット信号と前記第２ビット信号に応じて、前記センスアンプの動作タイミングと、前記基準電圧との少なくとも一方を変化させる読出し調整回路と、
    を備え、
    前記読出し調整回路が、
    クロック信号に対して前記動作タイミングを第１時間遅延させる第１遅延回路と、
    前記クロック信号に対して前記動作タイミングを前記第１時間よりも短い第２時間遅延させる第２遅延回路と、
    前記センスアンプに前記第１ビット信号が入力されるときに前記第１遅延回路を選択し、前記センスアンプに前記第２ビット信号が入力されるときに前記第２遅延回路を選択する第１選択回路と、
    第１基準電圧を出力する第１電源回路と、
    前記第１基準電圧よりも低い第２基準電圧を出力する第２電源回路と、
    前記センスアンプに前記第１ビット信号が入力されるときに前記第１電源回路を選択し、前記センスアンプに前記第２ビット信号が入力されるときに前記第２電源回路を選択する第２選択回路と、
    を有し、
    前記第２選択回路が、
    互いに直列に接続された複数のインバータと、
    前記センスアンプの接続先を、前記第１電源回路または前記第２電源回路に切り替えるスイッチング素子と、
    一端が前記センスアンプの入力端子に接続され、他端が接地された第１容量素子と、
    一端が前記複数のインバータの中で最後段のインバータの出力端子に接続され、他端が前記入力端子に接続された第２容量素子と、を含み、
    前記スイッチング素子は、前記複数のインバータの中で前記最後段のインバータよりも前段のインバータの出力端子に接続され、
    前記第２容量素子の容量値は、前記第１容量素子の容量値よりも小さい、半導体装置。
  7. 第１記憶回路と、
    記憶容量が前記第１記憶回路よりも小さい第２記憶回路と、
    前記第１記憶回路および前記第２記憶回路に共通に接続される読出し配線と、
    前記第１記憶回路から前記読出し配線を介して入力された第１ビット信号または前記第２記憶回路から前記読出し配線を介して入力された第２ビット信号の電圧と、基準電圧とを比較するセンスアンプと、
    前記第１ビット信号と前記第２ビット信号に応じて、前記センスアンプの動作タイミングと、前記基準電圧との少なくとも一方を変化させる読出し調整回路と、
    を備え、
    前記読出し調整回路が、
    クロック信号に対して前記動作タイミングを第１時間遅延させる第１遅延回路と、
    前記クロック信号に対して前記動作タイミングを前記第１時間よりも短い第２時間遅延させる第２遅延回路と、
    前記センスアンプに前記第１ビット信号が入力されるときに前記第１遅延回路を選択し、前記センスアンプに前記第２ビット信号が入力されるときに前記第２遅延回路を選択する第１選択回路と、
    第１基準電圧を出力する第１電源回路と、
    前記第１基準電圧よりも低い第２基準電圧を出力する第２電源回路と、
    前記センスアンプに前記第１ビット信号が入力されるときに前記第１電源回路を選択し、前記センスアンプに前記第２ビット信号が入力されるときに前記第２電源回路を選択する第２選択回路と、
    を有し、
    前記第２選択回路が、
    互いに直列に接続された複数のインバータと、
    前記センスアンプの接続先を、前記第１電源回路または前記第２電源回路に切り替えるスイッチング素子と、
    一端が前記センスアンプの入力端子に接続され、他端が接地された第１容量素子と、
    一端が前記複数のインバータの中で最後段のインバータの出力端子に接続され、他端が前記入力端子に接続された第２容量素子と、を含み、
    前記スイッチング素子は、前記最後段のインバータの前記出力端子に接続され、
    前記第２容量素子の容量値は、前記第１容量素子の容量値よりも小さい、半導体記憶装置。
  8. 第１記憶回路と、
    記憶容量が前記第１記憶回路よりも小さい第２記憶回路と、
    前記第１記憶回路および前記第２記憶回路に共通に接続される読出し配線と、
    前記第１記憶回路から前記読出し配線を介して入力された第１ビット信号または前記第２記憶回路から前記読出し配線を介して入力された第２ビット信号の電圧と、基準電圧とを比較するセンスアンプと、
    前記第１ビット信号と前記第２ビット信号に応じて、前記センスアンプの動作タイミングと、前記基準電圧との少なくとも一方を変化させる読出し調整回路と、
    を備え、
    前記読出し調整回路が、
    クロック信号に対して前記動作タイミングを第１時間遅延させる第１遅延回路と、
    前記クロック信号に対して前記動作タイミングを前記第１時間よりも短い第２時間遅延させる第２遅延回路と、
    前記センスアンプに前記第１ビット信号が入力されるときに前記第１遅延回路を選択し、前記センスアンプに前記第２ビット信号が入力されるときに前記第２遅延回路を選択する第１選択回路と、
    第１基準電圧を出力する第１電源回路と、
    前記第１基準電圧よりも低い第２基準電圧を出力する第２電源回路と、
    前記センスアンプに前記第１ビット信号が入力されるときに前記第１電源回路を選択し、前記センスアンプに前記第２ビット信号が入力されるときに前記第２電源回路を選択する第２選択回路と、
    を有し、
    前記第２選択回路が、
    互いに直列に接続された複数のインバータと、
    前記センスアンプの接続先を、前記第１電源回路または前記第２電源回路に切り替えるスイッチング素子と、
    一端が前記センスアンプの入力端子に接続され、他端が接地された第１容量素子と、
    一端が前記複数のインバータの中で最後段のインバータの出力端子に接続され、他端が前記入力端子に接続された第２容量素子と、
    前記スイッチング素子を駆動する駆動回路と、を含み、
    前記駆動回路は、入力信号がローレベルからハイレベルへ、またはハイレベルからローレベルへ変化した時点で前記スイッチング素子が前記第１電源回路および前記第２電源回路のいずれも非選択の非選択状態となるように制御し、かつ、前記駆動回路は、前記スイッチング素子が非選択期間中に前記入力信号を遅延させた遅延信号がローレベルからハイレベルへ、またはハイレベルからローレベルへと変化し、前記遅延信号が変化した後に前記スイッチング素子が、前記第１電源回路または前記第２電源回路を選択する選択状態となるように制御し、
    前記第２容量素子の容量値は、前記第１容量素子の容量値よりも小さい、半導体記憶装置。
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