JP7814432B2 - 光電変換装置、光電変換システムおよび移動体 - Google Patents

Description

本発明は、光電変換装置、光電変換システムおよび移動体に関する。

特許文献１には、画素アレイ部、画素アレイ部を駆動する駆動部、信号処理部と、メモリ部、データ処理部、および、制御部を有する固体撮像装置が開示されている。信号処理部は、画素アレイ部から読み出される信号に対して、デジタル化（ＡＤ変換）を含む信号処理を行う。メモリ部は、信号処理部で信号処理が施された画像データを格納する。データ処理部は、メモリ部に格納された画素データを所定の順番に読み出して、チップ外に出力する処理を行う。

国際公開第ＷＯ２０１４－００７００４号

近年、光電変換装置または発光装置等の半導体装置と他の装置とを含むシステムにおいて、半導体装置と他の装置との間での信号の転送速度がシステム全体の性能を制限しうることが問題となりつつある。

本発明の１つの側面は、光電変換装置から他の装置への信号の転送速度を向上させるために有利な技術を提供することを目的とする。

本発明の１つの側面は、光電変換装置に係り、前記光電変換装置は、複数の画素を有する画素アレイと、前記画素アレイから出力されるアナログ信号をデジタル信号に変換するＡＤ変換部を含む信号処理部と、前記信号処理部から出力される信号に基づいて、３以上の振幅値から選択される振幅値を有する振幅変調信号を生成する信号生成回路を含む出力部と、を備え、前記出力部には、第１電源電位ラインと、前記第１電源電位ラインとは別の値の電源電位が与えられる第２電源電位ラインとが接続され、前記出力部は、前記第１電源電位ラインに接続された第１スイッチと、前記第２電源電位ラインに接続された第２スイッチと、前記第１スイッチおよび前記第２スイッチに接続された抵抗素子とを有する電流経路を含み、選択された前記振幅値の値に対応して前記第１スイッチのオン、オフの状態と前記第２スイッチのオン、オフの状態が変更、前記振幅値が変化することによって生じる前記信号生成回路の消費電力の変化の方向に対して反対の方向に、前記電流経路の消費電力を変化させる。

本発明の１つの側面によれば、光電変換装置から他の装置への信号の転送速度を向上させるために有利な技術が提供される。

第１実施形態に係る光電変換装置の構成例を示す図。 光電変換装置の画素の構成例を示す図。 光電変換装置の出力部の構成例を示す図。 出力部のトランスミッタの構成例を示す図。 デコーダの動作例を示す図。 トランスミッタの動作例を説明する図。 トランスミッタの動作例を説明する図。 トランスミッタの動作例を説明する図。 トランスミッタの動作例を説明する図。 トランスミッタの動作例を説明する図。 光電変換装置のレイアウト例を示す図。 出力部、信号処理部およびパッド群の配置例を示す図。 トランスミッタの第１変形例を示す図。 トランスミッタの第２変形例を示す図。 トランスミッタの第３変形例を示す図。 第２実施形態の発光装置の構成例を示す図。 発光部の構成例を示す図。 光電変換システムの構成例を示す図。 光電変換システムおよび移動体の構成例を示す図。 光電変換システムの動作例を示す図。 光電変換装置を含むシステムの第１例を示す図。 光電変換装置を含むシステムの第２例を示す図。 光電変換装置を含むシステムの第３例を示す図。 光電変換装置を含むシステムの第４例を示す図。 光電変換装置を含むシステムの第４例に適用されうるトランスミッタ（第２出力部）を示す図。

以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

以下、第１実施形態に係る光電変換装置ＰＥＣについて説明する。光電変換装置ＰＥＣは、例えば、撮像装置として構成されうるが、光電変換装置ＰＥＣは、例えば、測距装置または測光装置等の他の装置として構成されてもよい。測距装置は、例えば、焦点検出装置、又は、ＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）測距装置として構成されうる。測光装置は、例えば、カメラの視野内における光強度分布を測定するように構成されうる。

図１には、光電変換装置ＰＥＣの構成が模式的に示されている。光電変換装置ＰＥＣは、半導体チップの形式で構成されうる。該半導体チップは、複数の基板の積層構造を含んでもよい。光電変換装置ＰＥＣは、例えば、画素アレイ２０と、信号処理部ＳＰと、行選択回路（垂直走査回路）１１０を備えうる。信号処理部ＳＰは、複数の列回路ＣＣを含みうる。画素アレイ２０は、複数の画素１０と、複数の垂直信号線とを含みうる。複数の画素１０は、複数の行および複数の列を構成するように配置されうる。行選択回路１１０は、画素アレイ２０において複数の画素１０の配列で構成される複数の行を所定の順に選択するように構成されうる。

図１の例では、画素アレイ２０の複数の垂直信号線は、奇数列の垂直信号線３０と、偶数列の垂直信号線３１とを含むが、これは発明を限定することを意図したものではない。また、図１の例では、奇数列の垂直信号線３０を通して出力される信号を処理する列回路（図１の複数の列回路ＣＣ）と偶数列の垂直信号線３１を通して出力される信号を処理する列回路（不図示）とが互いに離隔して設けられうる。しかし、これは発明を限定することを意図したものではない。以下では、奇数列の信号を処理する列回路ＣＣについて説明するが、偶数列の信号を処理する列回路も、奇数列の信号を処理する列回路ＣＣと同様の構成を有しうる。

列回路ＣＣは、例えば、複数の垂直信号線３０のうちその列回路ＣＣに対応する垂直信号線３０に電流を流す電流供給回路４０を含みうる。列回路ＣＣは、それに対応する垂直信号線３０から与えられる信号の値とランプ信号生成回路５０から供給されるランプ信号の値とを比較する比較器６０を含んでもよい。列回路ＣＣは、比較器６０の出力の反転に応じて、カウンタ９０から供給されるカウント値を保持する第１メモリ７０を含んでもよい。カウンタ９０は、複数の垂直信号線３０に対して共通に設けられてもよいし、複数の垂直信号線３０の各々に対して個別に設けられてもよい。比較器６０および第１メモリ７０は、垂直信号線３０から与えられる信号（アナログ信号）に対応するデジタル信号を生成するＡＤ変換器ＡＤＣを構成しうる。列回路ＣＣは、第１メモリ７０によって保持された信号（デジタル信号）を取り込む第２メモリ８０を含んでもよい。信号処理部ＳＰあるいは列回路ＣＣは、他の回路（例えば、アナログ増幅回路、ＣＤＳ回路）を含んでもよい
信号処理部ＳＰは、複数の第２メモリ８０あるいは列回路ＣＣから供給される信号を処理する処理回路（例えば、デジタル処理回路）９５を含みうる。処理回路９５は、複数の列回路ＣＣからそれぞれ出力される信号を所定の順に選択して出力する列選択回路（水平走査回路を）含んでもよい。光電変換装置ＰＥＣは、処理回路９５による処理によって生成された信号を出力する出力部１００を備えうる。処理回路９５は、複数の画素１０を使って生成された画像信号を出力するように構成されてもよいし、複数の画素１０を使って生成された画像信号を処理して得られる信号を出力するように構成されてもよい。

図２には、各画素１０の構成例が示されている。画素１０は、少なくとも光電変換素子４００を含む。光電変換素子４００は、例えば、フォトダイオードでありうる。画素１０はまた、フローティングディフュージョン４２０と、光電変換素子４００で生成された電荷をフローティングディフュージョン４２０に転送する転送トランジスタ４１０とを含みうる。転送トランジスタ４１０のゲートは、行選択回路１１０によって駆動される転送制御線ＴＸに接続されうる。転送トランジスタ４１０は、転送制御線ＴＸの電圧がアクティブレベルに駆動されることによって、光電変換素子４００で生成された電荷をフローティングディフュージョン４２０に転送しうる。フローティングディフュージョン４２０は、転送トランジスタ４１０によって光電変換素子４００から転送された電荷を電圧（電位）に変換する電荷電圧変換部として機能しうる。

画素１０はまた、フローティングディフュージョン４２０の電圧（電位）をリセットするリセットトランジスタ４５５を含みうる。リセットトランジスタ４５５のゲートは、行選択回路１１０によって駆動されるリセット制御線ＲＥＳに接続されうる。リセットトランジスタ４５５は、リセット制御線ＲＥＳの電圧がアクティブレベルに駆動されることによって、フローティングディフュージョン４２０の電圧（電位）をリセットしうる。画素１０はまた、フローティングディフュージョン４２０の電圧（電位）に応じた信号を垂直信号線３０に出力する増幅トランジスタ４３０を含みうる。増幅トランジスタ４３０と前述の電流供給回路４０とは、ソースフォロワ増幅回路を構成しうる。画素１０はまた、当該画素１０を選択状態または非選択状態にするための選択トランジスタ４４０を含んでもよい。選択トランジスタ４４０のゲートは、行選択回路１１０によって駆動される選択制御線ＳＥＬに接続されうる。選択トランジスタ４４０は、選択制御線ＳＥＬの電圧がアクティブレベルに駆動されることによって画素１０を選択状態とし、選択制御線ＳＥＬの電圧がインアクティブレベルに駆動されることによって画素１０を非選択状態とする。

画素１０は、上記の構成に限定されるものではなく、種々の変更が可能である。例えば、画素１０は、フローティングディフュージョン４２０の容量値を変更可能な機能、換言すると、感度を変更可能な機能を有してもよい。画素１０は、複数の光電変換素子４００がフローティングディフュージョン４２０を共用するように構成されてもよい。画素１０は、そのような複数の光電変換素子４００を１つのマイクロレンズに割り当てて位相差を検出可能な画素とされてもよい。

図３には、出力部１００の構成例が示されている。出力部１００には、処理回路９５から複数ビットで構成されるパラレル信号が供給されうる。１つのパラレル信号は、１つの画素１０の信号（例えば、画素１０から出力されＡＤ変換器ＡＤＣでＡＤ変換された後、処理回路９５で処理された信号）でありうる。図３の例では、それぞれが１４ビットで構成された２組のパラレル信号が処理回路９５から出力部１００に供給される。光電変換装置ＰＥＣは、半導体チップとして構成され、出力パッド２５０、２５１を備えうる。出力パッド２５０、２５１は、半導体チップの外に設けられうる終端抵抗２６０によって相互に接続されうる。

出力部１００は、例えば、パラレルシリアル変換器２００、２０１、および、トランスミッタ２１０を含みうる。一例において、パラレルシリアル変換器２００には、処理回路９５から１つの画素１０の信号がパラレル信号（パラレルデータ）として、同時に、あるいは並行して供給されうる。また、パラレルシリアル変換器２０１には、処理回路９５から他の１つの画素１０の信号がパラレル信号（パラレルデータ）として、同時に、あるいは並行して供給されうる。パラレルシリアル変換器２００、２０１の各々は、供給されたパラレル信号をシリアル信号に変換してトランスミッタ２１０に供給しうる。図３の例では、パラレルシリアル変換器２００は、供給されたパラレル信号をシリアル信号に変換してシリアル信号ｉｎ＜０＞としてトランスミッタ２１０に供給する。また、パラレルシリアル変換器２０１は、供給されたパラレル信号をシリアル信号に変換してシリアル信号ｉｎ＜１＞としてトランスミッタ２１０に供給しうる。

図３の例では、トランスミッタ２１０は、２ビット分の情報を有する振幅変調信号を１回に出力する構成を有する。換言すると、トランスミッタ２１０は、４つの振幅値から選択される振幅値を有する振幅変調信号を出力する構成を有する。ただし、トランスミッタ２１０は、３以上の任意数（例えば、４、６、８等）の振幅値から選択される振幅値を有する振幅変調信号を出力する構成を有しうる。図３の例では、トランスミッタ２１０は、デコーダ２７０と、１ビットのトランスミッタ２２０、２２１と、抵抗２３０、２３１と、スイッチＳ９とを含む。

一例として、あるタイミングにおいて、シリアル信号ｉｎ＜０＞として、１つの画素１０の１４ビットのパラレル信号におけるＬＳＢ値がパラレルシリアル変換器２００からトランスミッタ２１０（デコーダ２７０）に供給される。また、それと同時に、シリアル信号ｉｎ＜１＞として、他の１つの画素１０の１４ビットのパラレル信号におけるＬＳＢ値がパラレルシリアル変換器２０１からトランスミッタ２１０（デコーダ２７０）に供給される。トランスミッタ２１０は、該２つの入力に応じて４つの振幅から選択される振幅値を有する振幅変調信号を出力パッド２５０、２５１間（終端抵抗２６０の両端間）に差動出力電圧ｏｕｔとして出力する。つまり、トランスミッタ２１０が出力パッド２５０、２５１間（終端抵抗２６０の両端間）に出力する振幅変調信号あるいは差動出力電圧ｏｕｔは、２つのシリアル信号ｉｎ＜１＞、ｉｎ＜０＞の値に応じて、４通りの振幅値をとりうる。このようにして、出力部１００は、出力パッド２５０、２５１から一度に２ビット分の情報を有する信号を出力する。

これにより、光電変換装置ＰＥＣから他の装置への信号の転送速度を向上させることができる。また、他の観点において、光電変換装置ＰＥＣによれば、画素アレイ２０の信号の出力のために要する出力パッドの増加を抑えつつ光電変換装置ＰＥＣから他の装置への信号の転送速度を向上させることができる。これは、画素アレイ２０、比較器６０（ＡＤ変換器）、第１メモリ７０、第２メモリ８０等のための電源電位パッドおよび接地電位パッドの個数を増加させ、画質の劣化を抑制するために有用である。

図４には、トランスミッタ２１０を構成する１ビットのトランスミッタ２２０、２２１の構成例が示されている。１ビットのトランスミッタ２２０は、例えば、抵抗３００、スイッチＳ１、Ｓ２、Ｓ５、Ｓ６、および、抵抗３５０を含みうる。同様に、１ビットのトランスミッタ２２１は、例えば、抵抗３０１、スイッチＳ３、Ｓ４、Ｓ７、Ｓ８、および、抵抗３５１を有する。図４の例では、１ビットのトランスミッタ２２０の抵抗３００、３５０が５０Ωであり、１ビットのトランスミッタ２２１の抵抗３０１、３５１が１００Ωであり、互いに異なる値となっている。トランスミッタ２１０は、更に、抵抗２３０、２３１およびスイッチＳ９を有する。

図５には、デコーダ２７０の動作が例示されている。デコーダ２７０は、シリアル信号ｉｎ＜１＞、ｉ＜０＞をそれぞれ受信する入力端子と、スイッチ制御信号ＳＣ１～ＳＣ９をそれぞれ出力する出力端子とを有しうる。スイッチ制御信号ＳＣ１～ＳＣ９は、それぞれスイッチＳ１～Ｓ９に供給される。この例では、スイッチ制御信号ＳＣ１～ＳＣ９の値が１であるときに、スイッチＳ１～Ｓ９がオン状態（導通状態）となり、スイッチ制御信号ＳＣ１～ＳＣ９の値が０であるときに、スイッチＳ１～Ｓ９がオフ状態（非導通状態）となる。

図６には、シリアル信号ｉｎ＜１＞、ｉｎ＜０＞が０、０である場合のトランスミッタ２１０内のスイッチＳ１～Ｓ９の動作状態が示されている。図６に示すように、スイッチＳ２、Ｓ４、Ｓ５、Ｓ７がオン状態となり、他のスイッチＳ１、Ｓ３、Ｓ６、Ｓ８、Ｓ９がオフ状態となっている。スイッチＳ２、Ｓ４がオン状態となることにより、電源電位と出力パッド２５０との間には抵抗３００、３０１が並列で接続され、それらの合成抵抗は約３３Ωとなる。また、スイッチＳ５、Ｓ７がオン状態となることにより、接地電位と出力パッド２５１との間には抵抗３５０、３５１が並列で接続され、それらの合成抵抗は約３３Ωとなる。例えば、電源電位が０．５Ｖであった場合、出力パッド２５０の電位は４００ｍＶ、出力パッド２５１の電位は１００ｍＶとなり、差動出力電圧ｏｕｔは－３００ｍＶとなる。

図７には、シリアル信号ｉｎ＜１＞、ｉｎ＜０＞が１、１である場合のトランスミッタ２１０内のスイッチＳ１～Ｓ９の動作状態が示されている。図７に示すように、スイッチＳ１、Ｓ３、Ｓ６、Ｓ８がオン状態となり、他のスイッチＳ２、Ｓ４、Ｓ５、Ｓ７がオフ状態となっている。スイッチＳ１、Ｓ３がオン状態となることにより、電源伝にと出力パッド２５１との間には抵抗３００、３０１が並列で接続され、それらの合成抵抗は約３３Ωとなる。また、スイッチＳ６、Ｓ８がオン状態となることにより、接地電位と出力パッド２５０との間には抵抗３５０、３５１が並列で接続され、それらの合成抵抗は約３３Ωとなる。例えば、電源電位が０．５Ｖであった場合、出力パッド２５１の電位は４００ｍＶ、出力パッド２５０の電位は１００ｍＶとなり、差動出力電圧ｏｕｔは＋３００ｍＶとなる。

図８には、シリアル信号ｉｎ＜１＞、ｉｎ＜０＞が０、１である場合のトランスミッタ２１０内のスイッチＳ１～Ｓ９の動作状態が示されている。図８に示すように、スイッチＳ４、Ｓ７、Ｓ９がオン状態となり、他のスイッチＳ１、Ｓ２、Ｓ３、Ｓ５、Ｓ６、Ｓ８がオフ状態となっている。スイッチＳ４がオン状態となることにより、電源電位と出力パッド２５０との間には抵抗３０１が接続され、その抵抗は１００Ωとなる。また、スイッチＳ７がオン状態となることにより、接地電位と出力パッド２５１との間には抵抗３５１が接続され、その抵抗は１００Ωとなる。また、スイッチＳ９がオン状態となることにより、出力パッド２５０と出力パッド２５１との間には、終端抵抗２６０に加えて抵抗２３０、２３１が接続され、それらの合成抵抗は５０Ωとなる。よって、例えば、電源電位が０．５Ｖであった場合、出力パッド２５０の電位は３００ｍＶ、出力パッド２５１の電位は２００ｍＶとなり、差動出力電圧ｏｕｔは－１００ｍＶとなる。

図９には、図３のｉｎ＜１＞、ｉｎ＜０＞が１、０である場合のトランスミッタ２１０内のスイッチＳ１～Ｓ９の動作状態が示されている。図９に示すように、スイッチＳ３、Ｓ８、Ｓ９がオン状態となり、他のスイッチＳ１、Ｓ２、Ｓ４、Ｓ５、Ｓ６、Ｓ７がオフ状態となっている。スイッチＳ３がオン状態となることにより、電源電位と出力パッド２５１との間には抵抗３０１が接続され、その抵抗は１００Ωとなる。また、スイッチＳ８がオン状態となることにより、接地電位と出力パッド２５０との間には抵抗３５１が接続され、その抵抗は１００Ωとなる。また、スイッチＳ９がオン状態となることにより、出力パッド２５０と出力パッド２５１との間には、終端抵抗２６０に加えて抵抗２３０、２３１が接続され、それらの合成抵抗は５０Ωとなる。よって、例えば、電源電位が０．５Ｖであった場合、出力パッド２５１の電位は３００ｍＶ、出力パッド２５０の電位は２００ｍＶとなり、差動出力電圧ｏｕｔは＋１００ｍＶとなる。

以上より、図４に示された例では、出力部１００は、分圧比を変更可能な分圧回路を含み、該分圧回路の該分圧比の変更によって出力部１００の出力信号、即ち、振幅変調信号が生成される。該分圧比は、シリアル信号ｉｎ＜１＞、ｉｎ＜０＞に基づいてスイッチ制御信号ＳＣ１～ＳＣ９を生成するデコーダ２７０によって制御される。

図１０には、シリアル信号ｉｎ＜１＞、ｉｎ＜０＞の４通りの入力値に対応する出力部１００の差動出力信号ｏｕｔの４つの振幅値が示されている。図４～図１０を参照して説明された例では、出力部１００あるいはトランスミッタ２１０は、４つの振幅値から選択される振幅値を有する振幅変調信号を出力する。

なお、図３の例では、画素１０の信号が１４ビットであるが、これは例示に過ぎず、本発明はこれに限定されるものではない。画素１０の信号は、例えば、１０、１２、１６ビット等のように任意のビット数に量子化されうる。

また、図３の例では、ある１つの画素１０のデジタル信号のあるビット（例えばＬＳＢ）の値と、他の１つの画素１０のデジタル信号の同一ビット（例えばＬＳＢ）の値が同時にトランスミッタ２１０に供給される。この場合、例えば、１つの画素１０のデジタル信号のＬＳＢ値と他の１つの画素１０のデジタル信号のＬＳＢ値とによって振幅変調された振幅変調信号が出力部１００から出力される。そして、次に、２画素の第２ビットの値によって振幅変調された振幅変調信号が出力部１００から出力される。以降は、３ビット目以降の各ビットの値によって振幅変調された振幅変調信号が出力部１００から順次に出力され、最後に、２画素のそれぞれのデジタル信号のＭＳＢ値に振幅変調された振幅変調信号が出力部１００から出力される。

このような構成は、光電変換装置ＰＥＣの出力部１００から出力された振幅変調信号を受信する外部装置（例えば、プロセッサ）の信号処理部の構成を、２値出力を受信する構成と共通化しやすいというメリットがある。具体的には、２値出力の場合は、１つの画素のデジタル信号のＬＳＢ、第２ビット、・・・、ＭＳＢの順に信号を出力するものとすると、４値出力の場合に２画素分のＬＳＢ、第２ビット、・・・、ＭＳＢの順に信号を出力すればよい。よって、最初に２画素分の信号を分離（デコード）した後は、２値出力の場合と全く同じ信号処理を行うことができる。ただし、例えば、同一画素のＬＳＢ値とＭＳＢ値を同時に出力する構成などのように他の構成が採用されてもよい。

上記の説明における抵抗３００、３０１、３５０、３５１、２３０、２３１の抵抗値は一例に過ぎない。これらの抵抗値は、出力信号の振幅および出力抵抗を調整するために調整されうる。例えば、抵抗３００、３５０を５０Ωより大きい６０Ωや７０Ωとしても構わない。この時、出力信号の振幅は、図１０の±３００ｍＶから絶対値が小さい方向に調整されることになる。

図１１（ａ）、図１１（ｂ）には、光電変換装置ＰＥＣのレイアウトが例示されている。ここで、図１１（ａ）には画素基板６００が模式的に示され、図１１（ｂ）には回路基板６１０が模式的に示されている。光電変換装置ＰＥＣは、画素基板６００と回路基板６１０とを積層した構造を含む半導体チップＳＣＰとして構成されうる。画素基板６００には画素アレイ２０が配置される。回路基板６１０には、信号処理部６２０、６２１が配置されうる。回路基板６１０の左半分の領域（信号処理部６２０）と右半分の領域（信号処理回路６２１）とは、共通のマスクセットを用いて２回に分けて基板を露光することによって製造されうる。この場合、信号処理部６２０、６２１は略同一の構成となる。ただし、上層メタルのみ一括露光とすることで、信号処理部６２０、６２１内の結線状態を互いに異ならせることができる。

回路基板６１０は、行選択回路（垂直走査回路）６３０～６３３を有しうる。行選択回路（垂直走査回路）６３０～６３３は、前述の行選択回路１１０を構成しうる。また、回路基板６１０は、複数の信号処理部６５０ａ～６５０ｄを有しうる。複数の信号処理部６５０ａ～６５０ｄは、前述の信号処理部ＳＰを構成する。複数の信号処理部６５０ａ～６５０ｄは、同一の構成を有しうる。複数の信号処理部６５０ａ～６５０ｄの各々は、前述の複数の列回路ＣＣを含みうる。回路基板６１０は、複数の出力部１００ａ～１００ｂを含みうる。複数の出力部１００ａ～１００ｂは、前述の出力部１００と同様の構成を有しうる。画素アレイ２０の複数の行のうち行選択回路６３０～６３３によって選択される行の画素１０の信号は、不図示の基板間接合を介して、回路基板６１０の複数の信号処理部６５０ａ～６５０ｄによって読み出されうる。図１１の例では、複数の出力部１００ａ～１００ｄは、４つの領域に分散して配置されている。これにより、更に、画素アレイ２０および複数の信号処理部６５０ａ～６５０ｄにおいて電源電位ラインおよび接地電位ラインの抵抗が局所的に増加することを抑制し、局所的なシェーディングおよびクロストーク等による画質の劣化を抑制することができる。

図１２には、出力部１００（１００は１００ａ～１００ｄを代表する）と、信号処理部６５０（６５０は６５０ａ～６５０ｄを代表する）と、それらに接続されるパッド群ＰＧ（ＰＧはＰＧａ～ＰＧｄを代表する）の配置が例示されている。パッド群ＰＧは、画素アレイ２０（画素１０）のための電源電位パッド５００、５１０、画素アレイ２０（画素１０）のための接地電位パッド５０１、５１１を含みうる。電源電位パッド５００、５１０および接地電位パッド５０１、５１１は、不図示の基板間接合を介して画素アレイ２０の電源電位ラインおよび接地電位ラインにそれぞれ電気的に接続される。パッド群ＰＧはまた、信号処理部６５０のための電源電位パッド５０２、５１２、および、信号処理部６５０のための接地電位パッド５０３、５１３を含みうる。この例では、信号処理部６５０の電源電位ラインおよび接地電位ラインが１種類であるが、２種類以上の電源電位ラインおよび接地電位ラインが設けられてもよい。これにより、例えば、電流供給回路４０、比較器６０および第１メモリ７０に対して、互いに異なる電源電位ラインおよび接地電位ラインが割り当てられてもよい。

パッド群ＰＧはまた、出力部１００のための電源電位パッド５０４、出力部１００のための接地電位パッド５０５を含みうる。パッド群ＰＧはまた、一対の出力パッド５０６、５０７、および、他の一対の出力パッド５０８、５０９を含みうる。この例のように出力部１００に対して２対の出力パッドが設けられる場合、出力部１００内に２つのトランスミッタ２１０が設けられる。出力部１００ａ～１００ｂの各々が２つのトランスミッタ２１０を有する場合、合計で８対の出力パッドが設けられる。なお、これは例示に過ぎず、例えば、１２対、１６対、２０対のように任意の数の出力パッドが設けられうる。

図１１、図１２の例では、出力部１００ａ～１００ｂによって駆動されるように半導体チップに配置された複数の出力パッド５００～５１２を備え、複数の出力パッド５００～５１２は、半導体チップの少なくとも１つの辺に沿って配置されている。また、信号処理部６５０ａ～６５０ｄのための電源電位パッド５０２、５１２および接地電位パッド５０３、５１３の少なくとも１つと、複数の出力パッド５０６、５０７、５０８、５０９とが、半導体チップの少なくとも１つの辺に沿って配置されている。ここで、少なくとも１つの辺は、半導体チップの長辺でありうる。

図１１、図１２の例では、信号処理部６５０ａ～６５０ｂは、第１信号処理部グループを構成する信号処理部（例えば、信号処理部６５０ａ）と、第２信号処理部グループを構成する信号処理部（例えば、信号処理部６５０ｄ）とを含む。また、出力部１００ａ～１００ｄは、第１信号処理部グループに対して設けられた第１出力部（例えば、出力部１００ａ）と、第２信号処理部グループに対して設けられた第２出力部（例えば、出力部１００ｄ）とを含む。半導体チップＳＣＰに設けられた複数の出力パッドは、第１出力部に対して設けられた第１出力パッドグループ（例えば、ＰＧａ）と、第２出力部に対して設けられた第２出力パッドグループ（例えば、ＰＧｄ）とを含む。第１出力パッドグループおよび第２出力パッドグループは、半導体チップＳＣＰの少なくとも１つの辺に沿って配置されている。

図１１、図１２の例では、出力部１００ａ、１００ｄのためのパッド群ＰＧａ、ＰＧｄ（複数の出力パッド）と、出力部１００ｂ、１００ｃのためのパッド群ＰＧｂ、ＰＧｃ（複数の出力パッド）とは、半導体チップの２つの対辺に沿って分散して配置されている。信号処理部６５０ａ、６５０ｄのための電源電位パッド５０２、５１２および接地電位パッド５０３、５１３の少なくとも１つと、複数の出力パッド５０６、５０７、５０８、５０９とは、半導体チップの２つの対辺のうちの１つの辺に沿って配置されている。信号処理部６５０ｃ、６５０ｂのための電源電位パッド５０２、５１２および接地電位パッド５０３、５１３の少なくとも１つと、複数の出力パッド５０６、５０７、５０８、５０９とは、半導体チップの２つの対辺のうちの他の１つの辺に沿って配置されている。ここで、これらの２つの対辺は、半導体チップの長辺でありうる。

図１１、図１２の例では、信号処理部６５０ａ～６５０ｄは、第１信号処理部グループを構成する信号処理部（例えば、信号処理部６５０ａ）と、第２信号処理部グループを構成する信号処理部（例えば、信号処理部６５０ｂ）とを含む。また、出力部１００ａ～１００ｄは、第１信号処理部グループに対して設けられた第１出力部（例えば、出力部１００ａ）と、第２信号処理部グループに対して設けられた第２出力部（例えば、出力部１００ｂ）とを含む。半導体チップＳＣＰに設けられた複数の出力パッドは、第１出力部に対して設けられた第１出力パッドグループ（例えば、ＰＧａ）と、第２出力回路グループに対して設けられた第２出力パッドグループ（例えば、ＰＧｂ）とを含む。第１出力パッドグループは、半導体チップの２つの対辺の一方に沿って配置され、第２出力パッドグループは、該２つの対辺の他方に沿って配置されている。

図１１、図１２の例では、画素アレイ２０および信号処理部６５０ａ～６５０ｄの少なくとも一方のための電源電位パッド５０２、５１２および接地電位パッド５０３、５１３が設けられている。また、図１１、図１２の例では、出力部１００～１０３のための電源電位パッド５０４および接地電位パッド５０５が設けられている。電源電位パッド５０４は、電源電位パッド５０２、５１２とは独立して設けられうる。接地電位パッド５０５は、接地電位パッド５０３、５１３とは独立して設けられうる。

第１実施形態では、４値の振幅値を出力することが可能な出力部１００～１０３を備えることによって出力パッドの総数を減らすことに加えて、出力部１００～１０３を複数の領域に分散して配置することにより、１つの領域当たりの出力パッド数を減らしている。例えば、分散しない場合は１つの領域に８対の出力パッドを設けることになるが、図１２の例では、１つの領域当たりの出力パッド５０６～５０９を２対に減らすことができる。これにより、画素アレイ２０および信号処理部（例えば、ＡＤ変換部）６５０ａ～６５０ｄのための電源電位パッドおよび接地電位パッドを配置できない領域を縮小することができる。これは、画素アレイ２０および信号処理部６５０ａ～６５０ｄにおいて、局所的に電源電位ラインまたは接地電位ラインの抵抗が増加することを抑制し、局所的なシェーディングおよびクロストーク等による画質の劣化を抑制するために有利である。

また、第１実施形態では、出力部１００のための電源電位パッドおよび接地電位パッド、および、信号処理部６５０のための電源電位パッドおよび接地電位パッドが別個に配置されている。図６～図９を参照して説明したように、図６、図７の動作状態では電源電位と接地電位との間の抵抗は１６６Ω、図８、図９の動作状態では電源電位と接地電位との間の抵抗が２５０Ωとなる。つまり、シリアル信号ｉｎ＜１＞、ｉｎ＜０＞の組み合わせに応じて消費電流が変化する。図１１の例では、信号処理部６５０のための電源電位パッドおよび接地電位パッドが別個に配置されているので、出力部１００の電流変動によって信号処理部６５０の電源電位および接地電位が変動することによる画質の劣化が抑制される。

図１３には、第１実施形態の光電変換装置ＰＥＣにおけるトランスミッタ２１０の第１変形例が記載されている。第１変形例では、トランスミッタ２１０は、上記の構成に加えて、電源電位ラインと接地電位ラインとの間に直列に配置されたスイッチ３６０、３８０及び抵抗３７０を含みうる。図６、図７に示される動作状態、即ち、ｉｎ＜１＞＝０、ｉｎ＜０＞＝０またはｉｎ＜１＞＝１、ｉｎ＜０＞＝１のときは、スイッチ３６０、３８０はオフ状態とされる。一方、図８、図９の動作状態、即ち、ｉｎ＜１＞＝０、ｉｎ＜０＞＝１またはｉｎ＜１＞＝１、ｉｎ＜０＞＝０のときは、スイッチ３６０、３８０はオン状態とされる。これにより、シリアル信号ｉｎ＜１＞、ｉｎ＜０＞の値の込み合わせの変化に応じたトランスミッタ２１０の消費電流の変化が抑制される。したがって、トランスミッタ２１０の電源電位および接地電位の変動を抑制し、トランスミッタ２１０を安定して動作させることができる。トランスミッタ２１０の消費電流の変化が信号処理部６５０に与える影響を低減し、画質の低下が抑制されうる。

図１４には、第１実施形態の光電変換装置ＰＥＣにおけるトランスミッタ２１０の第２変形例が記載されている。第２変形例では、第１実施形態のトランスミッタ２１０における抵抗３００、３０１、３５０、３５１が電流源７００、７０１、７１０、７１１で置き換えられている。この構成により、シリアル信号ｉｎ＜１＞、ｉｎ＜０＞の値の込み合わせの変化に応じたトランスミッタ２１０の消費電流の変化が抑制される。ただし、電流源を用いる際には、電流源の両端電圧を一定以上に保つ必要があるため、低電圧化、低電力化の観点では図１３の構成が好ましい。

図１５には、第１実施形態の光電変換装置ＰＥＣにおけるトランスミッタ２１０の第３変形例が記載されている。第３変形例では、出力部１００ａ、１００ｂが半導体チップの短辺に沿って配置されて、パッド群ＰＧａ、ＰＧｂも半導体チップの短辺に沿って配置されている。図１１に示された例では、出力部１００ａ～１００ｄが半導体チップの長辺に沿って配置されていて、これにより、画素アレイ２０内の複数の画素１０の特性が長辺方向に変化することが抑制される。また、図１１に示された例では、信号処理部６５０ａ～６５０ｄの各々を構成する複数の電流供給回路４０および複数の比較器６０の特性が長辺方向に変化することが抑制される。一方、図１５に例示された第３変形例では、画素アレイ２０内の複数の画素１０の特性が短辺方向に変化することが抑制され、また、行選択回路６３０、６３３の特性が短辺方向に変化することが抑制される。

以下、更に他の変形例を説明する。上記の例では、各画素列に１つの第１垂直信号線が割り当てられているが、各画素例に対して複数の第１垂直信号線を割り当てて、複数の行の画素の信号を同時に読み出せる構成が採用されてもよい。比較器６０は、オートゼロ動作用の容量やスイッチを有する構成でもよい。

光電変換装置ＰＥＣは、３枚以上の基板を積層して構成されてもよいし、１枚の基板によって構成されてもよい。また、光電変換装置ＰＥＣは、表面照射型でもよいし、裏面照射型でもよい。

光電変換装置は、図２１に例示されるように、信号処理チップと同一のプリント基板上に実装されて、これによりシステムが構成されてもよい。図２１に示された例において、光電変換装置ＰＥＣは、信号処理チップ１０１０とともに、プリント基板１０２０に搭載されている。光電変換装置ＰＥＣのトランスミッタ２１０から出力パッド２５０、２５１を介して出力される画像信号は、プリント基板１０２０中の内層配線を介して信号処理チップ１０１０に伝送され、信号処理チップ１０１０によって処理されうる。本実施形態においては、トランスミッタ２１０が４つの振幅値をとりうる構成を有することにより、伝送線路の数を削減することができる。これは、例えば、プリント基板１０２０の小型化、および、信号伝送に伴う放射ノイズの削減に有利である。

伝送線路の特性インピーダンスは、トランスミッタ２１０の出力インピーダンスと極力一致していることが望ましい。図６の大振幅の出力状態の場合において、出力パッド２５１からトランスミッタ２１０を見た場合、抵抗３５０と抵抗３５１とが出力パッド２５１と接地電位との間に並列に接続されるため、合成抵抗は約３３Ωとなる。出力パッド２５０からトランスミッタ２１０を見た場合も、同様に、抵抗３００と抵抗３０１が並列接続となり、合成抵抗は約３３Ωとなる。このように大振幅出力の状態においてはトランスミッタ２１０の出力インピーダンスは約３３Ωとなる。

一方、図８の小振幅の出力状態の場合、出力パッド２５０からトランスミッタ２１０を見た場合、出力パッド２５０と電源電位との間に抵抗３０１が接続されており、出力パッド２５０と接地電位との間には抵抗２３０、２３１、３５１が直列に接続される。これは、抵抗３０１の１００Ωと抵抗２３０、２３１、３５１の合計である２００Ωの並列抵抗となり、合成抵抗は約６６Ωとなる。出力パッド２５１からトランスミッタ２１０を見た場合も同様に合成抵抗は約６６Ωとなる。

よって、プリント基板１０２０の伝送線路のインピーダンスを３３～６６Ωの間とすることが望ましい。すなわち、プリント基板１０２０の伝送線路のインピーダンスをトランスミッタ２１０の大振幅の出力状態の際の出力抵抗と小振幅の出力状態の際の出力抵抗の間とするのが望ましい。一例としては、該インピーダンスは、３３Ωと６６Ωとのちょうど中間である４８Ωとされうる。つまり、当該例では、トランスミッタ２１０の出力抵抗が３３Ωないし６６Ωであり、内層配線のインピーダンスが４８Ωである。トランスミッタ２１０の出力抵抗は、抵抗素子の抵抗値を調整することにより調整可能であり、例えば、大振幅の際に４０Ωで、小振幅の際に６０Ωというように調整されうる。それにあわせて、伝送線路のインピーダンスは、それらの中間値である５０Ωに調整されうる。

光電変換装置ＰＥＣに複数のトランスミッタ２１０および複数組の出力パッド２５０、２５１を設け、プリント基板１０２０に複数組の伝送線路を設けてもよい。

光電変換装置ＰＥＣは、図２２に例示されるように、信号処理チップが搭載されたプリント基板とは別のプリント基板に搭載されてもよい。図２２に示された例において、光電変換装置ＰＥＣがセンサ用プリント基板１０３０に搭載され、信号処理チップ１０１０が信号処理用プリント基板１０５０に搭載されている。センサ用プリント基板１０３０と信号処理用プリント基板１０５０とは、フレキシブル基板（フレキ）１０４０によって接続され、これによってシステムが構成されうる。光電変換装置ＰＥＣのトランスミッタ２１０から出力パッド２５０、２５１を介して出力される画像信号は、センサ用プリント基板１０３０中の伝送線路、フレキ１０４０、信号処理チップ用プリント基板１０５０中の伝送線路を介して信号処理チップ１０１０に伝送される。本実施形態においては、トランスミッタ２１０が４つの振幅値をとりうる構成を有することにより、伝送線路の数に加え、フレキ１０４０に含まれる配線の数も削減することができる。これは、フレキの小型化、および、フレキ中の信号伝送に伴う放射ノイズの削減に有利である。フレキ１０４０は接続部の一例に過ぎず、代わりに例えば同軸ケーブル等を用いても構わない。

光電変換装置ＰＥＣは、図２３に例示されるように、複数の信号処理チップへ画像信号を出力してもよい。図２３に示された例において、光電変換装置ＰＥＣは、信号処理チップ１０１０、１０１１とともに、プリント基板１０２０に搭載されて、これによってシステムが構成されうる。複数の信号処理チップ１０１０、１０１１で並行して処理を行うことにより、高速に信号処理を行うことができる。

他のシステムにおいて、光電変換装置ＰＥＣは、前処理チップへ画像信号を出力し、前処理チップから信号処理チップへ画像信号を出力してもよい。そのような構成において、前処理チップから信号処理チップへの信号の伝送は、２つのみの振幅値による伝送であってもよいし、３以上の振幅値による伝送であってもよい。図２４、２５に一例を示す。図２４において、前処理チップ１０６０および信号処理チップ１０１０が信号処理用プリント基板１０５０に搭載されている。センサ用プリント基板１０３０と信号処理用プリント基板１０５０とは、フレキシブル基板１０４０によって接続されうる。前処理チップ１０６０は、光電変換装置ＰＥＣからフレキシブル基板１０４０を介して伝送された画像信号を受けた後に、信号処理チップ１０１０へと画像信号を出力する。前処理チップ１０６０は、信号処理チップ１０１０へと画像信号を出力するために、例えば、図２５に例示されるような、２つの振幅値による伝送を行うトランスミッタ（第２出力部）を有しうる。図２５に例示されたトランスミッタは、抵抗１１００、１１５０、スイッチ１１１０、１１２０、１１３０、１１４０、出力パッド１１６０、１１７０を含みうる。信号処理チップ１０１０は、出力パッド１１６０、１１７０を接続する抵抗１１８０を含みうる。スイッチ１１２０、１１３０をオン、スイッチ１１１０、１１４０をオフとした場合に正の出力振幅が得られ、スイッチ１１２０、１１３０をオフ、スイッチ１１１０、１１４０をオンとした場合に負の出力振幅が得られる。つまり、図２５に例示されたトランスミッタは、２つの振幅値による伝送を行う構成を有する。このように、光電変換装置ＰＥＣから前処理チップ１０６０への信号伝送を３以上の振幅値、前処理チップ１０６０から信号処理チップ１０１０への信号伝送を２つのみの振幅値で行う構成をとることにより、以下に述べるようなメリットがある。まず、上述のように、フレキシブル基板の小型化や、フレキシブル基板中の信号伝送に伴う放射ノイズの削減が可能である。加えて、信号処理チップ１０１０への信号出力を２つのみの振幅値で行うことにより、信号処理チップ１０１０の選定をより幅広いチップ群の中から選定することができる。前処理チップ１０６０において、データの並び変え等の処理を行ってもよい。これも、信号処理チップ１０１０の選定をより幅広いチップ群の中から行うことができる。前処理チップ１０６０は、例えば、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）またはＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）で構成されうる。

光電変換装置ＰＥＣは、３以上の振幅値から選択される振幅値を出力するトランスミッタに加えて、それよりも少ない数の振幅値をとりうるトランスミッタ（第２出力部）を有してもよい。光電変換装置ＰＥＣは、例えば、図２５に例示されるような２つの振幅値をとりうるトランスミッタも有しうる。そして、例えば、そのトランスミッタから光電変換装置ＰＥＣの動作の基準となっているクロックが出力されてもよい。画像データに加えて、クロックを光電変換装置ＰＥＣから信号処理チップ１０１０へ伝送することにより、信号処理チップ１０１０は、画像データの基準となっているタイミングを知ることができるため、データの取得が容易となる。また、クロックの出力に図２５に例示されるトランスミッタを用いることにより、図３～図８で説明したトランスミッタを用いるよりも、素子数や消費電力を低減することが可能となる。

また、光電変換装置ＰＥＣは、３以上の振幅値から選択される振幅値を出力するトランスミッタをそれよりも少ない数の振幅値をとりうる動作モードで動作させても構わない。例えば、図３～図８では、４つの振幅値をとりうるトランスミッタを例にとって説明したが、図３において、パラレルシリアル変換器２００と１ビットのトランスミッタ２２０を常時、非動作状態とし、パラレルシリアル変換器２０１と１ビットのトランスミッタ２２１を用いて２つの振幅値をとりうる出力動作を行ってもよい。これにより、例えば、出力するデータのレートが低いモードでは、動作時の電力を低減させることができる。

図１６には、第２実施形態の発光装置ＩＥＡの構成が模式的に示されている。発光装置ＩＥＡは、例えば、表示装置、照明装置または光源として構成されうる。図１６に示された例では、発光装置ＩＥＡは、表示装置として構成されている。発光装置ＩＥＡは、受信部９６０と、変換部９５０と、発光部アレイ（画素アレイ）９１０とを備えうる。受信部９６０は、３以上（例えば、４、６、８・・・）の振幅値から選択される振幅値を有する振幅変調信号を受信しうる。変換部９５０は、受信部９６０が受信した振幅変調信号をデジタル信号（２値信号）に変換しうる。これは、外部装置から発光装置ＩＥＡへの信号の転送を広角化するために有利である。

発光部アレイ９１０は、変換部９５０によって変換されたデジタル信号に基づいてそれぞれ発光が制御される複数の発光部（画素）９１１を有しうる。発光部アレイ９１０の複数の発光部９１１は、複数行および複数列を構成するように配列されうる。

発光装置ＩＥＡは、その他、垂直走査回路９２０、制御回路９３０、信号出力部９４０を備えうる。垂直走査回路９２０は、発光部アレイ９１０の複数の行を所定の順で選択するように構成されうる。この選択は、複数の行に設けられた複数の走査線９２１をアクティブレベルにすることによってなされうる。制御回路９３０は、垂直走査回路９２０、制御回路９３０、信号出力部９４０、変換部９５０および受信部９６０を制御しうる。信号出力部９４０は、列ドライバ回路９４１、列ＤＡＣ回路９４２および水平走査回路９４３を含みうる。列ＤＡＣ回路９４２は、複数の列ＤＡＣ（ＤＡ変換器）を含み、それぞれ、変換部９５０から供給されるデジタル信号を水平走査回路９４３からの制御信号に従って取り込んでアナログ信号に変換する。列ドライバ回路９４１は、複数の列ＤＡＣに対応する複数の列ドライバを含み、各列トライバは、対応する列ＤＡＣから供給されるアナログ信号に従って列信号線９１２を駆動し、垂直走査回路９２０によって選択された行の発光部９１１に提供する。

図１７には、発光部（画素）９１１の構成例が示されている。発光部９１１は、発光素子（例えば、有機発光素子）９７１、駆動トランジスタ９７２、書き込みトランジスタ９７８３、発光制御トランジスタ９７４、第１容量素子９７５及び第２容量素子９７６を含みうる。なお、トランジスタおよび容量素子の総数や、トランジスタの導電型の組み合わせには、一例に過ぎず、本発明を限定するものではない。以下において、素子Ａと素子Ｂとの間にトランジスタが接続されるという説明、素子Ａと素子Ｂの一方にトランジスタのソースまたはドレインの一方が接続され、素子Ａと素子Ｂの他方にトランジスタのソースまたはドレインの他方が接続された形態を意味しうる。

駆動トランジスタ９７２のソース及びドレインの一方は、発光素子９７１の第１電極に接続されうる。第１電極は、例えばアノードである。発光素子９７１の第２電極は、第１電源電位９７７（以下、Ｖｓｓ）に接続されうる。第２電極は、例えばカソードである。書き込みトランジスタ９７３のソース及びドレインの一方は、駆動トランジスタ９７２のゲートに接続され、書き込みトランジスタ９７３のソース及びドレインの他方は、列信号線９１２に接続されうる。書き込みトランジスタ９７３のゲートは、第１走査線９２１ａに接続されうる。また、発光制御トランジスタ９７４のソース及びドレインの一方は駆動トランジスタ９７２のソース及びドレインの他方に接続されうる。発光制御トランジスタ９７４の他方は、第２電源電位９７７（以下、Ｖｄｄ）に接続されうる。発光制御トランジスタ９７４のゲートは、第２走査線９２１ｂに接続されうる。

なお、図２の例では、Ｐ型トランジスタにより発光部９１１が構成され、駆動トランジスタ９７２のドレインが発光素子９７１のアノードに接続され、発光制御トランジスタ９７４のドレインが駆動トランジスタ９７２のソースに接続されている。また、発光素子９７１のカソードはＶｓｓに接続されている。

ここで、いずれのトランジスタにおいても、バックゲートにはＶｄｄ９７８が与えられている。第１容量素子２０５は、駆動トランジスタ９７２ゲートとソースとの間に接続されうる。第２容量素子２０６は、駆動トランジスタ９７２のソースとＶｄｄ９７８との間に接続されうる。

駆動トランジスタ９７２は、Ｖｄｄ９７８から発光制御トランジスタ９７４を介して発光素子９７１に電流を供給し、発光素子９７１を発光させる。より具体的には、駆動トランジスタ９７２は、第１容量素子９７５に保持された信号電圧に応じた電流をＶｄｄ９７８から発光素子９７１に供給する。これにより、発光素子９７１を電流駆動によって発光させることができる。

書き込みトランジスタ９７３は、垂直走査回路９２０から第１走査線９２１ａを通してゲートに印加される書き込み信号に応答して導通状態となる。これにより、書き込みトランジスタ９７３は、列信号線９１２を介して信号出力部９４０から供給される輝度信号または基準信号に応じた、映像信号の信号電圧または基準電圧をサンプリングして発光部９１１に書き込む。この書き込まれた信号電圧または基準電圧は、駆動トランジスタ９７２のゲートに印加されるとともに第１容量素子９７５に保持される。

発光制御トランジスタ９７４は、垂直走査回路９２０から第２走査線９２１ｂを介してゲートに印加される発光制御信号に応答して導通、非導通状態になることで、Ｖｄｄ９７８から駆動トランジスタ９７２への電流の供給を制御できる。これにより、上述したように、駆動トランジスタ９７２による発光素子９７１の発光が可能になる。すなわち、発光制御トランジスタ９７４は、発光素子９７１の発光／非発光を制御するトランジスタとしての機能を持っている。

このようにして、発光制御トランジスタ９７４のスイッチング動作により、発光素子９７１が非発光状態となる期間（非発光期間）を設け、発光素子９７１の発光期間と非発光期間との割合を制御することができる（いわゆる、デューティ制御）。このデューティ制御により、１フレーム期間に亘って発光素子９７１が発光することに伴う残像を低減でき、特に動画の画品位をより優れたものとすることができる。

発光装置ＩＥＡは、発光素子９７１である有機ＥＬ（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｔ）素子の発光時には、駆動トランジスタ９７２に流れる電流量を映像信号の輝度に応じて変化させる。そのために、発光素子９７１の第１電極と第２電極間の容量を所定電位まで充電し、その電位差に応じた電流を流す。これによって、発光素子９７１が所定の輝度の発光を行う。

以下、第１実施形態の光電変換装置ＰＥＣを用いた光電変換システムの実施形態を説明する。

図１８は、本実施形態に係る光電変換システム１２００の構成を示すブロック図である。本実施形態の光電変換システム１２００は、光電変換装置１２１５を含む。ここで、光電変換装置１２１５は、第１実施形態で述べた光電変換装置ＰＥＣでありうる。光電変換システム１２００は例えば、撮像システムとして用いることができる。撮像システムの具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図１８では、光電変換システム１２００としてデジタルスチルカメラの例を示している。

図１８に示す光電変換システム１２００は、光電変換装置１２１５、被写体の光学像を光電変換装置１２１５に結像させるレンズ１２１３、レンズ１２１３を通過する光量を可変にするための絞り１２１４、レンズ１２１３の保護のためのバリア１２１２を有する。レンズ１２１３および絞り１２１４は、光電変換装置１２１５に光を集光する光学系である。

光電変換システム１２００は、光電変換装置１２１５から出力される出力信号の処理を行う信号処理部１２１６を有する。信号処理部１２１６は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。光電変換システム１２００は、更に、画像データを一時的に記憶するためのバッファメモリ部１２０６、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１２０９を有する。更に光電変換システム１２００は、撮像データの記録または読み出しを行うための半導体メモリ等の記録媒体１２１１、記録媒体１２１１に記録または読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１２１０を有する。記録媒体１２１１は、光電変換システム１２００に内蔵されていてもよく、着脱可能であってもよい。また、記録媒体制御Ｉ／Ｆ部１２１０から記録媒体１２１１との通信や外部Ｉ／Ｆ部１２０９からの通信は無線によってなされてもよい。

更に光電変換システム１２００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部１２０８、光電変換装置１２１５と信号処理部１２１６に各種タイミング信号を出力するタイミング発生部１２１７を有する。ここで、タイミング信号などは外部から入力されてもよく、光電変換システム１２００は、少なくとも光電変換装置１２１５と、光電変換装置１２１５から出力された出力信号を処理する信号処理部１２１６とを有すればよい。第４の実施形態にて説明したようにタイミング発生部１２１７は光電変換装置に搭載されていてもよい。全体制御・演算部１２０８およびタイミング発生部１２１７は、光電変換装置１２１５の制御機能の一部または全部を実施するように構成してもよい。

光電変換装置１２１５は、画像用信号を信号処理部１２１６に出力する。信号処理部１２１６は、光電変換装置１２１５から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部１２１６は、画像用信号を用いて、画像を生成する。また、信号処理部１２１６は、光電変換装置１２１５から出力される信号に対して測距演算を行ってもよい。なお、信号処理部１２１６やタイミング発生部１２１７は、光電変換装置に搭載されていてもよい。つまり、信号処理部１２１６やタイミング発生部１２１７は、画素が配された基板に設けられていてもよいし、別の基板に設けられている構成であってもよい。上述した各実施形態の光電変換装置を用いて撮像システムを構成することにより、より良質の画像が取得可能な撮像システムを実現することができる。

以下、本実施形態の光電変換システムおよび移動体について、図１９及び図２０を用いて説明する。図１９は、本実施形態による光電変換システムおよび移動体の構成例を示す概略図である。図２０は、本実施形態による光電変換システムの動作を示すフロー図である。本実施形態では、光電変換システムとして、車載カメラの一例を示す。

図１９は、車両システムとこれに搭載される撮像を行う光電変換システムの一例を示したものである。光電変換システム１３０１は、光電変換装置１３０２、画像前処理部１３１５、集積回路１３０３、光学系１３１４を含む。光学系１３１４は、光電変換装置１３０２に被写体の光学像を結像する。光電変換装置１３０２は、光学系１３１４により結像された被写体の光学像を電気信号に変換する。光電変換装置１３０２は、上述の各実施形態のいずれかの光電変換装置である。画像前処理部１３１５は、光電変換装置１３０２から出力された信号に対して所定の信号処理を行う。画像前処理部１３１５の機能は、光電変換装置１３０２内に組み込まれていてもよい。光電変換システム１３０１には、光学系１３１４、光電変換装置１３０２および画像前処理部１３１５が、少なくとも２組設けられており、各組の画像前処理部１３１５からの出力が集積回路１３０３に入力されるようになっている。

集積回路１３０３は、撮像システム用途向けの集積回路であり、メモリ１３０５を含む画像処理部１３０４、光学測距部１３０６、測距演算部１３０７、物体認知部１３０８、異常検出部１３０９を含む。画像処理部１３０４は、画像前処理部１３１５の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ１３０５は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部１３０６は、被写体の合焦や、測距を行う。測距演算部１３０７は、複数の光電変換装置１３０２により取得された複数の画像データから測距情報の算出を行う。物体認知部１３０８は、車、道、標識、人等の被写体の認知を行う。異常検出部１３０９は、光電変換装置１３０２の異常を検出すると、主制御部１３１３に異常を発報する。

集積回路１３０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

主制御部１３１３は、光電変換システム１３０１、車両センサ１３１０、制御ユニット１３２０等の動作を統括・制御する。主制御部１３１３を持たず、光電変換システム１３０１、車両センサ１３１０、制御ユニット１３２０が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）方法も取り得る。

集積回路１３０３は、主制御部１３１３からの制御信号を受け或いは自身の制御部によって、光電変換装置１３０２へ制御信号や設定値を送信する機能を有する。

光電変換システム１３０１は、車両センサ１３１０に接続されており、車速、ヨーレート、舵角などの自車両走行状態および自車外環境や他車・障害物の状態を検出することができる。車両センサ１３１０は、対象物までの距離情報を取得する距離情報取得手段でもある。また、光電変換システム１３０１は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部１３１１に接続されている。特に、衝突判定機能に関しては、光電変換システム１３０１や車両センサ１３１０の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。

また、光電変換システム１３０１は、衝突判定部での判定結果に基づいて、ドライバに警報を発する警報装置１３１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部１３１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置１３１２は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

２０：画素アレイ、ＣＣ：列回路（ＡＤ変換部を含む回路）、１００：出力部

Claims (24)

1. 複数の画素を有する画素アレイと、
   前記画素アレイから出力されるアナログ信号をデジタル信号に変換するＡＤ変換部を含む信号処理部と、
   前記信号処理部から出力される信号に基づいて、３以上の振幅値から選択される振幅値を有する振幅変調信号を生成する信号生成回路を含む出力部と、を備え、
   前記出力部には、第１電源電位ラインと、前記第１電源電位ラインとは別の値の電源電位が与えられる第２電源電位ラインとが接続され、
   前記出力部は、前記第１電源電位ラインに接続された第１スイッチと、前記第２電源電位ラインに接続された第２スイッチと、前記第１スイッチおよび前記第２スイッチに接続された抵抗素子とを有する電流経路を含み、
   選択された前記振幅値の値に対応して前記第１スイッチのオン、オフの状態と前記第２スイッチのオン、オフの状態が変更され、
   前記振幅値が変化することによって生じる前記信号生成回路の消費電力の変化の方向に対して反対の方向に、前記電流経路の消費電力を変化させる、
   ことを特徴とする光電変換装置。
2. 前記信号処理部のための第１電源電位パッドと、
   前記出力部のための第２電源電位パッドと、
   を備え、
   前記第１電源電位パッドと前記第２電源電位パッドとが別個に設けられている、
   ことを特徴とする請求項１に記載の光電変換装置。
3. 前記出力部は、前記複数の画素のうち２つの画素について前記信号処理部から出力される２つのデジタル信号の同一ビットの信号の値に基づいて、前記振幅変調信号を出力する、
   ことを特徴とする請求項１に記載の光電変換装置。
4. 前記出力部によって駆動されるように半導体チップに配置された複数の出力パッドを更に備え、
   前記複数の出力パッドは、前記半導体チップの少なくとも１つの辺に沿って配置されている、
   ことを特徴とする請求項１に記載の光電変換装置。
5. 前記ＡＤ変換部のための電源電位パッドおよび接地電位パッドの少なくとも１つと、前記複数の出力パッドとが、前記少なくとも１つの辺に沿って配置されている、
   ことを特徴とする請求項４に記載の光電変換装置。
6. 前記少なくとも１つの辺は、前記半導体チップの長辺である、
   ことを特徴とする請求項４に記載の光電変換装置。
7. 前記信号処理部は、第１信号処理部グループと、第２信号処理部グループとを含み、
   前記出力部は、前記第１信号処理部グループに対して設けられた第１出力部と、前記第２信号処理部グループに対して設けられた第２出力部とを含み、
   前記複数の出力パッドは、前記第１出力部に対して設けられた第１出力パッドグループと、前記第２出力部に対して設けられた第２出力パッドグループとを含み、
   前記第１出力パッドグループおよび第２出力パッドグループは、前記少なくとも１つの辺に沿って配置されている、
   ことを特徴とする請求項４に記載の光電変換装置。
8. 前記出力部によって駆動されるように半導体チップに配置された複数の出力パッドを更に備え、
   前記複数の出力パッドは、前記半導体チップの２つの対辺に沿って分散して配置されている、
   ことを特徴とする請求項１に記載の光電変換装置。
9. 前記信号処理部のための複数の電源電位パッドおよび複数の接地電位パッドの少なくとも１つと、前記複数の出力パッドの少なくとも１つとが、前記２つの対辺のそれぞれに沿って配置されている、
   ことを特徴とする請求項８に記載の光電変換装置。
10. 前記２つの対辺は、前記半導体チップの長辺である、
    ことを特徴とする請求項８に記載の光電変換装置。
11. 前記信号処理部は、第１信号処理部グループと、第２信号処理部グループとを含み、
    前記出力部は、前記第１信号処理部グループに対して設けられた第１出力部と、前記第２信号処理部グループに対して設けられた第２出力部とを含み、
    前記複数の出力パッドは、前記第１出力部に対して設けられた第１出力パッドグループと、前記第２出力部に対して設けられた第２出力パッドグループとを含み、
    前記第１出力パッドグループは、前記２つの対辺の一方に沿って配置され、前記第２出力パッドグループは、前記２つの対辺の他方に沿って配置され、
    ことを特徴とする請求項８に記載の光電変換装置。
12. 前記画素アレイおよび前記信号処理部の少なくとも一方のための電源電位パッドおよび接地電位パッドの少なくとも１つと別に、前記出力部のための電源電位パッドおよび接地電位パッドの少なくとも１つが設けられている、
    ことを特徴とする請求項１に記載の光電変換装置。
13. 前記信号処理部からパラレル信号が出力され、
    前記出力部は、前記信号処理部から出力される前記パラレル信号をシリアル信号に変換するパラレルシリアル変換器と、前記パラレルシリアル変換器から出力される前記シリアル信号に基づいて前記振幅変調信号を生成するトランスミッタと、を含む、
    ことを特徴とする請求項１に記載の光電変換装置。
14. 前記出力部は、分圧比を変更可能な分圧回路を含み、前記分圧回路の前記分圧比の変更によって前記振幅変調信号を生成する、
    ことを特徴とする請求項１３に記載の光電変換装置。
15. 前記出力部は、前記シリアル信号に基づいて、前記分圧回路を制御する信号を生成するデコーダを更に含む、
    ことを特徴とする請求項１４に記載の光電変換装置。
16. 請求項１乃至１５のいずれか１項に記載の光電変換装置と、
    前記光電変換装置が出力する信号を処理する信号処理部と、
    を備えることを特徴とする光電変換システム。
17. 請求項１乃至１５のいずれか１項に記載の光電変換装置と、
    前記光電変換装置からの信号に基づく測距情報から、対象物までの距離情報を取得する距離情報取得手段と、を有する移動体であって、
    前記距離情報に基づいて前記移動体を制御する制御手段をさらに有することを特徴とする移動体。
18. 請求項１乃至１５のいずれか１項に記載の光電変換装置と、
    前記光電変換装置の前記出力部から出力される画像信号を受けて処理する信号処理チップと、を備え、
    前記光電変換装置および前記信号処理チップが１つの基板に搭載されていることを特徴とするシステム。
19. 請求項１乃至１５のいずれか１項に記載の光電変換装置が搭載された第１基板と、
    前記第１基板に搭載された前記光電変換装置の前記出力部から出力される画像信号を受けて処理する信号処理チップが搭載された第２基板と、
    を備えることを特徴とするシステム。
20. 請求項１乃至１５のいずれか１項に記載の光電変換装置と、
    前記光電変換装置の前記出力部から出力される画像信号を受けて処理する複数の信号処理チップと、を備え、
    前記光電変換装置および前記複数の信号処理チップが１つの基板に搭載されていることを特徴とするシステム。
21. 請求項１乃至１５のいずれか１項に記載の光電変換装置と、
    前記光電変換装置の前記出力部から出力される画像信号を受けて処理する前処理チップと、
    前記前処理チップから出力される信号を処理する信号処理チップと、
    を備えることを特徴とするシステム。
22. 前記出力部から出力される前記振幅変調信号が有しうる振幅値の数よりも、前記前処理チップから出力される振幅変調信号が有しうる振幅値の数が少ない、
    ことを特徴とする請求項２１に記載のシステム。
23. 前記信号処理部から出力される信号に基づいて信号を出力する第２出力部を更に備え、
    前記出力部から出力される前記振幅変調信号が有しうる振幅値の数よりも、前記第２出力部が出力する信号が有しうる振幅値の数が少ない、
    ことを特徴とする請求項１に記載の光電変換装置。
24. 前記出力部は、
    第１動作モードでは、３以上の振幅値から選択される振幅値を有する前記振幅変調信号を出力し、
    第２動作モードでは、前記第１動作モードで前記出力部から出力される前記振幅変調信号が有しうる振幅値の数よりも少ない数の振幅値を有しうる振幅変調信号を出力する、
    ことを特徴とする請求項１に記載の光電変換装置。