JP7831463B2 - 半導体モジュール及び半導体装置 - Google Patents

半導体モジュール及び半導体装置

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Description

本発明は、電子回路、半導体モジュール及び半導体装置に関する。
半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＦＷＤ（Free Wheeling Diode）等の半導体素子が設けられた基板を有し、インバータ装置等に利用される。例えば特許文献１に、この種の半導体装置の具体的構成が記載されている。
特許文献１に記載の半導体装置は、複数のＩＧＢＴ及びダイオードが並列に接続されている。この半導体装置は、並列に接続された個々のＩＧＢＴに電流が分散して流れるため、大電流が必要なインバータ装置への利用に適している。
特許文献１に記載の半導体装置では、ＩＧＢＴ及びダイオードを実装する金属板が小型に形成されている。これにより、金属板の寄生インダクタンスが小さく抑えられて、インバータ装置の作動時に発生するサージ電圧が小さく抑えられる。
特開２００４－３１５９０号公報
ＩＧＢＴやダイオード等の半導体素子には製造上の個体差がある。例えば特許文献１では、並列に接続された各ダイオードの順方向電圧（ＶＦ：Forward Voltage）がそれぞれ異なり、また、並列に接続された各ＩＧＢＴのオン電圧（ＶＯＮ）もそれぞれ異なる。この個体差により、インバータ装置を作動させる際、一部のダイオードや一部のＩＧＢＴに電流が集中する。電流が集中する一部の半導体素子は、他の半導体素子よりも発熱し、場合によっては異常発熱して破損するおそれがある。
本発明はかかる点に鑑みてなされたものであり、並列に接続された複数の半導体素子の一部に電流が集中するのを抑制することができる電子回路、半導体モジュール及び半導体装置を提供することを目的の１つとする。
本発明の一態様に係る電子回路は、第１のスイッチング素子と、前記第１のスイッチング素子よりもオン電圧が高い第２のスイッチング素子を含む、複数のスイッチング素子が並列に接続された電子回路であって、第１端子から前記第１のスイッチング素子を経由して第２端子に至る第１経路のインダクタンスが、前記第１端子から前記第２のスイッチング素子を経由して前記第２端子に至る第２経路のインダクタンスよりも大きい。
本発明の一態様に係る半導体モジュールは、前記電子回路が実装された基板を備え、前記第１経路の配線部材は、前記基板に配置された前記第１端子又は前記第２端子と前記第１のスイッチング素子とを接続する第１の導電性ワイヤを含み、前記第２経路の配線部材は、前記基板に配置された前記第１端子又は前記第２端子と前記第２のスイッチング素子とを接続する第２の導電性ワイヤを含み、前記第１の導電性ワイヤのインダクタンスが、前記第２の導電性ワイヤのインダクタンスよりも大きい。
本発明の一態様に係る半導体装置は、一対の端子間に並列に接続された複数の前記半導体モジュールを備え、前記複数の半導体モジュールの各々を経由する、前記一対の端子の一方から前記一対の端子の他方までの各経路は、順方向電圧が低い半導体モジュールを経由する経路ほどインダクタンスが大きい。
本発明の一態様によれば、電子回路、半導体モジュール及び半導体装置において、並列に接続された複数の半導体素子の一部に電流が集中するのを抑制することができる。
本発明の実施の一形態に係る半導体モジュールを示す平面模式図である。 本発明の実施の一形態に係る半導体モジュールを示す等価回路図である。 本発明の実施の一形態において並列に接続された複数のダイオードと回路板上の電極とを接続するボンディングワイヤの長さ関係を概念的に示す図である。 本発明の実施の一形態において並列に接続された複数のダイオードと回路板上の電極とを接続するボンディングワイヤの長さ関係を概念的に示す図である。 本発明の実施の一形態において並列に接続された複数のダイオードと回路板上の電極とを接続するボンディングワイヤの長さ関係を概念的に示す図である。 本発明の実施の一形態において並列に接続された複数のダイオードと回路板上の電極とを接続するボンディングワイヤの断面積の大小関係を概念的に示す図である。 本発明の実施の一形態において並列に接続された複数のダイオードと回路板上の電極とを接続するボンディングワイヤの断面積の大小関係を概念的に示す図である。 本発明の実施の一形態において複数のダイオードの各々と接続される配線パターンの長さ関係を概念的に示す図である。 本発明の実施の一形態において複数のダイオードの各々と接続される配線パターンの断面積の大小関係を概念的に示す図である。 本発明の実施の一形態において複数のダイオードの各々と接続される配線パターンの長さ関係及び断面積の大小関係を概念的に示す図である。 本発明の実施の一形態において並列に接続された複数のダイオードと回路板上の電極とを接続するボンディングワイヤの長さ関係を概念的に示す図である。 本発明の実施の一形態に係る半導体装置を模式的に示す図である。
以下、本発明を適用可能な半導体モジュールについて説明する。図１、図２は、それぞれ、本発明の実施の一形態に係る半導体モジュール１を示す平面模式図、等価回路図である。なお、本発明の実施の一形態に係る半導体モジュール１はあくまで一例にすぎず、これに限定されることなく適宜変更が可能である。
図１に示すように、半導体モジュール１は、例えばパワーモジュールに適用されるものであり、ベース板１０、ベース板１０上に配置された積層基板２及び積層基板２を収容するケース部材１２を備える。
ベース板１０は、例えば銅、アルミニウム又はこれらの合金等からなる平面視方形状の金属板であり、積層基板２及びこれに実装された電子部品からの熱を外部に放射する放熱板として作用する。
ケース部材１２は、ベース板１０の外形に沿った矩形状の樹脂製枠体であり、例えばベース板１０上に接着される。ベース板１０及びケース部材１２に取り囲われた空間には不図示の封止用樹脂が充填される。この封止用樹脂により、積層基板２及びこれに実装された電子部品が上記の空間内に封止される。
積層基板２は、例えばＤＢＡ（Direct Bonded Aluminum 登録商標）基板やＤＢＣ（Direct Bonded Copper 登録商標）基板、ＡＭＢ（Active Metal Brazing）基板で構成される。積層基板２は、セラミック等の絶縁体、例えばアルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）等のセラミックス材料によって形成された絶縁層２０を有する。絶縁層２０の上面には、第１回路板２１、第２回路板２２及び第３回路板２３が形成される。これらの回路板は、銅箔等の金属層であり、絶縁層２０上に電気的に互いに絶縁された状態で島状に形成される。
第１回路板２１、第２回路板２２、第３回路板２３には、それぞれ、Ｐ端子（正電位点）３１、Ｕ端子（中間電位点）３２、Ｎ端子（負電位点）３３が半田等の接合材を介して配置（接続）される。Ｐ端子３１、Ｕ端子３２、Ｎ端子は、半導体モジュール１に主電流を入出力する外部接続端子である。
第１回路板２１及び第２回路板２２には、複数の電子部品が半田等の接合材を介して配置される。具体的には、第１回路板２１には、スイッチング素子ＭＯＳ１～ＭＯＳ４及びダイオードＳＢＤ１～ＳＢＤ４が接合材を介して配置される。第２回路板２２には、スイッチング素子ＭＯＳ５～ＭＯＳ８及びダイオードＳＢＤ５～ＳＢＤ８が接合材を介して配置される。
スイッチング素子ＭＯＳ１～ＭＯＳ８は、例えばシリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または炭化ガリウム（ＧａＮ）を用いて作成された半導体スイッチング素子であり、具体的には、パワーＭＯＳＦＥＴである。スイッチング素子ＭＯＳ１～ＭＯＳ８がパワーＭＯＳＦＥＴである場合には、裏面に主電極としてドレイン電極を、おもて面に、ゲート電極及び主電極としてソース電極をそれぞれ備えている。スイッチング素子ＭＯＳ１～ＭＯＳ８は、パワーＭＯＳＦＥＴに寄生するボディダイオードを含んでいてよい。ボディダイオードは、パワーＭＯＳＦＥＴに対して逆並列に接続され、裏面にカソード電極を、おもて面にアノード電極をそれぞれ備えている。スイッチング素子ＭＯＳ１～ＭＯＳ８は、ＩＧＢＴ等の別の構造を有するスイッチング素子であってもよい。スイッチング素子ＭＯＳ１～ＭＯＳ８がＩＧＢＴである場合には、裏面に主電極としてコレクタ電極を、おもて面に、ゲート電極及び主電極としてエミッタ電極をそれぞれ備えている。さらに、スイッチング素子ＭＯＳ１～ＭＯＳ８は、ＩＧＢＴとダイオードとを１チップ化したＲＣ（Reverse-Conducting）－ＩＧＢＴであってもよい。この場合のダイオードは、ＩＧＢＴに対して逆並列に接続され、裏面にカソード電極を、おもて面にアノード電極をそれぞれ備えている。
スイッチング素子ＭＯＳ１～ＭＯＳ４は並列に接続される。スイッチング素子ＭＯＳ１～ＭＯＳ４は、ドレイン電極が第１回路板２１に半田等の接合材を介して配置され、Ｐ端子３１に電気的に接続される。また、ソース電極がボンディングワイヤを介して第２回路板２２に電気的に接続され、Ｕ端子３２に電気的に接続される。
スイッチング素子ＭＯＳ１～ＭＯＳ４のゲート電極は１本のボンディングワイヤで接続される。これらのゲート電極を接続する１本のボンディングワイヤは、ケース部材１２に埋め込まれた端子部材１３と電気的に接続される。端子部材１３からゲート電極に所定の閾値を越える電圧が印加される期間、スイッチング素子ＭＯＳ１～ＭＯＳ４がオンしてドレイン電極からソース電極に電流が流れる。端子部材１３からゲート電極に所定の閾値を越える電圧が印加されない期間は、スイッチング素子ＭＯＳ１～ＭＯＳ４がオフしてドレイン電極からソース電極への電流が遮断される。
スイッチング素子ＭＯＳ５～ＭＯＳ８も並列に接続される。スイッチング素子ＭＯＳ５～ＭＯＳ８は、ドレイン電極が第２回路板２２に半田等の接合材を介して配置され、Ｕ端子３２に電気的に接続される。また、ソース電極がボンディングワイヤを介して第３回路板２３に電気的に接続され、Ｎ端子３３に電気的に接続される。
スイッチング素子ＭＯＳ５～ＭＯＳ８のゲート電極も１本のボンディングワイヤで接続される。これらのゲート電極を接続する１本のボンディングワイヤは、制御用の回路板を介してケース部材１２に埋め込まれた端子部材１４と電気的に接続される。端子部材１４からゲート電極に所定の閾値を越える電圧が印加される期間、スイッチング素子ＭＯＳ５～ＭＯＳ８がオンしてドレイン電極からソース電極に電流が流れる。端子部材１４からゲート電極に所定の閾値を越える電圧が印加されない期間は、スイッチング素子ＭＯＳ５～ＭＯＳ８がオフしてドレイン電極からソース電極への電流が遮断される。なお、ソース電極と第３回路板２３の配線、およびゲート電極と制御用の回路板の配線は、ボンディングワイヤに限らず、リボンワイヤやリードフレームなど別の導電性を有する配線部材に置き換えてもよい。
ダイオードＳＢＤ１～ＳＢＤ８は、ＳｉＣを用いて作成されたダイオードであり、具体的には、ショットキバリアダイオード（Schottky Barrier Diode）である。ダイオードＳＢＤ１～ＳＢＤ８は、Ｓｉ、またはＳｉＣを用いて作成されたダイオードであってよい。また、ダイオードＳＢＤ１～ＳＢＤ８の一部又は全部を、ＪＢＳ（junction barrier Schottky）ダイオード、ＭＰＳ（Merged PN Schottky）ダイオード、ＰＮダイオード等の別の構造を有するダイオードに置き換えてもよい。さらに、ダイオードＳＢＤ１～ＳＢＤ８は、ＲＣ－ＩＧＢＴに内蔵されるダイオードであってもよい。すなわち、ダイオードＳＢＤ１～ＳＢＤ８は、ショットキバリアダイオードに限らず、また、それぞれが、別の構造を有するダイオードであってもよい。ただし、パラ接続されているダイオードは、共に同じ構造を有していることが好ましい。ダイオードＳＢＤ１～ＳＢＤ８は、裏面に主電極としてカソード電極を、おもて面に主電極としてアノード電極をそれぞれ備えている。
ダイオードＳＢＤ１～ＳＢＤ４は、並列に接続された、第１のダイオードと、第１のダイオードよりも順方向電圧が高い第２のダイオードを含む、複数のダイオードである。ダイオードＳＢＤ５～ＳＢＤ８も、並列に接続された、第１のダイオードと、第１のダイオードよりも順方向電圧が高い第２のダイオードを含む、複数のダイオードである。ここで、順方向電圧とは、ダイオードに順方向電流を流した時に生じる電圧である。例えば、アノード電極からカソード電極へ定格電流を流した時に、アノード電極とカソード電極との間に発生する電圧である。
ダイオードＳＢＤ１～ＳＢＤ４は、それぞれ、スイッチング素子ＭＯＳ１～ＭＯＳ４と並列に接続される。より詳細には、ダイオードＳＢＤ１～ＳＢＤ４は、ＦＷＤ（Free Wheeling Diode）であり、それぞれ、スイッチング素子ＭＯＳ１～ＭＯＳ４に対して逆並列に接続される。ダイオードＳＢＤ１～ＳＢＤ４のアノード電極は、Ｕ端子３２に電気的に接続され、ダイオードＳＢＤ１～ＳＢＤ４のカソード電極は、Ｐ端子３１に電気的に接続される。
図２に示すように、Ｕ端子３２から各ダイオードＳＢＤ１～ＳＢＤ４を経由してＰ端子３１に至る各経路に符号Ｐ１～Ｐ４を付す。各経路Ｐ１～Ｐ４は、それぞれ、Ｕ端子３２と各ダイオードＳＢＤ１～ＳＢＤ４のアノード電極とを電気的に接続する各配線部材Ｗ１Ａ～Ｗ４Ａ及び各ダイオードＳＢＤ１～ＳＢＤ４のカソード電極とＰ端子３１とを電気的に接続する各配線部材Ｗ１Ｂ～Ｗ４Ｂによって構成される。
経路Ｐ１～Ｐ４のうち、Ｕ端子３２と各ダイオードＳＢＤ１～ＳＢＤ４のアノード電極間（言い換えると、各配線部材Ｗ１Ａ～Ｗ４Ａ）に寄生するインダクタンスにそれぞれ符号Ｌ１Ａ～Ｌ４Ａを付し、各ダイオードＳＢＤ１～ＳＢＤ４のカソード電極とＰ端子３１間（言い換えると、各配線部材Ｗ１Ｂ～Ｗ４Ｂ）に寄生するインダクタンスにそれぞれ符号Ｌ１Ｂ～Ｌ４Ｂを付す。
図２に示す各配線部材Ｗ１Ａ～Ｗ４Ａは、図１のように、それぞれ、Ｕ端子３２と第２回路板２２上の各電極Ｔ１～Ｔ４とを接続する第２回路板２２上の各配線パターン及び各電極Ｔ１～Ｔ４と各ダイオードＳＢＤ１～ＳＢＤ４のアノード電極とを接続する各ボンディングワイヤＢＷ１～ＢＷ４を含む。図２に示す各配線部材Ｗ１Ｂ～Ｗ４Ｂは、図１のように、それぞれ、各ダイオードＳＢＤ１～ＳＢＤ４のカソード電極とＰ端子３１とを接続する第１回路板２１上の各配線パターンを含む。これらの配線パターンは、図面の複雑化を避ける都合上、その図示を省略する。なお、ボンディングワイヤＢＷ１～ＢＷ４は、リボンワイヤやリードフレーム等の別の導電性を有する配線部材に置き換えてもよい。
ダイオードＳＢＤ５～ＳＢＤ８は、それぞれ、スイッチング素子ＭＯＳ５～ＭＯＳ８と並列に接続される。より詳細には、ダイオードＳＢＤ５～ＳＢＤ８は、ＦＷＤであり、それぞれ、スイッチング素子ＭＯＳ５～ＭＯＳ８に対して逆並列に接続される。ダイオードＳＢＤ５～ＳＢＤ８のアノード電極は、Ｎ端子３３に接続され、ダイオードＳＢＤ５～ＳＢＤ８のカソード電極は、Ｕ端子３２に接続される。
図２に示すように、Ｎ端子３３から各ダイオードＳＢＤ５～ＳＢＤ８を経由してＵ端子３２に至る各経路に符号Ｐ５～Ｐ８を付す。各経路Ｐ５～Ｐ８は、それぞれ、Ｎ端子３３と各ダイオードＳＢＤ５～ＳＢＤ８のアノード電極とを接続する各配線部材Ｗ５Ａ～Ｗ８Ａ及び各ダイオードＳＢＤ５～ＳＢＤ８のカソード電極とＵ端子３２とを接続する各配線部材Ｗ５Ｂ～Ｗ８Ｂによって構成される。
経路Ｐ５～Ｐ８のうち、Ｎ端子３３と各ダイオードＳＢＤ５～ＳＢＤ８のアノード電極間（言い換えると、各配線部材Ｗ５Ａ～Ｗ８Ａ）に寄生するインダクタンスにそれぞれ符号Ｌ５Ａ～Ｌ８Ａを付し、各ダイオードＳＢＤ５～ＳＢＤ８のカソード電極とＵ端子３２間（言い換えると、各配線部材Ｗ５Ｂ～Ｗ８Ｂ）に寄生するインダクタンスにそれぞれ符号Ｌ５Ｂ～Ｌ８Ｂを付す。
図２に示す各配線部材Ｗ５Ａ～Ｗ８Ａは、図１のように、それぞれ、Ｎ端子３３と第３回路板２３上の各電極Ｔ５～Ｔ８とを接続する第３回路板２３上の各配線パターン及び各電極Ｔ５～Ｔ８と各ダイオードＳＢＤ５～ＳＢＤ８のアノード電極とを接続する各ボンディングワイヤＢＷ５～ＢＷ８を含む。図２に示す各配線部材Ｗ５Ｂ～Ｗ８Ｂは、図１のように、それぞれ、各ダイオードＳＢＤ５～ＳＢＤ８のカソード電極とＵ端子３２とを接続する第２回路板２２上の各配線パターンを含む。これらの配線パターンも、図面の複雑化を避ける都合上、その図示を省略する。なお、ボンディングワイヤＢＷ５～ＢＷ８も、リボンワイヤやリードフレーム等の別の導電性を有する配線部材に置き換えてもよい。
図２中、符号ＢＤ１～ＢＤ８は、それぞれ、スイッチング素子ＭＯＳ１～ＭＯＳ８に寄生するボディダイオードである。図２に示すように、ダイオードＢＤ１～ＢＤ８は、それぞれ、スイッチング素子ＭＯＳ１～ＭＯＳ８のチャンネルに対して逆並列に接続される。
このように構成される半導体モジュール１においては、各スイッチング素子ＭＯＳ１～ＭＯＳ８のオンオフ動作に伴い、負電位側から正電位側に逆向きの電流が流れる期間がある。各スイッチング素子ＭＯＳ１～ＭＯＳ８に逆並列に接続されたショットキバリアダイオードであるダイオードＳＢＤ１～ＳＢＤ８は、順方向電圧が各スイッチング素子ＭＯＳ１～ＭＯＳ８に寄生したボディダイオードであるダイオードＢＤ１～ＢＤ８よりも低い。そのため、Ｕ端子３２からＰ端子３１への電流は、印加電圧がダイオードＢＤ１～ＢＤ４の順方向電圧を超えない限り、ダイオードＳＢＤ１～ＳＢＤ４を流れる。Ｎ端子３３からＵ端子３２への電流は、印加電圧がダイオードＢＤ５～ＢＤ８の順方向電圧を超えない限り、ダイオードＳＢＤ５～ＳＢＤ８を流れる。
例えば、スイッチング素子ＭＯＳ１～ＭＯＳ８がＳｉＣを用いて作成されたパワーＭＯＳＦＥＴである場合を考える。この場合、スイッチング素子ＭＯＳ１～ＭＯＳ８に寄生するダイオードＢＤ１～ＢＤ８では、順方向電圧が通電時間の経過とともに増加する、通電劣化が生じ、スイッチング素子ＭＯＳ１～ＭＯＳ８が破損するおそれがある。しかし、本実施の形態では、順方向電圧の低いダイオードＳＢＤ１～ＳＢＤ８をダイオードＢＤ１～ＢＤ８と並列に接続することにより、電流がダイオードＢＤ１～ＢＤ８に流れにくくなっている。そのため、ダイオードＢＤ１～ＢＤ８の通電劣化が抑制され、スイッチング素子ＭＯＳ１～ＭＯＳ８の長期信頼性が高くなる。
ダイオードＳＢＤ１～ＳＢＤ８は、同一構造を有するダイオードであるものの、製造上の個体差を持つ。そのため、ダイオードＳＢＤ１～ＳＢＤ８の順方向電圧はばらつきを含む。
電流は、複数のダイオードが並列に接続される場合、通常、順方向電圧がより低いダイオードに集中する。Ｕ端子３２からＰ端子３１への電流がダイオードＳＢＤ１～ＳＢＤ４のうち順方向電圧が最も低いダイオードに集中すると、そのダイオードは、電流の集中によって他のダイオードよりも発熱し、場合によっては異常発熱して破損するおそれがある。これと同様に、Ｎ端子３３からＵ端子３２への電流がダイオードＳＢＤ５～ＳＢＤ８のうち順方向電圧が最も低いダイオードに集中すると、そのダイオードは、電流の集中によって他のダイオードよりも発熱し、場合によっては異常発熱して破損するおそれがある。
そこで、本件発明者は、複数のダイオード間の順方向電圧のばらつきに着目し、本発明に想到した。本実施の形態では、上記のような異常発熱によるダイオードの破損を防ぐため、半導体モジュール１は、一部のダイオードへの電流の集中を抑制する構成となっている。
より具体的には、上記の構成を得るため、本実施の形態では、４個のショットキバリアダイオードの順方向電圧が予め測定される。その中で順方向電圧が最も低いショットキバリアダイオードが経路Ｐ１に配置され、以降、順方向電圧が低い順にショットキバリアダイオードが経路Ｐ２～Ｐ４に配置される。すなわち、ダイオードＳＢＤ１～ＳＢＤ４は、符号の数字が小さいものほど順方向電圧が低い。
また、本実施の形態に係る半導体モジュール１では、並列に接続された経路Ｐ１～Ｐ４のうち、順方向電圧が低いショットキバリアダイオードが配置された経路ほど寄生インダクタンスを大きくしている。すなわち、経路Ｐ１～Ｐ４の寄生インダクタンスのうち、経路Ｐ１（言い換えると、配線部材Ｗ１Ａ及びＷ１Ｂ）の寄生インダクタンス（インダクタンスＬ１ＡとインダクタンスＬ１Ｂとの合計であり、以下、「インダクタンス（Ｌ１Ａ＋Ｌ１Ｂ）」と記す。他の経路の寄生インダクタンスについても同様に記す。）が最も大きく、以降、経路Ｐ２～Ｐ４（言い換えると、配線部材Ｗ２Ａ及びＷ２Ｂ、配線部材Ｗ３Ａ及びＷ３Ｂ、配線部材Ｗ４Ａ及びＷ４Ｂ）の順に寄生インダクタンスが大きい。すなわち、経路Ｐ１～Ｐ４は、符号の数字が小さいものほど寄生インダクタンスが大きい。
このように、半導体モジュール１は、第１端子（例えばＵ端子３２）から第１のダイオード（例えばダイオードＳＢＤ１）を経由して第２端子（例えばＰ端子３１）に至る第１経路（例えば経路Ｐ１）のインダクタンスが、第１端子から第２のダイオード（例えばダイオードＳＢＤ２）を経由して第２端子に至る第２経路（例えば経路Ｐ２）のインダクタンスよりも大きい電子回路を有する構成となっている。
また、半導体モジュール１は、経路Ｐ１～Ｐ４の符号の数字が小さいものほど寄生インダクタンスが大きくなるように、次の条件（１）～（４）の少なくとも１つを満たす。
（１）経路を構成するボンディングワイヤ（以下「第１の導電性ワイヤ」と記す。）は、当該経路よりも順方向電圧が高いショットキバリアダイオードが配置された経路を構成するボンディングワイヤ（以下「第２の導電性ワイヤ」と記す。）よりも全長が長い、
（２）第１の導電性ワイヤは、第２の導電性ワイヤよりも断面積が小さい、
（３）経路を構成する配線パターン（以下「第１の配線パターン」と記す。）は、当該経路よりも順方向電圧が高いショットキバリアダイオードが配置された経路を構成する配線パターン（以下「第２の配線パターン」と記す。）よりも全長が長い、
（４）第１の配線パターンは、第２の配線パターンよりも断面積が小さい。
条件（１）～（２）は、第１の導電性ワイヤの寄生インダクタンスが第２の導電性ワイヤの寄生インダクタンスよりも大きくなる条件を示す。条件（３）～（４）は、第１の配線パターンの寄生インダクタンスが第２の配線パターンの寄生インダクタンスよりも大きくなる条件を示す。
図３Ａ、図３Ｂ、図４は、条件（１）を概念的に示す図である。図３Ａ、図３Ｂ、図４に示すように、ボンディングワイヤＢＷ１～ＢＷ４は、符号の数字が小さいものほど全長が長い。
図３Ａに示す例では、第１回路板２１上にダイオードＳＢＤ１～ＳＢＤ４がこの順に１列に配置される。また、順方向電圧が高いダイオードＳＢＤ４に近い側に第２回路板２２が形成される。各ダイオードＳＢＤ１～ＳＢＤ４は、それぞれ、ボンディングワイヤＢＷ１～ＢＷ４を介して第２回路板２２の電極Ｔ１～Ｔ４に電気的に接続される。すなわち、各ダイオードＳＢ１～ＳＢＤ４は、符号の数字が小さくなるほど（順方向電圧が低いダイオードほど）、接続先の電極Ｔ１～Ｔ４との距離が離れるように配置される。そのため、ボンディングワイヤＢＷ１～ＢＷ４は、符号の数字が小さいものほど、全長が長い。例えば、ダイオードＳＢＤ１が配置された経路Ｐ１を構成するボンディングワイヤＢＷ１は、ダイオードＳＢＤ１よりも順方向電圧が高いダイオードＳＢＤ２が配置された経路Ｐ２を構成するボンディングワイヤＢＷ２よりも全長が長い。従って、ボンディングワイヤＢＷ１～ＢＷ４は、符号の数字が小さいものほど寄生インダクタンスが大きい。そのため、各ボンディングワイヤＢＷ１～ＢＷ４を含む各経路Ｐ１～Ｐ４は、符号の数字が小さいものほど寄生インダクタンスが大きい。
図３Ｂは、図３Ａに示す例の変形例を示す。図３Ｂに示す例では、第１回路板２１上にダイオードＳＢＤ１、ＳＢＤ３、ＳＢＤ４、ＳＢＤ２がこの順に１列に配置される。また、第１回路板２１の中心からダイオードＳＢＤ４側にややシフトした位置に第２回路板２２が形成される。図３Ｂに示す例においても図３Ａに示す例と同様に、各ダイオードＳＢ１～ＳＢＤ４は、符号の数字が小さくなるほど（順方向電圧が低いダイオードほど）、接続先の電極Ｔ１～Ｔ４との距離が離れるように配置される。そのため、ボンディングワイヤＢＷ１～ＢＷ４は、符号の数字が小さいものほど、全長が長く、寄生インダクタンスが大きい。従って、各ボンディングワイヤＢＷ１～ＢＷ４を含む各経路Ｐ１～Ｐ４は、符号の数字が小さいものほど寄生インダクタンスが大きい。
図４に示す例では、第１回路板２１上にダイオードＳＢＤ１～ＳＢＤ４がこの順に１列に配置される。また、第２回路板２２が第１回路板２１に並べて形成される。図４の平面視図に示すように、平面視において、各ダイオードＳＢ１～ＳＢＤ４と各電極Ｔ１～Ｔ４との距離は等しい。一方、図４の平面視図及び側面図に示すように、ボンディングワイヤＢＷ１～ＢＷ４は、緩やかに曲げて配線されており、符号の数字が小さくなるほど（順方向電圧が低いダイオードほど）、その曲げ具合（曲率）が大きい（曲率半径が小さい）。言い換えると、ボンディングワイヤＢＷ１～ＢＷ４は、符号の数字が小さいものほど、大きく曲げて配線されてその全長が長くなっているため、寄生インダクタンスが大きい。従って、各ボンディングワイヤＢＷ１～ＢＷ４を含む各経路Ｐ１～Ｐ４は、符号の数字が小さいものほど寄生インダクタンスが大きい。
図５及び図６は、条件（２）を概念的に示す図である。図５及び図６に示す例では、図４の例と同様に、第１回路板２１上にダイオードＳＢＤ１～ＳＢＤ４がこの順に１列に配置される。また、第２回路板２２が第１回路板２１に並べて形成される。なお、図３Ａ、図３Ｂ及び図４の例と異なり、各ボンディングワイヤＢＷ１～ＢＷ４の全長は同じである。
図５及び図６に示すように、ボンディングワイヤＢＷ１～ＢＷ４は、符号の数字が小さいものほど断面積が小さい。具体的には、図５の例では、各ボンディングワイヤＢＷ１～ＢＷ４は、１本のワイヤからなり、符号の数字が小さくなるほど（順方向電圧が低いダイオードほど）、線径が細く、断面積が小さい。図６の例では、各ボンディングワイヤＢＷ１～ＢＷ４は、線径が同一の、複数本のワイヤからなり、符号の数字が小さくなるほど（順方向電圧が低いダイオードほど）、本数が少なく、合計の断面積が小さい。すなわち、図５及び図６の何れの例においても、ボンディングワイヤＢＷ１～ＢＷ４は、符号の数字が小さいものほど断面積が小さく、寄生インダクタンスが大きい。そのため、各ボンディングワイヤＢＷ１～ＢＷ４を含む各経路Ｐ１～Ｐ４は、符号の数字が小さいものほど寄生インダクタンスが大きい。
図７は、条件（３）を概念的に示す図である。図７の例では、図４の例と同様に、第１回路板２１上にダイオードＳＢＤ１～ＳＢＤ４がこの順に１列に配置される。図７の例では、各ダイオードＳＢＤ１～ＳＢＤ４とＰ端子３１との距離が異なる。具体的には、各ダイオードＳＢＤ１～ＳＢＤ４は、符号の数字が小さくなるほど（順方向電圧が低いダイオードほど）、Ｐ端子３１との距離が遠く、第１回路板２１上に形成された、Ｐ端子３１との間の配線パターンが長い。そのため、経路Ｐ１～Ｐ４を構成する第１回路板２１上の配線パターンは、符号の数字が小さいダイオードＳＢＤ１～ＳＢＤ４が配置された経路を構成する配線パターンほどその全長が長く、寄生インダクタンスが大きい。従って、各経路Ｐ１～Ｐ４は、符号の数字が小さいものほど寄生インダクタンスが大きい。
図８は、条件（４）を概念的に示す図である。なお、図８並びに後述の図９及び図１０に示す矢印は、説明の便宜上付したものであり、構成要素を示すものではない。図８の例では、Ｐ端子３１が第１回路板２１の中央に半田等の接合材を介して配置される。各ダイオードＳＢＤ１～ＳＢＤ４は、Ｐ端子３１を中心とした四方に配置されており、Ｐ端子３１との距離が等しい。第１回路板２１には、幅の異なる複数のスリット４１～４６が形成されている。各スリット４１～４４は、各ダイオードＳＢＤ１～ＳＢＤ４とＰ端子３１との間に形成されており、符号の数字が小さいものほど幅が広い。スリット４５は、ダイオードＳＢＤ１とダイオードＳＢＤ３との間に形成され、スリット４６は、ダイオードＳＢＤ２とダイオードＳＢＤ４との間に形成される。スリット４５及び４６は、幅がスリット４２よりも狭くスリット４３よりも広い。これらのスリット４１～４６を第１回路板２１に形成することにより、符号の数字が小さいダイオードＳＢＤ１～ＳＢＤ４が配置された経路を構成する配線パターンほど、各ダイオードＳＢＤ１～ＳＢＤ４とＰ端子３１間の断面積の平均値が小さく、寄生インダクタンスが大きくなっている。そのため、各経路Ｐ１～Ｐ４は、符号の数字が小さいものほど寄生インダクタンスが大きい。
図９は、条件（３）と（４）を組み合わせたものを概念的に示す図である。図９に示す例では、第１回路板２１上にダイオードＳＢＤ１、ＳＢＤ３、ＳＢＤ４、ＳＢＤ２がこの順に１列に配置される。また、第１回路板２１の中心位置付近にＰ端子３１が半田等の接合材を介して配置される。ダイオードＳＢＤ１とダイオードＳＢＤ２は、Ｐ端子３１との距離が等しい。ダイオードＳＢＤ３とダイオードＳＢＤ４は、Ｐ端子３１との距離が等しく、また、ダイオードＳＢＤ１及びＳＢＤ２よりもＰ端子３１との距離が短い。また、各ダイオードＳＢＤ１～ＳＢＤ４に近接する位置に幅の等しいスリット５１～５４が形成される。これらのスリット５１～５４を第１回路板２１に形成することにより、第１回路板２１上の配線パターンは、ダイオードＳＢＤ２又はＳＢＤ４が配置された経路を構成する配線パターンよりもダイオードＳＢＤ１又はＳＢＤ３が配置された経路を構成する配線パターンの方が断面積の平均値が小さく、寄生インダクタンスが大きくなっている。
すなわち、図９の例では、ダイオードＳＢＤ１とＳＢＤ２は、Ｐ端子３１から同じ距離離れているものの、ダイオードＳＢＤ１が配置された経路を構成する配線パターンの方が断面積の平均値が小さい。そのため、ダイオードＳＢＤ１が配置された経路Ｐ１は、ダイオードＳＢＤ２が配置された経路Ｐ２よりも寄生インダクタンスが大きい。
ダイオードＳＢＤ３及びＳＢＤ４とＰ端子３１との距離は、ダイオードＳＢＤ１及びＳＢＤ２とＰ端子３１との距離よりも短い。また、ダイオードＳＢＤ３とＳＢＤ４は、Ｐ端子３１から同じ距離離れているものの、ダイオードＳＢＤ３が配置された経路を構成する配線パターンの方が断面積の平均値が小さい。そのため、ダイオードＳＢＤ３が配置された経路Ｐ３は、経路Ｐ１及びＰ２よりも寄生インダクタンスが小さく、また、ダイオードＳＢＤ４が配置された経路Ｐ４よりも寄生インダクタンスが大きい。
このように、図９に示す例においても、各経路Ｐ１～Ｐ４は、符号の数字が小さいものほど寄生インダクタンスが大きい。
図１のＵ端子３２からダイオードＳＢＤ１～ＳＢＤ４を経由してＰ端子３１に至る経路は、条件（１）と（３）を組み合わせたものである。同様に、図１のＮ端子３３からダイオードＳＢＤ５～８を経由してＵ端子３２に至る経路も、条件（１）と（３）を組み合わせたものである。
具体的には、図１に示すように、ボンディングワイヤＢＷ１～ＢＷ４は、符号の数字が小さいものほど、全長が長く、寄生インダクタンスが大きい。また、各ダイオードＳＢＤ１～ＳＢＤ４は、符号の数字が小さくなるほど（順方向電圧が低いダイオードほど）、Ｐ端子３１との距離が遠く、第１回路板２１上に形成された、Ｐ端子３１との間の配線パターンが長い。そのため、経路Ｐ１～Ｐ４を構成する第１回路板２１上の配線パターンは、符号の数字が小さいダイオードＳＢＤ１～ＳＢＤ４が配置された経路を構成する配線パターンほどその全長が長く、寄生インダクタンスが大きい。この結果、各経路Ｐ１～Ｐ４は、符号の数字が小さいものほど寄生インダクタンスが大きい。
同様に、ボンディングワイヤＢＷ５～ＢＷ８も符号の数字が小さいものほど、全長が長く、寄生インダクタンスが大きい。また、各ダイオードＳＢＤ５～ＳＢＤ８は、符号の数字が小さくなるほど（順方向電圧が低いダイオードほど）、Ｐ端子３１との距離が遠く、第２回路板２２上に形成された、Ｕ端子３２との間の配線パターンが長い。そのため、経路Ｐ５～Ｐ８を構成する第２回路板２２上の配線パターンは、符号の数字が小さいダイオードＳＢＤ５～ＳＢＤ８が配置された経路を構成する配線パターンほどその全長が長く、寄生インダクタンスが大きい。この結果、各経路Ｐ５～Ｐ８は、符号の数字が小さいものほど寄生インダクタンスが大きい。
なお、半導体モジュール１は、条件（１）～（４）の全てを満たす構成である必要はない。例えば、ボンディングワイヤＢＷ２の全長がボンディングワイヤＢＷ１の全長よりも長い場合であっても、条件（２）～（４）の少なくとも１つを満たすことにより、経路Ｐ１全体の寄生インダクタンスが経路Ｐ２全体の寄生インダクタンスよりも大きくなるように、配線部材Ｗ１Ａ、Ｗ２Ａ、Ｗ１Ｂ及びＷ２Ｂが形成されていればよい。
このように、条件（１）～（４）は、例示的に挙げた条件である。半導体モジュール１は、符号の数字が小さい経路ほど寄生インダクタンスが大きければよく、条件（１）～（４）の全てを満たさない構成であってもよい。
Ｕ端子３２からＰ端子３１への電流は、経路Ｐ１～Ｐ４のうち、順方向電圧が最も低いショットキバリアダイオードが配置された経路（すなわち経路Ｐ１）に流れ始める。経路Ｐ１に流れる電流の変化（増加）に伴い、配線部材Ｗ１Ａ及びＷ１Ｂの寄生インダクタンス（Ｌ１Ａ＋Ｌ１Ｂ）に比例した逆起電力が経路Ｐ１に発生する。この逆起電力により、経路Ｐ１に電流が流れにくくなる。言い換えると、電流は、経路Ｐ２～Ｐ４に流れやすくなる。
経路Ｐ２においても電流が増加すると、配線部材Ｗ２Ａ及びＷ２Ｂの寄生インダクタンス（Ｌ２Ａ＋Ｌ２Ｂ）に比例した逆起電力が経路Ｐ２に発生して、経路Ｐ２に電流が流れにくくなる。そのため、電流は、経路Ｐ２よりも経路Ｐ３や経路Ｐ４に流れやすくなる。経路Ｐ３においても電流が増加すると同様の現象が発生するため、電流は、経路Ｐ３よりも経路Ｐ４に流れやすくなる。
各経路Ｐ１～Ｐ４に流れる電流の変化率が小さくなるにつれて各経路Ｐ１～Ｐ４で発生する逆起電力も減少する。各経路Ｐ１～Ｐ４に流れる電流が一定値に収束すると、各経路Ｐ１～Ｐ４において逆起電力もゼロとなる。この定常状態では、均等な電流が各経路Ｐ１～Ｐ４に流れる。
このように、順方向電圧が低いショットキバリアダイオードを経由する経路ほど寄生インダクタンスが大きくなるように各経路の配線部材を形成することにより、Ｕ端子３２からＰ端子３１への電流が、並列に接続された各経路Ｐ１～Ｐ４に速やかに分散され、一部の経路（例えば経路Ｐ１）での電流の集中が抑制される。そのため、電流の集中によるショットキバリアダイオード等の半導体素子の異常発熱及び破損が防がれる。
同様に、ダイオードＳＢＤ５～ＳＢＤ８も符号の数字が小さいものほど順方向電圧が低く、また、経路Ｐ５～Ｐ８も符号の数字が小さいものほど寄生インダクタンスが大きい。そのため、経路Ｐ５～Ｐ８においても経路Ｐ１～Ｐ４と同様に電流が速やかに分散され、一部の経路での電流の集中が抑制される。
電流の集中による一部の半導体素子の異常発熱を抑制することにより、半導体モジュール１の定格電流を増加させることができる。なお、上記のような電流集中の抑制効果は、ダイオードの並列接続数が増えるほど、より顕著に得ることが可能である。
次に、具体的実施例について説明する。図１０は、並列に接続された複数のダイオードと回路板上の電極とを接続するボンディングワイヤの長さ関係を概念的に示す図である。本実施例では、便宜上、経路Ｐ１と経路Ｐ２との関係についてのみ説明する。
本実施例において、経路Ｐ１と経路Ｐ２は、条件（１）～（４）のうち条件（１）のみを満たす。すなわち、本実施例に係る経路Ｐ１と経路Ｐ２は、ボンディングワイヤＢＷ１とボンディングワイヤＢＷ２の全長が異なる点を除き、同一の構成を有する。言い換えると、経路Ｐ１と経路Ｐ２の寄生インダクタンスは、ボンディングワイヤＢＷ１とＢＷ２との全長差にだけ依存して異なる。
経路Ｐ１、Ｐ２に流れる電流をそれぞれ「Ｉ１」、「Ｉ２」とし、ダイオードＳＢＤ１、ＳＢＤ２の順方向電圧をそれぞれ「ＶＦ１」、「ＶＦ２」とし、時間を「ｔ」とする。この場合、次式（１）に示す関係を満たすことにより、経路Ｐ１での電流の集中が抑制される。
ＶＦ１＋（Ｌ１Ａ＋Ｌ１Ｂ）ｄＩ１／ｄｔ＝ＶＦ２＋（Ｌ２Ａ＋Ｌ２Ｂ）ｄＩ２／ｄｔ・・・（１）
ダイオードＳＢＤ１、ＳＢＤ２の仕様上の順方向電圧をＸ±Ｙ（Ｖ：ボルト）とし、それぞれの実測値をＸ－Ｙ（Ｖ）、Ｘ＋Ｙ（Ｖ）とする。本実施例では、経路Ｐ１、経路Ｐ２の夫々にα（Ａ：アンペア）の電流をβ（ｎｓ：ナノセカンド）流す。ここに例に挙げた数値を上記式（１）に代入すると、次式（２）が得られる。更に、次式（２）から次式（３）が得られる。
－２Ｙ（Ｖ）＝｛（Ｌ２Ａ＋Ｌ２Ｂ）－（Ｌ１Ａ＋Ｌ１Ｂ）｝×α（Ａ）／β（ｎｓ）・・・（２）
（Ｌ１Ａ＋Ｌ１Ｂ）－（Ｌ２Ａ＋Ｌ２Ｂ）＝２Ｙ×β／α（ｎＨ：ナノヘンリー）・・・（３）
上記式（３）に示すように、経路Ｐ１の寄生インダクタンス（Ｌ１Ａ＋Ｌ１Ｂ）を経路Ｐ２の寄生インダクタンス（Ｌ２Ａ＋Ｌ２Ｂ）よりも２Ｙ×β／α（ｎＨ）大きくすることにより、経路Ｐ１での電流の集中が抑制される。
例えば、寄生インダクタンス（Ｌ２Ａ＋Ｌ２Ｂ）が１２ｎＨの場合を考える。この場合、ボンディングワイヤＢＷ２の全長をボンディングワイヤＢＷ１の全長よりも１０％短くする。これにより、寄生インダクタンス（Ｌ１Ａ＋Ｌ１Ｂ）が寄生インダクタンス（Ｌ２Ａ＋Ｌ２Ｂ）よりも０．１２ｎＨ大きくなる。
上記実施の形態において、積層基板２に配置されるスイッチング素子やダイオードの個数及び配置箇所は、上記構成に限定されず、適宜変更が可能である。
上記実施の形態において、絶縁層２０上の回路板の個数及びレイアウトは、上記構成に限定されず、適宜変更が可能である。
上記実施の形態では、並列に接続された全ての経路の寄生インダクタンスを規定している（具体的には、経路Ｐ１～Ｐ４（又はＰ５～Ｐ８）順に寄生インダクタンスが大きい）が、少なくとも２つの経路の寄生インダクタンスを規定する（例えば経路Ｐ２よりも経路Ｐ１の寄生インダクタンスが大きくする）だけで、一部の経路における電流の集中を抑制する効果は得られる。
上記実施の形態において、ダイオードの所定経路における寄生インダクタンスをアノード電極側のインダクタンス（例えばＬ１Ａ）とカソード電極側のインダクタンス（例えばＬ１Ｂ）の合計で表す構成とした。この場合、順方向電圧の低い方のダイオードのアノード電極側のインダクタンスが、順方向電圧の高い方のダイオードのアノード電極側のインダクタンスよりも高いことが好ましい。すなわち、並列接続された各ダイオードの所定経路間のインダクタンスの大小は、アノード電極側のインダクタンスで調整してもよい。言い換えると、例えば経路Ｐ１～Ｐ４において、カソード電極と電気的に接続された配線部材Ｗ１Ｂ～Ｗ４ＢのインダクタンスＬ１Ｂ～Ｌ４Ｂを等しくし、アノード電極と電気的に接続された配線部材Ｗ１Ａ～Ｗ４ＡのインダクタンスＬ１Ａ～Ｌ４Ａを符号の数字が小さいものほど大きくしてもよい。アノード電極は半導体モジュール１の表面側に現れ、ボンディングワイヤＢＷ１～ＢＷ４の配線長等を変更することで容易にインダクタンスを調整することが可能だからである。なお、各ダイオード間のインダクタンスの調整は、アノード電極側の配線部材に限らず、カソード電極側の配線部材で調整してもよい。
また、スイッチング素子ＭＯＳ１～ＭＯＳ４においても、ダイオードＳＢＤ１～ＳＢＤ４と同様に一部のスイッチング素子に電流が集中する問題がある。具体的には、電流は、複数のスイッチング素子が並列に接続される場合、通常、オン電圧（ＶＯＮ）がより低いスイッチング素子に集中する。
そこで、上記実施の形態において、オン電圧が最も低いスイッチング素子をスイッチング素子ＭＯＳ１として配置し、以降、オン電圧が低いスイッチング素子をスイッチング素子ＭＯＳ２～ＭＯＳ４として順に配置する。すなわち、符号の数字が小さいものほどオン電圧が低くなるようにスイッチング素子ＭＯＳ１～ＭＯＳ４を配置する。
このように、スイッチング素子ＭＯＳ１～ＭＯＳ４を配置した構成において、Ｐ端子３１から各スイッチング素子ＭＯＳ１～ＭＯＳ４を経由してＵ端子３２に至る各経路Ｐ１’～Ｐ４’の寄生インダクタンスが、符号の数字が小さいスイッチング素子を経由する経路ほど大きくなるように配線部材を形成する。これにより、各経路Ｐ１’～Ｐ４’において、電流が速やかに分散され、一部の経路での電流の集中が抑制される。
スイッチング素子ＭＯＳ５～ＭＯＳ８も符号の数字が小さいものほどオン電圧が低く、また、Ｕ端子３２から各スイッチング素子ＭＯＳ５～ＭＯＳ８を経由してＮ端子３３に至る各経路Ｐ５’～Ｐ８’も符号の数字が小さいものほど寄生インダクタンスが大きくなるように構成されてもよい。この構成により、経路Ｐ５’～Ｐ８’においても経路Ｐ１’～Ｐ４’と同様に電流が速やかに分散され、一部の経路での電流の集中が抑制される。
すなわち、半導体モジュール１は、一部のスイッチング素子への電流の集中を抑制するため、第１のスイッチング素子（例えばスイッチング素子ＭＯＳ１）と、第１のスイッチング素子よりもオン電圧が高い第２のスイッチング素子（例えばスイッチング素子ＭＯＳ２）を含む、複数のスイッチング素子が並列に接続された電子回路であって、第１端子（例えばＰ端子３１）から第１のスイッチング素子を経由して第２端子（例えばＵ端子３２）に至る第１経路のインダクタンスが、第１端子から第２のスイッチング素子を経由して記第２端子に至る第２経路のインダクタンスよりも大きい電子回路を有する構成としてもよい。
上記実施の形態では、経路Ｐ１～Ｐ４の符号の数字が小さいものほど寄生インダクタンスが大きくなるように配線部材を形成しているが、別の実施の形態では、経路Ｐ１～Ｐ４の符号の数字が小さいものほどインダクタンスが大きくなるように、インダクタンスが夫々異なるインダクタンス素子（例えば透磁率が夫々異なるコアを持つインダクタ）が各経路Ｐ１～Ｐ４に配置されてもよい。
図１１は、本発明の実施の一形態に係る半導体装置１００を模式的に示す図である。この半導体装置１００は、並列に接続された半導体モジュール１Ａ及び１Ｂを備える。半導体モジュール１Ａ及び１Ｂは、上記の実施の形態に係る半導体モジュール１と同様の構成を有する。図４では、便宜上、半導体モジュール１ＡをＰ端子３１Ａ及びＮ端子３３Ａを有するブロックで示し、半導体モジュール１ＢをＰ端子３１Ｂ及びＮ端子３３Ｂを有するブロックで示す。
Ｐ端子３１Ａ及び３１Ｂは、電源２００の正極側の正電位点２００Ａ（一対の端子の一方）に電気的に接続される。Ｎ端子３３Ａ及び３３Ｂは、電源２００の負極側の負電位点２００Ｂ（一対の端子の他方）に電気的に接続される。正電位点２００Ａから半導体モジュール１Ａを経由して負電位点２００Ｂに至る経路に符号Ｐ１Ａを付す。正電位点２００Ａから半導体モジュール１Ｂを経由して負電位点２００Ｂに至る経路に符号Ｐ１Ｂを付す。
半導体モジュール１Ａ全体の順方向電圧と半導体モジュール１Ｂ全体の順方向電圧にもばらつきが含まれる。そのため、順方向電圧が低い半導体モジュールに電流が集中することが懸念される。そこで、半導体装置１００は、順方向電圧が低い半導体モジュールを経由する経路ほどインダクタンスが大きい構成となっている。
本例では、半導体モジュール１Ａの順方向電圧が半導体モジュール１Ｂの順方向電圧よりも低く、また、経路Ｐ１Ａの寄生インダクタンスが経路Ｐ１Ｂの寄生インダクタンスよりも大きい。
電流は、順方向電圧が低い半導体モジュール１Ａが配置された経路Ｐ１Ａに流れ始める。経路Ｐ１Ａに流れる電流の変化（増加）に伴い、経路Ｐ１Ａの配線部材の寄生インダクタンスに比例した逆起電力が経路Ｐ１Ａに発生する。この逆起電力により、経路Ｐ１Ａに電流が流れにくくなる。言い換えると、電流は、経路Ｐ１Ｂに流れやすくなる。すなわち、電流は、並列に接続され経路Ｐ１Ａと経路Ｐ１Ｂに速やかに分散され、経路Ｐ１Ａでの電流の集中が抑制される。そのため、本例においても、電流の集中によるショットキバリアダイオード等の半導体素子の異常発熱及び破損が防がれる。
図１１では、２つの半導体モジュールを並列に接続した半導体装置を示すが、３つ以上の半導体モジュールを並列に接続した半導体装置も本発明の範疇である。
本実施の形態及び変形例を説明したが、他の実施の形態として、上記実施の形態及び変形例を全体的又は部分的に組み合わせたものでもよい。
また、本実施の形態は上記の実施の形態及び変形例に限定されるものではなく、技術的思想の趣旨を逸脱しない範囲において様々に変更、置換、変形されてもよい。さらに、技術の進歩又は派生する別技術によって、技術的思想を別の仕方で実現することができれば、その方法を用いて実施されてもよい。したがって、特許請求の範囲は、技術的思想の範囲内に含まれ得る全ての実施態様をカバーしている。
下記に、上記実施の形態における特徴点を整理する。
上記実施の形態に記載の電子回路は、第１のスイッチング素子と、前記第１のスイッチング素子よりもオン電圧が高い第２のスイッチング素子を含む、複数のスイッチング素子が並列に接続された電子回路であって、第１端子から前記第１のスイッチング素子を経由して第２端子に至る第１経路のインダクタンスが、前記第１端子から前記第２のスイッチング素子を経由して前記第２端子に至る第２経路のインダクタンスよりも大きい。
上記実施の形態に記載の半導体モジュールは、前記電子回路が実装された基板を備え、前記第１経路の配線部材は、前記基板に配置された前記第１端子又は前記第２端子と前記第１のスイッチング素子とを接続する第１の導電性ワイヤを含み、前記第２経路の配線部材は、前記基板に配置された前記第１端子又は前記第２端子と前記第２のスイッチング素子とを接続する第２の導電性ワイヤを含み、前記第１の導電性ワイヤのインダクタンスが、前記第２の導電性ワイヤのインダクタンスよりも大きい。
上記実施の形態に記載の半導体モジュールは、次の条件（１）～（２）の少なくとも１つを満たす、
（１）前記第１の導電性ワイヤは、前記第２の導電性ワイヤよりも全長が長い、
（２）前記第１の導電性ワイヤは、前記第２の導電性ワイヤよりも断面積が小さい。
上記実施の形態に記載の半導体モジュールにおいて、前記第１経路の配線部材は、前記基板に配置された前記第１端子又は前記第２端子と前記第１のスイッチング素子とを接続する第１の配線パターンを含み、前記第２経路の配線部材は、前記基板に配置された前記第１端子又は前記第２端子と前記第２のスイッチング素子とを接続する第２の配線パターンを含み、前記第１の配線パターンのインダクタンスが、前記第２の配線パターンのインダクタンスよりも大きい。
上記実施の形態に記載の半導体モジュールは、次の条件（３）～（４）の少なくとも１つを満たす、
（３）前記第１の配線パターンは、前記第２の配線パターンよりも全長が長い
（４）前記第１の配線パターンは、前記第２の配線パターンよりも断面積が小さい。
上記実施の形態に記載の半導体モジュールにおいて、前記複数のスイッチング素子は、同一構造を有するスイッチング素子である。
上記実施の形態に記載の半導体モジュールにおいて、前記複数のスイッチング素子は、炭化ケイ素（ＳｉＣ）を用いて作成されたスイッチング素子である。
上記実施の形態に記載の半導体装置は、一対の端子間に並列に接続された、前記半導体モジュールを複数備え、前記複数の半導体モジュールの各々を経由する、前記一対の端子の一方から前記一対の端子の他方までの各経路は、順方向電圧が低い半導体モジュールを経由する経路ほどインダクタンスが大きい。
以上説明したように、本発明は、並列に接続された複数の半導体素子の一部に電流が集中するのを抑制することができるという効果を有し、特に、電子回路、半導体モジュール及び半導体装置に有用である。
１ ：半導体モジュール
２ ：積層基板
１０ ：ベース板
１２ ：ケース部材
１３，１４ ：端子部材
２０ ：絶縁層
２１ ：第１回路板
２２ ：第２回路板
２３ ：第３回路板
３１ ：Ｐ端子（正電位点）
３２ ：Ｕ端子（中間電位点）
３３ ：Ｎ端子（負電位点）
ＢＤ１～ＢＤ８ ：ダイオード
ＢＷ１～ＢＷ８ ：ボンディングワイヤ
Ｌ１Ａ～Ｌ８Ａ，Ｌ１Ｂ～Ｌ８Ｂ ：インダクタンス
ＭＯＳ１～ＭＯＳ８ ：スイッチング素子
Ｐ１～Ｐ８ ：経路
ＳＢＤ１～ＳＢＤ８ ：ダイオード
Ｔ１～Ｔ８ ：電極
Ｗ１Ａ～Ｗ８Ａ，Ｗ１Ｂ～Ｗ８Ｂ ：配線部材

Claims (6)

  1. 第１のスイッチング素子と、前記第１のスイッチング素子よりもオン電圧が高い第２のスイッチング素子を含む、製造上の個体差がある複数のスイッチング素子が第１端子と第２端子の間で並列に接続された電子回路と、
    前記電子回路が実装された基板と、
    前記基板に配置された金属層からなる回路板であって、前記第１のスイッチング素子と前記第２のスイッチング素子のそれぞれの一方の面が接続される当該回路板と、
    を備え、
    前記第１端子から前記第１のスイッチング素子を経由して前記第２端子に至る第１経路のインダクタンスが、前記第１端子から前記第２のスイッチング素子を経由して前記第２端子に至る第２経路のインダクタンスよりも大きくなるように、前記回路板の経路上で複数のスリットが形成され、前記回路板の断面積を部分的に小さくした、半導体モジュール。
  2. 前記第１のスイッチング素子及び前記第２のスイッチング素子のそれぞれ他方の面に、導電性ワイヤがそれぞれ接続され、
    前記第１のスイッチング素子の他方の面に接続する導電性ワイヤのインダクタンスが、前記第２のスイッチング素子の他方の面に接続する導電性ワイヤのインダクタンスよりも大きい、請求項１に記載の半導体モジュール。
  3. 次の条件（１）～（２）の少なくとも１つを満たす、
    （１）前記第１のスイッチング素子の導電性ワイヤは、前記第２のスイッチング素子の導電性ワイヤよりも全長が長い、
    （２）前記第１のスイッチング素子の導電性ワイヤは、前記第２のスイッチング素子の導電性ワイヤよりも断面積が小さい、請求項２に記載の半導体モジュール。
  4. 前記複数のスイッチング素子は、同一構造を有するスイッチング素子である、請求項２又は請求項３に記載の半導体モジュール。
  5. 前記複数のスイッチング素子は、炭化ケイ素（ＳｉＣ）を用いて作成されたスイッチング素子である、請求項２から請求項４のいずれかに記載の半導体モジュール。
  6. 請求項２から請求項５のいずれかに記載の半導体モジュールであって、一対の端子間に並列に接続された複数の半導体モジュールを備え、
    前記複数の半導体モジュールの各々を経由する、前記一対の端子の一方から前記一対の端子の他方までの各経路は、順方向電圧が低い半導体モジュールを経由する経路ほどインダクタンスが大きい、半導体装置。
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