JP7843823B2 - 表示パネル及び表示装置 - Google Patents

表示パネル及び表示装置

Info

Publication number
JP7843823B2
JP7843823B2 JP2024211191A JP2024211191A JP7843823B2 JP 7843823 B2 JP7843823 B2 JP 7843823B2 JP 2024211191 A JP2024211191 A JP 2024211191A JP 2024211191 A JP2024211191 A JP 2024211191A JP 7843823 B2 JP7843823 B2 JP 7843823B2
Authority
JP
Japan
Prior art keywords
signal line
substrate
overlap region
onto
orthographic projection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2024211191A
Other languages
English (en)
Other versions
JP2025106158A (ja
Inventor
周志偉
張金方
張露
張猛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kunshan Govisionox Optoelectronics Co Ltd
Hefei Visionox Technology Co Ltd
Original Assignee
Kunshan Govisionox Optoelectronics Co Ltd
Hefei Visionox Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kunshan Govisionox Optoelectronics Co Ltd, Hefei Visionox Technology Co Ltd filed Critical Kunshan Govisionox Optoelectronics Co Ltd
Publication of JP2025106158A publication Critical patent/JP2025106158A/ja
Application granted granted Critical
Publication of JP7843823B2 publication Critical patent/JP7843823B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/352—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels the areas of the RGB subpixels being different
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/353—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels characterised by the geometrical arrangement of the RGB subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H10K59/8051—Anodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H10K59/8052—Cathodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Description

本出願は、表示技術分野に属し、特に表示パネル及び表示装置に関する。
有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）及び発光ダイオード（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＬＥＤ）などの技術に基づく平面表示装置は、高画質、省電力、本体の薄型及び応用範囲が広いなどの利点を有するため、携帯電話、テレビ、ノートパソコン、デスクトップパソコンなどの各種消費型電子製品に広く応用され、主な表示装置となっている。
しかしながら、現在のＯＬＥＤ表示製品の性能を向上させる必要がある。
本出願の実施例は、表示パネルの色ずれを改善し、表示パネルの性能を向上させることができる表示パネル及び表示装置を提供する。
本出願の実施例の第１の態様の実施例は、サブストレートと前記サブストレート側に順に積層して設けられた第１の導電層、絶縁層及び第２の導電層とを含み、前記第１の導電層は、第１の方向に沿って延在する第１の信号線及び第２の信号線を含み、前記第２の導電層は、第２の方向に沿って延在する第３の信号線及び第４の信号線を含み、前記第１の方向と前記第２の方向とは交差し、前記第１の信号線及び前記第２の信号線は、前記第２の方向に沿って配列され、前記第３の信号線及び前記第４の信号線は、前記第１の方向に沿って配列され、且つ前記第３の信号線及び前記第４の信号線は、同じ信号を伝送するアレイ基板を備え、
前記サブストレートに垂直な方向に沿って、前記第１の信号線と前記第３の信号線には第１のオーバーラップ領域が存在し、前記第１の信号線と前記第４の信号線には第２のオーバーラップ領域が存在し、前記第２の信号線と前記第３の信号線には第３のオーバーラップ領域が存在し、前記第２の信号線と前記第４の信号線には第４のオーバーラップ領域が存在し、前記第１の信号線と前記第３の信号線とは前記第１のオーバーラップ領域において電気的に接続され、前記第１の信号線と前記第４の信号線とは前記第２のオーバーラップ領域において絶縁され、及び／又は前記第２の信号線と前記第３の信号線とは前記第３のオーバーラップ領域において絶縁され、前記第２の信号線と前記第４の信号線とは前記第４のオーバーラップ領域において電気的に接続され、前記第１のオーバーラップ領域及び前記第４のオーバーラップ領域の前記サブストレートへの正投影は、何れも１種類の画素開口の前記サブストレートへの正投影外に位置し、前記第２のオーバーラップ領域及び前記第３のオーバーラップ領域の前記サブストレートへの正投影は、何れも少なくとも一部が１種類の前記画素開口の前記サブストレートへの正投影内に位置し、前記画素開口は、前記アレイ基板の前記サブストレートから前記絶縁層に向かう側に位置する表示パネルを提供する。
本発明の第１の態様の実施形態によれば、前記画素開口は、第１の画素開口を含み、前記第２のオーバーラップ領域及び前記第３のオーバーラップ領域の前記サブストレートへの正投影は、何れも少なくとも一部が前記第１の画素開口の前記サブストレートへの正投影内に位置し、
好ましくは、前記第１のオーバーラップ領域及び前記第４のオーバーラップ領域の前記サブストレートへの正投影は、何れも前記第１の画素開口の前記サブストレートへの正投影外に位置し、前記第１の画素開口は青色発光ユニットを収容するために用いられる。
本発明の第１の態様の前記いずれかの実施形態によれば、前記画素開口は、第２の画素開口をさらに含み、前記第１の画素開口と前記第２の画素開口とは、前記第２の方向に沿って交互に配列され、且つ前記第１の画素開口と前記第２の画素開口とは、更に前記第１の方向に沿って交互に配列され、前記第１のオーバーラップ領域と前記第４のオーバーラップ領域とは、前記第２の方向に沿って隣接する前記第１の画素開口と前記第２の画素開口との間に位置し、
好ましくは、前記第２の画素開口は赤色発光ユニットを収容するために用いられる。
本発明の第１の態様の前記いずれかの実施形態によれば、複数の前記第１の画素開口及び前記第２の画素開口は、第２の方向に沿って交互に配列されて第１の画素列を形成し、隣接する２つの前記第１の画素列のうち、一方の前記第１の画素列に前記第１のオーバーラップ領域及び前記第３のオーバーラップ領域が位置し、他方の前記第１の画素列に前記第２のオーバーラップ領域及び前記第４のオーバーラップ領域が位置する。
本発明の第１の態様の前記いずれかの実施形態によれば、前記画素開口は、第３の画素開口をさらに含み、複数の前記第３の画素開口は、前記第２の方向に沿って配列されて第２の画素列を形成し、前記第１の画素列と前記第２の画素列とは、前記第１の方向に沿って交互に配列される。
本発明の第１の態様の前記いずれかの実施形態によれば、前記第３の画素開口の周側に、２つの前記第１の画素開口及び２つの前記第２の画素開口が設けられ、且つ２つの前記第１の画素開口及び２つの前記第２の画素開口は、前記第３の画素開口の周側に交互に分布される。
本発明の第１の態様の前記いずれかの実施形態によれば、前記第１の信号線の前記サブストレートへの正投影は、前記第２の画素開口及び前記第３の画素開口の前記サブストレートへの正投影とオーバーラップせず、且つ前記第１の信号線の前記サブストレートへの正投影は、前記第１の方向に沿って前記第１の画素開口の前記サブストレートへの正投影を通過し、
好ましくは、前記第２の信号線の前記サブストレートへの正投影は、前記第２の画素開口及び前記第３の画素開口の前記サブストレートへの正投影とオーバーラップせず、且つ前記第２の信号線の前記サブストレートへの正投影は、前記第１の方向に沿って前記第１の画素開口の前記サブストレートへの正投影を通過し、
好ましくは、前記第３の信号線の前記サブストレートへの正投影は、前記第３の画素開口の前記サブストレートへの正投影とオーバーラップせず、且つ前記第３の信号線の前記サブストレートへの正投影は、前記第２の方向に沿って前記第１の画素開口の前記サブストレートへの正投影及び前記第２の画素開口の前記サブストレートへの正投影を通過し、
好ましくは、前記第４の信号線の前記サブストレートへの正投影は、前記第３の画素開口の前記サブストレートへの正投影とオーバーラップせず、且つ前記第４の信号線の前記サブストレートへの正投影は、前記第２の方向に沿って前記第１の画素開口の前記サブストレートへの正投影及び前記第２の画素開口の前記サブストレートへの正投影を通過する。
本発明の第１の態様の前記いずれかの実施形態によれば、前記第１の信号線と前記第４の信号線とは、前記第２のオーバーラップ領域において絶縁され、且つ前記第２の信号線と前記第３の信号線とは前記第３のオーバーラップ領域において絶縁され、
又は、前記第１の信号線と前記第４の信号線とは、前記第２のオーバーラップ領域において絶縁され、前記第２の信号線と前記第３の信号線とは前記第３のオーバーラップ領域において電気的に接続され、
又は、前記第１の信号線と前記第４の信号線とは、前記第２のオーバーラップ領域において電気的に接続され、前記第２の信号線と前記第３の信号線とは前記第３のオーバーラップ領域において絶縁され、
又は、前記第１の信号線と前記第４の信号線とは、一部の前記第２のオーバーラップ領域において絶縁され、一部の予め設定された前記第２のオーバーラップ領域において電気的に接続され、前記第２の信号線と前記第３の信号線とは、一部の前記第３のオーバーラップ領域において絶縁され、一部の予め設定された前記第３のオーバーラップ領域において電気的に接続され、
好ましくは、一部の予め設定された前記第２のオーバーラップ領域と一部の予め設定された前記第３のオーバーラップ領域との数の和は、前記第２のオーバーラップ領域と前記第３のオーバーラップ領域との数の和の半分又は１／４である。
本発明の第１の態様の前記いずれかの実施形態によれば、前記第１の導電層は、前記第１の方向に沿って延びる第５の信号線及び第６の信号線をさらに含み、前記第２の導電層は、前記第２の方向に沿って延びる第７の信号線及び第８の信号線をさらに含み、前記第５の信号線及び前記第６の信号線は、前記第２の方向に沿って配列され、前記第７の信号線及び前記第８の信号線は、前記第１の方向に沿って配列され、前記第７の信号線及び前記第８の信号線は、同じ信号を伝送する。
本発明の第１の態様の前記いずれかの実施形態によれば、前記第３の信号線と前記第４の信号線とは、前記第１の方向に沿って隣接して設けられ、前記第７の信号線と前記第８の信号線とは、前記第１の方向に沿って隣接して設けられ、前記第５の信号線は、隣接する前記第１の信号線と前記第２の信号線との間に位置し、前記第６の信号線は、隣接する前記第１の信号線と前記第２の信号線との間に位置し、前記第５の信号線と前記第６の信号線との間に前記第１の信号線又は前記第２の信号線が設けられる。
本発明の第１の態様の前記いずれかの実施形態によれば、前記画素開口は、第１の画素開口、第２の画素開口及び第３の画素開口を含み、前記第１の画素開口及び前記第２の画素開口は、前記第２の方向に沿って交互に配列され、且つ前記第１の画素開口及び前記第２の画素開口は、さらに前記第１の方向に沿って交互に配列され、複数の前記第１の画素開口及び前記第２の画素開口は、第２の方向に沿って交互に配列されて第１の画素列を形成し、複数の前記第３の画素開口は、前記第２の方向に沿って配列されて第２の画素列を形成し、前記第１の画素列及び前記第２の画素列は、前記第１の方向に沿って交互に配列され、前記第５の信号線の前記サブストレートへの正投影は、前記第１の画素開口及び前記第２の画素開口の前記サブストレートへの正投影とオーバーラップせず、且つ前記第１の信号線の前記サブストレートへの正投影は、前記第１の方向に沿って前記第３の画素開口の前記サブストレートへの正投影を通過し、
好ましくは、前記第２のオーバーラップ領域及び前記第３のオーバーラップ領域の前記サブストレートへの正投影は、何れも少なくとも一部が前記第１の画素開口の前記サブストレートへの正投影内に位置し、
好ましくは、前記第１のオーバーラップ領域及び前記第４のオーバーラップ領域は、前記第２の方向に沿って隣接する前記第１の画素開口と前記第２の画素開口との間に位置し、
好ましくは、隣接する２つの前記第１の画素列のうち、一方の前記第１の画素列に前記第１のオーバーラップ領域及び前記第３のオーバーラップ領域が位置し、他方の前記第１の画素列に前記第２のオーバーラップ領域及び前記第４のオーバーラップ領域が位置し、
好ましくは、前記第６の信号線の前記サブストレートへの正投影は、前記第１の画素開口及び前記第２の画素開口の前記サブストレートへの正投影とオーバーラップせず、且つ前記第６の信号線の前記サブストレートへの正投影は、前記第１の方向に沿って前記第３の画素開口の前記サブストレートへの正投影を通過し、
好ましくは、前記第７の信号線の前記サブストレートへの正投影は、前記第３の画素開口の前記サブストレートへの正投影とオーバーラップせず、且つ前記第７の信号線の前記サブストレートへの正投影は、前記第２の方向に沿って前記第１の画素開口の前記サブストレートへの正投影及び前記第２の画素開口の前記サブストレートへの正投影を通過し、
好ましくは、前記第８の信号線の前記サブストレートへの正投影は、前記第３の画素開口の前記サブストレートへの正投影とオーバーラップせず、且つ前記第８の信号線の前記サブストレートへの正投影は、前記第２の方向に沿って前記第１の画素開口の前記サブストレートへの正投影及び前記第２の画素開口の前記サブストレートへの正投影を通過する。
本発明の第１の態様の前記いずれかの実施形態によれば、前記第１の信号線は、第１の延在部をさらに含み、前記第１の延在部は、前記第２のオーバーラップ領域に接続され、且つ前記第２のオーバーラップ領域と前記第２の方向に沿って配列され、前記第１の延在部の前記サブストレートへの正投影の少なくとも一部は、前記第１の画素開口の前記サブストレートへの正投影外に位置し、前記第１の延在部は、第１の貫通孔を介して前記第４の信号線に電気的に接続され、前記第１の貫通孔の前記サブストレートへの正投影は、前記第１の画素開口の前記サブストレートへの正投影とオーバーラップせず、
好ましくは、前記第５の信号線は、前記第１の延在部を収容するための第１の仕切り領域を含み、前記第１の延在部の少なくとも一部は、前記第１の仕切り領域に位置する。
本発明の第１の態様の前記いずれかの実施形態によれば、前記第２の信号線は、第２の延在部をさらに含み、前記第２の延在部は、前記第３のオーバーラップ領域に接続され、且つ前記第３のオーバーラップ領域と前記第２の方向に沿って配列され、前記第２の延在部の前記サブストレートへの正投影の少なくとも一部は、前記第１の画素開口の前記サブストレートへの正投影外に位置し、前記第２の延在部は、第２の貫通孔を介して前記第３の信号線に電気的に接続され、前記サブストレートにおける前記第２の貫通孔の正投影は、前記第１の画素開口の前記サブストレートへの正投影とオーバーラップせず、
好ましくは、前記第６の信号線は、前記第２の延在部を収容するための第２の仕切り領域を含み、前記第２の延在部の少なくとも一部は、前記第２の仕切り領域に位置する。
本発明の第１の態様の前記いずれかの実施形態によれば、前記第５の信号線と前記第７の信号線には第５のオーバーラップ領域が存在し、前記第５の信号線と前記第８の信号線には第６のオーバーラップ領域が存在し、前記第６の信号線と前記第７の信号線には第７のオーバーラップ領域が存在し、前記第６の信号線と前記第８の信号線には第８のオーバーラップ領域が存在し、前記第５の信号線と前記第７の信号線とは前記第５のオーバーラップ領域において電気的に接続され、前記第６の信号線と前記第８の信号線とは前記第８のオーバーラップ領域において電気的に接続され、及び／又は、前記第５の信号線と前記第８の信号線とは前記第６のオーバーラップ領域において電気的に接続され、前記第６の信号線と前記第７の信号線とは前記第７のオーバーラップ領域において電気的に接続される。
本発明の第１の態様の前記いずれかの実施形態によれば、前記第３の信号線内に第１のリセット信号を有し、前記第７の信号線内に第２のリセット信号を有し、
好ましくは、少なくとも１つの発光ユニットに電気的に接続され、第１の発光制御モジュールと、第１の初期化モジュールと、第２の初期化モジュールとを含む複数の駆動回路をさらに含み、
前記第２の初期化モジュールの制御端は、前記第１の走査信号線に電気的に接続され、前記第２の初期化モジュールの第１の端子は、前記第２のリセット信号線に電気的に接続され、前記第２の初期化モジュールの第２の端子は、前記第１の発光制御モジュールの第１の端子に電気的に接続され、
前記第１の初期化モジュールの制御端は、前記第１の走査信号線に電気的に接続され、前記第１の初期化モジュールの第１の端子は、前記第１のリセット信号線に電気的に接続され、前記第１の初期化モジュールの第２の端子は、前記第１の発光制御モジュールの第２の端子及び前記発光ユニットに電気的に接続される。
本発明の第１の態様の前記いずれかの実施形態によれば、前記第２の導電層に位置する第１の高レベル信号線をさらに含み、前記第１の高レベル信号線は、前記第２の方向に沿って延在し、且つ前記第１の高レベル信号線の前記サブストレートへの正投影において前記第２の画素開口及び前記第１の画素開口の前記サブストレートへの正投影内に位置する部分は、前記第２の方向に平行な対称軸に対して対称である。
本出願の第２の態様の実施例は、表示パネルをさらに提供し、前記表示パネルは、サブストレートと、前記サブストレートから離れる方向に沿って積層して設けられた第１の半導体層、第１の金属層、第２の金属層、第２の半導体層、第３の金属層、第４の金属層及び第５の金属層とを含むアレイ基板を含み、
前記アレイ基板は、第１のタイプのトランジスタ、第２のタイプのトランジスタ及びコンデンサを含み、前記第１の半導体層は、前記第１のタイプのトランジスタのソース領域、ドレイン領域及びチャネル領域を形成するために用いられ、前記第１の金属層は、前記第１のタイプのトランジスタのゲート及びコンデンサの第１の極板を形成するために用いられ、前記第２の金属層は、前記第２のタイプのトランジスタのボトムゲートを形成するために用いられ、前記第２の半導体層は、前記第２のタイプのトランジスタのソース領域、ドレイン領域及びチャネル領域を形成するために用いられ、前記第３の金属層は、前記第２のタイプのトランジスタのトップゲートを形成するために用いられ、前記第４の金属層は、前記第１のタイプのトランジスタ及び前記第２のタイプのトランジスタのソース電極及びドレイン電極を形成するために用いられ、
前記第１の金属層、前記第２の金属層、前記第３の金属層及び前記第４の金属層のうちの１つに、第１の方向に沿って延在する第１の信号線及び第２の信号線が形成され、前記第１の信号線及び前記第２の信号線は、前記第２の方向に沿って配列され、前記第４の金属層に、第２の方向に沿って延在する第３の信号線及び第４の信号線が形成され、前記第３の信号線及び前記第４の信号線は、前記第１の方向に沿って配列され、前記第１の方向は、前記第２の方向と交差し、前記第３の信号線及び前記第４の信号線は、同じ信号を伝送し、
前記サブストレートに垂直な方向に沿って、前記第１の信号線と前記第３の信号線には第１のオーバーラップ領域が存在し、前記第１の信号線と前記第４の信号線には第２のオーバーラップ領域が存在し、前記第２の信号線と前記第３の信号線には第３のオーバーラップ領域が存在し、前記第２の信号線と前記第４の信号線には第４のオーバーラップ領域が存在し、前記第１の信号線と前記第３の信号線とは前記第１のオーバーラップ領域において電気的に接続され、前記第１の信号線と前記第４の信号線とは前記第２のオーバーラップ領域において絶縁され、及び／又は、前記第２の信号線と前記第３の信号線とは前記第３のオーバーラップ領域において絶縁され、前記第２の信号線と前記第４の信号線とは前記第４のオーバーラップ領域において電気的に接続され、前記第１のオーバーラップ領域及び前記第４のオーバーラップ領域の前記サブストレートへの正投影は、何れも１種類の画素開口の前記サブストレートへの正投影外に位置し、前記第２のオーバーラップ領域及び前記第３のオーバーラップ領域の前記サブストレートへの正投影は、何れも少なくとも一部が１種類の前記画素開口の前記サブストレートへの正投影内に位置する。
本発明の第２の態様の実施形態によれば、前記第１の半導体層と前記第１の金属層との間に第１の絶縁層が形成され、前記第１の金属層と前記第２の金属層との間に第２の絶縁層が形成され、前記第２の金属層と前記第２の半導体層との間に第３の絶縁層が形成され、前記第２の半導体層と前記第３の金属層との間に第４の絶縁層が形成され、前記第３の金属層と前記第４の金属層との間に第５の絶縁層が形成され、前記第４の金属層と前記第５の金属層との間に第６の絶縁層が形成され、前記第３の信号線と前記第４の信号線とは前記第５の金属層に形成され、
前記第１の信号線と前記第２の信号線とは、前記第１の金属層に形成され、前記第１の信号線と前記第３の信号線とは、前記第１のオーバーラップ領域において第１のビアホールを介して電気的に接続され、前記第２の信号線と前記第４の信号線とは、前記第４のオーバーラップ領域において第２のビアホールを介して電気的に接続され、前記第１のビアホール及び前記第２のビアホールは、前記第２の絶縁層、前記第３の絶縁層、前記第４の絶縁層、前記第５の絶縁層及び前記第６の絶縁層を貫通し、
又は、前記第１の信号線と前記第２の信号線とは、前記第２の金属層に形成され、前記第１の信号線と前記第３の信号線とは、前記第１のオーバーラップ領域において第１のビアホールを介して電気的に接続され、前記第２の信号線と前記第４の信号線とは、前記第４のオーバーラップ領域において第２のビアホールを介して電気的に接続され、前記第１のビアホール及び前記第２のビアホールは、前記第３の絶縁層、前記第４の絶縁層、前記第５の絶縁層及び前記第６の絶縁層を貫通し、
又は、前記第１の信号線と前記第２の信号線とは、前記第４の金属層に形成され、前記第１の信号線と前記第３の信号線とは、前記第１のオーバーラップ領域において第１のビアホールを介して電気的に接続され、前記第２の信号線と前記第４の信号線とは、前記第４のオーバーラップ領域において第２のビアホールを介して電気的に接続され、前記第１のビアホール及び前記第２のビアホールは、前記第６の絶縁層を貫通し、
又は、前記第１の信号線と前記第２の信号線とは、前記第３の金属層に形成され、前記第１の信号線と前記第３の信号線とは、前記第１のオーバーラップ領域において第１のビアホールを介して電気的に接続され、前記第２の信号線と前記第４の信号線とは、前記第４のオーバーラップ領域において第２のビアホールを介して電気的に接続され、前記第１のビアホール及び前記第２のビアホールは、前記第５の絶縁層及び前記第６の絶縁層を貫通し、
好ましくは、前記第１の半導体層の材質はポリシリコン半導体を含み、前記第２の半導体層の材質は金属酸化物半導体を含む。
本発明の第２の態様の前記いずれかの実施形態によれば、前記アレイ基板側に位置する発光層と隔離構造とをさらに含み、前記発光層は発光ユニットを含み、前記隔離構造は本体部と前記本体部に開設された隔離開口とを含み、前記発光ユニットの前記アレイ基板への正投影は前記隔離開口の前記アレイ基板への正投影内に位置し、
好ましくは、前記本体部は、第１の隔離部と第２の隔離部とを含み、前記第２の隔離部は、前記第１の隔離部の前記アレイ基板から離れる側に位置し、前記第２の隔離部の前記アレイ基板への正投影は、前記第１の隔離部の前記アレイ基板への正投影を覆い、
好ましくは、前記発光ユニットは、前記基板から離れる方向に沿って積層して設けられた第１の電極、発光機能層及び第２の電極を含み、前記第２の電極は、前記第１の隔離部に電気的に接続される。
本出願の第２の態様の実施例は、本出願の第１の態様に係るいずれかの表示パネルを含む表示装置をさらに提供する。
本出願に係る上記表示パネルにおいて、第１の信号線と第３の信号線内の信号が同じであり、且つ交差する位置に第１のオーバーラップ領域が形成されて電気的に接続されることにより、第１の信号線と第３の信号線とはメッシュ状構造を形成する。第１のオーバーラップ領域のサブストレートへの正投影と画素開口のサブストレートへの正投影とがオーバーラップしないことにより、第１のオーバーラップ領域においてビアホールを介して第１の信号線と第３の信号線との電気的接続を実現することができ、該ビアホールは画素開口領域内に位置しないため、ビアホールの存在によりビアホールの上方の膜層が平坦ではないことに起因して画素開口に対応する発光ユニットの表示不良を引き起こすことがない。第２の信号線と第４の信号線内の信号が同じであり、交差する位置に第４のオーバーラップ領域が形成されて電気的に接続されることにより、第２の信号線と第４の信号線とはメッシュ状構造を形成する。第４のオーバーラップ領域のサブストレートへの正投影と画素開口のサブストレートへの正投影とはオーバーラップせず、即ち、第４のオーバーラップ領域においてビアホールを介して第２の信号線と第４の信号線との電気的接続を実現し、且つ該ビアホールは画素開口領域内に位置しないため、ビアホールの存在によりビアホールの上方の膜層が平坦でないことに起因して画素開口に対応する発光ユニットの表示不良を引き起こすことがない。第１の信号線と第４の信号線には第２のオーバーラップ領域が存在し、第２の信号線と第３の信号線には第３のオーバーラップ領域が存在し、第１の信号線と第４の信号線とは第２のオーバーラップ領域において絶縁され、第２の信号線と第３の信号線とは第３のオーバーラップ領域において絶縁され、第２のオーバーラップ領域及び第３のオーバーラップ領域のサブストレートへの正投影は、何れも少なくとも一部が１種類の画素開口のサブストレートへの正投影内に位置するため、第２のオーバーラップ領域、第３のオーバーラップ領域の位置にビアホールを設ける必要がなく、画素開口に対応する発光ユニットの表示歩留まりに影響を与えることがない。本出願に係る上記表示パネルは、第１の信号線と第３の信号線との電気的接続、第２の信号線と第４の信号線との電気的接続を実現した上で、電気的接続に必要なビアホールのサブストレートへの正投影が何れも画素開口のサブストレートへの正投影外に位置するようにし、ビアホールの存在により画素開口内の発光ユニットの電極平坦性に影響を与えて色ずれが大きくなるという問題を改善し、表示パネルの表示品質を向上させることができる。
本出願の実施例の技術案をより明確に説明するために、以下、本出願の実施例において使用される必要がある図面を簡単に説明し、明らかに、以下に説明される図面は本出願のいくつかの実施例に過ぎず、当業者にとって、創造的な労働をせずに、これらの図面に基づいて他の図面を得ることもできる。
本出願の実施例に係る表示パネルの構造模式図である。 図１におけるＰ－Ｐ’に沿った断面図である。 図１におけるＱ領域の部分拡大図である。 図１におけるＱ領域の部分拡大図である。 図１におけるＱ領域の部分拡大図である。 図１におけるＱ領域の部分拡大図である。 図１におけるＱ領域の部分拡大図である。 図１におけるＱ領域の部分拡大図である。 図１におけるＱ領域の部分拡大図である。 図１におけるＱ領域の部分拡大図である。 図１におけるＱ領域の部分拡大図である。 図１１の部分拡大図である。 図１におけるＱ領域の部分拡大図である。 図１３の部分拡大図である。 本出願の実施例に係る表示パネル内の駆動回路の回路図である。 本出願の実施例に係る表示パネルの構造模式図である。 本出願の実施例に係る表示装置の構造模式図である。
１ 表示パネル， １１ アレイ基板， １１０ サブストレート， １１１ 第１の導電層， １１１１ 第１の信号線， １１１２ 第２の信号線， １１１３ 第５の信号線， １１１４ 第６の信号線， １１２ 第２の導電層， １１２１ 第３の信号線， １１２２ 第４の信号線， １１２３ 第７の信号線， １１２４ 第８の信号線， １２ 第１のオーバーラップ領域， １３ 第２のオーバーラップ領域， １４ 第３のオーバーラップ領域， １５ 第４のオーバーラップ領域， １６ 画素開口， １６１ 第１の画素開口， １６２ 第２の画素開口， １６３ 第３の画素開口， １７ 第１の延在部， １８ 第２の延在部， １９ 第５のオーバーラップ領域， ２０ 第６のオーバーラップ領域， ２１ 第７のオーバーラップ領域， ２２ 第８のオーバーラップ領域， ２３ 第１の半導体層， ２４ 第１の金属層， ２５ 第２の金属層， ２６ 第２の半導体層， ２７ 第３の金属層， ２８ 第４の金属層， ２９ 第５の金属層， ３０ 第１の絶縁層， ３１ 第２の絶縁層， ３２ 第３の絶縁層， ３３ 第４の絶縁層， ３４ 第５の絶縁層， ３５ 第６の絶縁層， ３６ 発光ユニット， ３６１ 第１の電極， ３６２ 発光機能層， ３６３ 第２の電極， ３７ 隔離構造， ３７１ 第１の隔離部， ３７２ 第２の隔離部， ３７０ 隔離開口， １００ 駆動モジュール， ２００ データ書き込みモジュール， ３００ 補償モジュール， ４００ 記憶モジュール， ５００ 第１の発光制御モジュール， ６００ 第２の発光制御モジュール， ７００ 第１の初期化モジュール， ８００ 第２の初期化モジュール， ９００ 第３の初期化モジュール， Ｖｒｅｆ１ 第１のリセット信号線， Ｖｒｅｆ２ 第２のリセット信号線， ＥＬＶＤＤ 第１の高レベル信号線， ＥＬＶＳＳ 第１の低レベル信号線， Ｓ１ 第１の走査信号線， Ｓ２ 第２の走査信号線， Ｓ３ 第３の走査信号線， Ｓ４ 第４の走査信号線， ＥＭ 発光制御信号線， Ｄａｔａ データ信号線， Ｖｒｅｆ３ 第３のリセット信号線， ２ 表示装置。
以下、本出願の各態様の特徴及び例示的な実施例を詳細に説明する。以下の詳細な説明では、本出願の包括的な理解を提供するために、多くの具体的な詳細が提出される。しかしながら、当業者には明らかなように、本出願は、これらの特定の詳細のいくつかを必要とせずに実施され得る。以下の実施例の説明は、本出願の例を示して本出願をよりよく理解するために提供されるに過ぎない。
なお、本明細書において、第１及び第２などのような関係用語は、１つのエンティティ又は操作を他のエンティティ又は操作と区別するためのものに過ぎず、必ずしもこれらのエンティティ又は操作の間にこのような実際の関係又は順序が存在することを要求又は暗示するものではない。また、「備える」、「含む」という用語又はその任意の他の変形は、非排他的な包含をカバーすることを意図し、それにより、一連の要素を含むプロセス、方法、物品又はデバイスは、それらの要素を含むだけでなく、明確に列挙されていない他の要素も含み、又は、このようなプロセス、方法、物品又はデバイスに固有の要素も含む。より多くの制限がない場合、「…を含む」という語句によって限定された要素は、要素を含むプロセス、方法、物品又は設備に他の同じ要素が存在することを排除しない。
本出願をよりよく理解するために、以下、図１～図１７を参照しながら、本出願の実施例に係る表示パネル及び表示装置２を詳細に説明する。
図１～図３を参照すると、本出願の実施例は、アレイ基板１１を含む表示パネル１を提供し、アレイ基板１１は、サブストレート１１０及びサブストレート１１０側に順に積層して設けられた第１の導電層１１１、絶縁層及び第２の導電層１１２を含み、第１の導電層１１１は、第１の方向ｘに沿って延在する第１の信号線１１１１及び第２の信号線１１１２を含み、第２の導電層１１２は、第２の方向ｙに沿って延在する第３の信号線１１２１及び第４の信号線１１２２を含み、第１の方向ｘと第２の方向ｙとは交差し、第１の信号線１１１１及び第２の信号線１１１２は、第２の方向ｙに沿って配列され、第３の信号線１１２１及び第４の信号線１１２２は、第１の方向ｘに沿って配列され、且つ第３の信号線１１２１及び第４の信号線１１２２は、同じ信号を伝送する。
サブストレート１１０に垂直な方向に沿って、第１の信号線１１１１と第３の信号線１１２１に第１のオーバーラップ領域１２が存在し、第１の信号線１１１１と第４の信号線１１２２に第２のオーバーラップ領域１３が存在し、第２の信号線１１１２と第３の信号線１１２１に第３のオーバーラップ領域１４が存在し、第２の信号線１１１２と第４の信号線１１２２に第４のオーバーラップ領域１５が存在し、第１の信号線１１１１と第３の信号線１１２１とは第１のオーバーラップ領域１２で電気的に接続され、第１の信号線１１１１と第４の信号線１１２２とは第２のオーバーラップ領域１３で絶縁され、及び／又は第２の信号線１１１２と第３の信号線１１２１とは第３のオーバーラップ領域１４で絶縁され、第２の信号線１１１２と第４の信号線１１２２とは第４のオーバーラップ領域１５で電気的に接続される。
第１のオーバーラップ領域１２及び第４のオーバーラップ領域１５のサブストレート１１０への正投影は何れも画素開口１６のサブストレート１１０への正投影外に位置し、第２のオーバーラップ領域１３及び第３のオーバーラップ領域１４のサブストレート１１０への正投影は、何れも少なくとも一部が１種類の画素開口１６のサブストレート１１０への正投影内に位置し、画素開口１６は、アレイ基板１１のサブストレート１１０から絶縁層に向かう側に位置する。
上記実施形態において、第２の導電層１１２は、第１の導電層１１１側に位置し、具体的には、第１の導電層１１１の上側に位置してもよく、第１の導電層１１１の下側に位置してもよいが、本出願はこれを特に限定しない。
上記実施形態において、第１のオーバーラップ領域１２は、第１の信号線１１１１及び第３の信号線１１２１のサブストレート１１０への正投影がオーバーラップする領域である。第２のオーバーラップ領域１３は、第１の信号線１１１１及び第３の信号線１１２１のサブストレート１１０への正投影がオーバーラップする領域である。第３のオーバーラップ領域１４は、第２の信号線１１１２及び第３の信号線１１２１のサブストレート１１０への正投影がオーバーラップする領域である。第４のオーバーラップ領域１５は、第２の信号線１１１２及び第４の信号線１１２２のサブストレート１１０への正投影がオーバーラップする領域である。
画素開口１６は、アレイ基板１１のサブストレート１１０から絶縁層に向かう側、即ち第２の導電層１１２のサブストレート１１０から離れる側に位置し、画素開口１６は、発光ユニット３６を収容し、限定するために用いられる。
本出願に係る上記表示パネル１において、第１の信号線１１１１と第３の信号線１１２１とは、それら内の信号が同じであり、且つ交差する位置に第１のオーバーラップ領域１２が形成されて電気的に接続されることにより、第１の信号線１１１１と第３の信号線１１２１はメッシュ状構造を形成する。第１のオーバーラップ領域１２のサブストレート１１０への正投影と画素開口１６のサブストレート１１０への正投影とがオーバーラップしないことにより、第１のオーバーラップ領域１２においてビアホールを介して第１の信号線１１１１と第３の信号線１１２１との電気的接続を実現することができ、該ビアホールは画素開口１６の領域内に位置しないため、ビアホールの存在によりビアホールの上方の膜層が平坦でないことに起因して画素開口１６に対応する発光ユニット３６の表示不良を引き起こすことがない。
第２の信号線１１１２と第４の信号線１１２２とは、それら内の信号が同じであり、交差する位置に第４のオーバーラップ領域１５が形成されて電気的に接続されることにより、第２の信号線１１１２と第４の信号線１１２２とはメッシュ状構造を形成する。第４のオーバーラップ領域１５のサブストレート１１０への正投影と画素開口１６のサブストレート１１０への正投影とがオーバーラップせず、即ち、第４のオーバーラップ領域１５においてビアホールを介して第２の信号線１１１２と第４の信号線１１２２との電気的接続を実現し、且つ該ビアホールが画素開口１６の領域内に位置しないため、ビアホールの存在によりビアホールの上方の膜層が平坦でないことに起因して画素開口１６に対応する発光ユニット３６の表示不良を引き起こすことがない。
第１の信号線１１１１と第４の信号線１１２２に第２のオーバーラップ領域１３が存在し、第２の信号線１１１２と第３の信号線１１２１に第３のオーバーラップ領域１４が存在し、第１の信号線１１１１と第４の信号線１１２２は第２のオーバーラップ領域１３において絶縁され、及び／又は、第２の信号線１１１２と第３の信号線１１２１は第３のオーバーラップ領域１４において絶縁され、第２のオーバーラップ領域１３と第３のオーバーラップ領域１４のサブストレート１１０への正投影は、何れも少なくとも一部が１種類の画素開口１６のサブストレート１１０への正投影内に位置し、これにより、第２のオーバーラップ領域１３及び／又は第３のオーバーラップ領域１４の位置にビアホールを設ける必要がなく、ビアホールの数を低減して画素開口１６に対応する発光ユニット３６の表示歩留まりへの影響を低減することができる。
本出願に係る上記表示パネル１は、第３の信号線１１２１と第４の信号線１１２２とが同じ信号を伝送し、且つ第１の信号線１１１１と第３の信号線１１２１とが電気的に接続され、第２の信号線１１１２と第４の信号線１１２２とが電気的に接続されることを実現した上で、電気的に接続されるために必要なビアホールのサブストレート１１０への正投影の大部分又は全部が画素開口１６のサブストレート１１０への正投影の外に位置するようにし、ビアホールの存在により画素開口１６内の発光ユニット３６の電極平坦性に影響を与えて色ずれが大きくなるという問題を改善し、表示パネル１の表示品質を向上させることができる。
一実現可能な実施形態において、図４に示すように、画素開口１６は第１の画素開口１６１を含み、第２のオーバーラップ領域１３及び第３のオーバーラップ領域１４のサブストレート１１０への正投影は、何れも少なくとも一部が第１の画素開口１６１のサブストレート１１０への正投影内に位置する。
さらに、第１のオーバーラップ領域１２及び第４のオーバーラップ領域１５のサブストレート１１０への正投影は、何れも第１の画素開口１６１のサブストレート１１０への正投影外に位置する。
上記実施形態において、画素開口１６は、発光ユニット３６を限定するために用いられる。発光ユニット３６は、赤色発光ユニット、緑色発光ユニット及び青色発光ユニットを含むことができ、青色発光ユニットの面積が大きく、その色ずれが表示パネル１の歩留まりに与える影響が最も深刻である。第１の画素開口１６１は、青色発光ユニットを収容するために使用され得る。
第２のオーバーラップ領域１３及び第３のオーバーラップ領域１４のサブストレート１１０への正投影は、何れも少なくとも一部が第１の画素開口１６１のサブストレート１１０への正投影内に位置するように設定され、第２のオーバーラップ領域１３及び／又は第３のオーバーラップ領域１４の位置にビアホールを設ける必要がないため、第２のオーバーラップ領域１３及び／又は第３のオーバーラップ領域１４の上方膜層の平坦化への影響を低減し、青色発光ユニットの歩留まりを保証し、ビアホールにより上方の膜層が平坦でないことにより第１の画素開口１６１に対応する青色発光ユニットの表示不良を引き起こす問題を改善することができる。
一方、第１の画素開口１６１が大きいので、第２のオーバーラップ領域１３及び第３のオーバーラップ領域１４のサブストレート１１０への正投影は、何れも少なくとも一部が第１の画素開口１６１のサブストレート１１０への正投影内に位置するように設定されることにより、配線の難易度を容易に簡略化し、配線の間隔を確保することができる。一実現可能な実施形態において、表示パネル１は、第１の導電層１１１及び第２の導電層１１２のうちサブストレート１１０から離れた一方におけるサブストレート１１０から離れた側に形成され、画素開口１６を画定するための画素定義層をさらに含んでもよい。
一実現可能な実施形態において、図４に示すように、画素開口１６は、第２の画素開口１６２をさらに含み、第１の画素開口１６１と第２の画素開口１６２は第２の方向ｙに沿って交互に配列され、且つ第１の画素開口１６１と第２の画素開口１６２は更に第１の方向ｘに沿って交互に配列され、第１のオーバーラップ領域１２と第４のオーバーラップ領域１５は第２の方向ｙに沿って隣接する第１の画素開口１６１と第２の画素開口１６２の間に位置する。即ち、第１の信号線１１１１と第３の信号線１１２１との電気的接続を実現するためのビアホール、及び第２の信号線１１１２と第４の信号線１１２２との電気的接続を実現するためのビアホールを第１の画素開口１６１と第２の画素開口１６２との間に設けることにより、ビアホールにより上方の膜層が平坦ではないことによる異なる色の発光ユニット３６への悪影響を低減し、表示効果を向上させることができる。
具体的には、第２の画素開口１６２は赤色発光ユニットを収容するために使用され得る。
１つの実現可能な実施形態において、図４に示すように、複数の第１の画素開口１６１及び第２の画素開口１６２は、第２の方向ｙに沿って交互に配列されて第１の画素列を形成し、隣接する２つの第１の画素列のうち、一方の第１の画素列に第１のオーバーラップ領域１２及び第３のオーバーラップ領域１４が位置し、他方の第１の画素列に第２のオーバーラップ領域１３及び第４のオーバーラップ領域１５が位置し、これにより、各画素列において、何れも第１のオーバーラップ領域１２及び第４のオーバーラップ領域１５のうちの１つと、第２のオーバーラップ領域１３又は第３のオーバーラップ領域１４のうちの１つを有し、第１のオーバーラップ領域１２及び第４のオーバーラップ領域１５において、電気的接続を実現し、第２のオーバーラップ領域１３及び／又は第３のオーバーラップ領域１４において絶縁されることを実現することができる。従って、上記実施形態において、電気的接続を実現するための第１のオーバーラップ領域１２及び第４のオーバーラップ領域１５、並びに絶縁に用いられる第２のオーバーラップ領域１３及び／又は第３のオーバーラップ領域１４は、第１の方向ｘ、第２の方向ｙに沿って交互に設けられ、表示パネル１の均一性を向上させることができる。
一実現可能な実施形態において、図４に示すように、画素開口１６は、第３の画素開口１６３をさらに含み、複数の第３の画素開口１６３は第２の方向ｙに沿って配列されて第２の画素列を形成し、第１の画素列と第２の画素列は第１の方向ｘに沿って交互に配列される。
上記実施形態において、第３の画素開口１６３は、緑色発光ユニットを形成するために用いられてもよい。
一実現可能な実施形態において、図４に示すように、第３の画素開口１６３の周側に２つの第１の画素開口１６１及び２つの第２の画素開口１６２が設けられ、且つ２つの第１の画素開口１６１及び２つの第２の画素開口１６２が第３の画素開口１６３の周側に交互に分布される。上記画素配列方式は、より優れた光混合効果を達成することができる。
上記画素配列方式では、表示パネル１内に複数の仮想四角形Ｃを含み、複数の仮想四角形Ｃは行列に配列され、各仮想四角形Ｃにおける２つの対向する頂点はそれぞれ第１の画素開口１６１の中心と重なり合い、他の２つの対向する頂点はそれぞれ第２の画素開口１６２の中心と重なり合う。
上記画素配列方式では、第１の信号線１１１１のサブストレート１１０への正投影は、第２の画素開口１６２及び第３の画素開口１６３のサブストレート１１０への正投影とオーバーラップせず、且つ第１の信号線１１１１のサブストレート１１０への正投影は、第１の方向ｘに沿って第１の画素開口１６１のサブストレート１１０への正投影を通過する。
第２の信号線１１１２のサブストレート１１０への正投影は、第２の画素開口１６２及び第３の画素開口１６３のサブストレート１１０への正投影とオーバーラップせず、且つ第２の信号線１１１２のサブストレート１１０への正投影は第１の方向ｘに沿って第１の画素開口１６１のサブストレート１１０への正投影を通過する。
第３の信号線１１２１のサブストレート１１０への正投影は、第３の画素開口１６３のサブストレート１１０への正投影とオーバーラップせず、且つ第３の信号線１１２１のサブストレート１１０への正投影は第２の方向ｙに沿って第１の画素開口１６１のサブストレート１１０への正投影及び第２の画素開口１６２のサブストレート１１０への正投影を通過する。
第４の信号線１１２２のサブストレート１１０への正投影は、第３の画素開口１６３のサブストレート１１０への正投影とオーバーラップせず、且つ第４の信号線１１２２のサブストレート１１０への正投影は第２の方向ｙに沿って第１の画素開口１６１のサブストレート１１０への正投影及び第２の画素開口１６２のサブストレート１１０への正投影を通過する。
上記実施形態において、第１の信号線１１１１のサブストレート１１０への正投影は、第２の画素開口１６２及び第３の画素開口１６３のサブストレート１１０への正投影とオーバーラップせず、且つ第１の信号線１１１１のサブストレート１１０への正投影は、第１の方向ｘに沿って第１の画素開口１６１のサブストレート１１０への正投影を通過する。第３の信号線１１２１のサブストレート１１０への正投影は第３の画素開口１６３のサブストレート１１０への正投影とオーバーラップせず、且つ第３の信号線１１２１のサブストレート１１０への正投影は第２の方向ｙに沿って第１の画素開口１６１のサブストレート１１０への正投影及び第２の画素開口１６２のサブストレート１１０への正投影を通過する。
同一の仮想四角形Ｃのサブストレート１１０への正投影内に１本の第１の信号線１１１１又は１本の第２の信号線１１１２のサブストレート１１０への正投影を通過することができ、且つ第１の信号線１１１１のサブストレート１１０への正投影は、第２の画素開口１６２及び第３の画素開口１６３のサブストレート１１０への正投影とオーバーラップせず、第３の信号線１１２１のサブストレート１１０への正投影は、第２の方向ｙに沿って第１の画素開口１６１のサブストレート１１０への正投影及び第２の画素開口１６２のサブストレート１１０への正投影を通過することにより、第１の信号線１１１１と第３の信号線１１２１との間に重なるように形成された第１のオーバーラップ領域１２は、第２の方向ｙに沿って第２の画素開口１６２と第１の画素開口１６１との間に位置することができ、これにより、第１のオーバーラップ領域１２のサブストレート１１０への正投影と画素開口１６のサブストレート１１０への正投影とがオーバーラップしないようにし、第１の信号線１１１１と第３の信号線１１２１とを第１のオーバーラップ領域１２の位置で電気的に接続するように設置して、画素開口１６に対応する発光ユニット３６の電極の平坦性に影響を与えることを防止し、色ずれを改善することができる。
上記実施形態において、第２の信号線１１１２のサブストレート１１０への正投影は、第２の画素開口１６２及び第３の画素開口１６３のサブストレート１１０への正投影とオーバーラップせず、且つ第２の信号線１１１２のサブストレート１１０への正投影は、第１の方向ｘに沿って第１の画素開口１６１のサブストレート１１０への正投影を通過する。第４の信号線１１２２のサブストレート１１０への正投影は、第３の画素開口１６３のサブストレート１１０への正投影とオーバーラップせず、且つ第４の信号線１１２２のサブストレート１１０への正投影は、第２の方向ｙに沿って第１の画素開口１６１のサブストレート１１０への正投影及び第２の画素開口１６２のサブストレート１１０への正投影を通過する。
同一の仮想四角形Ｃのサブストレート１１０への正投影内に１本の第１の信号線１１１１又は１本の第２の信号線１１１２のサブストレート１１０への正投影を通過することができ、且つ第２の信号線１１１２のサブストレート１１０への正投影は、第２の画素開口１６２及び第３の画素開口１６３のサブストレート１１０への正投影とオーバーラップせず、第１の画素開口１６１のサブストレート１１０への正投影のみとオーバーラップすることにより、第４の信号線１１２２のサブストレート１１０への正投影は、第２の方向ｙに沿って第１の画素開口１６１及び第２の画素開口１６２のサブストレート１１０への正投影を通過した後に第２の信号線１１１２と第４のオーバーラップ領域１５を形成することができ、且つ第４のオーバーラップ領域１５のサブストレート１１０への正投影は、第２の画素開口１６２及び第１の画素開口１６１のサブストレート１１０への正投影の間に位置することにより、第４のオーバーラップ領域１５のサブストレート１１０への正投影と画素開口１６のサブストレート１１０への正投影とがオーバーラップしないようにし、第２の信号線１１１２と第４の信号線１１２２とを第２のオーバーラップ領域１３の位置で電気的に接続するように設置して、画素開口１６に対応する発光ユニット３６の電極の平坦性に影響を与えることを防止し、色ずれを改善することができる。
一実現可能な実施形態では、図４に示すように、第１の信号線１１１１と第４の信号線１１２２とは第２のオーバーラップ領域１３において絶縁され、且つ第２の信号線１１１２と第３の信号線１１２１とは第３のオーバーラップ領域１４において絶縁される。
上記実施形態において、第２のオーバーラップ領域１３と第３のオーバーラップ領域１４における信号線は何れも絶縁されているため、表示パネル１において、電気的接続のための第１のオーバーラップ領域１２と第４のオーバーラップ領域１５のサブストレート１１０への正投影は何れも画素開口１６外に位置し、サブストレート１１０への正投影と画素開口１６のサブストレート１１０への正投影とがオーバーラップする第２のオーバーラップ領域１３及び第３のオーバーラップ領域１４における信号線は何れも絶縁されているため、電気的接続のためのビアホールは画素開口１６領域を完全に避けることができ、電気的接続のためのビアホールが画素開口１６内の発光ユニット３６の色ずれに与える影響を最大限に低減することができ、表示品質を向上させることができる。
別の実現可能な実施形態では、図５に示すように、第１の信号線１１１１と第４の信号線１１２２とは第２のオーバーラップ領域１３において絶縁され、第２の信号線１１１２と第３の信号線１１２１とは第３のオーバーラップ領域１４において電気的に接続される。これにより、第２の信号線１１１２と第３の信号線１１２１との接続点の位置を増やすことができ、第２の信号線１１１２と第３の信号線１１２１との電気的な接続効果をさらに向上させることができる。
別の実現可能な実施形態では、図６に示すように、第１の信号線１１１１と第４の信号線１１２２とは第２のオーバーラップ領域１３において電気的に接続され、第２の信号線１１１２と第３の信号線１１２１とは第３のオーバーラップ領域１４において絶縁される。これにより、第１の信号線１１１１と第４の信号線１１２２との接続点の位置を増やすことができ、第１の信号線１１１１と第４の信号線１１２２との電気的な接続効果をさらに向上させることができる。
別の実現可能な実施形態では、図７及び図８に示すように、第１の信号線１１１１と第４の信号線１１２２とは、一部の第２のオーバーラップ領域１３において絶縁され、一部の予め設定された第２のオーバーラップ領域１３において電気的に接続され、第２の信号線１１１２と第３の信号線１１２１とは、一部の第３のオーバーラップ領域１４において絶縁され、一部の予め設定された第３のオーバーラップ領域１４において電気的に接続される。これにより、第１の信号線１１１１と第４の信号線１１２２との接続点の位置、及び第２の信号線１１１２と第３の信号線１１２１との接続点の位置を増加させることができ、第２の信号線１１１２と第３の信号線１１２１との電気的接続効果をさらに向上させることができ、第１の信号線１１１１と第４の信号線１１２２との電気的接続効果をさらに向上させることができる。
上記実施形態において、図７に示すように、一部の予め設定された第２のオーバーラップ領域１３と一部の予め設定された第３のオーバーラップ領域１４の数の和は、第２のオーバーラップ領域１３と第３のオーバーラップ領域１４の数の和の半分であり、又は、図８に示すように、一部の予め設定された第２のオーバーラップ領域１３と一部の予め設定された第３のオーバーラップ領域１４の数の和は、第２のオーバーラップ領域１３と第３のオーバーラップ領域１４の数の和の１／４である。従って、半分又は３／４の接続点を減らすことができ、色ずれの問題をある程度改善することができる。
一実現可能な実施形態では、図９に示すように、第１の導電層１１１は、第１の方向ｘに沿って延びる第５の信号線１１１３及び第６の信号線１１１４をさらに含み、第２の導電層１１２は、第２の方向ｙに沿って延びる第７の信号線１１２３及び第８の信号線１１２４をさらに含み、第５の信号線１１１３及び第６の信号線１１１４は、第２の方向ｙに沿って配列され、第７の信号線１１２３及び第８の信号線１１２４は、第１の方向ｘに沿って配列され、第７の信号線１１２３及び第８の信号線１１２４は、同じ信号を伝送する。
上記実施形態において、第３の信号線１１２１及び第４の信号線１１２２は同じ信号を伝送し、第１の信号線１１１１、第２の信号線１１１２と交差して１種類の信号を伝送するためのネットワークを形成し、第７の信号線１１２３及び第８の信号線１１２４は同じ信号を伝送し、第５の信号線１１１３、第６の信号線１１１４と交差してもう１種類の信号を伝送するためのネットワークを形成する。
一実現可能な実施形態において、図９に示すように、第３の信号線１１２１と第４の信号線１１２２とは、第１の方向ｘに沿って隣接して設けられ、第７の信号線１１２３と第８の信号線１１２４とは第１の方向ｘに沿って隣接して設けられ、第５の信号線１１１３は、隣接する第１の信号線１１１１と第２の信号線１１１２との間に位置し、第６の信号線１１１４は、隣接する第１の信号線１１１１と第２の信号線１１１２との間に位置し、第５の信号線１１１３と第６の信号線１１１４との間に第１の信号線１１１１又は第２の信号線１１１２が設けられる。
上記実施形態において、第３の信号線１１２１と第４の信号線１１２２とを第１の方向ｘに沿って隣接して設置し、第７の信号線１１２３と第８の信号線１１２４とを第１の方向ｘに沿って隣接して設置することにより、第２のオーバーラップ領域１３、第３のオーバーラップ領域１４の位置で絶縁するとともに、第３の信号線１１２１と第４の信号線１１２２がそれぞれメッシュ状に形成されることを保証することができる。
一実現可能な実施形態において、図９に示すように、第５の信号線１１１３のサブストレート１１０への正投影は、第１の画素開口１６１及び第２の画素開口１６２のサブストレート１１０への正投影とオーバーラップせず、且つ第１の信号線１１１１のサブストレート１１０への正投影は、第１の方向ｘに沿って第３の画素開口１６３のサブストレート１１０への正投影を通過する。
第６の信号線１１１４のサブストレート１１０への正投影は、第１の画素開口１６１及び第２の画素開口１６２のサブストレート１１０への正投影とオーバーラップせず、且つ第６の信号線１１１４のサブストレート１１０への正投影は第１の方向ｘに沿って第３の画素開口１６３のサブストレート１１０への正投影を通過する。
第７の信号線１１２３のサブストレート１１０への正投影は、第３の画素開口１６３のサブストレート１１０への正投影とオーバーラップせず、且つ第７の信号線１１２３のサブストレート１１０への正投影は第２の方向ｙに沿って第１の画素開口１６１のサブストレート１１０への正投影及び第２の画素開口１６２のサブストレート１１０への正投影を通過する。
第８の信号線１１２４のサブストレート１１０への正投影は、第３の画素開口１６３のサブストレート１１０への正投影とオーバーラップせず、且つ第８の信号線１１２４のサブストレート１１０への正投影は第２の方向ｙに沿って第１の画素開口１６１のサブストレート１１０への正投影及び第２の画素開口１６２のサブストレート１１０への正投影を通過する。
上記実施形態において、第５の信号線１１１３、第６の信号線１１１４は、何れも第１の画素開口１６１、第２の画素開口１６２を通過しないため、第５の信号線１１１３、第６の信号線１１１４、第７の信号線１１２３と第８の信号線１１２４との電気的接続位置を第２の方向ｙに沿って配列された第１の画素開口１６１と第２の画素開口１６２との間に設置することができ、画素開口１６内の発光ユニット３６の発光歩留まりに影響を与えることがない。
一実現可能な実施形態において、図９に示すように、第５の信号線１１１３と第７の信号線１１２３に第５のオーバーラップ領域１９が存在し、第５の信号線１１１３と第８の信号線１１２４に第６のオーバーラップ領域２０が存在し、第６の信号線１１１４と第７の信号線１１２３に第７のオーバーラップ領域２１が存在し、第６の信号線１１１４と第８の信号線１１２４に第８のオーバーラップ領域２２が存在し、第５の信号線１１１３と第７の信号線１１２３とは第５のオーバーラップ領域１９において電気的に接続され、第６の信号線１１１４と第８の信号線１１２４とは第８のオーバーラップ領域２２において電気的に接続され、及び／又は、第５の信号線１１１３と第８の信号線１１２４とは第６のオーバーラップ領域２０において電気的に接続され、第６の信号線１１１４と第７の信号線１１２３とは第７のオーバーラップ領域２１において電気的に接続される。
上記実施形態において、図９に示すように、第５のオーバーラップ領域１９、第６のオーバーラップ領域２０、第７のオーバーラップ領域２１、第８のオーバーラップ領域２２は、何れも電気的に接続されたオーバーラップ領域であってもよい。又は、一部が絶縁されたオーバーラップ領域であり、一部が電気的に接続されたオーバーラップ領域であり、第５の信号線１１１３、第８の信号線１１２４、第６の信号線１１１４、第７の信号線１１２３がメッシュ状であることを確保すればよく、具体的には、１つのメッシュ状又は２つのメッシュ状であってもよい。具体的には、図１０に示すように、第５の信号線１１１３と第７の信号線１１２３とは、第５のオーバーラップ領域１９において電気的に接続され、第５の信号線１１１３と第８の信号線１１２４とは、第６のオーバーラップ領域２０において絶縁され、第６の信号線１１１４と第７の信号線１１２３とは、第７のオーバーラップ領域２１において絶縁され、第６の信号線１１１４と第８の信号線１１２４とは、第８のオーバーラップ領域２２において電気的に接続される。
一実現可能な実施形態において、図１１及び図１２に示すように、第１の信号線１１１１は、第１の延在部１７をさらに含み、第１の延在部１７は、第２のオーバーラップ領域１３に接続され、且つ第２のオーバーラップ領域１３と第２の方向ｙに沿って配列され、第１の延在部１７のサブストレート１１０への正投影は、少なくとも一部が第１の画素開口１６１のサブストレート１１０への正投影外に位置し、第１の延在部１７は、第１の貫通孔を介して第４の信号線１１２２に電気的に接続され、第１の貫通孔のサブストレート１１０への正投影は、第１の画素開口１６１のサブストレート１１０への正投影とオーバーラップしない。
上記実施形態において、第１の延在部１７に第１の貫通孔を設けることにより、第１の信号線１１１１と第４の信号線１１２２との電気的接続を実現することができ、具体的には、第１の貫通孔が第１の延在部１７に形成され、第１の延在部１７が第２のオーバーラップ領域１３に接続されることにより、第１の信号線１１１１と第４の信号線１１２２とのオーバーラップ面積を増大させることができ、第１の延在部１７により、第１の信号線１１１１と第４の信号線１１２２とがオーバーラップして第１の貫通孔を形成する位置を画素開口１６のサブストレート１１０への正投影外に移動させて、第１の信号線１１１１と第４の信号線１１２２との電気的接続を実現し、第１の貫通孔が画素開口１６内の発光ユニット３６の色ずれに影響を与えないようにしている。
上記実施形態において、第５の信号線１１１３は、第１の延在部１７を収容するための第１の仕切り領域を含み、第１の延在部１７の少なくとも一部は、第１の仕切り領域に位置する。
第５の信号線１１１３と第１の信号線１１１１との距離が近いため、第５の信号線１１１３に第１の仕切り領域を設けることで、第１の延在部１７を収容し、第１の延在部１７に第１の貫通孔を設けるために条件を提供する。
一実現可能な実施形態において、図１３及び図１４に示すように、第２の信号線１１１２は、第２の延在部１８をさらに含み、第２の延在部１８は、第３のオーバーラップ領域１４に接続され、且つ第３のオーバーラップ領域１４と第２の方向ｙに沿って配列され、第２の延在部１８のサブストレート１１０への正投影は、少なくとも一部が第１の画素開口１６１のサブストレート１１０への正投影外に位置し、第２の延在部１８は、第２の貫通孔を介して第３の信号線１１２１に電気的に接続され、第２の貫通孔のサブストレート１１０への正投影は、第１の画素開口１６１のサブストレート１１０への正投影とオーバーラップしない。
上記実施形態において、第２の延在部１８に第２の貫通孔を設けることにより、第２の信号線１１１２と第３の信号線１１２１との電気的接続を実現することができ、具体的には、第２の貫通孔が第２の延在部１８に形成され、第２の延在部１８が第３のオーバーラップ領域１４に接続されることにより、第２の信号線１１１２と第３の信号線１１２１とのオーバーラップ面積を増大させ、第２の延在部１８により、第２の信号線１１１２と第３の信号線１１２１とがオーバーラップして第２の貫通孔を形成する位置を画素開口１６のサブストレート１１０への正投影外に移動させて、第２の信号線１１１２と第３の信号線１１２１との電気的接続を実現し、第２の貫通孔が画素開口１６内の発光ユニット３６の色ずれに影響を与えないようにする。
上記実施形態において、第６の信号線１１１４は、第２の延在部１８を収容するための第２の仕切り領域を含み、第２の延在部１８の少なくとも一部は、第２の仕切り領域に位置する。
第６の信号線１１１４と第２の信号線１１１２との距離が近いため、第６の信号線１１１４に第２の仕切り領域を設けることで、第２の延在部１８を収容し、第２の延在部１８に第２の貫通孔を設けるために条件を提供する。
一実現可能な実施形態において、第２の導電層１１２に位置する第１の高レベル信号線をさらに含み、第１の高レベル信号線は、第２の方向ｙに沿って延在し、且つ第１の高レベル信号線のサブストレート１１０への正投影のうち、第２の画素開口１６２及び第１の画素開口１６１のサブストレート１１０への正投影内に位置する部分は、第２の方向ｙに平行な対称軸に対して対称である。
これにより、発光ユニット３６の第１の電極３６１の対称性をより強くして、色ずれ現象を改善し、表示パネル１の表示品質を向上させることができる。
一実現可能な実施形態において、第２の導電層１１２は、第１の導電層１１１のサブストレート１１０から離れる側に位置する。
一実現可能な実施形態において、第１の信号線１１１１と第５の信号線１１１３内の信号は異なる。
具体的には、第１の信号線１１１１内に第１のリセット信号を有し、即ち第１の信号線１１１１、第２の信号線１１１２、第３の信号線１１２１及び第４の信号線１１２２は何れも第１のリセット信号線Ｖｒｅｆ１であり、第５の信号線１１１３内に第２のリセット信号を有し、即ち第５の信号線１１１３、第６の信号線１１１４、第７の信号線１１２３及び第８の信号線１１２４は何れも第２のリセット信号線Ｖｒｅｆ２である。
具体的には、図１５に示すように、駆動回路は、少なくとも１つの発光ユニット３６に電気的に接続され、駆動回路は、第１の発光制御モジュール５００、第１の初期化モジュール７００及び第２の初期化モジュール８００を含む。第２の初期化モジュール８００の制御端は第１の走査信号線Ｓ１に電気的に接続され、第２の初期化モジュール８００の第１の端子は第２のリセット信号線Ｖｒｅｆ２に電気的に接続され、第２の初期化モジュール８００の第２の端子は第１の発光制御モジュール５００の第１の端子に電気的に接続される。第１の初期化モジュール７００の制御端は第１の走査信号線Ｓ１に電気的に接続され、第１の初期化モジュール７００の第１の端子は第１のリセット信号線Ｖｒｅｆ１に電気的に接続され、第１の初期化モジュール７００の第２の端子は第１の発光制御モジュール５００の第２の端子及び発光ユニット３６に電気的に接続される。第１の発光制御モジュール５００の制御端は発光制御信号線ＥＭに電気的に接続され、第１の発光制御モジュール５００の第１の端子は第２の初期化モジュール８００に電気的に接続され、第１の発光制御モジュール５００の第２の端子は第１の初期化モジュール７００及び発光ユニット３６に電気的に接続される。
駆動回路は、駆動モジュール１００、データ書き込みモジュール２００、補償モジュール３００、記憶モジュール４００、第２の発光制御モジュール６００及び第３の初期化モジュール９００をさらに含み、表示パネル１は、第１の高レベル信号線ＥＬＶＤＤ、第１の低レベル信号線ＥＬＶＳＳ、第２の走査信号線Ｓ２、第１の走査信号線Ｓ１、第３の走査信号線Ｓ３、第４の走査信号線Ｓ４Ｓ４、発光制御信号線ＥＭ、データ信号線Ｄａｔａ及び第３のリセット信号線Ｖｒｅｆ３をさらに含む。
ここで、第２の発光制御モジュール６００の制御端は、発光制御信号線ＥＭに接続され、第２の発光制御モジュール６００の第１の端子は第１の高レベル信号線ＥＬＶＤＤ及び記憶モジュール４００の第１の端子に接続され、第２の発光制御モジュール６００の第２の端子はデータ書き込みモジュール２００の第２の端子及び駆動モジュール１００の第１の端子に接続される。
記憶モジュール４００の第１の端子は、第１の高レベル信号線ＥＬＶＤＤ及び第２の発光制御モジュール６００の第１の端子に接続され、記憶モジュール４００の第２の端子は、補償モジュール３００の第１の端子及び駆動モジュール１００の制御端に接続される。
データ書き込みモジュール２００の制御端は、第２の走査信号線Ｓ２に電気的に接続され、データ書き込みモジュール２００の第１の端子は、データ信号線Ｄａｔａに電気的に接続され、データ書き込みモジュール２００の第２の端子は、駆動モジュール１００の第１の端子及び第２の発光制御モジュール６００の第２の端子に接続される。
補償モジュール３００の制御端は、第４の走査信号線Ｓ４に接続され、補償モジュール３００の第１の端子は記憶モジュール４００の第２の端子及び駆動モジュール１００の制御端に接続され、補償モジュール３００の第２の端子は第１のノードＮに電気的に接続される。
駆動モジュール１００の制御端は、記憶モジュール４００の第２の端子及び補償モジュール３００の第１の端子に電気的に接続され、駆動モジュール１００の第１の端子は、データ書き込みモジュール２００の第２の端子及び第２の発光制御モジュール６００の第２の端子に接続され、駆動モジュール１００の第２の端子は、第１のノードＮに電気的に接続される。
第１の発光制御モジュール５００の制御端は、発光制御信号線ＥＭに電気的に接続され、第１の発光制御モジュール５００の第１の端子は、第２の初期化モジュール８００及び第１のノードＮに電気的に接続され、第１の発光制御モジュール５００の第２の端子は、第１の初期化モジュール７００及び発光ユニット３６に電気的に接続される。
第２の初期化モジュール８００の制御端は、第１の走査信号線Ｓ１に電気的に接続され、第２の初期化モジュール８００の第１の端子は、第２のリセット信号線Ｖｒｅｆ２に電気的に接続され、第２の初期化モジュール８００の第２の端子は、第１の発光制御モジュール５００の第１の端子及び第１のノードＮに電気的に接続される。
第１の初期化モジュール７００の制御端は、第１の走査信号線Ｓ１に電気的に接続され、第１の初期化モジュール７００の第１の端子は、第１のリセット信号線Ｖｒｅｆ１に電気的に接続され、第１の初期化モジュール７００の第２の端子は、第１の発光制御モジュール５００の第２の端子及び発光ユニット３６に電気的に接続される。
第３の初期化モジュール９００の制御端は、第３の走査信号線Ｓ３に電気的に接続され、第３の初期化モジュール９００の第１の端子は、第３のリセット信号線Ｖｒｅｆ３に電気的に接続され、第３の初期化モジュール９００の第２の端子は、第２の初期化モジュール８００の第２の端子及び第１のノードＮに電気的に接続される。
発光ユニット３６は、第１の電極３６１及び第２の電極３６３を含み、第１の電極３６１は第１の初期化モジュール７００の第２の端子及び第１の発光制御モジュール５００の第２の端子に電気的に接続され、第２の電極３６３は、第１の低レベル信号線ＥＬＶＳＳに電気的に接続される。
上記実施形態において、第１の初期化モジュール７００は、発光ユニット３６の第１の電極３６１をリセットするためのものであり、第２の初期化モジュール８００は、駆動モジュール１００の第２の端子をリセットするためのものであり、第３の初期化モジュール９００は、駆動モジュール１００の制御端をリセットするためのものであり、ことにより、表示品質の向上に寄与する。
本出願は、表示パネル１をさらに提供し、図１６に示すように、表示パネル１は、アレイ基板１１を含み、アレイ基板１１は、サブストレート１１０と、サブストレート１１０から離れる方向に沿って積層して設けられた第１の半導体層２３、第１の金属層２４、第２の金属層２５、第２の半導体層２６、第３の金属層２７、第４の金属層２８及び第５の金属層２９とを含む。
ここで、アレイ基板１１は、第１のタイプのトランジスタ、第２のタイプのトランジスタ及びコンデンサを含み、第１の半導体層２３は、第１のタイプのトランジスタのソース領域、ドレイン領域及びチャネル領域を形成するために用いられ、第１の金属層２４は、第１のタイプのトランジスタのゲート及びコンデンサの第１の極板を形成するために用いられ、第２の金属層２５は、第２のタイプのトランジスタのボトムゲートを形成するために用いられ、第２の半導体層２６は、第２のタイプのトランジスタのソース領域、ドレイン領域及びチャネル領域を形成するために用いられ、第３の金属層２７は、第２のタイプのトランジスタのトップゲートを形成するために用いられ、第４の金属層２８は、第１のタイプのトランジスタ及び第２のタイプのトランジスタのソース電極及びドレイン電極を形成するために用いられる。
第１の金属層２４、第２の金属層２５、第４の金属層２８及び第３の金属層２７のうちの１つに、第１の方向ｘに沿って延びる第１の信号線１１１１及び第２の信号線１１１２が形成され、第１の信号線１１１１及び第２の信号線１１１２は、第２の方向ｙに沿って配列され、第５の金属層２９に、第２の方向ｙに沿って延びる第３の信号線１１２１及び第４の信号線１１２２が形成され、第３の信号線１１２１及び第４の信号線１１２２は、第１の方向ｘに沿って配列され、第１の方向ｘと第２の方向ｙとは交差し、第３の信号線１１２１及び第４の信号線１１２２は、同じ信号を伝送する。
サブストレート１１０に垂直な方向に沿って、第１の信号線１１１１と第３の信号線１１２１に第１のオーバーラップ領域１２が存在し、第１の信号線１１１１と第４の信号線１１２２に第２のオーバーラップ領域１３が存在し、第２の信号線１１１２と第３の信号線１１２１に第３のオーバーラップ領域１４が存在し、第２の信号線１１１２と第４の信号線１１２２に第４のオーバーラップ領域１５が存在し、第１の信号線１１１１と第３の信号線１１２１は第１のオーバーラップ領域１２において電気的に接続され、第１の信号線１１１１と第４の信号線１１２２は第２のオーバーラップ領域１３において絶縁され、及び／又は第２の信号線１１１２と第３の信号線１１２１は第３のオーバーラップ領域１４において絶縁され、第２の信号線１１１２と第４の信号線１１２２は第４のオーバーラップ領域１５において電気的に接続され、第１のオーバーラップ領域１２と第４のオーバーラップ領域１５のサブストレート１１０への正投影は、何れも画素開口１６のサブストレート１１０への正投影外に位置し、第２のオーバーラップ領域１３と第３のオーバーラップ領域１４のサブストレート１１０への正投影は、何れも少なくとも一部が１種類の画素開口１６のサブストレート１１０への正投影内に位置する。
本出願に係る上記表示パネル１において、第１の信号線１１１１と第３の信号線１１２１は、それら内の信号が同じであり、且つ交差する位置に第１のオーバーラップ領域１２が形成されて電気的に接続されることにより、第１の信号線１１１１と第３の信号線１１２１がメッシュ状構造を形成する。第１のオーバーラップ領域１２のサブストレート１１０への正投影と画素開口１６のサブストレート１１０への正投影とがオーバーラップしないことにより、第１のオーバーラップ領域１２においてビアホールを介して第１の信号線１１１１と第３の信号線１１２１との電気的接続を実現することができ、該ビアホールは画素開口１６の領域内に位置しないため、ビアホールの存在によりビアホールの上方の膜層が平坦ではないことに起因して画素開口１６に対応する発光ユニット３６の表示不良を引き起こすことがない。
第２の信号線１１１２と第４の信号線１１２２は、それら内の信号が同じであり、且つ交差する位置に第４のオーバーラップ領域１５が形成されて電気的に接続されることにより、第２の信号線１１１２と第４の信号線１１２２がメッシュ状構造を形成する。第４のオーバーラップ領域１５のサブストレート１１０への正投影と画素開口１６のサブストレート１１０への正投影とがオーバーラップせず、即ち、第４のオーバーラップ領域１５においてビアホールを介して第２の信号線１１１２と第４の信号線１１２２との電気的接続を実現し、且つ該ビアホールが画素開口１６の領域内に位置しないため、ビアホールの存在によりビアホールの上方の膜層が平坦ではないことに起因して画素開口１６に対応する発光ユニット３６の表示不良を引き起こすことがない。
第１の信号線１１１１と第４の信号線１１２２に第２のオーバーラップ領域１３が存在し、第２の信号線１１１２と第３の信号線１１２１に第３のオーバーラップ領域１４が存在し、第１の信号線１１１１と第４の信号線１１２２は第２のオーバーラップ領域１３において絶縁され、及び／又は、第２の信号線１１１２と第３の信号線１１２１は第３のオーバーラップ領域１４において絶縁され、第２のオーバーラップ領域１３と第３のオーバーラップ領域１４のサブストレート１１０への正投影は、何れも少なくとも一部が１種類の画素開口１６のサブストレート１１０への正投影内に位置し、これにより、第２のオーバーラップ領域１３及び／又は第３のオーバーラップ領域１４の位置にビアホールを設ける必要がなく、ビアホールの数を低減して画素開口１６に対応する発光ユニット３６の表示歩留まりへの影響を低減することができる。
本出願に係る上記表示パネル１は、第３の信号線１１２１と第４の信号線１１２２とが同じ信号を伝送し、且つ第１の信号線１１１１と第３の信号線１１２１とが電気的に接続され、第２の信号線１１１２と第４の信号線１１２２とが電気的に接続されることを実現した上で、電気的に接続されるために必要なビアホールのサブストレート１１０への正投影の大部分又は全部が画素開口１６のサブストレート１１０への正投影外に位置するようにし、ビアホールの存在により画素開口１６内の発光ユニット３６の電極平坦性に影響を与えて色ずれが大きくなるという問題を改善し、表示パネル１の表示品質を向上させることができる。
具体的には、第１の半導体層２３の材質は、ポリシリコン半導体を含み、第２の半導体層２６の材質は、金属酸化物半導体を含む。
上記実施形態では、第２のタイプのトランジスタは、酸化物半導体トランジスタであり、且つ、第２のタイプのトランジスタは、ダブルゲートトランジスタであってもよい。
上記実施形態では、第１の半導体層２３と第１の金属層２４との間に第１の絶縁層３０が形成され、第１の金属層２４と第２の金属層２５との間に第２の絶縁層３１が形成され、第２の金属層２５と第２の半導体層２６との間に第３の絶縁層３２が形成され、第２の半導体層２６と第３の金属層２７との間に第４の絶縁層３３が形成され、第３の金属層２７と第４の金属層２８との間に第５の絶縁層３４が形成され、第４の金属層２８と第５の金属層２９との間に第６の絶縁層３５が形成され、第３の信号線１１２１と第４の信号線１１２２が第５の金属層２９に形成されている。
一実現可能な実施形態において、第１の信号線１１１１と第２の信号線１１１２は第１の金属層２４に形成され、第１の信号線１１１１と第３の信号線１１２１は第１のオーバーラップ領域１２において第１のビアホールを介して電気的に接続され、第２の信号線１１１２と第４の信号線１１２２は第４のオーバーラップ領域１５において第２のビアホールを介して電気的に接続され、第１のビアホール、第２のビアホールは、第２の絶縁層３１、第３の絶縁層３２、第４の絶縁層３３、第５の絶縁層３４及び第６の絶縁層３５を貫通する。
別の実現可能な実施形態において、第１の信号線１１１１と第２の信号線１１１２は第２の金属層２５に形成され、第１の信号線１１１１と第３の信号線１１２１は第１のオーバーラップ領域１２において第１のビアホールを介して電気的に接続され、第２の信号線１１１２と第４の信号線１１２２は第４のオーバーラップ領域１５において第２のビアホールを介して電気的に接続され、第１のビアホール、第２のビアホールは、第３の絶縁層３２、第４の絶縁層３３、第５の絶縁層３４及び第６の絶縁層３５を貫通する。
別の実現可能な実施形態において、第１の信号線１１１１と第２の信号線１１１２は第４の金属層２８に形成され、第１の信号線１１１１と第３の信号線１１２１は第１のオーバーラップ領域１２において第１のビアホールを介して電気的に接続され、第２の信号線１１１２と第４の信号線１１２２は第４のオーバーラップ領域１５において第２のビアホールを介して電気的に接続され、第１のビアホール、第２のビアホールは第６の絶縁層３５を貫通する。
別の実現可能な実施形態において、第１の信号線１１１１と第２の信号線１１１２は第３の金属層２７に形成され、第１の信号線１１１１と第３の信号線１１２１は第１のオーバーラップ領域１２において第１のビアホールを介して電気的に接続され、第２の信号線１１１２と第４の信号線１１２２は第４のオーバーラップ領域１５において第２のビアホールを介して電気的に接続され、第１のビアホール、第２のビアホールは第５の絶縁層３４及び第６の絶縁層３５を貫通する。
一実現可能な実施形態において、図１６に示すように、アレイ基板１１の一側に位置する発光層と隔離構造３７とをさらに含み、発光層は発光ユニット３６を含み、隔離構造３７は本体部と本体部に開設された隔離開口３７０とを含み、発光ユニット３６のアレイ基板１１への正投影は隔離開口３７０のアレイ基板１１への正投影内に位置する。
具体的には、発光ユニット３６は、基板から離れる方向に沿って積層して設けられた第１の電極３６１、発光機能層３６２及び第２の電極３６３を含む。
上記実施形態において、隔離構造３７は、発光ユニット３６の第２の電極３６３と発光機能層３６２とを遮断することで、異なる発光ユニット３６の相互独立を実現し、隣接する発光ユニット３６の間のクロストーク問題を改善し、表示パネル１の表示品質の向上に寄与する。同時に、隔離構造３７を採用して、発光ユニット３６の製造過程においてマスクプレートを使用する必要がなく、発光ユニット３６間の間隔を小さくして開口率を向上させることができる一方、コストを節約することができる。
具体的には、隔離構造３７は、第１の隔離部３７１と第２の隔離部３７２とを含み、第２の隔離部３７２は、第１の隔離部３７１のサブストレート１１０から離れる側に位置し、第２の隔離部３７２のサブストレート１１０への正投影は、第１の隔離部３７１のサブストレート１１０への正投影を覆う。
上記実施形態において、隔離構造３７における第２の隔離部３７２と第１の隔離部３７１との間に段差部が形成され、発光機能層３６２と第２の電極３６３とが段差部において遮断されて、異なる発光ユニット３６間の相互独立を実現してもよい。さらに好ましくは、第２の電極３６３は、第１の隔離部３７１に電気的に接続され、これにより、第２の電極３６３の内部に必要な電源信号の伝送需要を実現することに寄与する。
特許ＰＣＴ／ＣＮ２０２３／１３４５１８、特許２０２３１０７５９３７０．２、特許２０２３１０７４０４１２．８、特許２０２３１０７０７２０９．０及び特許２０２３１１３４６１９６．５に、隔離構造の関連技術案が記載されており、参照のために、その内容は引用により本出願に組み込まれる。
本出願は、表示装置２をさらに提供し、図１７に示すように、本出願の上記実施形態に係るいずれかの表示パネル１を含む。
該表示装置２の色ずれ問題が改善され、表示品質が向上し、ユーザ体験の更なる向上に寄与する。
該表示装置２は、携帯電話、ノートパソコン等の携帯端末、又はテレビ、パソコンディスプレイ等の固定端末であってもよく、又は腕時計等のウェアラブルデバイス等であってもよく、本出願では特に限定されない。
本出願の上記の実施例によれば、これらの実施例は、すべての詳細を詳述するものではなく、本発明の特定の実施例のみを限定するものでもない。上記の説明に照らして、多くの修正および変更が可能であることは明らかである。本明細書は、本出願の原理および実際の応用をよりよく解釈するために、これらの実施例を選択し、具体的に説明し、それによって、当業者が本出願および本出願に基づく修正を十分に利用できるようにする。本出願は、特許請求の範囲及びその全ての範囲及び均等物によってのみ限定される。

Claims (20)

  1. サブストレートと前記サブストレート側に順に積層して設けられた第１の導電層、絶縁層及び第２の導電層とを含み、前記第１の導電層は、第１の方向に沿って延在する第１の信号線及び第２の信号線を含み、前記第２の導電層は、第２の方向に沿って延在する第３の信号線及び第４の信号線を含み、前記第１の方向と前記第２の方向とが交差し、前記第１の信号線と前記第２の信号線とは前記第２の方向に沿って配列され、前記第３の信号線と前記第４の信号線とは前記第１の方向に沿って配列され、且つ前記第３の信号線と前記第４の信号線は、同じ信号を伝送するアレイ基板を備え、
    前記サブストレートに垂直な方向に沿って、前記第１の信号線と前記第３の信号線には第１のオーバーラップ領域が存在し、前記第１の信号線と前記第４の信号線には第２のオーバーラップ領域が存在し、前記第２の信号線と前記第３の信号線には第３のオーバーラップ領域が存在し、前記第２の信号線と前記第４の信号線には第４のオーバーラップ領域が存在し、前記第１の信号線と前記第３の信号線とは前記第１のオーバーラップ領域において電気的に接続され、
    前記第１の信号線と前記第４の信号線とは前記第２のオーバーラップ領域において絶縁され、及び／又は前記第２の信号線と前記第３の信号線とは前記第３のオーバーラップ領域において絶縁され、
    前記第２の信号線と前記第４の信号線とは前記第４のオーバーラップ領域において電気的に接続され、前記第１のオーバーラップ領域及び前記第４のオーバーラップ領域の前記サブストレートへの正投影は、何れも１種類の画素開口の前記サブストレートへの正投影外に位置し、前記第２のオーバーラップ領域及び前記第３のオーバーラップ領域の前記サブストレートへの正投影は、何れも少なくとも一部が１種類の前記画素開口の前記サブストレートへの正投影内に位置し、前記画素開口は、前記アレイ基板の前記サブストレートから前記絶縁層に向かう側に位置し、
    前記第１の信号線内及び前記第３の信号線内に第１のリセット信号を有することを特徴とする表示パネル。
  2. 前記画素開口は、第１の画素開口を含み、前記第２のオーバーラップ領域及び前記第３のオーバーラップ領域の前記サブストレートへの正投影は、何れも少なくとも一部が前記第１の画素開口の前記サブストレートへの正投影内に位置し、
    前記第１のオーバーラップ領域及び前記第４のオーバーラップ領域の前記サブストレートへの正投影は、何れも前記第１の画素開口の前記サブストレートへの正投影外に位置し、前記第１の画素開口は、青色発光ユニットを収容するために用いられることを特徴とする請求項１に記載の表示パネル。
  3. 前記画素開口は、第２の画素開口をさらに含み、前記第１の画素開口と前記第２の画素開口とは、前記第２の方向に沿って交互に配列され、且つ前記第１の画素開口と前記第２の画素開口とは、更に前記第１の方向に沿って交互に配列され、前記第１のオーバーラップ領域と前記第４のオーバーラップ領域とは、前記第２の方向に沿って隣接する前記第１の画素開口と前記第２の画素開口との間に位置し、
    前記第２の画素開口は、赤色発光ユニットを収容するために用いられることを特徴とする請求項２に記載の表示パネル。
  4. 複数の前記第１の画素開口及び前記第２の画素開口は、第２の方向に沿って交互に配列されて第１の画素列を形成し、隣接する２つの前記第１の画素列のうち、一方の前記第１の画素列に前記第１のオーバーラップ領域及び前記第３のオーバーラップ領域が位置し、他方の前記第１の画素列に前記第２のオーバーラップ領域及び前記第４のオーバーラップ領域が位置することを特徴とする請求項３に記載の表示パネル。
  5. 前記画素開口は、第３の画素開口をさらに含み、複数の前記第３の画素開口は、前記第２の方向に沿って配列されて第２の画素列を形成し、前記第１の画素列と前記第２の画素列とは、前記第１の方向に沿って交互に配列されることを特徴とする請求項４に記載の表示パネル。
  6. 前記第３の画素開口の周側に、２つの前記第１の画素開口及び２つの前記第２の画素開口が設けられ、且つ２つの前記第１の画素開口及び２つの前記第２の画素開口は、前記第３の画素開口の周側に交互に分布されることを特徴とする請求項５に記載の表示パネル。
  7. 前記第１の信号線の前記サブストレートへの正投影は、前記第２の画素開口及び前記第３の画素開口の前記サブストレートへの正投影とオーバーラップせず、且つ前記第１の信号線の前記サブストレートへの正投影は、前記第１の方向に沿って前記第１の画素開口の前記サブストレートへの正投影を通過し、
    前記第２の信号線の前記サブストレートへの正投影は、前記第２の画素開口及び前記第３の画素開口の前記サブストレートへの正投影とオーバーラップせず、且つ前記第２の信号線の前記サブストレートへの正投影は、前記第１の方向に沿って前記第１の画素開口の前記サブストレートへの正投影を通過し、
    前記第３の信号線の前記サブストレートへの正投影は、前記第３の画素開口の前記サブストレートへの正投影とオーバーラップせず、且つ前記第３の信号線の前記サブストレートへの正投影は、前記第２の方向に沿って前記第１の画素開口の前記サブストレートへの正投影及び前記第２の画素開口の前記サブストレートへの正投影を通過し、
    前記第４の信号線の前記サブストレートへの正投影は、前記第３の画素開口の前記サブストレートへの正投影とオーバーラップせず、且つ前記第４の信号線の前記サブストレートへの正投影は、前記第２の方向に沿って前記第１の画素開口の前記サブストレートへの正投影及び前記第２の画素開口の前記サブストレートへの正投影を通過することを特徴とする請求項５に記載の表示パネル。
  8. 前記第１の信号線と前記第４の信号線とは、前記第２のオーバーラップ領域において絶縁され、且つ前記第２の信号線と前記第３の信号線とは、前記第３のオーバーラップ領域において絶縁され、
    又は、前記第１の信号線と前記第４の信号線とは、前記第２のオーバーラップ領域において絶縁され、前記第２の信号線と前記第３の信号線とは、前記第３のオーバーラップ領域において電気的に接続され、
    又は、前記第１の信号線と前記第４の信号線とは、前記第２のオーバーラップ領域において電気的に接続され、前記第２の信号線と前記第３の信号線とは、前記第３のオーバーラップ領域において絶縁され、
    又は、前記第１の信号線と前記第４の信号線とは、一部の前記第２のオーバーラップ領域において絶縁され、一部の予め設定された前記第２のオーバーラップ領域において電気的に接続され、前記第２の信号線と前記第３の信号線とは、一部の前記第３のオーバーラップ領域において絶縁され、一部の予め設定された前記第３のオーバーラップ領域において電気的に接続され、一部の予め設定された前記第２のオーバーラップ領域と一部の予め設定された前記第３のオーバーラップ領域との数の和は、前記第２のオーバーラップ領域と前記第３のオーバーラップ領域との数の和の半分又は１／４であることを特徴とする請求項１に記載の表示パネル。
  9. 前記第１の導電層は、前記第１の方向に沿って延びる第５の信号線及び第６の信号線をさらに含み、前記第２の導電層は、前記第２の方向に沿って延びる第７の信号線及び第８の信号線をさらに含み、前記第５の信号線及び前記第６の信号線は、前記第２の方向に沿って配列され、前記第７の信号線及び前記第８の信号線は、前記第１の方向に沿って配列され、前記第７の信号線及び前記第８の信号線は、同じ信号を伝送することを特徴とする請求項１に記載の表示パネル。
  10. 前記第３の信号線と前記第４の信号線とは、前記第１の方向に沿って隣接して設けられ、前記第７の信号線と前記第８の信号線とは、前記第１の方向に沿って隣接して設けられ、前記第５の信号線は、隣接する前記第１の信号線と前記第２の信号線との間に位置し、前記第６の信号線は、隣接する前記第１の信号線と前記第２の信号線との間に位置し、前記第５の信号線と前記第６の信号線との間に前記第１の信号線又は前記第２の信号線が設けられることを特徴とする請求項９に記載の表示パネル。
  11. 前記画素開口は、第１の画素開口、第２の画素開口及び第３の画素開口を含み、前記第１の画素開口及び前記第２の画素開口は、前記第２の方向に沿って交互に配列され、且つ前記第１の画素開口及び前記第２の画素開口は、さらに前記第１の方向に沿って交互に配列され、複数の前記第１の画素開口及び前記第２の画素開口は、第２の方向に沿って交互に配列されて第１の画素列を形成し、複数の前記第３の画素開口は、前記第２の方向に沿って配列されて第２の画素列を形成し、前記第１の画素列及び前記第２の画素列は、前記第１の方向に沿って交互に配列され、前記第５の信号線の前記サブストレートへの正投影は、前記第１の画素開口及び前記第２の画素開口の前記サブストレートへの正投影とオーバーラップせず、且つ前記第１の信号線の前記サブストレートへの正投影は、前記第１の方向に沿って前記第３の画素開口の前記サブストレートへの正投影を通過し、
    前記第２のオーバーラップ領域及び前記第３のオーバーラップ領域の前記サブストレートへの正投影は、何れも少なくとも一部が前記第１の画素開口の前記サブストレートへの正投影内に位置し、
    前記第１のオーバーラップ領域及び前記第４のオーバーラップ領域は、前記第２の方向に沿って隣接する前記第１の画素開口と前記第２の画素開口との間に位置し、
    隣接する２つの前記第１の画素列のうち、一方の前記第１の画素列に前記第１のオーバーラップ領域及び前記第３のオーバーラップ領域が位置し、他方の前記第１の画素列に前記第２のオーバーラップ領域及び前記第４のオーバーラップ領域が位置し、
    前記第６の信号線の前記サブストレートへの正投影は、前記第１の画素開口及び前記第２の画素開口の前記サブストレートへの正投影とオーバーラップせず、且つ前記第６の信号線の前記サブストレートへの正投影は、前記第１の方向に沿って前記第３の画素開口の前記サブストレートへの正投影を通過し、
    前記第７の信号線の前記サブストレートへの正投影は、前記第３の画素開口の前記サブストレートへの正投影とオーバーラップせず、且つ前記第７の信号線の前記サブストレートへの正投影は、前記第２の方向に沿って前記第１の画素開口の前記サブストレートへの正投影及び前記第２の画素開口の前記サブストレートへの正投影を通過し、
    前記第８の信号線の前記サブストレートへの正投影は、前記第３の画素開口の前記サブストレートへの正投影とオーバーラップせず、且つ前記第８の信号線の前記サブストレートへの正投影は、前記第２の方向に沿って前記第１の画素開口の前記サブストレートへの正投影及び前記第２の画素開口の前記サブストレートへの正投影を通過することを特徴とする請求項１０に記載の表示パネル。
  12. 前記第１の信号線は、第１の延在部をさらに含み、前記第１の延在部は、前記第２のオーバーラップ領域に接続され、且つ前記第２のオーバーラップ領域と前記第２の方向に沿って配列され、前記第１の延在部の前記サブストレートへの正投影の少なくとも一部は、前記第１の画素開口の前記サブストレートへの正投影外に位置し、前記第１の延在部は、第１の貫通孔を介して前記第４の信号線に電気的に接続され、前記第１の貫通孔の前記サブストレートへの正投影は、前記第１の画素開口の前記サブストレートへの正投影とオーバーラップせず、
    前記第５の信号線は、前記第１の延在部を収容するための第１の仕切り領域を含み、前記第１の延在部の少なくとも一部は、前記第１の仕切り領域に位置することを特徴とする請求項１１に記載の表示パネル。
  13. 前記第２の信号線は、第２の延在部をさらに含み、前記第２の延在部は、前記第３のオーバーラップ領域に接続され、且つ前記第３のオーバーラップ領域と前記第２の方向に沿って配列され、前記第２の延在部の前記サブストレートへの正投影の少なくとも一部は、前記第１の画素開口の前記サブストレートへの正投影外に位置し、前記第２の延在部は、第２の貫通孔を介して前記第３の信号線に電気的に接続され、前記サブストレートにおける前記第２の貫通孔の正投影は、前記第１の画素開口の前記サブストレートへの正投影とオーバーラップせず、
    前記第６の信号線は、前記第２の延在部を収容するための第２の仕切り領域を含み、前記第２の延在部の少なくとも一部は、前記第２の仕切り領域に位置することを特徴とする請求項１１に記載の表示パネル。
  14. 前記第５の信号線と前記第７の信号線には第５のオーバーラップ領域が存在し、前記第５の信号線と前記第８の信号線には第６のオーバーラップ領域が存在し、前記第６の信号線と前記第７の信号線には第７のオーバーラップ領域が存在し、前記第６の信号線と前記第８の信号線には第８のオーバーラップ領域が存在し、
    前記第５の信号線と前記第７の信号線とは前記第５のオーバーラップ領域において電気的に接続され、前記第６の信号線と前記第８の信号線とは前記第８のオーバーラップ領域において電気的に接続され、
    及び／又は、前記第５の信号線と前記第８の信号線とは前記第６のオーバーラップ領域において電気的に接続され、前記第６の信号線と前記第７の信号線とは前記第７のオーバーラップ領域において電気的に接続されることを特徴とする請求項９に記載の表示パネル。
  15. 前記第７の信号線内に第２のリセット信号を有し、
    前記表示パネルは、少なくとも１つの発光ユニットに電気的に接続され、第１の発光制御モジュールと、第１の初期化モジュールと、第２の初期化モジュールとを含む複数の駆動回路をさらに含み、
    前記第２の初期化モジュールの制御端は、第１の走査信号線に電気的に接続され、前記第２の初期化モジュールの第１の端子は、第２のリセット信号線に電気的に接続され、前記第２の初期化モジュールの第２の端子は、前記第１の発光制御モジュールの第１の端子に電気的に接続され、
    前記第１の初期化モジュールの制御端は、前記第１の走査信号線に電気的に接続され、前記第１の初期化モジュールの第１の端子は、第１のリセット信号線に電気的に接続され、前記第１の初期化モジュールの第２の端子は、前記第１の発光制御モジュールの第２の端子及び前記発光ユニットに電気的に接続されることを特徴とする請求項９に記載の表示パネル。
  16. 前記第２の導電層に位置する第１の高レベル信号線をさらに含み、前記第１の高レベル信号線は、前記第２の方向に沿って延在し、且つ前記第１の高レベル信号線が前記サブストレートへの正投影において前記第２の画素開口及び前記第１の画素開口の前記サブストレートへの正投影内に位置する部分は、前記第２の方向に平行な対称軸に対して対称であることを特徴とする請求項３に記載の表示パネル。
  17. サブストレートと、前記サブストレートから離れる方向に沿って積層して設けられた第１の半導体層、第１の金属層、第２の金属層、第２の半導体層、第３の金属層、第４の金属層及び第５の金属層とを含むアレイ基板を含み、
    前記アレイ基板は、第１のタイプのトランジスタ、第２のタイプのトランジスタ及びコンデンサを含み、前記第１の半導体層は、前記第１のタイプのトランジスタのソース領域、ドレイン領域及びチャネル領域を形成するために用いられ、前記第１の金属層は、前記第１のタイプのトランジスタのゲート及びコンデンサの第１の極板を形成するために用いられ、前記第２の金属層は、前記第２のタイプのトランジスタのボトムゲートを形成するために用いられ、前記第２の半導体層は、前記第２のタイプのトランジスタのソース領域、ドレイン領域及びチャネル領域を形成するために用いられ、前記第３の金属層は、前記第２のタイプのトランジスタのトップゲートを形成するために用いられ、前記第４の金属層は、前記第１のタイプのトランジスタ及び前記第２のタイプのトランジスタのソース電極及びドレイン電極を形成するために用いられ、
    前記第１の金属層、前記第２の金属層、前記第３の金属層及び前記第４の金属層のうちの１つに、第１の方向に沿って延在する第１の信号線及び第２の信号線が形成され、前記第１の信号線及び前記第２の信号線は、第２の方向に沿って配列され、前記第４の金属層に、第２の方向に沿って延在する第３の信号線及び第４の信号線が形成され、前記第３の信号線及び前記第４の信号線は、前記第１の方向に沿って配列され、前記第１の方向は、前記第２の方向と交差し、前記第３の信号線及び前記第４の信号線は、同じ信号を伝送し、
    前記サブストレートに垂直な方向に沿って、前記第１の信号線と前記第３の信号線に第１のオーバーラップ領域が存在し、前記第１の信号線と前記第４の信号線には第２のオーバーラップ領域が存在し、前記第２の信号線と前記第３の信号線には第３のオーバーラップ領域が存在し、前記第２の信号線と前記第４の信号線には第４のオーバーラップ領域が存在し、前記第１の信号線と前記第３の信号線とは前記第１のオーバーラップ領域において電気的に接続され、
    前記第１の信号線と前記第４の信号線とは前記第２のオーバーラップ領域において絶縁され、及び／又は、前記第２の信号線と前記第３の信号線とは前記第３のオーバーラップ領域において絶縁され、
    前記第２の信号線と前記第４の信号線とは前記第４のオーバーラップ領域において電気的に接続され、前記第１のオーバーラップ領域及び前記第４のオーバーラップ領域の前記サブストレートへの正投影は、何れも１種類の画素開口の前記サブストレートへの正投影外に位置し、前記第２のオーバーラップ領域及び前記第３のオーバーラップ領域の前記サブストレートへの正投影は、何れも少なくとも一部が１種類の前記画素開口の前記サブストレートへの正投影内に位置し、
    前記第１の信号線内及び前記第３の信号線内に第１のリセット信号を有することを特徴とする表示パネル。
  18. 前記第１の半導体層と前記第１の金属層との間に第１の絶縁層が形成され、前記第１の金属層と前記第２の金属層との間に第２の絶縁層が形成され、前記第２の金属層と前記第２の半導体層との間に第３の絶縁層が形成され、前記第２の半導体層と前記第３の金属層との間に第４の絶縁層が形成され、前記第３の金属層と前記第４の金属層との間に第５の絶縁層が形成され、前記第４の金属層と前記第５の金属層との間に第６の絶縁層が形成され、前記第３の信号線と前記第４の信号線とは前記第５の金属層に形成され、
    前記第１の信号線と前記第２の信号線とは、前記第１の金属層に形成され、前記第１の信号線と前記第３の信号線とは、前記第１のオーバーラップ領域において第１のビアホールを介して電気的に接続され、前記第２の信号線と前記第４の信号線とは、前記第４のオーバーラップ領域において第２のビアホールを介して電気的に接続され、前記第１のビアホール及び前記第２のビアホールは、前記第２の絶縁層、前記第３の絶縁層、前記第４の絶縁層、前記第５の絶縁層及び前記第６の絶縁層を貫通し、
    又は、前記第１の信号線と前記第２の信号線とは、前記第２の金属層に形成され、前記第１の信号線と前記第３の信号線とは、前記第１のオーバーラップ領域において第１のビアホールを介して電気的に接続され、前記第２の信号線と前記第４の信号線とは、前記第４のオーバーラップ領域において第２のビアホールを介して電気的に接続され、前記第１のビアホール及び前記第２のビアホールは、前記第３の絶縁層、前記第４の絶縁層、前記第５の絶縁層及び前記第６の絶縁層を貫通し、
    又は、前記第１の信号線と前記第２の信号線とは、前記第４の金属層に形成され、前記第１の信号線と前記第３の信号線とは、前記第１のオーバーラップ領域において第１のビアホールを介して電気的に接続され、前記第２の信号線と前記第４の信号線とは、前記第４のオーバーラップ領域において第２のビアホールを介して電気的に接続され、前記第１のビアホール及び前記第２のビアホールは、前記第６の絶縁層を貫通し、
    又は、前記第１の信号線と前記第２の信号線とは、前記第３の金属層に形成され、前記第１の信号線と前記第３の信号線とは、前記第１のオーバーラップ領域において第１のビアホールを介して電気的に接続され、前記第２の信号線と前記第４の信号線とは、前記第４のオーバーラップ領域において第２のビアホールを介して電気的に接続され、前記第１のビアホール及び前記第２のビアホールは、前記第５の絶縁層及び前記第６の絶縁層を貫通し、
    前記第１の半導体層の材質はポリシリコン半導体を含み、前記第２の半導体層の材質は金属酸化物半導体を含むことを特徴とする請求項１７に記載の表示パネル。
  19. 前記アレイ基板側に位置する発光層と隔離構造とをさらに含み、前記発光層は発光ユニットを含み、前記隔離構造は本体部と前記本体部に開設された隔離開口とを含み、前記発光ユニットの前記アレイ基板への正投影は前記隔離開口の前記アレイ基板への正投影内に位置し、
    前記本体部は、第１の隔離部と第２の隔離部とを含み、前記第２の隔離部は、前記第１の隔離部の前記アレイ基板から離れる側に位置し、前記第２の隔離部の前記アレイ基板への正投影は、前記第１の隔離部の前記アレイ基板への正投影を覆い、
    前記発光ユニットは、前記サブストレートから離れる方向に沿って積層して設けられた第１の電極、発光機能層及び第２の電極を含み、前記第２の電極は、前記第１の隔離部に電気的に接続されることを特徴とする請求項１７に記載の表示パネル。
  20. 請求項１～１９のいずれか１項に記載の表示パネルを備えることを特徴とする表示装置。
JP2024211191A 2024-01-02 2024-12-04 表示パネル及び表示装置 Active JP7843823B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202410008807.3A CN120265053A (zh) 2024-01-02 2024-01-02 显示面板和显示装置
CN202410008807.3 2024-01-02

Publications (2)

Publication Number Publication Date
JP2025106158A JP2025106158A (ja) 2025-07-14
JP7843823B2 true JP7843823B2 (ja) 2026-04-10

Family

ID=96174243

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2024211191A Active JP7843823B2 (ja) 2024-01-02 2024-12-04 表示パネル及び表示装置

Country Status (4)

Country Link
US (1) US20250221211A1 (ja)
JP (1) JP7843823B2 (ja)
KR (1) KR20250106208A (ja)
CN (1) CN120265053A (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116018025A (zh) 2021-10-20 2023-04-25 北京京东方技术开发有限公司 显示基板及显示装置
JP2023533092A (ja) 2020-05-06 2023-08-02 京東方科技集團股▲ふん▼有限公司 表示基板及びその駆動方法、表示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023533092A (ja) 2020-05-06 2023-08-02 京東方科技集團股▲ふん▼有限公司 表示基板及びその駆動方法、表示装置
CN116018025A (zh) 2021-10-20 2023-04-25 北京京东方技术开发有限公司 显示基板及显示装置

Also Published As

Publication number Publication date
US20250221211A1 (en) 2025-07-03
KR20250106208A (ko) 2025-07-09
CN120265053A (zh) 2025-07-04
JP2025106158A (ja) 2025-07-14

Similar Documents

Publication Publication Date Title
JP7453277B2 (ja) エレクトロルミネセント表示パネル、及び表示装置
CN115206235B (zh) 显示基板及显示装置
CN113196495B (zh) 显示基板及显示装置
CN107945738B (zh) 一种有机发光显示面板和电子设备
JP7566796B2 (ja) 表示パネル及びその製作方法、表示装置
JP7477530B2 (ja) アレイ基板及び表示装置
CN110931515B (zh) 一种阵列基板、显示面板以及显示装置
CN115768203A (zh) 显示面板及显示装置
JP2022539621A (ja) ディスプレイパネル及びその製造方法、表示装置
CN113314579A (zh) 显示面板及显示装置
WO2023071560A1 (zh) 显示模组和显示设备
CN112997241B (zh) 阵列基板以及显示面板
US20240145491A1 (en) Array substrate, display panel and display device
WO2025020510A1 (zh) 显示面板及其制作方法和显示装置
US12389772B2 (en) Display panel and electronic device
JP7646572B2 (ja) 表示パネル及びその製作方法、表示装置
JP7681586B2 (ja) Ｏｌｅｄ表示装置のためのリード線配置構造および表示装置
CN116504175B (zh) 显示面板及显示装置
CN117279441A (zh) 显示面板及其制备方法、显示装置
JP7843823B2 (ja) 表示パネル及び表示装置
JP7850349B2 (ja) 表示パネル、及び表示装置
US20250212641A1 (en) Display panel and display device
CN116867320B (zh) 显示面板及显示装置
CN118678748A (zh) 显示面板和显示装置
JP2025146809A (ja) 表示パネル及び表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20241204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20250909

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20251209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20260310

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20260331

R150 Certificate of patent or registration of utility model

Ref document number: 7843823

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150