JP7846499B2 - 固体撮像装置、固体撮像装置の駆動方法、および電子機器 - Google Patents

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。

光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。

ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。

ＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)を有するＦＤアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列（カラム）出力方向へと読み出すような列並列出力型が主流である。

ところで、特性向上のため、広ダイナミックレンジを持つ高画質のＣＭＯＳイメージセンサを実現する方法が種々提案されている（たとえば特許文献１参照）。

特許文献１には、フォトダイオードＰＤと蓄積容量Ｃｓを備え、フォトダイオードＰＤの容量よりも大きい蓄積容量Ｃｓに信号電荷を保持することで、最大信号を増大させてダイナミックレンジを拡大することができるようにした固体撮像装置が記載されている。

この固体撮像装置では、高輝度時に、フォトダイオードＰＤから溢れ出した電荷を蓄積容量Ｃｓに保持する。蓄積容量Ｃｓに溢れ出した高輝度信号は低変換利得（ＬＣＧ（ＦＤ容量ＣＦｄ＋Ｃｓ）で読み出す。低輝度信号は高変換利得（ＨＣＧ（ＦＤ容量ＣＦｄ）による高利得読み出しを行う。

また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。

それらの中で、その最も進んだ回路のひとつが、列（カラム）毎にアナログ－デジタル変換器（ＡＤＣ（Analog digital converter)）を備え、画素信号をデジタル信号として取り出す回路である（たとえば特許文献２，３参照）。

この列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（カラムＡＤ方式ＣＭＯＳイメージセンサ）では、比較器（コンパレータ）はいわゆるＲＡＭＰ波と画素信号の比較をして、後段のカウンタでデジタルＣＤＳを行うことによりＡＤ変換を行う。

しかしながら、この種のＣＭＯＳイメージセンサは、信号の高速転送が可能であるが、グローバルシャッタ読み出しができないという不利益がある。

これに対して、各画素に比較器を含むＡＤＣ（さらにはメモリ部）を配置して、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタをも実現可能にするデジタル画素（ピクセル）センサが提案されている（たとえば特許文献４，５参照）。

しかしながら、上述した従来のデジタル画素センサを備えたＣＭＯＳイメージセンサでは、グローバルシャッタ機能を実現することは可能であるが、たとえば蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用していないことから、広ダイナミックレンジ化、高フレームレート化には限界がある。

実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能なデジタル画素センサを備えたＣＭＯＳイメージセンサが提案されている（たとえば特許文献６参照）。

このＣＭＯＳイメージセンサは、各デジタル画素ＤＰがＡＤ変換機能を有しており、ＡＤ変換部は、光電変換読み出し部の出力バッファ部により出力される（読み出される）電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器（コンパレータ）を有している。

そして、比較器は、蓄積期間に光電変換素子から出力ノード（フローティングディフュージョン）に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、蓄積期間後の転送期間に出力ノードに転送された光電変換素子の蓄積電荷に応じた電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行う。

特許４３１７１１５号公報 特開２００５－２７８１３５号公報 特開２００５－２９５３４６号公報 ＵＳ ７１６４１１４ Ｂ２ ＦＩＧ、４ ＵＳ ２０１０／０１８１４６４ Ａ１ 特開２０１９－０６２３９８号公報

しかしながら、上記のＣＭＯＳイメージセンサにおいては、たとえばリセットレベルサンプリング期間中に、非常に強い光で信号の急激な低下がみられると、たとえば「太陽」のような非常に明るい物体で「高輝度黒点（黒い太陽）」が現出する、いわゆる「ケラレ（Eclipse）」と呼ばれる構造ノイズを含む高輝度黒点のような偽信号が発生し、画質の劣化を招くという不利益がある。

同様に、信号レベルサンプリング期間中に、入射光が増加すると画素の光電変換読み出し部の出力バッファ部の出力信号レベル（出力信号電圧）が低下し、比較器の負側入力の入力スイングが低下する。

場合によっては、比較器の負入力の信号入力レベルが負になり、比較器の負入力は定格入力電圧の許容入力範囲を超えてしまい、安定した動作を行うことが困難であるという不利益がある。これは、負入力によって入力ノードのｐｎ接合に大きな電流が流れるためである。

本発明は、偽信号の発生を抑止し、画質の劣化を防止でき、しかも安定な動作を実現することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。

また、本発明は、偽信号の発生を抑止し、画質の劣化を防止でき、安定な動作を実現することが可能で、しかも実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。

本発明の第１の観点の固体撮像装置は、光電変換を行う光電変換読み出し部を含む画素が配置された画素部と、動作状態に適応して前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、前記画素の光電変換読み出し部は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を画素信号として出力する出力バッファ部と、前記出力バッファ部の画素信号の出力信号レベルを動作状態に応じた制限レベルに制御する出力電圧制御部と、を含む。

本発明の第２の観点は、光電変換を行う光電変換読み出し部を含む画素が配置された画素部と、前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、前記画素の光電変換読み出し部は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を画素信号として出力する出力バッファ部と、を含む固体撮像装置の駆動方法であって、動作状態に適応して前記画素の光電変換読み出し部の前記出力バッファ部から電荷量に応じた電圧信号を前記画素信号として出力し、前記出力バッファ部の画素信号の出力信号レベルを動作状態に応じた制限レベルに制御する。

本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、光電変換を行う光電変換読み出し部を含む画素が配置された画素部と、動作状態に適応して前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、記画素の光電変換読み出し部は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を画素信号として出力する出力バッファ部と、前記出力バッファ部の画素信号の出力信号レベルを動作状態に応じた制限レベルに制御する出力電圧制御部と、を含む。

本発明によれば、偽信号の発生を抑止し、画質の劣化を防止でき、しかも安定な動作を実現することが可能となる。

また、本発明によれば、偽信号の発生を抑止し、画質の劣化を防止でき、安定な動作を実現することが可能で、しかも実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能となる。

本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。 本発明の第１の実施形態に係る固体撮像装置の画素部のデジタル画素アレイの一例を示す図である。 本発明の第１の実施形態に係る固体撮像装置の画素の一例を示す回路図である。 本発明の第１の実施形態に係るデジタル画素の主要部である電荷蓄積転送系の構成例を示す簡略断面図およびオーバーフロー時のポテンシャル図である。 本発明の第１の実施形態に係るデジタル画素の主要部である蓄積キャパシタを含む電荷蓄積転送系の構成例を示す簡略上面図および簡略断面図である。 本発明の第１の実施形態に係る出力バッファ部の入力側レベルと出力電圧制御部の出力側レベルおよび出力電圧制御部に設定される２つの制限レベルとの関係を模式的に示す図である。 本発明の第１の実施形態に係る出力電圧制御部のケラレ防止制御回路としての機能について説明するための図である。 ケラレ現象の発生原理を説明するための図である。 本第１の実施形態に係る出力電圧制御部の次段回路である比較器の入力電圧安定化機能についてについて説明するための図である。 本発明の第１の実施形態に係る比較器の最小入力レベルについて説明するための図である。 本発明の本第１の実施形態に係る固体撮像装置におけるＡＤ変換部の第１の比較処理期間におけるタイムスタンプ（ＴＴＳ）モード、第２の比較処理期間におけるＨＣＧ（第１変換利得）モード、および第３の比較処理期間におけるＬＣＧ（第２変換利得）モードを含む動作のタイミングチャートである。 本第１の実施形態のＴＴＳモードにおけるソースフォロワ出力の信号レベル例について説明するための図である。 本実施形態に係る比較器の第１の比較処理を説明するための図である。 本実施形態に係る比較器の第１の比較処理を説明するための図であって、参照電圧の他のパターン例を説明するための図である。 本実施形態に係る比較器に種々の参照電圧を入力した場合の光時間変換の状態を示す図である。 本発明の第１の実施形態に係るデジタル画素における第１の比較処理および第２の比較処理に関連する光応答カバレッジを示す図である。 本発明の第１の実施形態に係るデジタル画素における第１の比較処理および第２の比較処理、並びに第３の比較処理に関連する光応答カバレッジを示す図である。 ＬＣＧおよびＨＣＧの信号電荷のポテンシャル図である。 本発明の第１の実施形態に係るデジタル画素における第１の比較処理および第２の比較処理、並びに第３の比較処理に関連する光応答カバレッジ（光変換プロット）を示す図であって、光強度と光変換された電子のトータル量Ｑｐとの関係を示す図である。 本発明の第１の実施形態に係るデジタル画素における第１の比較処理および第２の比較処理、並びに第３の比較処理に関連する光応答カバレッジ（光変換プロット）を示す図であって、光強度とＡＤＣコードとの関係を示す図である。 本発明の第１の実施形態に係るデジタル画素における第１の比較処理および第２の比較処理、並びに第３の比較処理に関連する光応答カバレッジ（光変換プロット）を示す図であって、光強度とメモリコードとの関係を示す図である。 本発明の第１の実施形態に係るデジタル画素における第１の比較処理および第２の比較処理、並びに第３の比較処理に関連する光応答カバレッジ（光変換プロット）を示す図であって、光強度とＳＮＲとの関係を示す図である。 本第１の実施形態に係るメモリ部およびメモリ制御部の構成および機能を説明するための図である。 本第１の実施形態に係る種々の光強度レベルに対応して第２のメモリに記憶される動作モードのステータス情報の例を示す図である。 本発明の第１の実施形態に係るメモリ部の第１のメモリおよび出力回路の構成例を示す図である。 本発明の第１の実施形態に係る固体撮像装置のメモリ制御部およびメモリ部における読み出しモードシーケンスを説明するためのフローチャートである。 本発明の第１の実施形態に係る固体撮像装置のメモリ部における動作シーケンスを説明するためのフローチャートである。 本発明の第１の実施形態に係る固体撮像装置におけるフレーム読み出しシーケンスの一例を示す図である。 本発明の第１の実施形態に係るメモリ制御部の要部の構成例を説明するための図である。 タイムスタンプＡＤＣモード時に比較器の出力が反転した場合のメモリ制御部の動作を説明するためのタイミングチャートである。 タイムスタンプＡＤＣモード時に比較器の出力が反転しなかった場合のメモリ制御部の動作を説明するためのタイミングチャートである。 本第１の実施形態に係る固体撮像装置の積層構造について説明するための模式図である。 本第１の実施形態に係る固体撮像装置の積層構造について説明するための簡略断面図である。 本第１の実施形態に係る固体撮像装置の所定シャッタモード時の読み出し動作を説明するためのタイミングチャートである。 本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。 本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作において非飽和状態および飽和状態のフォトダイオードを含む動作シーケンスおよびポテンシャル遷移を示す図である。 本発明の第２の実施形態に係る固体撮像装置を説明するための図であって、タイムスタンプＡＤＣモード動作とリニアＡＤＣモード動作の選択処理の一例を示す図である。 本発明の第３の実施形態に係る固体撮像装置の画素の一例を示す回路図である。 本発明の第４の実施形態に係る固体撮像装置の画素の一例を示す回路図である。 本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。

以下、本発明の実施形態を図面に関連付けて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。

本実施形態において、固体撮像装置１０は、たとえば画素としてデジタル画素(Digital Pixel)を含むＣＭＯＳイメージセンサにより構成される。

この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、出力回路４０、およびタイミング制御回路５０を主構成要素として有している。

これらの構成要素のうち、たとえば垂直走査回路３０、出力回路４０、およびタイミング制御回路５０により画素信号の読み出し部６０が構成される。

本第１の実施形態において、固体撮像装置１０は、画素部２０において、デジタル画素として光電変換読み出し部、ＡＤ（アナログデジタル）変換部、およびメモリ部を含み、グローバルシャッタの動作機能を持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。

本第１の実施形態に係る固体撮像装置１０において、後で詳述するように、各デジタル画素ＤＰがＡＤ変換機能を有しており、ＡＤ変換部は、光電変換読み出し部により読み出される画素信号としての電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器（コンパレータ）を有している。

比較器は、読み出し部６０の制御の下、蓄積期間に光電変換素子から出力ノード（フローティングディフュージョン）に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、蓄積期間後の転送期間に出力ノードに転送された光電変換素子の蓄積電荷に応じた電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、蓄積期間後の転送期間に出力ノードに転送された光電変換素子の蓄積電荷と電荷蓄積部の蓄積電荷との加算電荷に応じた電圧信号に対するデジタル化した第３の比較結果信号を出力する第３の比較処理と、を行う。

固体撮像装置１０は、高輝度黒点等の偽信号の発生を抑止し、画質の劣化を防止でき、しかも比較器への信号入力レベルの変動を抑えて負入力の定格入力電圧の信号入力範囲内とすることができることにより安定な動作を実現することが可能となるように、画素の光電変換読み出し部において、出力ノードとしてのフローティングディフュージョンＦＤを含む出力バッファ部の画素信号（電圧信号）の出力信号レベルを、動作状態、たとえばリセットレベルサンプリング期間中、および信号レベルサンプリング期間中の動作状態に応じた読み出しリセット信号および読み出し信号の信号レベルを制限レベルに制御する出力電圧制御部を有している。

本第１の実施形態において、出力電圧制御部は、リセット信号読み出し時には、出力信号レベルを少なくとも最小画素信号レベルに制御可能であり、信号読み出し時には、出力信号レベルを少なくとも最大画素信号レベルに制御可能である。

出力電圧制御部は、あらかじめ想定した想定条件（本実施形態では高輝度黒点現象が発生する条件）が満たされ、リセット読み出し時の出力信号レベルが変動したとき、出力信号レベルを少なくとも最小画素信号レベルに制御する。

また、出力電圧制御部は、たとえば光電変換素子は電荷がオーバーフロー状態に有り、信号読み出し時に、出力信号レベルが次段回路である比較器の入力端子（負側の入力端子）の定格入力電圧の許容入力範囲を超えないように、出力信号レベルを少なくとも最大画素信号レベルに制御する。

さらに、固体撮像装置１０は、比較器の比較結果信号の状態（本実施形態ではレベル）に応じてメモリ部へのアクセスを制御するメモリ制御部を有する。

そして、メモリ制御部は、第１の比較処理による第１の比較結果信号の状態に応じて、第２の比較処理による第２の比較結果信号に応じたデータのメモリ部への書き込みを行うか否かを制御する。

具体的には、メモリ制御部は、第１の比較処理期間に、第１の比較処理による第１の比較結果信号のレベルが第１のレベルから第２のレベルに変化した場合、第２の比較処理による第２の比較結果信号に応じたデータのメモリ部への書き込みを禁止する。

一方、メモリ制御部は、第１の比較処理期間に、第１の比較処理による第１の比較結果信号のレベルが第１のレベルのまま変化しなかった場合、第２の比較処理による第２の比較結果信号に応じたデータのメモリ部への書き込みを許容する。

また、本実施形態のメモリ制御部は、第１の比較処理および第２の比較処理による第１の比較結果信号および第２の比較結果信号の状態に応じて、第３の比較処理による第３の比較結果信号に応じたデータのメモリ部への書き込みを行うか否かを制御する。

具体的には、メモリ制御部は、第２の比較処理期間に、第２の比較処理による第２の比較結果信号のレベルが第２のレベルのまま変化しなかった場合、第３の比較処理による第３比較結果信号に応じたデータのメモリ部への書き込みを許容する。

以下、固体撮像装置１０の各部の構成および機能の概要、特に、画素部２０およびデジタル画素の構成および機能、それらに関連した読み出し処理、並びに、画素部２０と読み出し部６０の積層構造等について詳述する。
（画素部２０およびデジタル画素２００の構成）
図２は、本発明の第１の実施形態に係る固体撮像装置１０の画素部のデジタル画素アレイの一例を示す図である。

図３は、本発明の第１の実施形態に係る固体撮像装置１０の画素の一例を示す回路図である。

画素部２０は、図２に示すように、複数のデジタル画素２００がＮ行Ｍ列の行列状（マトリクス状）に配列されている。

なお、図２においては、図面の簡単化のため、９つのデジタル画素２００が３行３列の行列状（Ｍ＝３、Ｎ＝３のマトリクス状）に配置されている例が示されている。

本第１の実施形態に係るデジタル画素２００は、光電変換読み出し部（図２ではＰＤと表記）２１０、ＡＤ変換部（図２ではＡＤＣと表記）２２０、メモリ部（図２ではＭＥＭと表記）２３０、およびメモリ制御部（図２ではＭＣＬと表記）２４０を含んで構成されている。

本第１の実施形態の画素部２０は、後で詳述するように、第１の基板１１０と第２の基板１２０の積層型のＣＭＯＳイメージセンサとして構成されるが、本例では、図３に示すように、第１の基板１１０に光電変換読み出し部２１０が形成され、第２の基板１２０にＡＤ変換部２２０、メモリ部２３０、およびメモリ制御部２４０が形成されている。

画素２００の光電変換読み出し部２１０は、フォトダイオード（光電変換素子）と画素内アンプとを含んで構成される。

具体的には、この光電変換読み出し部２１０は、たとえば光電変換素子であるフォトダイオードＰＤ１を有する。

このフォトダイオードＰＤ１に対して、転送素子としての転送トランジスタＴＧ１－Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ１－Ｔｒ、ソースフォロワ素子としての第１のソースフォロワトランジスタＳＦ１－Ｔｒおよび第２のソースフォロワトランジスタＳＦ２－Ｔｒ、電流源素子としてのカレントトランジスタＩＣ１－Ｔｒ、イネーブル素子としてのイネーブルトランジスタＥＮ１－Ｔｒ、蓄積トランジスタＣＧ１－Ｔｒ、蓄積容量素子としての蓄積キャパシタＣＳ１、出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１，並びに読み出しノードＮＤ２をそれぞれ一つずつ有する。

このように、第１の実施形態に係るデジタル画素２００の光電変換読み出し部２１０は、転送トランジスタＴＧ１－Ｔｒ、リセットトランジスタＲＳＴ１－Ｔｒ、第１のソースフォロワトランジスタＳＦ１－Ｔｒ、第２のソースフォロワトランジスタＳＦ２－Ｔｒ、カレントトランジスタＩＣ１－Ｔｒ、イネーブルトランジスタＥＮ１－Ｔｒ、および蓄積トランジスタＣＧ１－Ｔｒの７トランジスタ（７Ｔｒ）を含んで構成されている。

そして、本第１の実施形態においては、第１のソースフォロワトランジスタＳＦ１－Ｔｒ、カレントトランジスタＩＣ１－Ｔｒ、イネーブルトランジスタＥＮ１－Ｔｒ、および読み出しノードＮＤ２を含んで出力バッファ部２１１が構成されている。

また、蓄積トランジスタＣＧ１－Ｔｒおよび蓄積容量素子としての蓄積キャパシタＣＳ１を含んで電荷蓄積部２１２が構成されている。

第２のソースフォロワトランジスタＳＦ２－Ｔｒ、並びに、カレントトランジスタＩＣ１－ＴｒおよびイネーブルトランジスタＥＮ１－Ｔｒを含んで、出力電圧制御部２１３が構成されている。

本第１の実施形態においては、出力バッファ部２１１と出力電圧制御部２１３により、カレントトランジスタＩＣ１－ＴｒおよびイネーブルトランジスタＥＮ１－Ｔｒが共用されている。

本第１の実施形態に係る光電変換読み出し部２１０は、出力バッファ部２１１の読み出しノードＮＤ２がＡＤ変換部２２０の入力部に接続されている。

光電変換読み出し部２１０は、出力ノードとしてのフローティングディフュージョンＦＤ１の電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号ＶＳＬをＡＤ変換部２２０に出力する。

より具体的には、光電変換読み出し部２１０は、ＡＤ変換部２２０の第１の比較処理期間ＰＣＭＰＲ１において、蓄積期間ＰＩに光電変換素子であるフォトダイオードＰＤ１から出力ノードとしてのフローティングディフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬを画素信号として出力する。

この場合、出力バッファ部２１１の画素信号（電圧信号）の出力信号レベルは、動作状態、たとえばリセットレベルサンプリング期間中、および信号レベルサンプリング期間中の動作状態に応じた読み出しリセット信号および読み出し信号の信号レベルが出力電圧制御部２１３により制限レベルに制御される
たとえば、出力電圧制御部２１３は、あらかじめ想定した想定条件（本実施形態では高輝度黒点（ケラレ現象）が発生する条件）が満たされ、リセット読み出し時の出力信号レベルが変動したとき、出力信号レベルを少なくとも最小画素信号レベルに制御する。

また、出力電圧制御部２１３は、たとえば光電変換素子は電荷がオーバーフロー状態に有り、信号読み出し時に、出力信号レベルが次段回路である比較器の入力端子（負側の入力端子）の定格入力電圧の許容入力範囲を超えないように、出力信号レベルを少なくとも最大画素信号レベルに制御する。

さらに、光電変換読み出し部２１０は、ＡＤ変換部２２０の第２の比較処理期間ＰＣＭＰＲ２において、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードとしてのフローティングディフュージョンＦＤ１に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号ＶＳＬを出力する。

光電変換読み出し部２１０は、第２の比較処理期間ＰＣＭＰＲ２において、画素信号としての読み出しリセット信号(信号電圧)（ＶＲＳＴ）および読み出し信号(信号電圧)（ＶＳＩＧ）をＡＤ変換部２２０に出力する。

この場合、出力バッファ部２１１の画素信号（電圧信号）の出力信号レベルは、動作状態、たとえばリセットレベルサンプリング期間中、および信号レベルサンプリング期間中の動作状態に応じた読み出しリセット信号および読み出し信号の信号レベルが出力電圧制御部２１３により制限レベルに制御される
さらに、光電変換読み出し部２１０は、ＡＤ変換部２２０の第３の比較処理期間ＰＣＭＰＲ３において、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードとしてのフローティングディフュージョンＦＤ１に転送されたフォトダイオードＰＤ１の蓄積電荷および蓄積部２１２に蓄積されている蓄積電荷の合成電荷（加算電荷）に応じた電圧信号ＶＳＬを出力する。

光電変換読み出し部２１０は、第３の比較処理期間ＰＣＭＰＲ３において、画素信号としての読み出しリセット信号(信号電圧)（ＶＲＳＴ）および読み出し信号(信号電圧)（ＶＳＩＧ）をＡＤ変換部２２０に出力する。

より具体的には、光電変換読み出し部２１０は、第１変換利得リセット読み出し処理ＨＣＧＲＲＤとして、第１のリセット期間ＰＲ１に、出力バッファ部２１１から出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の第１電荷量に応じた第１変換利得（たとえば高変換利得：ＨＣＧ）で変換した第１の読み出しリセット信号ＨＣＧＶＲＳＴを読み出す。

光電変換読み出し部２１０は、第１変換利得信号読み出し処理ＨＣＧＳＲＤとして、第１のリセット期間ＰＲ１後の転送期間ＰＴ１に続く読み出し期間ＰＲＤに、出力バッファ部２１１から出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の第１電荷量に応じた第１変換利得（ＨＣＧ）で変換した第１の読み出し信号ＨＣＧＶＳＩＧを読み出す。

次いで、光電変換読み出し部２１０は、第２変換利得信号読み出し処理ＬＣＧＳＲＤとして、出力バッファ部２１１から出力ノードＮＤ１であるフローティングディフュージョンＦＤ１の電荷に蓄積キャパシタＣＳ１の電荷を共有させた第２電荷量に応じた第２変換利得（低変換利得：ＬＣＧ）で変換した第２の読み出し信号ＬＣＧＶＳＩＧ２読み出す。

次いで、光電変換読み出し部２１０は、第２変換利得リセット読み出し処理ＬＣＧＲＲＤとして、第２のリセット期間ＰＲ２に、出力バッファ部２１１から第２電荷量に応じた第２変換利得（ＬＣＧ）で変換した第２の読み出しリセット信号ＬＣＧＶＲＳＴを読み出す。

この場合、出力バッファ部２１１の画素信号（電圧信号）の出力信号レベルは、動作状態、たとえばリセットレベルサンプリング期間中、および信号レベルサンプリング期間中の動作状態に応じた読み出しリセット信号および読み出し信号の信号レベルが出力電圧制御部２１３により制限レベルに制御される
このように、本第1の実施形態において、固体撮像装置１０は、ＡＤ変換部２２０の第１の比較処理期間ＰＣＭＰＲ１においてはタイムスタンプ（ＴＴＳ）モードで動作し、第２の比較処理期間ＰＣＭＰＲ２においては、ＨＣＧ（第１変換利得）モードで動作し、第３の比較処理期間ＰＣＭＰＲ３においては、ＬＣＧ（第２変換利得）モードで動作する。

フォトダイオードＰＤ１は、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。

以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。

また、本実施形態は、複数のフォトダイオードおよび転送トランジスタ間で、各トランジスタを共有している場合にも有効である。

各デジタル画素２００において、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。

フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による界面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。

埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。

光電変換読み出し部２１０の転送トランジスタＴＧ１－Ｔｒは、フォトダイオードＰＤ１とフローティングディフュージョンＦＤ１の間に接続され、制御線を通じてゲートに印加される制御信号ＴＧにより制御される。

転送トランジスタＴＧ１－Ｔｒは、制御信号ＴＧがハイ（Ｈ）レベルの転送期間ＰＴに選択されて導通状態となり、フォトダイオードＰＤ１で光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤ１に転送する。

なお、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１が所定のリセット電位にリセットされた後、転送トランジスタＴＧ１－Ｔｒは、制御信号ＴＧがロー（Ｌ）レベルの非導通状態となり、フォトダイオードＰＤ１は蓄積期間ＰＩとなるが、このとき、入射する光の強度（量）が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタＴＧ１―Ｔｒ下のオーバーフローパスを通じてオーバーフロー電荷としてフローティングディフュージョンＦＤ１に溢れ出す。

また、非常に高照度の場合、たとえばフローティングディフュージョンＦＤ１の飽和電荷量を超えた電荷が蓄積トランジスタＣＧ１―Ｔｒ下のオーバーフローパスを通じてオーバーフロー電荷として蓄積キャパシタＣＳ１側に溢れ出す。

リセットトランジスタＲＳＴ１－Ｔｒは、電源電圧ＶＤＤの電源線ＶｄｄとフローティングディフュージョンＦＤ１の間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴにより制御される。

リセットトランジスタＲＳＴ１－Ｔｒは、制御信号ＲＳＴがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ１を電源電圧ＶＤＤの電源線Ｖｄｄの電位にリセットする。
（電荷蓄積部２１２の構成）
電荷蓄積部２１２は、蓄積キャパシタＣＳ１および蓄積トランジスタＣＧ１－Ｔｒにより構成されている。

蓄積トランジスタＣＧ１―Ｔｒは、フローティングディフュージョンＦＤ１とリセットトランジスタＲＳＴ１―Ｔｒとの間に接続され、その接続ノードＮＤ３と基準電位ＶＳＳとの間に蓄積キャパシタＣＳ１が接続されている。

蓄積トランジスタＣＧ１－Ｔｒは、制御線を通じてゲートに印加される制御信号ＤＣＧにより制御される。

蓄積トランジスタＣＧ１－Ｔｒは、制御信号ＤＣＧがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ１と蓄積キャパシタＣＳ１とを接続する。

なお、この出力ノードとしてのフローティングディフュージョンＦＤ１と蓄積キャパシタＣＳ１とを接続（接合）は、読み出し部６０により、信号照度に応じて選択的に行うように制御するように構成することも可能である。

図４（Ａ）および（Ｂ）は、本発明の第１の実施形態に係るデジタル画素の主要部である電荷蓄積転送系の構成例を示す簡略断面図およびオーバーフロー時のポテンシャル図である。

図４（Ａ）および（Ｂ）は、フォトダイオードＰＤ１からフローティングディフュージョンＦＤ１への基本的な電荷蓄積転送系を示しており、電荷蓄積部２１２を形成する蓄積トランジスタＣＧ１－Ｔｒおよび蓄積キャパシタＣＳ１は図面の簡単化のために示されていない。

図５（Ａ）および（Ｂ）は、本発明の第１の実施形態に係るデジタル画素の主要部である蓄積キャパシタを含む電荷蓄積転送系の構成例を示す簡略上面図および簡略断面図である。

各デジタル画素セルＰＸＬＣは、光Ｌが照射される第１基板面１１０１側（たとえば裏面側）と、この第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する基板（本例では第１の基板１１０）に形成され、分離層ＳＰＬにより分離されている。

そして、図４（Ａ）のデジタル画素セルＰＬＸＣは、光電変換読み出し部２１０を形成するフォトダイオードＰＤ１、転送トランジスタＴＧ１－Ｔｒ、フローティングディフュージョンＦＤ１、リセットトランジスタＲＳＴ１－Ｔｒ、分離層ＳＰＬ、さらには図示しないカラーフィルタ部およびマイクロレンズを含んで構成されている。
（フォトダイオードの構成）
フォトダイオードＰＤ１は、第１基板面１１０１側と、第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する半導体基板に対して埋め込むように形成された第１導電型（本実施形態ではｎ型）半導体層（本実施形態ではｎ層）２１０１を含み、受光した光の光電変換機能および電荷蓄積機能を有するように形成されている。

フォトダイオードＰＤ１の基板の法線に直交する方向（図中の直交座標系のＸ方向）における側部には第２の導電型（本実施形態ではｐ型）分離層ＳＰＬが形成されている。

このように、本実施形態では、各デジタル画素セルＰＸＬＣにおいて、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。

フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による界面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。

埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。

図４（Ａ）のフォトダイオードＰＤ１においては、ｎ層（第１導電型半導体層）２１０１が、基板１１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。

本例では、第１基板面１１０１側にｎ－層２１０２が形成され、このｎ－層２１０２の第２基板面１１０２側にｎ層２１０３が形成され、このｎ層２１０３の第２基板面１１０２側にｐ＋層２１０４およびｐ層２１０５が形成されている。

また、ｎ－層２１０２の第１基板面１１０１側にｐ＋層２１０６が形成されている。

ｐ＋層２１０６は、フォトダイオードＰＤ１のみならず分離層ＳＰＬ、さらには他のデジタル画素セルＰＸＬＣにわたって一様に形成されている。

なお、このＰ＋層２１０６の光入射側には、カラーフィルタ部が形成され、さらに、カラーフィルタ部の光入射射側であって、フォトダイオードＰＤ１および分離層ＳＰＬの一部に対応するようにマイクロレンズが形成されている。

これらの構成は一例であり、単層構造であってもよく、また、３層、４層以上の積層構造であってもよい。
（Ｘ方向（列方向）における分離層の構成）
図４（Ａ）のＸ方向（列方向）におけるｐ型分離層ＳＰＬにおいては、フォトダイオードＰＤ１のｎ－層２１０２と接する側であって基板の法線に直交する方向（図中の直交座標系のＸ方向）の右側部に、第１のｐ層（第２導電型半導体層）２１０７が形成されている。

さらに、ｐ型分離層ＳＰＬにおいては、第１のｐ層２１０７のＸ方向の右側に、第２のｐ層（第２導電型半導体層）２１０８が、基板１１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。

本例では、第２のｐ層２１０８において、第１基板面１１０１側にｐ－層２１０９が形成され、このｐ－層２１０９の第２基板面１１０２側にｐ層２１１０が形成されている。

これらの構成は一例であり、単層構造であってもよく、また、３層、４層以上の積層構造であってもよい。

ｐ型分離層ＳＰＬの第１のｐ層２１０７および第２のｐ－層２１０９の第１の基板面１１０１側にはフォトダイオードＰＤ１と同様のｐ＋層２１０６が形成されている。

ｐ型分離層ＳＰＬの第１のｐ層２１０７の第２の基板面１１０２側の一部にかかりオーバーフローパスＯＶＰが形成されるように、ｎ層２１０３が延長するように形成されている。

そして、ｎ層２１０３の第２基板面１１０２側のｐ層２１０５上に、ゲート絶縁膜を介して転送トランジスタＴＧ１－Ｔｒのゲート電極２１１１が形成されている。

さらに、ｐ型分離層ＳＰＬの第１のｐ層２１０７の第２の基板面１１０２側にはフローティングディフュージョンＦＤ１となるｎ＋層２１１２が形成され、ｎ＋層２１１２に隣接してリセットトランジスタＲＳＴ１－Ｔｒのチャネル形成領域となるｐ層２１１３、ｐ層２１１３に隣接してｎ＋層２１１４が形成されている。

そして、ｐ層２１１３上に、ゲート絶縁膜を介してゲート電極２１１５が形成されている。

このような構造において、入射する光の強度（量）が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタＴＧ１―Ｔｒ下のオーバーフローパスＯＶＰを通じてオーバーフロー電荷としてフローティングディフュージョンＦＤ１に溢れ出す。
（出力バッファ部２１１の構成）
上述したように、本第１の実施形態においては、第１のソースフォロワトランジスタＳＦ１－Ｔｒ、カレントトランジスタＩＣ１－Ｔｒ、イネーブルトランジスタＥＮ１－Ｔｒ、および読み出しノードＮＤ２を含んで出力バッファ部２１１が構成されている。

第１のソースフォロワ素子としての第１のソースフォロワトランジスタＳＦ１－Ｔｒは、ソースが読み出しノードＮＤ２に接続され、ドレイン側が電源線Ｖｄｄに接続され、ゲートがフローティングディフュージョンＦＤ１に接続されている。

読み出しノードＮＤ２と基準電位ＶＳＳ（たとえばＧＮＤ）の間に、イネーブルトランジスタＥＮ１－Ｔｒ、電流源素子としてのカレントトランジスタＩＣ１－Ｔｒが直列に接続されている。イネーブルトランジスタＥＮ１－Ｔｒカレントトランジスタのゲートは制御信号ＶＢＮＥＮの供給ラインに接続され、ＩＣ１－Ｔｒのゲートは制御信号ＶＢＮＰＩＸの供給ラインに接続されている。

そして、出力電圧制御部２１３の第２のソースフォロワトランジスタＳＦ２－Ｔｒ、並びに、読み出しノードＮＤ２とＡＤ変換部２２０の入力部間の信号線ＬＳＧＮ１は、イネーブルトランジスタＥＮ１－Ｔｒが導通状態にある期間に、電流源素子としてのカレントトランジスタＩＣ１－Ｔｒにより駆動される。

出力バッファ部２１１は、出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１の電荷を電荷量に応じた電圧信号ＶＳＬに変換し、変換した電圧信号ＶＳｌを画素信号として読み出しノードＮＤ２に出力する。
（出力電圧制御部２１３の構成）
本第１の実施形態においては、第２のソースフォロワ素子としての第２のソースフォロワトランジスタＳＦ２－Ｔｒにより出力電圧制御部２１３が構成されている。

第２のソースフォロワトランジスタＳＦ２－Ｔｒは、ソースが出力バッファ部２１１の読み出しノードＮＤ２に接続され、ドレインが電源電圧ＶＤＤの電源線Ｖｄｄに接続され、ゲートが画素信号の出力信号レベルの動作状態に応じた制限レベルＣＬＶｘを指定する制御バイアス信号ＣＢＳの供給ラインに接続されている。

この出力電圧制御部２１３は、ソースフォロワ回路として機能し、読み出しノードＮＤ２から出力される画素信号（電圧信号ＶＳＬ）の信号レベルを、供給される制御バイアス信号ＣＢＳが指定する制限レベルＣＬＶｘに追従させる。

出力電圧制御部１３は、動作モードの複数の動作状態に対応して制御バイアス信号ＣＢＳにより複数の制限レベルＣＬＶｘ（１，２、・・）が設定可能であり、出力バッファ部２１１の画素信号の出力信号レベルを動作状態に応じた制限レベルＣＬＶｘに制御する（たとえばクランプする）。

上述したように、本第1の実施形態において、動作モードとは、ＡＤ変換部２２０の第１の比較処理期間ＰＣＭＰＲ１におけるタイムスタンプ（ＴＴＳ）モード、第２の比較処理期間ＰＣＭＰＲ２におけるＨＣＧ（第１変換利得）モード、および第３の比較処理期間ＰＣＭＰＲ３おけるＬＣＧ（第２変換利得）モードを含む。

また、動作状態とは、各動作モードにおける、たとえばリセットレベルサンプリング期間中の動作状態、および信号レベルサンプリング期間中の動作状態の２つの動作状態を含む。

したがって、本第１の実施形態においては、出力電圧制御部２１３は、一例として、動作状態に適応して制御バイアス信号ＣＢＳにより２つの制限レベルＣＬＶ１、ＣＬＶ２が指定可能に構成されている。

図６は、本発明の第１の実施形態に係る出力バッファ部の入力側レベルと出力電圧制御部の出力側レベルおよび出力電圧制御部に設定される２つの制限レベルとの関係を模式的に示す図である。

図６において、横軸が出力バッファ部２１１の出力ノードとしてのフローティングディフュージョンＦＤ１のレベルＶｉｎを、縦軸が出力電圧制御部２１３の出力電圧Ｖｏｕｔを示している。

図６の例では、２つの第１の制限レベルＣＬＶ１および第２の制限レベルＣＬＶ２が設定される。

第１の制限レベルＣＬＶ１はたとえば２．０Ｖに設定され、第２の制限レベルＣＬＶ２はたとえば１．３Ｖに設定される。

この場合、出力バッファ部２１１の画素信号（電圧信号）の出力信号レベルは、動作状態、たとえばリセットレベルサンプリング期間ＰＳＲＳＴ中、および信号レベルサンプリング期間ＰＳＩＬＴ］中の動作状態に応じた読み出しリセット信号および読み出し信号の信号レベルＬＳが出力電圧制御部２１３により第１の制限レベルＣＬＶ１または第２の制限レベルＣＬＶ２に制御される（クランプされる）。

たとえば、出力電圧制御部２１３は、あらかじめ想定した想定条件（本実施形態ではケラレ現象が発生する条件）が満たされ、リセット読み出し時の出力信号レベルが変動したとき、出力信号レベルＬＳを最小画素信号レベルに相当する第１の制限レベルＣＬＶ１に制御する（クランプする）。

また、出力電圧制御部２１３は、たとえばフォトダイオードＰＤ１は電荷がオーバーフロー状態に有り、信号読み出し時に、出力信号レベルが次段回路である比較器の入力端子（負側の入力端子）の定格入力電圧の許容入力範囲を超えないように、出力信号レベルＬＳを最大画素信号レベルに相当する第２の制限レベルＣＬＶ２に制御する（クランプする）。

なお、この出力電圧制御部２１３を光電変換読み出し部２１０に採用していない場合、出力信号レベルＬＳは最大画素信号レベルに相当する第２の制限レベルＣＬＶ２に制御されず（クランプされず）、入射光量が増加するにつれて０Ｖ、さらには負電圧まで降下していく。
（出力電圧制御部２１３のケラレ防止制御回路としての機能）
ここで、本第１の実施形態に係る出力電圧制御部２１３のケラレ防止制御回路としての機能について図７および図８に関連付けて説明する。

図７（Ａ）および（Ｂ）は、本第１の実施形態に係る出力電圧制御部２１３のケラレ防止制御回路としての機能について説明するための図である。

図７（Ａ）は、入射光とソースフォロワ回路を含む出力バッファ部２１１の出力ＳＦｏｕｔとの関係を示す図である。図７（Ｂ）は入射光と読み出しリセット信号ＶＲＳＴとの関係を示す図である。

また、図８は、ケラレ現象の発生原理を説明するための図である。

固体撮像装置１０において、たとえばリセットレベルサンプリング期間ＰＳＲＳＴ中に、出力バッファ部２１１による読み出しリセット信号ＶＲＳＴの出力信号レベルＬＳが第１の制限レベルＣＬＶ１より低い場合、光電変換読み出し部２１０のフローティングディフュージョンＦＤ１を電源端子（電源線）Ｖｄｄに結合するトランジスタ、たとえばリセットトランジスタＲＳＴ１－Ｔｒがアサート（有効に）される場合がある。

このような固体撮像装置１０において、本第１の実施形態に係る出力電圧制御部２１３を光電変換読み出し部２１０に採用していない場合、たとえばリセットレベルサンプリング期間中に、非常に強い光で信号の急激な低下がみられると、図８に示すように、たとえば「太陽」のような非常に明るい物体で「黒い太陽（高輝度黒点）ＢＳ」が現出する、いわゆる「ケラレ（Eclipse）」と呼ばれる構造ノイズを含む高輝度黒点のような偽信号が発生し、画質の劣化を招くという不利益がある。

これに対して、本第１の実施形態に係る出力電圧制御部２１３を光電変換読み出し部２１０に採用している場合、ケラレ現象が発生する条件が満たされ、リセット読み出し時の出力信号レベルが変動したとき、出力信号レベルＬＳが最小画素信号レベルに相当する第１の制限レベルＣＬＶ１に制御される（クランプされる）。
（出力電圧制御部２１３の比較器２２１の入力電圧の安定化機能）
次に、本第１の実施形態に係る出力電圧制御部２１３の次段回路である比較器２２１の入力電圧安定化機能について図９および図１０に関連付けて説明する。

図９（Ａ）および（Ｂ）は、本第１の実施形態に係る出力電圧制御部２１３の次段回路である比較器２２１の入力電圧安定化機能についてについて説明するための図である。

図９（Ａ）は、入射光とソースフォロワ回路を含む出力バッファ部２１１の出力ＳＦｏｕｔとの関係を示す図である。図９（Ｂ）は入射光と比較器における最小信号レベルとの関係を示す図である。

なお、ＡＣ結合後の比較器の入力レベルも、比較器の入力のリセットバイアスを１Vとして想定し、入射光が増加するにつれて入力振幅が低下することを示している。

また、図１０は、本第１の実施形態に係る比較器の最小入力レベルについて説明するための図である。

本第１の実施形態に係る出力電圧制御部２１３を光電変換読み出し部２１０に採用している場合、たとえば、ＴＴＳ－ＡＤＣ動作において、信号レベルサンプリング期間ＰＳＩＬＴ中に読み出し信号ＶＳＩＧの信号レベルＬＳが低レベル側の第２の制限レベルＣＬＶ２と合致したときに、出力信号レベルＬＳが最大画素信号レベルに相当する第２の制限レベルＣＬＶ２に制御される（クランプされる）。

図１０の回路では、出力電圧制御部２１３を光電変換読み出し部２１０に採用している場合、最小入力レベルが０Vを超えて抑制される。

すなわち、本第１の実施形態に係る出力電圧制御部２１３は、比較器２２１の最小信号入力レベルを０Ｖ以上に抑制する。

出力電圧制御部２１３を光電変換読み出し部２１０に採用していない場合、場合によっては、比較器の負入力の信号入力レベルが負になり、比較器の負入力は定格入力電圧の許容入力範囲を超えてしまい、安定した動作を行うことが困難であるという不利益がある。これは、負入力によって入力ノードのｐｎ接合に大きな電流が流れるためである。

本第１の実施形態に係る固体撮像装置１０においては、偽信号の発生を抑止し、画質の劣化を防止でき、しかも安定な動作を実現することが可能となる。
（ＡＤ変換部２２０の構成）
デジタル画素２００のＡＤ変換部２２０は、光電変換読み出し部２１０により出力されるアナログの電圧信号ＶＳＬを、所定の傾きを持たせて変化させたランプ波形または固定電圧の参照電圧ＶＲＥＦと比較して、デジタル信号に変換する機能を有する。

ＡＤ変換部２２０は、図３に示すように、比較器（ＣＯＭＰ）２２１、カウンタ（ＣＮＴ）２２２、入力側結合キャパシタＣ２２１、出力側の負荷キャパシタＣ２２２、およびリセットスイッチＳＷ－ＲＳＴを含んで構成されている。

比較器２２１は、負側の第１の入力端子としての反転入力端子（－）に、光電変換読み出し部２１０の出力電圧制御部２１３により出力信号レベルが制御される出力バッファ部２１１から信号線ＬＳＧＮ１に出力された電圧信号ＶＳＬが供給され、正側の第２の入力端子としての非反転入力端子（＋）に参照電圧ＶＲＥＦが供給され、電圧信号ＶＳＴと参照電圧ＶＲＥＦとを比較し、デジタル化した比較結果信号ＳＣＭＰを出力する比較処理を行う．
比較器２２１は、第１の入力端子としての反転入力端子（－）に結合キャパシタＣ２２１が接続されており、第１の基板１１０側の光電変換読み出し部２１０の出力バッファ部２１１と第２の基板１２０側のＡＤ変換部２２０の比較器２２１の入力部をＡＣ結合することにより、低ノイズ化を図り、低照度時に高ＳＮＲを実現可能なように構成されている。

また、比較器２２１は、出力端子と第１の入力端子としての反転入力端子（－）との間にリセットスイッチＳＷ－ＲＳＴが接続され、出力端子と基準電位ＶＳＳとの間に負荷キャパシタＣ２２２が接続されている。

基本的に、ＡＤ変換部２２０においては、光電変換読み出し部２１０の出力バッファ部２１１から信号線ＬＳＧＮ１に読み出されたアナログ信号（電位ＶＳＬ）は比較器２２１で参照電圧ＶＲＥＦ、たとえばある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰと比較される。

このとき、比較器２２１と同様に列毎に配置されたカウンタ２２２が動作しており、ランプ波形のあるランプ信号ＲＡＭＰとカウンタ値が一対一の対応を取りながら変化することで電圧信号ＶＳＬをデジタル信号に変換する。

基本的に、ＡＤ変換部２２０は、参照電圧ＶＲＥＦ（たとえばランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。

そして、アナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧ＶＲＥＦ）が交わったとき、比較器２２１の出力が反転し、カウンタ２２２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ２２２に入力し、そのときのカウンタ２２２の値（データ）がメモリ部２３０に記憶されてＡＤ変換を完了させる。

以上のＡＤ変換期間終了後、各デジタル画素２００のメモリ部２３０に格納されたデータ（信号）は出力回路４０から図示しない信号処理回路に出力され、所定の信号処理により２次元画像が生成される。
（比較器２２１における基本的な第１の比較処理および第２の比較処理、並びに、第３の比較処理）
そして、本第１の実施形態のＡＤ変換部２２０の比較器２２１は、画素信号の読み出し期間に、第１の比較処理および第２の比較処理、並びに、第３の比較処理を行うように、読み出し部６０により駆動制御される。

図１１（Ａ）～（Ｊ）は、本発明の本第１の実施形態に係る固体撮像装置におけるＡＤ変換部２２０の第１の比較処理期間ＰＣＭＰＲ１におけるタイムスタンプ（ＴＴＳ）モード、第２の比較処理期間ＰＣＭＰＲ２におけるＨＣＧ（第１変換利得）モード、および第３の比較処理期間ＰＣＭＰＲ３おけるＬＣＧ（第２変換利得）モードを含む動作のタイミングチャートである。

図１１（Ａ）は動作モードを、図１１（Ｂ）は画素のリセットトランジスタＲＳＴ１－Ｔｒの制御信号ＲＳＴ（図では理解を容易にするために画素を示すＰＩＸ－を付してある）を、図１１（Ｃ）は比較器２２１のリセットスイッチＳＷ－ＲＳＴのリセット信号ＲＳＴ－ＣＯＭＰを、図１１（Ｄ）は蓄積トランジスタＣＧ１－Ｔｒの制御信号ＤＣＧを、図１１（Ｅ）は転送トランジスタＴＧ１－Ｔｒの制御信号ＴＧを、図１１（Ｆ）はランプ信号ＰＡＭＰの状態Ｒａｍｐ－ＤＡＣを、図１１（Ｇ）はデータビット＜９＞を、図１１（Ｈ）はデータビット＜０＞～＜８＞を、図１１（Ｉ）は出力電圧制御部２１３に設定される制御バイアス信号ＣＢＳ（ＣＬＶ１，ＣＬＶ２）を、図１１（Ｊ）は出力電圧制御部により制御される出力バッファ部２１２のソースフォロワ出力を、それぞれ示している。

第１の比較処理ＣＭＰＲ１において、比較器２２１は、読み出し部６０の制御の下、蓄積期間ＰＩに光電変換素子であるフォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬ１に対するデジタル化した第１の比較結果信号ＳＣＭＰ１を出力する。

実際には、第１の比較処理ＣＭＰＲ１において、蓄積電荷に応じた電圧信号ＶＳＬ１（ＶＳＩＧ）に対するデジタル化の前に、リセット時のフローティングディフュージョンＦＤ１のリセット電圧に応じた電圧信号ＶＳＬ１（ＶＲＳＴ）の読み出しを行う。

なお、この第１の比較処理ＣＭＰＲ１の動作を、ＴＴＳ（タイムスタンプ）モードまたはＴＴＳ（タイムスタンプ）－ＡＤＣモードの動作ともいう。

この第１の比較処理ＣＭＰＲ１が行われるＴＴＳモードにおいては、たとえばモード開始から所定期間は出力電圧制御部２１３には制御バイアス信号ＣＢＳが第１の制限レベルＣＬＶ１で供給され、その後の蓄積期間等には第２の制限レベルＣＬＶ２で供給される。

図１２は、本第１の実施形態のＴＴＳモードにおけるソースフォロワ出力の信号レベル例について説明するための図である。

図１２に示すように、たとえばＲＳＴ＿ｌoを１．８Ｖに設定できる場合、ＡＳＩＣ入力スイングレベルはＴＴＳで(2.1-0.9V = 1.2V)に低減できる。

さらに下がると、ＴＴＳでの最大ＡＳＩＣ入力スイングレベル(2.1-0.3V = 1.8V)を超える過剰なオーバーフロー電流ブースト信号レベルとなる。

第２の比較処理ＣＭＰＲ２において、比較器２２１は、読み出し部６０の制御の下、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードであるフローティングフュージョンＦＤ１に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号ＶＳＬ２（ＶＳＩＧ）に対するデジタル化した第２の比較結果信号ＳＣＭＰ２を出力する。

実際には、第２の比較処理ＣＭＰＲ２において、蓄積電荷に応じた電圧信号ＶＳＬ２（ＶＳＩＧ）に対するデジタル化の前に、リセット時のフローティングディフュージョンＦＤ１のリセット電圧に応じた電圧信号ＶＳＬ２（ＶＲＳＴ）に対するデジタル化を行う。

なお、この第２の比較処理ＣＭＰＲ２の動作を、ＨＣＧモードまたはＰＤ（リニア）－ＡＤＣモードの動作ともいう。

この第２の比較処理ＣＭＰＲ２が行われるＰＤ-ＡＤＣモードにおいては、たとえばモード開始から所定期間は出力電圧制御部２１３には制御バイアス信号ＣＢＳが第１の制限レベルＣＬＶ１で供給され、その後の読み出し期間等には第２の制限レベルＣＬＶ２で供給される。

さらに、第３の比較処理期間ＰＣＭＰＲ３において、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードとしてのフローティングディフュージョンＦＤ１に転送されたフォトダイオードＰＤ１の蓄積電荷および電荷蓄積部２１２に蓄積されている蓄積電荷の合成電荷（加算電荷）に応じた電圧信号ＶＳＬ３（ＶＳＩＧ）に対するデジタル化した第３の比較結果信号ＳＣＭＰ３を出力する。

実際には、第３の比較処理ＣＭＰＲ３において、蓄積電荷に応じた電圧信号ＶＳＬ３（ＶＳＩＧ）に対するデジタル化の後に、リセット時のフローティングディフュージョンＦＤ１のリセット電圧に応じた電圧信号ＶＳＬ３（ＶＲＳＴ）に対するデジタル化を行う。

なお、この第３の比較処理ＣＭＰＲ３の動作を、ＬＣＧモードまたはＦＤ（リニア）－ＡＤＣモードの動作ともいう。

この第３の比較処理ＣＭＰＲ３が行われるＦＤ-ＡＤＣモードにおいては、たとえばモード開始から全期間にわたって出力電圧制御部２１３には制御バイアス信号ＣＢＳが第２の制限レベルＣＬＶ２で供給される。

なお、本実施形態において、基本的に、蓄積期間ＰＩは、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットレベルにリセットされてから、転送トランジスタＴＧ１－Ｔｒが導通状態に切り替えられて転送期間ＰＴが開始されるまでの期間である。

第１の比較処理ＣＭＰＲ１の期間ＰＣＭＰＲ１は、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットレベルにリセットされてから、転送期間ＰＴが開始される前に、フローティングディフュージョンＦＤ１がリセットレベルにリセットされるまでの期間である。

第２の比較処理ＣＭＰＲ２の期間ＰＣＭＰＲ２は、フローティングディフュージョンＦＤ１がリセットレベルにリセットされた後の期間であって、転送期間ＰＴ後の期間を含む期間である。

第３の比較処理ＣＭＰＲ３の期間ＰＣＭＰＲ３は、フローティングディフュージョンＦＤ１がリセットレベルにリセットされた後の期間であって、転送期間ＰＴ後の期間を含む第２の比較処理ＣＭＰＲ２の期間ＰＣＭＰＲ２に後続する期間である。

ここで、第１の比較処理ＣＭＰＲ１についてさらに詳述する。

図１３は、本実施形態に係る比較器２２１の第１の比較処理ＣＭＰＲ１を説明するための図である。

図１３において、横軸が時間を示し、縦軸が出力ノードであるフローティングディフュージョンＦＤ１の電圧レベルＶＦＤを示している。

フローティングディフュージョンＦＤ１の電圧レベルＶＦＤは、リセットレベルのときが電荷量が最も少なく電圧レベルＶＦＤは最も高いレベルＶＦＤｉｎｉとなる。

一方、飽和状態のときが電荷量が多く、電圧レベルＶＦＤは低いレベルＶＦＤｓａｔとなる。

このような条件に従って、比較器２２１の参照電圧ＶＲＥＦ１を、飽和状態となる手前の非飽和状態時のレベルに固定した電圧ＶＲＥＦｓａｔに設定する、あるいはリセットレベル時の電圧レベルＶＲＥＦｒｓｔから電圧レベルＶＲＥＦｓａｔに至るランプ電圧ＶＲＥＦｒａｍｐに設定する。

第１の比較処理ＣＭＰＲ１のときに、このような参照電圧ＶＲＥＦ１がＶＲＥＦｓａｔまたはＶＲＥＦｒａｍｐに設定されると、図１３に示すように、入射光の強度が高い高照度のときほど電荷量が多いため比較器２２１の出力がフリップ（反転）する時間が速い。

最も高い照度の例ＥＸＰ１の場合には、比較器２２１の出力が時刻ｔ１に第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に直ちにフリップ（反転）する。

例ＥＸＰ１より低い照度の例ＥＸＰ２の場合には、比較器２２１の出力が時刻ｔ１より遅い時刻ｔ２に第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）にフリップ（反転）する。

例ＥＸＰ２より低い照度の例ＥＸＰ３の場合には、比較器２２１の出力が時刻ｔ２より遅い時刻ｔ３に第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）にフリップ（反転）する。

このように、比較器２２１は、第１の比較処理ＣＭＰＲ１において、蓄積期間ＰＩの所定期間にフォトダイオードＰＤ１からフローティングディフュージョンＦＤ１へのオーバーフロー電荷の量に応じた時間に対応する第１の比較結果信号ＳＣＭＰ１を出力する。

より具体的には、比較器２２１は、第１の比較処理ＣＭＰＲ１において、オーバーフロー電荷がフォトダイオードＰＤ１から出力ノードであるフローティングディフュージョンＦＤ１に溢れ始める最大サンプリング時間におけるフォトダイオードＰＤ１の所定の閾値に対応した信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルとの比較処理に対応可能である。

上述したように、ＴＴＳ（タイムスタンプ）－ＡＤＣモードにおける光変換動作(Photo conversion operation)は、蓄積期間ＰＩにおいて、光―時間変換(Light to time conversion)を伴って実行される。

図１３に示すように、非常に明るい光の下では、リセット活性化期間の直後に比較器２２１の出力状態が第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に反転され、その光レベルは、以下の時間で説明される飽和信号（ウェル容量）に対応する。

（（ＦＤ飽和量×蓄積時間）／サンプリング期間）＋ＰＤ飽和量
たとえば、ＦＤ飽和：８Ｋｅ @ 150uV / e～ＦＤ容量の１．１ｆＦ、最小サンプリング時間：１５ｎｓｅｃ、蓄積時間：３ｍｓｅｃ：
であると仮定する。

このタイムスタンプＡＤＣ動作モード（またはＴＴＳ－ＡＤＣモード）では、上述したように、オーバーフロー電荷がフォトダイオードＰＤ１から出力ノードであるフローティングディフュージョンＦＤ１に溢れ始める最大サンプリング時間におけるフォトダイオードＰＤ１の所定の閾値に対応した信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルをカバーすることができる。

図１４は、本実施形態に係る比較器２２１の第１の比較処理ＣＭＰＲ１を説明するための図であって、参照電圧の他のパターン例を説明するための図である。

参照電圧ＶＲＥＦは、図１４中に（１）で示す所定の傾きを持たせて変化させたランプ波形（信号）ＲＡＭＰまたは図１４中に（２）で示す固定電圧ＤＣであってもよく、また、図１４中に（３）で示すログ（ｌｏｇ）や図１４中に（４）で示す指数関数的な値をとる電圧信号あってもよい。

図１５は、本実施形態に係る比較器に種々の参照電圧ＶＲＥＦを入力した場合の光時間変換の状態を示す図である。

図１５において、横軸がサンプリング時間を示し、縦軸がオーバーフロー信号における推定信号を示している。なお、ここでのオーバーフロー信号とは、転送トランジスタＴＧ１－Ｔｒを導通状態にしてフォトダイオードＰＤ１に電荷をためない条件（非オーバーフロー）にして見積もったものである。

図１５は、適用される光の性質（適性）によるオーバーフロー電荷（信号）に対応する比較器２２１が反転するサンプリング時間を示している。

図１５においては、さまざまな固定基準電圧ＤＣ１、ＤＣ２、ＤＣ３とランプ基準電圧ＶＲＡＭＰに対して反転するサンプリング時間を示している。ここでは、線形基準ランプが使用されている。

以上の飽和したオーバーフロー電荷に対する第１の比較処理ＣＭＰＲ１を行うＴＴＳ＝ＡＤＣモードの動作が終了すると、フローティングディフュージョンＦＤ１と比較器２２１をリセットした後に、非飽和電荷に対する第２の比較処理ＣＭＰＲ２を行うＰＤ－ＡＤＣモード（ＨＣＧモード）の動作に移行し、またさらには、たとえば飽和電荷に対する第３の比較処理ＣＭＰＲ３を行うＦＤ－ＡＤＣモード（ＬＣＧモード）の動作に移行する。

図１６は、本発明の第１の実施形態に係るデジタル画素における第１の比較処理および第２の比較処理に関連する光応答カバレッジを示す図である。

図１６において、ＡがタイムスタンプＡＤＣ（ＴＴＳ－ＡＤＣ）モード動作による信号（ＡＤ変換伝達曲線）を示し、ＢがリニアＡＤＣ（ＰＤ－ＡＤＣ）モード動作のＨＣＧモードによる信号（ＡＤ変換伝達曲線）を示している。

図１７は、本発明の第１の実施形態に係るデジタル画素における第１の比較処理および第２の比較処理、並びに第３の比較処理に関連する光応答カバレッジ（光変換プロット）を示す図である。

図１７において、ＡがタイムスタンプＡＤＣ（ＴＴＳ－ＡＤＣ）モード動作による信号（ＡＤ変換伝達曲線）を示し、ＢがリニアＡＤＣ（ＰＤ－ＡＤＣ）モード動作のＨＣＧモードによる信号（ＡＤ変換伝達曲線）を示し、ＣがリニアＡＤＣ（ＦＤ－ＡＤＣ）モード動作のＬＣＧモードによる信号（ＡＤ変換伝達曲線）を示している。

図１７において、横軸が光強度を示し、縦軸が光変換された電子のトータル量Ｑｐを示している。

また、図１８（Ａ）および（Ｂ）はＬＣＧおよびＨＣＧの信号電荷のポテンシャル図である。

デジタル画素における第１の比較処理および第２の比較処理に関連する光応答カバレッジは、図１６に示すように、タイムスタンプＡＤＣ（ＴＴＳ－ＡＤＣ）モードは，非常に明るい光に対する光応答を有することができることから、リニアＡＤＣ（ＰＤ－ＡＤＣ）モードは暗いレベルからの光応答を有することができる。たとえば、１２０ｄＢのダイナミックレンジ性能を実現することができる。

たとえば、上述したように、光変換範囲の飽和信号は９００Ｋｅに相当する。

リニアＡＤＣ（ＰＤ－ＡＤＣ）モードは、ＡＤＣを適用した通常の読み出しモード動作のため、２ｅのノイズレベルから８ＫｅのフォトダイオードＰＤ１とフローティングディフュージョンＦＤ１の飽和までカバーすることがでる。

リニアＡＤＣ（ＰＤ－ＡＤＣ）モードのカバレッジは、追加のスイッチと容量で３０Ｋｅに拡張することができる。

この場合、低照度から高照度までの画像取得が可能となることはもとより、単一露光でのダイナミックレンジを拡大でき、画素ゆがみなしにグローバル読み出しを実現でき、また、ランダムアクセスなど画素毎のＡＤＣ変換が可能となり、高照度側でのリニアリティを確保することが可能となる。

ただし、この場合、デジタル信号の解像度不足によるＳＮ劣化が懸念される。

これに対して、デジタル画素における第１の比較処理および第２の比較処理、並びに第３の比較処理に関連する光応答カバレッジ（光変換プロット）は、図１７に示すように、タイムスタンプＡＤＣモード動作による信号（ＡＤ変換伝達曲線）ＡとリニアＡＤＣ（ＰＤ－ＡＤＣ）モード動作のＨＣＧモードによる信号（ＡＤ変換伝達曲線）Ｂとの間に、リニアＡＤＣ（ＦＤ－ＡＤＣ）モード動作のＬＣＧモードによる信号（ＡＤ変換伝達曲線）Ｃが介在することなる。

また、リニアＡＤＣ（ＰＤ－ＡＤＣ）モード動作のＨＣＧモードによる信号（ＡＤ変換伝達曲線）ＢとリニアＡＤＣ（ＦＤ－ＡＤＣ）モード動作のＬＣＧモードによる信号（ＡＤ変換伝達曲線）Ｃとは、モード遷移領域ＭＯＲにおいてオーバーラップしている。

その結果、低照度から高照度までの画像取得が可能となり、単一露光でのダイナミックレンジを拡大でき、画素ゆがみなしにグローバル読み出しを実現でき、また、ランダムアクセスなど画素毎のＡＤＣ変換が可能となり、低照度側および高照度側でのリニアリティを確保することが可能となることはもとより、デジタル信号の解像度不足によるＳＮ劣化を改善することが可能となる。

ここで、デジタル画素における第１の比較処理および第２の比較処理、並びに第３の比較処理に関連する光応答カバレッジ（光変換プロット）についてさらに考察する。

図１９は、本発明の第１の実施形態に係るデジタル画素における第１の比較処理および第２の比較処理、並びに第３の比較処理に関連する光応答カバレッジ（光変換プロット）を示す図であって、光強度と光変換された電子のトータル量Ｑｐとの関係を示す図である。

図２０は、本発明の第１の実施形態に係るデジタル画素における第１の比較処理および第２の比較処理、並びに第３の比較処理に関連する光応答カバレッジ（光変換プロット）を示す図であって、光強度とＡＤＣコードとの関係を示す図である。

図２１は、本発明の第１の実施形態に係るデジタル画素における第１の比較処理および第２の比較処理、並びに第３の比較処理に関連する光応答カバレッジ（光変換プロット）を示す図であって、光強度とメモリコードとの関係を示す図である。

図２２は、本発明の第１の実施形態に係るデジタル画素における第１の比較処理および第２の比較処理、並びに第３の比較処理に関連する光応答カバレッジ（光変換プロット）を示す図であって、光強度とＳＮＲとの関係を示す図である。

図１９～図２２に示すように、デジタル画素における第１の比較処理および第２の比較処理、並びに第３の比較処理に関連する光応答カバレッジ（光変換プロット）は、図１９に示すように、タイムスタンプＡＤＣモード動作による信号（ＡＤ変換伝達曲線）ＡとリニアＡＤＣ（ＰＤ－ＡＤＣ）モード動作のＨＣＧモードによる信号（ＡＤ変換伝達曲線）Ｂとの間に、リニアＡＤＣ（ＦＤ－ＡＤＣ）モード動作のＬＣＧモードによる信号（ＡＤ変換伝達曲線）Ｃが介在することなる。

また、リニアＡＤＣ（ＰＤ－ＡＤＣ）モード動作のＨＣＧモードによる信号（ＡＤ変換伝達曲線）Ｂとトータル電荷量Ｑｐ、ＡＤＣコード、メモリコード、ＳＮＲとの関係特性曲線においてもモード遷移領域ＭＯＲにおいてオーバーラップしている。

これにより、低照度側および高照度側でのリニアリティを良好に確保することが可能となる。

図２３は、本第１の実施形態に係るメモリ部およびメモリ制御部の構成および機能を説明するための図である。

メモリ部２３０は、図３および図２３に示すように、第１のメモリ（Ｍｅｍ１）２３１と、第２のメモリ（Ｍｅｍ２）２３２とを有する。

第１のメモリ２３１は、メモリ制御部２４０の制御の下、比較器２２１による第１の比較結果信号ＳＣＭＰ１、第２の比較結果信号ＳＣＭＰ２、および第３の比較結果信号ＳＣＭＰ３がｎビットのデジタルデータとして記憶される。

第２のメモリ２３２には、メモリ制御部２４０の制御の下、動作モードのステータス情報が記憶される。

第２のメモリ２３２には、たとえば、ＨＣＧモード（ＰＤ－ＡＤＣモード）のときはステータス情報「０」が記憶され、ＬＣＧモード（ＦＤ－ＡＤＣモード）のときはステータス情報「２」が記憶され、ＴＴＳモード（ＴＴＳ－ＡＤＣモード）のときはステータス情報「１」が記憶される。

図２４は、本第１の実施形態に係る種々の光強度レベルに対応して第２のメモリ２３２に記憶される動作モードのステータス情報の例を示す図である。

図２４の例では、応答性が１００Ｋｅ／ｌｕｘ、フォトダイオードＰＤ１の電荷量Ｑｐｄが２Ｋｅ、フローティングディフュージョンＦＤ１の電荷量Ｑｆｄが６２Ｋｅ、Ｔｉｎｔ（蓄積時間）／Ｔｓａｍｐｌｅ（サンプル時間）は４００μｓ／１．５６μｓ、第１のメモリ２３１のビット深さが８ビットである。

第２のメモリ２３２にステータス情報「０」が記憶されるＨＣＧモードのときは、光レベルは低（Ｌｏｗ）である。この場合、光強度レンジ［ｌｕｘ］は－５ｅ２より低く、フォトダイオードＰＤ１の電荷量Ｑｐｄが２Ｋｅより低く、フローティングディフュージョンＦＤ１の電荷量Ｑｆｄが０で、トータルの最大電荷量Ｑｍａｘは２Ｋｅである。第１のメモリ２３１には比較器２２１による第２の比較結果信号ＳＣＭＰ２が「０－２５５」に相当するｎビットのデジタルデータとして記憶される。

第２のメモリ２３２にステータス情報「２」が記憶されるＬＣＧモードのときは、光レベルは中（Ｍｉｄｄｌｅ）である。この場合、光強度レンジ［ｌｕｘ］は－５ｅ２～１．６ｅ４の範囲にあり、フォトダイオードＰＤ１の電荷量Ｑｐｄが２Ｋｅより多く、フローティングディフュージョンＦＤ１の電荷量Ｑｆｄが６２Ｋｅより低く、トータルの最大電荷量Ｑｍａｘは６２Ｋｅより低い。第１のメモリ２３１には比較器２２１による第３の比較結果信号ＳＣＭＰ３が「０－２５５」に相当するｎビットのデジタルデータとして記憶される。

第２のメモリ２３２にステータス情報「１」が記憶されるＴＴＳモードのときは、光レベルは高（Ｈｉｇｈ）である。この場合、光強度レンジ［ｌｕｘ］は１．６ｅ４～４ｅ６の範囲にあり、フォトダイオードＰＤ１の電荷量Ｑｐｄが２Ｋｅより多く、フローティングディフュージョンＦＤ１の電荷量Ｑｆｄが６２Ｋｅより低く、トータルの最大電荷量Ｑｍａｘは１５８７２Ｋｅより低い。第１のメモリ２３１には比較器２２１による第１の比較結果信号ＳＣＭＰ１が「０－２５５」に相当するｎビットのデジタルデータとして記憶される。

メモリ制御部２４０は、メモリ部２３０への書き込み制御部（ライトコントローラ：ＷＣ）２４１を含んで構成されている。

書き込み制御部２４１は、比較器２２１の出力がレベル「１」に反転したか反転せずに「０」レベルであるかをモニタし、比較器２２１の状態が０でない限り、第１のメモリ２３１および第２のメモリ２３２を書き込み許容（ライトイネーブル）とする。

メモリ制御部２４０は、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１の状態に応じて、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを行うか否かを制御する。

さらに、メモリ制御部２４０は、第１の比較処理ＣＭＰＲ１および第２の比較処理ＣＭＰＲ２による第１の比較結果信号ＳＣＭＰ１および第２の比較結果信号ＳＣＭＰ２の状態に応じて、第３の比較処理ＣＭＰＲ３による第３の比較結果信号ＳＣＭＰ３に応じたデータのメモリ部２３０への書き込みを行うか否かを制御する。

図２５は、本発明の第１の実施形態に係るメモリ部の第１のメモリおよび出力回路の構成例を示す図である。

比較器２２１において、第１の比較処理ＣＭＰＲ１によりフローティングディフュージョンＦＤ１のオーバーフロー電荷に応じた電圧信号がデジタル化された第１の比較結果信号ＳＣＭＰ１、および、第２の比較処理ＣＭＰＲ２によりフォトダイオードＰＤ１の蓄積電荷がデジタル化された第２の比較結果信号ＳＣＭＰ２、並びに、第３の比較処理ＣＭＰＲ３によりフォトダイオードＰＤ１の蓄積電荷および電荷蓄積部２１２に蓄積された電荷の加算電荷がデジタル化された第３の比較結果信号ＳＣＭＰ３は、関連付けられてｎビットメモリ２３１にデジタルデータとして記憶される。

メモリ部２３０のｎビットのデータをサンプルホールド可能な第１のメモリ２３１は、ＳＲＡＭやＤＲＡＭ等により構成され、たとえばデジタル変換された信号が供給され、フォトコンバージョン符号に対応し、画素アレイ周辺の出力回路４０の外部ＩＯバッファ４１により読み出すことができる。

第１のメモリ２３１は、比較器２２１の比較結果信号の状態（本実施形態ではレベル）に応じてメモリ制御部２４０の出力信号Ｓ２４１によりメモリアクセス、具体的は、書き込み（オーバーライト）を行うか否かが制御される。

第１のメモリ２３１は、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１に応じた信号Ｓ２４１が第１のレベル（ローレベル）で供給されると書き込み（オーバーライト）が禁止され、第２のレベル（ハイレベル）で供給されると書き込み（オーバーライト）が許容される。

また、第１のメモリ２３１は、メモリ制御部２４０により、第１の比較処理および第２の比較処理による第１の比較結果信号および第２の比較結果信号の状態に応じて、第３の比較処理による第３の比較結果信号に応じたデータの第１のメモリ２３１への書き込みを行うか否かが制御される。

第１のメモリ２３１は、メモリ制御部２４０により、第２の比較処理期間ＰＣＭＰＲ２に、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２のレベルが第２のレベル（ハイレベル）のまま変化しなかった場合、第３の比較処理ＣＭＰＲ３による第３比較結果信号ＳＣＭＰ３に応じたデータの第１のメモリ２３１への書き込み（オーバーライト）が許容される。

なお、本第１の実施形態においては、図１１に示すように、ＴＴＳモード（ＴＴＳ－ＡＤＣモード）およびＬＣＧモード（ＦＤ－ＡＤＣモード）の場合であって、信号スイングが５００ｍＶより大きいときは第１のメモリ２３１への書き込みが無効となる。

また、ＨＣＧモード（ＰＤ－ＡＤＣモード）の場合であって、信号スイングが４００ｍＶより小さいときは第１のメモリ２３１への書き込みが無効となる。
（メモリ制御部およびメモリ部における読み出しモードシーケンス）
図２６は、本発明の第１の実施形態に係る固体撮像装置のメモリ制御部およびメモリ部における読み出しモードシーケンスを説明するためのフローチャートである。

まず、読み出しモードがＴＴＳモードとなり（ＳＴ１）、第１の比較処理ＣＭＰＲ１が行われる。これに伴い、第１のメモリ２３１および第２のメモリ２３２がリセットされる（ＳＴ１１，ＳＴ２１）。

そして、メモリ制御部２４０において、第１の比較処理ＣＭＰＲ１において比較器２２１の出力が第１のレベル（ローレベル：Ｌ）から第２のレベル（ハイレベル：Ｈ）にフリップ（反転）したか否かが判定される（ＳＴ２）。

ステップＳＴ２において、比較器２２１の出力がＬレベルからＨレベルにフリップしたと判定されると、第１の比較処理ＣＭＰＲ１によりフローティングディフュージョンＦＤ１のオーバーフロー電荷に応じた電圧信号がデジタル化された第１の比較結果信号ＳＣＭＰ１がデジタルコードであるＡＤＣコードとして第１のメモリ２３１に書き込まれる（ＳＴ１２）。そして、書き込み許容（ライトイネーブル）信号がロックされる（ＳＴ３１）。

ステップＳＴ２において、比較器２２１の出力がＬレベルからＨレベルにフリップしていないと判定されると、読み出し状態がＴＴＳモードからＨＣＧモードに更新され、ランプ状波形の基準電圧ＶＲＥＦがリセットされ（ＳＴ３）、第２のメモリ２３２のステータス情報がＴＴＳモードを示す「２」からＨＣＧモードを示す「０」に更新される。（ＳＴ２２）。

このようにして、読み出しモードがＴＴＳモードからＨＣＧモードに切り替わると（ＳＴ４）、第２の比較処理ＣＭＰＲ２が行われる。これに伴い、第１のメモリ２３１がリセットされる（ＳＴ１３）。

そして、メモリ制御部２４０において、第２の比較処理ＣＭＰＲ２において比較器２２１の出力が第１のレベル（ローレベル）から第２のレベル（ハイレベル）にフリップ（反転）したか否かが判定される（ＳＴ５）。

ステップＳＴ５において、比較器２２１の出力がＬレベルからＨレベルにフリップしたと判定されると、第２の比較処理ＣＭＰＲ２によりフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号がデジタル化された第２の比較結果信号ＳＣＭＰ２がデジタルデータであるＡＤＣコードとして第１のメモリ２３１に書き込まれる（ＳＴ１４）。そして、書き込み許容（ライトイネーブル）信号がロックされる（ＳＴ３２）。

ステップＳＴ５において、比較器２２１の出力がＬレベルからＨレベルにフリップしていないと判定されると、読み出し状態がＨＣＧモードからＬＣＧモードに更新され、ランプ状波形の基準電圧ＶＲＥＦがリセットされ（ＳＴ６）、第２のメモリ２３２のステータス情報がＨＣＧモードを示す「１」からＬＣＧモードを示す「１」に更新される。（ＳＴ２３）。

このようにして、読み出しモードがＨＣＧモードからＬＣＧモードに切り替わると（ＳＴ７）、第３の比較処理ＣＭＰＲ３が行われる。これに伴い、第１のメモリ２３１がリセットされる（ＳＴ１５）。

そして、メモリ制御部２４０では、第３の比較処理ＣＭＰＲ３において比較器２２１の出力が第２のレベル（ハイレベル）から第１のレベル（ローレベル）にフリップ（反転）したか否かが判定される（ＳＴ８）。

ステップＳＴ８において、比較器２２１の出力がＨレベルからＬレベルにフリップしたと判定されると、第３の比較処理ＣＭＰＲ３によりフォトダイオードＰＤ１の蓄積電荷および電荷蓄積部２１２に蓄積された電荷の加算電荷に応じた電圧信号がデジタル化された第３の比較結果信号ＳＣＭＰ３がデジタルデータであるＡＤＣコードとして第１のメモリ２３１に書き込まれる（ＳＴ１６）。そして、書き込み許容（ライトイネーブル）信号がロックされる（ＳＴ３３）。

図２７は、本発明の第１の実施形態に係る固体撮像装置のメモリ部における動作シーケンスを説明するためのフローチャートである。

第１のメモリ２３１にビット深さｐ分のデジタルデータであるＡＤＣコードを書き込む場合（ＳＴ４１）、モード毎に、比較器２２１の出力がフリップしたか否かが判定される（ＳＴ４２）。

ステップＳＴ４２において、比較器２２１の出力がフリップしたと判定されると、第１のメモリ２３１は書き込みディセーブル状態となる（ＳＴ４３）。

ステップＳＴ４２において、比較器２２１の出力がフリップしていないと判定されると、メモリがロックしていることを条件としてビット深さ分の書き込みが行われる（ＳＴ４４～ＳＴ４６）。

そして、ｎコード分が行われて（ＳＴ４７、ＳＴ４８）、次のモードの処理へと遷移する。
（フレーム読み出しシーケンス）
図２８は、本発明の第１の実施形態に係る固体撮像装置１０におけるフレーム読み出しシーケンスの一例を示す図である。

ここで、固体撮像装置１０におけるフレーム読み出し方式の一例について説明する。

図２８において、ＴＴＳはタイムスタンプＡＤＣであるＴＴＳモードの処理期間を示し、ＨはＨＣＧモードの処理期間を示し、ＬはＬＣＧモードの処理期間を示している。

上述したように、オーバーフロー電荷は蓄積期間ＰＩ中にフローティングディフュージョンＦＤ１に蓄積される。タイムスタンプＡＤＣモードであるＴＴＳモードは蓄積時間ＰＩ中に動作する。

実際には、ＴＴＳモードは、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間に動作する。

ＴＴＳモードの動作が終了すると、リニアＡＤＣモード（ＰＤ－ＡＤＣモード）のＨＣＧモードに遷移し、フローティングディフュージョンＦＤ１のリセット時の信号（ＶＲＳＴ）を読み出してデジタル信号をメモリ部２３０に格納するように変換する。

さらに蓄積期間ＰＩの終了後、リニアＡＤＣモードではフォトダイオードＰＤ１の蓄積電荷に応じた信号（ＶＳＩＧ）を読み取ってデジタル信号をメモリ部２３０に格納するように変換する。

より具体的には、第１の比較処理期間ＰＣＭＰＲ１において、蓄積期間ＰＩに光電変換素子であるフォトダイオードＰＤ１から出力ノードとしてのフローティングディフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬを出力する。

さらに、第２の比較処理期間ＰＣＭＰ２において、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードとしてのフローティングディフュージョンＦＤ１に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号ＶＳＬを出力する。

第２の比較処理期間ＰＣＭＰＲ２において、画素信号としての読み出しリセット信号(信号電圧)（ＶＲＳＴ）および読み出し信号(信号電圧)（ＶＳＩＧ）をＡＤ変換部２２０に出力する。

さらに、第３の比較処理期間ＰＣＭＰ３において、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードとしてのフローティングディフュージョンＦＤ１に転送されたフォトダイオードＰＤ１の蓄積電荷および蓄積部２１２に蓄積されている蓄積電荷の合成電荷（加算電荷）に応じた電圧信号ＶＳＬを出力する。

第３の比較処理期間ＰＣＭＰＲ３において、画素信号としての読み出しリセット信号(信号電圧)（ＶＲＳＴ）および読み出し信号(信号電圧)（ＶＳＩＧ）をＡＤ変換部２２０に出力する。

読み出されたフレームは、メモリノードからのデジタル信号データの読み出しによって実行され、そのようなＭＩＰＩデータフォーマットを有する、たとえば出力回路４０のＩＯバッファ４１（図２５）を介して固体撮像装置１０（イメージセンサ）の外部に送られる。この動作は、全画素（ピクセル）アレイに対してグローバルに実行することができる。

また、画素部２０において、全画素同時にリセットトランジスタＲＳＴ１－Ｔｒと転送トランジスタＴＧ１－Ｔｒを使ってフォトダイオードＰＤ１をリセットすることで、全画素同時並列的に露光を開始する。また、所定の露光期間（蓄積期間ＰＩ）が終了した後、転送トランジスタＴＧ１－Ｔｒを使って光電変換読み出し部２１０からの出力信号をＡＤ変換部２２０、メモリ部２３０でサンプリングすることで、全画素同時並列的に露光を終了する。これにより、完全なシャッタ動作を電子的に実現する。
（メモリ制御部２４０の構成および機能）
本実施形態の固体撮像装置１０は、さらに、比較器２２１の比較結果信号の状態（本実施形態ではレベル）に応じてメモリ部２３０へのアクセスを制御するメモリ制御部２４０を有する。

メモリ制御部２４０は、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１の状態（出力レベル）に応じて、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを行うか否かを制御する。

具体的には、メモリ制御部２４０は、第１の比較処理期間ＰＣＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に変化した場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを禁止する。

一方、メモリ制御部２４０は、第１の比較処理期間ＰＣＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）のまま変化しなかった場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを許容する。

さらに、メモリ制御部２４０は、第１の比較処理ＣＭＰＲ１および第２の比較処理ＣＭＰＲ２による第１の比較結果信号ＳＣＭＰ１および第２の比較結果信号ＳＣＭＰ２の状態に応じて、第３の比較処理ＣＭＰＲ３による第３の比較結果信号ＳＣＭＰ３に応じたデータの第１のメモリ２３１への書き込みを行うか否かが制御する。

メモリ制御部２４０は、第２の比較処理期間ＰＣＭＰＲ２に、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２のレベルが第２のレベル（ハイレベル）のまま変化しなかった場合、第３の比較処理ＣＭＰＲ３による第３比較結果信号ＳＣＭＰ３に応じたデータの第１のメモリ２３１への書き込み（オーバーライト）を許容する。

メモリ制御部２４０を設けた理由を以下に述べる。

タイムスタンプＡＤＣモード時において、第１の比較処理期間ＰＣＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に変化したということは、次のことを意味する。

すなわち、この場合、非常に（極めて）高照度（明るい）の光がフォトダイオードＰＤ１に照射され、光電変換された電荷がフォトダイオードＰＤ１からフローティングディフュージョンＦＤ１にオーバーフロー電荷として溢れ出していることから、後続のリニアＡＤＣモード（ＰＤ－ＡＤＣモード）の読み出し信号は必要ないことを意味する。

そこで、この場合、メモリ制御部２４０は、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込み（オーバーライト）を禁止する。

一方、タイムスタンプＡＤＣモード時において、第１の比較処理期間ＰＣＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に変化していなということは、次のことを意味する。

すなわち、この場合、暗くて低照度から中間の明るさの通常の照度の光がフォトダイオードＰＤ１に照射され、光電変換された電荷がフォトダイオードＰＤ１からフローティングディフュージョンＦＤ１にオーバーフロー電荷として溢れ出す確率は極めて低いことから、後続のリニアＡＤＣモード（ＰＤ－ＡＤＣモード）の読み出し信号は必要である意味する。

そこで、この場合、メモリ制御部２４０は、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込み（オーバーライト）を許容する。

同様に、リニアＡＤＣモード（ＰＤ－ＡＤＣモード）時において、第２の比較処理期間ＰＣＭＰＲ２に、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２のレベルが第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に変化していなということは、次のことを意味する。

すなわち、この場合、暗くて低照度から中間の明るさの照度の光がフォトダイオードＰＤ１に照射され、光電変換された電荷がフォトダイオードＰＤ１からフローティングディフュージョンＦＤ１にオーバーフロー電荷として溢れ出す確率は低いことから、後続のＬＣＧモード（ＦＤ－ＡＤＣモード）の読み出し信号は必要であることを意味する。

そこで、この場合、メモリ制御部２４０は、第３の比較処理ＣＭＰＲ３による第３の比較結果信号ＳＣＭＰ３に応じたデータのメモリ部２３０への書き込み（オーバーライト）を許容する。

図２９は、本発明の第１の実施形態に係るメモリ制御部２４０の要部の構成例を説明するための図である。

図３０は、タイムスタンプＡＤＣモード時に比較器の出力が反転した場合のメモリ制御部の動作を説明するためのタイミングチャートである。

図３１は、タイムスタンプＡＤＣモード時に比較器の出力が反転しなかった場合のメモリ制御部の動作を説明するためのタイミングチャートである。

図２９のメモリ制御部２４０は、フラグビットメモリセル（Ｆｌａｇ）２４２およびゲート回路としてＮＯＲ回路２４３を含んで構成されている。

フラグビットメモリセル２４２は、フラグサンプリング信号ＦＬＧＳＡＭＰ、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１が供給される。

フラグビットメモリセル２４２は、第１の比較処理期間ＰＣＭＰＲ１の終了後にフラグサンプリング信号ＦＬＧＳＡＭＰが供給されたときに、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）から第２のレベル（ハイレベル）に変化していると、信号ＳＡを第２のレベル（ハイレベル）に設定してＮＯＲ回路２４３に出力する。

フラグビットメモリセル２４２は、第１の比較処理期間ＰＣＭＰＲ１の終了後にフラグサンプリング信号ＦＬＧＳＡＭＰが供給されたときに、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）から第２のレベル（ハイレベル）に変化していない、信号ＳＡを第１のレベル（ローレベル）に設定してＮＯＲ回路２４３に出力する。

ＮＯＲ回路２４３は、フラグビットメモリセル２４２の出力信号ＳＡおよび第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１が供給される。

ＮＯＲ回路２４３は、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）から第２のレベル（ハイレベル）に変化している状態で、信号ＳＡを第２のレベル（ハイレベル）で入力すると、信号ＳＢを第１のレベル（ローレベル）に設定してメモリ部２３０に出力して、書き込み（オーバーライト）を禁止する。

ＮＯＲ回路２４３は、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）から第２のレベル（ハイレベル）に変化していない状態で、信号ＳＡを第１のレベル（ローレベル）で入力すると、信号ＳＢを第２のレベル（ハイレベル）に設定してメモリ部２３０に出力して、書き込み（オーバーライト）を許容する。

フラグビットメモリセル２４２は、ＡＤＣメモリ２３１の一部であることから、レイアウト状のオーバーヘッドがなく、面積効率が良い。

また、ＮＯＲ回路２４３は、最小サイズで４トランジスタ（４Ｔ）で構成可能であることから、面積上のオーバーヘッドは最小限で済む。

そして、本メモリ制御部２４０を設けることにより、２段階の比較処理を行うにもかかわらず、ＡＤＣメモリは一つで済む。

メモリ制御部２４０において、図３０に示すように、第１の比較処理期間ＰＣＭＰＲ１の終了後にフラグサンプリング信号ＦＬＧＳＡＭＰが供給されたときに、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）から第２のレベル（ハイレベル）に変化していると、フラグビットメモリセル２４２の出力信号ＳＡが第２のレベル（ハイレベル）でＮＯＲ回路２４３に入力される。これに応じてＮＯＲ回路２４３から信号ＳＢが第１のレベル（ローレベル）に設定されてメモリ部２３０に出力され、書き込み（オーバーライト）が禁止される。

メモリ制御部２４０において、図３１に示すように、第１の比較処理期間ＰＣＭＰＲ１の終了後にフラグサンプリング信号ＦＬＧＳＡＭＰが供給されたときに、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）のままで変化していないと、フラグビットメモリセル２４２の出力信号ＳＡが第１のレベル（ローレベル）でＮＯＲ回路２４３に入力される。これに応じてＮＯＲ回路２４３から信号ＳＢが第２のレベル（ハイローレベル）に設定されてメモリ部２３０に出力され、書き込み（オーバーライト）が許容される。

なお、フラグビットメモリセル２４２およびＮＯＲ回路２４３は、リニアＡＤＣモード（ＰＤ－ＡＤＣモード）の第２の比較処理期間ＰＣＭＰＲ２の終了後に、クリア信号ＦＬＧＣＬＲにより初期状態にクリアされる。

垂直走査回路３０は、タイミング制御回路５０の制御に応じてシャッタ行および読み出し行において行走査制御線を通してデジタル画素２００の光電変換読み出し部２１０の駆動を行う。

垂直走査回路３０は、タイミング制御回路５０の制御に応じて、各デジタル画素２００の比較器２２１に対して、第１の比較処理ＣＭＰＲ１、第２の比較処理ＣＭＰＲ２、第３の比較処理ＣＭＰＲ３に準じて設定される参照電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３を供給する。

また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。

出力回路４０は、たとえば図２５に示すように、画素部２０の各デジタル画素２００のメモリ出力に対応して配置されたＩＯバッファ４１を含み、各デジタル画素２００から読み出されるデジタルデータを外部に出力する。

タイミング制御回路５０は、画素部２０、垂直走査回路３０、出力回路４０等の信号処理に必要なタイミング信号を生成する。

本第１の実施形態において、読み出し部６０は、たとえばグローバルシャッタモード時に、デジタル画素２００からの画素信号の読み出し制御を行う。

読み出し部６０は、タイムスタンプ（ＴＴＳ）モード、第２の比較処理期間ＰＣＭＰＲ２におけるＨＣＧモード、およびＬＣＧモードの各動作モードにおける、たとえばリセットレベルサンプリング期間中の動作状態、および信号レベルサンプリング期間中の動作状態の２つの動作状態に適応して、出力電圧制御部２１３に対して、制御バイアス信号ＣＢＳにより２つの制限レベルＣＬＶ１、ＣＬＶ２が指定可能である。

読み出し部６０は、出力ノードとしてのフローティングディフュージョンＦＤ１と、蓄積トランジスタＣＧ１－Ｔｒを介してフローティングディフュージョンＦＤ１の電荷を蓄積する蓄積キャパシタＣＳ１との接続（接合）を、信号照度に応じて選択的に行うように制御することも可能である。
（固体撮像装置１０の積層構造）
次に、本第１の実施形態に係る固体撮像装置１０の積層構造について説明する。

図３２（Ａ）および（Ｂ）は、本第１の実施形態に係る固体撮像装置１０の積層構造について説明するための模式図である。

図３３は、本第１の実施形態に係る固体撮像装置１０の積層構造について説明するための簡略断面図である。

本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。

固体撮像装置１０は、たとえばウェハレベルで貼り合わせた後、ダイシングで切り出した積層構造の撮像装置として形成される。

本例では、第１の基板１１０と第２の基板１２０が積層された構造を有する。

第１の基板１１０には、その中央部を中心として画素部２０の各デジタル画素２００の光電変換読み出し部２１０が形成されている。

第１の基板１１０の光Ｌが入射側である第１面１１１側にフォトダイオードＰＤが形成され、その光入射側にマイクロレンズＭＣＬやカラーフィルタが形成されている。

第１の基板１１０の第２面側に転送トランジスタＴＧ１－Ｔｒ，リセットトランジスタＲＳＴ１－Ｔｒ，蓄積トランジスタＣＧ１－Ｔｒ，第１のソースフォロワトランジスタＳＦ１－Ｔｒ，第２のソースフォロワトランジスタＳＦ２－Ｔｒカレントトランジスタ、ＩＣ１－Ｔｒ、イネーブルトランジスタＥＮ１－Ｔｒが形成されている
このように、本第１の実施形態においては、第１の基板１１０には、基本的に、デジタル画素２００の光電変換読み出し部２１０が行列状に形成されている。

第２の基板１２０には、各デジタル画素２００のＡＤ変換部２２０、メモリ部２３０、メモリ制御部２４０がマトリクス状に形成されている。

また、第２の基板１２０には、垂直走査回路３０、出力回路４０、およびタイミング制御回路５０も形成されてもよい。

このような積層構造において、第１の基板１１０の各光電変換読み出し部２１０の読み出しノードＮＤ２と第２の基板１２０の各デジタル画素２００の比較器２２１の反転入力端子（－）とが、たとえば図３に示すように、それぞれ信号線ＬＳＧＮ１、マイクロバンプＢＭＰやビア（Ｄｉｅ－ｔｏ－Ｄｉｅ Ｖｉａ）等を用いて電気的な接続が行われている。

また、本実施形態においては第１の基板１１０の各光電変換読み出し部２１０の読み出しノードＮＤ２と第２の基板１２０の各デジタル画素２００の比較器２２１の反転入力端子（－）とが、結合キャパシタＣ２２１によりＡＣ結合されている。
（固体撮像装置１０の読み出し動作）
以上、固体撮像装置１０の各部の特徴的な構成および機能について説明した。

次に、本第１の実施形態に係る固体撮像装置１０のデジタル画素２００の画素信号の読み出し動作等について詳述する。

図３４は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の読み出し動作を説明するためのタイミングチャートである。

図３５（Ａ）～（Ｇ）は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。

図３６（Ａ）～（Ｈ）は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作において非飽和状態および飽和状態のフォトダイオードを含む動作シーケンスおよびポテンシャル遷移を示す図である。

図３６（Ａ）～（Ｄ）が非飽和状態のポテンシャル遷移を示し、図３６（Ｅ）～（Ｈ）が飽和状態のポテンシャル遷移を示している。

まず、読み出し動作を開始するに当たって、図３４および図３５（Ａ）に示すように、各デジタル画素２００のフォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１をリセットするグローバルリセットが行われる。

グローバルリセットにおいては、全画素同時にリセットトランジスタＲＳＴ１－Ｔｒと転送トランジスタＴＧ１－Ｔｒと、蓄積トランジスタＣＧ１－Ｔｒが所定期間導通状態に保持されて、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットされる。

次いで、図３４および図３５（Ｂ）に示すように、蓄積トランジスタＣＧ１－Ｔｒが所定期間非導通状態に保持されて、グローバルリセットおよびリセットサンプリングが行われる。

そして、図３４および図３５（Ｃ）に示すように、全画素同時にリセットトランジスタＲＳＴ１－Ｔｒと転送トランジスタＴＧ１－Ｔｒが非導通状態、蓄積トランジスタＣＧ１－Ｔｒが導通状態に切り替えられて、全画素同時並列的に露光、すなわち電荷の蓄積が開始される。

そして、図３４および図３５（Ｃ）に示すように、オーバーフロー電荷に対するタイムスタンプ（ＴＴＳ）ＡＤＣモードの動作が開始される。

オーバーフロー電荷は蓄積期間ＰＩ中にフローティングディフュージョンＦＤ１に蓄積される。タイムスタンプ（ＴＴＳ）ＡＤＣモードは蓄積時間ＰＩ中、具体的には、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間に動作する。

タイムスタンプ（ＴＴＳ）ＡＤＣモードにおいては、光電変換読み出し部２１０において、ＡＤ変換部２２０の第１の比較処理期間ＰＣＭＰ１に対応して、蓄積期間ＰＩにフォトダイオードＰＤ１から出力ノードとしてのフローティングディフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬ１が出力される。

この場合、出力バッファ部２１１の画素信号（電圧信号）の出力信号レベルは、動作状態、たとえばリセットレベルサンプリング期間ＰＳＲＳＴ中、および信号レベルサンプリング期間ＰＳＩＬＴ］中の動作状態に応じた読み出しリセット信号および読み出し信号の信号レベルＬＳが出力電圧制御部２１３により第１の制限レベルＣＬＶ１または第２の制限レベルＣＬＶ２に制御される（クランプされる）。

たとえば、出力電圧制御部２１３においては、あらかじめ想定したケラレ現象が発生する想定条件が満たされ、リセット読み出し時のノイズが入射光におけるノイズと相関するとき、出力信号レベルＬＳを最小画素信号レベルに相当する第１の制限レベルＣＬＶ１に制御される（クランプされる）。

また、出力電圧制御部２１３においては、たとえばフォトダイオードＰＤ１は電荷がオーバーフロー状態に有り、信号読み出し時に、出力信号レベルが次段回路である比較器の入力端子（負側の入力端子）の定格入力電圧の許容入力範囲を超えないように、出力信号レベルＬＳを最大画素信号レベルに相当する第２の制限レベルＣＬＶ２に制御される（クランプされる）。

そして、ＡＤ変換部２２０の比較器２２１において、第１の比較処理ＣＭＰＲ１が行われる。比較器２２１では、読み出し部６０の制御の下、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間にフォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬ１に対するデジタル化した第１の比較結果信号ＳＣＭＰ１が出力され、第１の比較結果信号ＳＣＭＰ１に応じたデジタルデータがメモリ部２３０のメモリ２３１に格納される。

次に、図３４および図３５（Ｄ）に示すように、オーバーフロー電荷に対するタイムスタンプ（ＴＴＳ）ＡＤＣモードの動作が終了し、リニアＡＤＣモード（ＨＣＧモード）に遷移し、フローティングディフュージョンＦＤ１のリセット期間ＰＲ２に移行する。

リセット期間ＰＲ２においては、リセットトランジスタＲＳＴ１－Ｔｒが所定期間導通状態に保持されて、フローティングディフュージョンＦＤ１がリセットされる。フローティングディフュージョンＦＤ１のリセット時の信号（ＶＲＳＴ）を読み出してデジタル信号がメモリ部２３０のメモリ２３１に格納される。

そして、リセットトランジスタＲＳＴ１－Ｔｒが非導通状態に切り替えられる。この場合、蓄積期間ＰＩは継続される。

次に、図３４および図３５（Ｅ）に示すように、蓄積期間ＰＩが終了し、転送期間ＰＴに移行する。

転送期間ＰＴにおいては、転送トランジスタＴＧ１－Ｔｒが所定期間導通状態に保持されて、フォトダイオードＰＤ１の蓄積電荷がフローティングディフュージョンＦＤ１に転送される。

リニア（Ｌｉｎ）ＡＤＣモードにおいては、光電変換読み出し部２１０において、ＡＤ変換部２２０の第２の比較処理期間ＰＣＭＰ２に対応して、蓄積期間ＰＩ終了後に、フォトダイオードＰＤ１から出力ノードとしてのフローティングディフュージョンＦＤ１に転送された蓄積電荷に応じた電圧信号ＶＳＬ２が出力される。

このとき、ＨＣＧモードにあり、蓄積トランジスタＣＧ１－Ｔｒは非導通状態に保持されている。

この場合も、出力バッファ部２１１の画素信号（電圧信号）の出力信号レベルは、動作状態、たとえばリセットレベルサンプリング期間ＰＳＲＳＴ中、および信号レベルサンプリング期間ＰＳＩＬＴ］中の動作状態に応じた読み出しリセット信号および読み出し信号の信号レベルＬＳが出力電圧制御部２１３により第１の制限レベルＣＬＶ１または第２の制限レベルＣＬＶ２に制御される（クランプされる）。

たとえば、出力電圧制御部２１３においては、あらかじめ想定したケラレ現象が発生する想定条件が満たされ、リセット読み出し時のノイズが入射光におけるノイズと相関するとき、出力信号レベルＬＳを最小画素信号レベルに相当する第１の制限レベルＣＬＶ１に制御される（クランプされる）。

また、出力電圧制御部２１３においては、たとえばフォトダイオードＰＤ１は電荷がオーバーフロー状態になく、信号読み出し時に、出力信号レベルが次段回路である比較器の入力端子（負側の入力端子）の定格入力電圧の許容入力範囲を超えないように、出力信号レベルＬＳを最大画素信号レベルに相当する第２の制限レベルＣＬＶ２に制御される（クランプされる）。

そして、ＡＤ変換部２２０の比較器２２１において、第２の比較処理ＣＭＰＲ２が行われる。比較器２２１では、読み出し部６０の制御の下、蓄積期間ＰＩ後に、フォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に転送された蓄積電荷に応じた電圧信号ＶＳＬ２に対するデジタル化した第２の比較結果信号ＳＣＭＰ２が出力され、第２の比較結果信号ＳＣＭＰ２に応じたデジタルデータがメモリ部２３０のメモリ２３１に格納される。

上記処理中において、メモリ制御部２４０により、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１の状態（出力レベル）に応じて、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを行うか否かが制御される。

具体的には、メモリ制御部２４０において、第１の比較処理期間ＰＣＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に変化した場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みが禁止される。

一方、メモリ制御部２４０においては、第１の比較処理期間ＣＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）のまま変化しなかった場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みが許容される。

次に、図３４および図３５（Ｆ）に示すように、蓄積トランジスタＣＧ１－Ｔｒが導通状態に保持され、転送トランジスタＴＧ１－Ｔｒが所定期間導通状態に保持されて、フォトダイオードＰＤ１からフローティングディフュージョンＦＤ１に転送される蓄積電荷と蓄積キャパシタＣＳ１からフローティングディフュージョンＦＤ１に転送された蓄積電荷との加算電荷に応じた電圧信号ＶＳＬ３が出力される。

このとき、ＬＣＧモードにあり、蓄積トランジスタＣＧ１－Ｔｒは導通状態に保持されている。

この場合、出力バッファ部２１１の画素信号（電圧信号）の出力信号レベルは、動作状態、たとえばリセットレベルサンプリング期間ＰＳＲＳＴ中、および信号レベルサンプリング期間ＰＳＩＬＴ］中を通じて第２の制限レベルＣＬＶ２に制御される（クランプされる）。

たとえば、出力電圧制御部２１３においては、たとえばフォトダイオードＰＤ１は電荷がオーバーフロー状態になく、信号読み出し時に、出力信号レベルが次段回路である比較器の入力端子（負側の入力端子）の定格入力電圧の許容入力範囲を超えないように、出力信号レベルＬＳを最大画素信号レベルに相当する第２の制限レベルＣＬＶ２に制御される（クランプされる）。

そして、ＡＤ変換部２２０の比較器２２１において、第３の比較処理ＣＭＰＲ３が行われる。比較器２２１では、読み出し部６０の制御の下、蓄積期間ＰＩ後に、フォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に転送された蓄積電荷と蓄積キャパシタＣＳ１からフローティングディフュージョンＦＤ１に転送された蓄積電荷との加算電荷に応じた電圧信号ＶＳＬ３に対するデジタル化した第３の比較結果信号ＳＣＭＰ３が出力され、第３の比較結果信号ＳＣＭＰ３に応じたデジタルデータがメモリ部２３０のメモリ２３１に格納される。

次に、図３４および図３５（Ｇ）に示すように、フローティングディフュージョンＦＤ１のリセット期間ＰＲ２に移行する。

リセット期間ＰＲ２においては、リセットトランジスタＲＳＴ１－Ｔｒが所定期間導通状態に保持されて、フローティングディフュージョンＦＤ１がリセットされる。フローティングディフュージョンＦＤ１のリセット時の信号（ＶＲＳＴ）を読み出してデジタル信号がメモリ部２３０のメモリ２３１に格納される。

そして、リセットトランジスタＲＳＴ１－Ｔｒが非導通状態に切り替えられる。

メモリ制御部２４０は、第１の比較処理および第２の比較処理による第１の比較結果信号および第２の比較結果信号の状態に応じて、第３の比較処理による第３の比較結果信号に応じたデータの第１のメモリ２３１への書き込みを行うか否かが制御する。

具体的には、メモリ制御部２４０は、第２の比較処理期間ＰＣＭＰＲ２に、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２のレベルが第２のレベル（ハイレベル）のまま変化しなかった場合、第３の比較処理ＣＭＰＲ３による第３比較結果信号ＳＣＭＰ３に応じたデータの第１のメモリ２３１への書き込み（オーバーライト）を許容する。

メモリ部２３０に読み出された信号は、メモリノードからのデジタル信号データの読み出しによって実行され、そのようなＭＩＰＩデータフォーマットを有する、たとえば出力回路４０のＩＯバッファ４１を介して固体撮像装置１０（イメージセンサ）の外部に送られる。この動作は、全画素（ピクセル）アレイに対してグローバルに実行される。

以上説明したように、本第１の実施形態によれば、固体撮像装置１０は、画素部２０において、デジタル画素として光電変換読み出し部２１０、ＡＤ変換部２２０、およびメモリ部２３０を含み、グローバルシャッタの動作機能を持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。

本第１の実施形態に係る固体撮像装置１０において、各デジタル画素２００がＡＤ変換機能を有しており、ＡＤ変換部２２０は、光電変換読み出し部２１０により読み出される電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器２２１を有している。

そして、比較器２２１は、読み出し部６０の制御の下、蓄積期間にフォトダイオードＰＤ１から出力ノード（フローティングディフュージョン）ＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第１の比較結果信号ＳＣＭＰ１を出力する第１の比較処理ＣＭＰＲ１と、蓄積期間後の転送期間にフローティングノードＦＤ１（出力ノード）に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号に対するデジタル化した第２の比較結果信号ＳＣＭＰ２を出力する第２の比較処理ＣＭＰＲ２と、蓄積期間後の転送期間に出力ノードに転送されたフォトダイオードＰＤ１の蓄積電荷と電荷蓄積部２１２の蓄積電荷との加算電荷に応じた電圧信号に対するデジタル化した第３の比較結果信号ＳＣＭＰ３を出力する第３の比較処理ＣＭＰＲ３と、を行う。

固体撮像装置１０は、出力バッファ部２１１の画素信号（電圧信号）の出力信号レベルは、動作状態、たとえばリセットレベルサンプリング期間中、および信号レベルサンプリング期間中の動作状態に応じた読み出しリセット信号および読み出し信号の信号レベルを制限レベルに制御する出力電圧制御部２１３を有する。

たとえば、出力電圧制御部２１３は、あらかじめ想定した想定条件（本実施形態ではケラレ現象が発生する条件）が満たされ、リセット読み出し時の出力信号レベルが変動したとき、出力信号レベルを少なくとも最小画素信号レベルに制御する。

また、出力電圧制御部２１３は、たとえば光電変換素子は電荷がオーバーフロー状態に有り、信号読み出し時に、出力信号レベルが次段回路である比較器の入力端子（負側の入力端子）の定格入力電圧の許容入力範囲を超えないように、出力信号レベルを少なくとも最大画素信号レベルに制御する。

さらに、固体撮像装置１０は、比較器２２１の比較結果信号の状態（本実施形態ではレベル）に応じてメモリ部へのアクセスを制御するメモリ制御部２４０を有する。

そして、メモリ制御部２４０は、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１の状態（出力レベル）に応じて、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを行うか否かを制御する。

具体的には、メモリ制御部２４０は、第１の比較処理期間ＰＳＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に変化した場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを禁止する。

一方、メモリ制御部２４０は、第１の比較処理期間ＣＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）のまま変化しなかった場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを許容する。

さらに、メモリ制御部２４０は、第１の比較処理および第２の比較処理による第１の比較結果信号および第２の比較結果信号の状態に応じて、第３の比較処理による第３の比較結果信号に応じたデータの第１のメモリ２３１への書き込みを行うか否かが制御する。

具体的には、メモリ制御部２４０は、第２の比較処理期間ＰＣＭＰＲ２に、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２のレベルが第２のレベル（ハイレベル）のまま変化しなかった場合、第３の比較処理ＣＭＰＲ３による第３比較結果信号ＳＣＭＰ３に応じたデータの第１のメモリ２３１への書き込み（オーバーライト）を許容する。

したがって、本第１の実施形態の固体撮像装置１０によれば、出力電圧制御部２１３による出力バッファ部２１１の出力信号レベルの制御により偽信号の発生を抑止し、画質の劣化を防止でき、しかも安定な動作を実現することが可能となる。

また、本第１の実施形態の固体撮像装置１０によれば、蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用することから、広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかもメモリの効率的なアクセスが可能となる。

また、本発明によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、メモリの効率的なアクセスが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。

また、本第１の実施形態の固体撮像装置１０によれば、構成の複雑化を防止しつつ、レイアウト上の面積効率の低下を防止することができる。

また、本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。

したがって、本第１の実施形態において、第１の基板１１０側を、基本的に、ＮＭＯＳ系の素子だけで形成すること、および、画素アレイにより有効画素領域を最大限に拡大することにより、コストあたりの価値を最大限に高めることができる。
（第２の実施形態）
図３７は、本発明の第２の実施形態に係る固体撮像装置を説明するための図であって、タイムスタンプＡＤＣモード動作とリニアＡＤＣモード動作の選択処理の一例を示す図である。

本第２の実施形態に係る固体撮像装置１０Ａが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。

第１の実施形態に係る固体撮像装置１０では、タイムスタンプ（ＴＴＳ）ＡＤＣモード動作とリニア（Ｌｉｎ）ＡＤＣモード動作が連続して行われる。

これに対して、本第２の実施形態に係る固体撮像装置１０Ａでは、照度に応じてタイムスタンプ（ＴＴＳ）ＡＤＣモード動作とリニア（Ｌｉｎ）ＡＤＣモード動作を選択的に行うことができる。

図２８の例では、通常の照度である場合（ＳＴ５１）、タイムスタンプＡＤＣモード動作とリニアＡＤＣモード動作が連続して行われる（ＳＴ５２）。この場合、リニアＡＤＣモードにおいては、ＨＣＧモードとＬＣＧモードの動作が行われる（ＳＴ５３，ＳＴ５４）
通常の照度ではなく、非常に（極めて）高照度の場合（ＳＴ５１、ＳＴ５５）、フォトダイオードＰＤ１から電荷がフローティングディフュージョンＦＤ１にオーバーフローする確率が高いことから、タイムスタンプＡＤＣモード動作のみを行う（ＳＴ５６）、
通常の照度ではなく、非常に（極めて）高照度でもなく、非常に（極めて）低照度の場合（ＳＴ５１、ＳＴ５５、ＳＴ５７）、フォトダイオードＰＤ１から電荷がフローティングディフュージョンＦＤ１にオーバーフローする確率がきわめて低いことから、リニアＡＤＣモード動作のみを行う（ＳＴ５８）。

本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができることはもとより、読み出し処理の高速化、低消費電力化を図ることが可能となる。
（第３の実施形態）
図３８は、本発明の第３の実施形態に係る固体撮像装置の画素の構成例を示す図である。

本第３の実施形態に係る固体撮像装置１０Ｂが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。

本第３の実施形態に係る固体撮像装置１０Ｂでは、出力電圧制御部２１３に第２のイネーブル素子としての第２のイネーブルトランジスタＥＮ２－Ｔｒが、電源線ｖｄｄと読み出しノードＮＤ２との間に、第２のソースフォロワトランジスタＳＦ２－Ｔｒに対して直列に接続されている。

本第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得られることはもとより、出力バッファ部２１１の第１のソースフォロワ回路と出力電圧制御部２１３の第２のソースフォロワ回路とを個別に駆動制御することができる。
（第４の実施形態）
図３９は、本発明の第４の実施形態に係る固体撮像装置の画素の構成例を示す図である。

本第４の実施形態に係る固体撮像装置１０Ｃが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。

本第３の実施形態に係る固体撮像装置１０Ｃでは、電流源としてのカレントトランジスタＩＣ１－Ｔｒが第１の基板１１０側ではなく、たとえば第２の基板１２０側のＡＤ変換部２２０の入力側に配置されている。

本第４の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。

以上説明した固体撮像装置１０，１０Ａ，１０Ｂ，１０Ｃは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。

図４０は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載し
た電子機器の構成の一例を示す図である。

本電子機器３００は、図４０に示すように、本実施形態に係る固体撮像装置１０，１０Ａ，１０Ｂ，１０Ｃが適用可能なＣＭＯＳイメージセンサ３１０を有する。

さらに、電子機器３００は、このＣＭＯＳイメージセンサ３１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）３２０を有する。

電子機器３００は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)３３０を有する。

信号処理回路３３０は、ＣＭＯＳイメージセンサ３１０の出力信号に対して所定の信号処理を施す。

信号処理回路３３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。

上述したように、ＣＭＯＳイメージセンサ３１０として、前述した固体撮像装置１０，１０Ａ，１０Ｂ，１０Ｃを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。

そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。

１０，１０Ａ，１０Ｂ，１０Ｃ・・・固体撮像装置、２０・・・画素部、ＰＤ１・・・フォトダイオード、ＴＧ１－Ｔｒ・・・転送トランジスタ、ＲＳＴ１－Ｔｒ・・・リセットトランジスタ、ＣＧ１－Ｔｒ・・・蓄積トランジスタ、ＳＦ１－Ｔｒ・・・第１のソースフォロワトランジスタ、ＳＦ２－Ｔｒ・・・第２のソースフォロワトランジスタ、ＩＣ１－Ｔｒ・・・カレントトランジスタ、ＦＤ１・・・フローティングディフュージョン、ＣＳ１・・・蓄積キャパシタ、２００・・・デジタル画素、２１０・・・光電変換読み出し部、２１１・・・出力バッファ部、２１２・・・電荷蓄積部、２１３・・・出力電圧制御部、２２０・・・ＡＤ変換部、２２１・・・比較器、２２２・・・カウンタ、２３０・・・メモリ部、２３１・・・第１のメモリ、２３２・・・第２のメモリ、２４０・・・メモリ制御部、３０・・・垂直走査回路、４０・・・出力回路、５０・・・タイミング制御回路、６０・・・読み出し部、３００・・・電子機器、３１０・・・ＣＭＯＳイメージセンサ、３２０・・・光学系、３３０・・・信号処理回路（ＰＲＣ）。

Claims (16)

1. 光電変換を行う光電変換読み出し部を含む画素が配置された画素部と、
   動作状態に適応して前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
   前記画素の光電変換読み出し部は、
   蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
   前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
   前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
   リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、
   前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を画素信号として出力する出力バッファ部と、
   前記出力バッファ部の画素信号の出力信号レベルを動作状態に応じた制限レベルに制御レベルに制御するクランプ回路を含む出力電圧制御部と、を含み、
   各画素に前記クランプ回路が配置されており、
   蓄積期間中にオーバーフロー電荷が読み出し可能であってかつ非常に強い光信号に対応可能でかつデジタル変換可能であり、
   蓄積期間外の信号においてもクランプ回路の適用が可能であり、かつ、照度に応じた複数の動作モードによる光電変換機能に適用可能であり、
   前記画素は、
   前記出力電圧制御部により出力レベルが制御された前記出力バッファ部による電圧信号である画素信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器を含み、
   前記比較器は、前記読み出し部の制御の下、
   前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号であって、前記出力電圧制御部を介した電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、
   前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号であって、前記出力電圧制御部を介した電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、
   前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷と電荷蓄積部の蓄積電荷との加算電荷に応じた前記電圧信号であって、前記出力電圧制御部を介した電圧信号に対するデジタル化した第３の比較結果信号を出力する第３の比較処理と、を行うことが可能である
   固体撮像装置。
2. 前記読み出し部は、
   動作モードの複数の動作状態に適応して前記画素部の前記画素から画素信号を読み出し、
   前記出力電圧制御部は、
   動作モードの複数の動作状態に対応して制限レベルが設定可能で、前記出力バッファ部の画素信号の出力信号レベルを動作状態に応じた前記制限レベルに制御する
   請求項１記載の固体撮像装置。
3. 前記画素信号は、
   動作状態に適応した読み出しリセット信号および読み出し信号を含み、
   前記出力電圧制御部は、
   リセット信号読み出し時には、出力信号レベルを少なくとも最小画素信号レベルに制御可能であり、
   信号読み出し時には、出力信号レベルを少なくとも最大画素信号レベルに制御可能である
   請求項２記載の固体撮像装置。
4. 前記出力電圧制御部は、
   あらかじめ想定した想定条件が満たされ、リセット読み出し時のノイズが入射光におけるノイズと相関するとき、出力信号レベルを少なくとも最小画素信号レベルに制御する
   請求項３記載の固体撮像装置。
5. 前記出力電圧制御部は、
   信号読み出し時に、出力信号レベルが次段回路の定格入力電圧の許容入力範囲を超えないように、出力信号レベルを少なくとも最大画素信号レベルに制御する
   請求項３または４記載の固体撮像装置。
6. 前記画素の光電変換読み出し部は、
   前記出力ノードとしてのフローティングディフュージョンと、
   リセット期間に前記フローティングディフュージョンを所定の電位にリセットする前記リセット素子と、を含み、
   前記出力バッファ部は、
   前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を画素出力信号として読み出しノードから出力する第１のソースフォロワ素子と、を含み、
   前記出力電圧制御部は、
   ソースが前記出力バッファ部の読み出しノードに接続され、ゲートに制御バイアス信号が供給され、前記読み出しノードから出力される画素信号の信号レベルを前記制御バイアス信号のレベルに追従させる第２のソースフォロワ素子を含む
   請求項１から５のいずれか一に記載の固体撮像装置、
7. 前記出力電圧制御部は、
   前記第２のソースフォロワ素子のゲートに、出力対象の読み出し信号レベルに応じた前記制御バイアス信号がそれぞれ供給される
   請求項６記載の固体撮像装置。
8. 前記出力電圧制御部は、
   前記第１の比較処理時および前記第２の比較処理時におけるリセット信号読み出し時には、出力信号レベルを最小画素信号レベルに制御するための制御バイアス信号が供給され、
   前記第１の比較処理および前記第２の比較処理の蓄積期間を含む残りの期間、並びに、前記第３の比較処理期間には、出力信号レベルを最大画素信号レベルに制御するための制御バイアス信号が供給される
   請求項１記載の固体撮像装置。
9. 前記光電変換読み出し部は、
   少なくとも前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷を蓄積可能な電荷蓄積部を含む
   請求項８記載の固体撮像装置。
10. 前記電荷蓄積部は、
    前記出力ノードに接続された蓄積トランジスタと、
    前記蓄積トランジスタを介して前記出力ノードの電荷を蓄積する蓄積容量素子と、を含み、
    前記出力ノードは、
    前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号、並びに、
    前記第３の比較処理期間に、前記光電変換素子および前記蓄積容量素子の電荷のうちの少なくとも前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号を出力する
    請求項９記載の固体撮像装置。
11. 前記読み出し部は、
    通常の照度の場合、前記第１の比較処理と前記第２の比較処理と前記第３の比較処理を行うように制御し、
    通常の照度より高照度の場合、前記第１の比較処理を行うように制御し、
    通常の照度より低照度の場合、前記第２の比較処理を行うように制御する
    請求項１から１０のいずれか一に記載の固体撮像装置。
12. 前記比較器は、
    負側の第１の入力端子に、前記出力バッファ部による前記電圧信号である画素信号が供給され、
    正側の第２の入力端子に、前記参照電圧が供給され、
    前記第１の入力端子への前記電圧信号の供給ラインに結合キャパシタが接続されている
    請求項１から１１のいずれか一に記載の固体撮像装置。
13. 前記比較器は、
    出力端子と前記第１の入力端子との間にリセットスイッチが接続され、
    前記出力端子側に負荷キャパシタが接続されている
    請求項１２記載の固体撮像装置。
14. 前記出力電圧制御部は、
    前記比較器の最小信号入力レベルを０V以上に抑制する
    請求項１２または１３記載の固体撮像装置。
15. 光電変換を行う光電変換読み出し部を含む画素が配置された画素部と、
    前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
    前記画素の光電変換読み出し部は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
    リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、
    前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を画素信号として出力する出力バッファ部と、を含む
    前記出力バッファ部の画素信号の出力信号レベルを動作状態に応じた制限レベルに制御するクランプ回路を含む出力電圧制御部と、を含み、
    前記画素は、
    前記出力電圧制御部により出力レベルが制御された前記出力バッファ部による電圧信号である画素信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器を含む、
    固体撮像装置の駆動方法であって、
    動作状態に適応して前記画素の光電変換読み出し部の前記出力バッファ部から電荷量に応じた電圧信号を前記画素信号として出力し、
    前記出力バッファ部の画素信号の出力信号レベルを動作状態に応じた制限レベルに制御し、
    各画素に前記クランプ回路を配置しておき、
    蓄積期間中にオーバーフロー電荷が読み出し可能であってかつ非常に強い光信号に対応可能でかつデジタル変可能敏とし
    蓄積期間外の信号においてもクランプ回路の適用が可能であり、かつ、照度に応じた複数の動作モードによる光電変換機能に適用可能とし、
    前記比較器において、前記読み出し部の制御の下、
    前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号であって、前記出力電圧制御部を介した電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、
    前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号であって、前記出力電圧制御部を介した電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、
    前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷と電荷蓄積部の蓄積電荷との加算電荷に応じた前記電圧信号であって、前記出力電圧制御部を介した電圧信号に対するデジタル化した第３の比較結果信号を出力する第３の比較処理と、を行う
    固体撮像装置の駆動方法。
16. 固体撮像装置と、
    前記固体撮像装置に被写体像を結像する光学系と、を有し、
    前記固体撮像装置は、
    光電変換を行う光電変換読み出し部を含む画素が配置された画素部と、
    動作状態に適応して前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
    前記画素の光電変換読み出し部は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
    リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、
    前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を画素信号として出力する出力バッファ部と、
    前記出力バッファ部の画素信号の出力信号レベルを動作状態に応じた制限レベルに制御するクランプ回路を含む出力電圧制御部と、を含み、
    各画素に前記クランプ回路が配置されており、
    蓄積期間中にオーバーフロー電荷が読み出し可能であってかつ非常に強い光信号に対応可能でかつデジタル変換可能であり、
    蓄積期間外の信号においてもクランプ回路の適用が可能であり、かつ、照度に応じた複数の動作モードによる光電変換機能に適用可能であり、
    前記画素は、
    前記出力電圧制御部により出力レベルが制御された前記出力バッファ部による電圧信号である画素信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器を含み、
    前記比較器は、前記読み出し部の制御の下、
    前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号であって、前記出力電圧制御部を介した電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、
    前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号であって、前記出力電圧制御部を介した電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、
    前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷と電荷蓄積部の蓄積電荷との加算電荷に応じた前記電圧信号であって、前記出力電圧制御部を介した電圧信号に対するデジタル化した第３の比較結果信号を出力する第３の比較処理と、を行うことが可能である
    電子機器。