JP7853246B2

JP7853246B2 - パルス幅変換回路

Info

Publication number: JP7853246B2
Application number: JP2023041162A
Authority: JP
Inventors: 尚登佐藤
Original assignee: Nissin Pulse Electronics Co Ltd
Current assignee: Nissin Pulse Electronics Co Ltd
Priority date: 2023-03-15
Filing date: 2023-03-15
Publication date: 2026-04-28
Anticipated expiration: 2043-03-15
Also published as: JP2024131105A

Description

本開示は、パルス幅変換回路に関する。

特許文献１は、パルス幅変調Ａ／Ｄ変換器を開示する。このＡ／Ｄ変換器では、被変換アナログ入力信号が積分器に入力され、被変換アナログ入力信号に基づくパルス幅変調信号が積分器から出力される。パルス幅変調信号のパルス幅がカウントされることにより、パルス幅変調信号がデジタル信号に変換される。このＡ／Ｄ変換器は、積分器に一般的に用いられる抵抗に代えて、電荷の転送を行う電荷転送素子を有する。電荷転送素子は、スイッチ手段およびコンデンサからなる。

特開平１１－４６１４１号公報

パルス幅を変換するための回路として、マイクロプロセッサを用いるものがある。マイクロプロセッサは、外部から入力されたデジタル信号に基づいて、該デジタル信号に応じたパルス幅を有するパルス信号を生成する。しかしながら、マイクロプロセッサを用いる回路では、マイクロプロセッサのプログラムが必要となり、製造に手間がかかる。また、マイクロプロセッサに加えてクロック発生器等の周辺回路が必要になり、回路が複雑化してしまう。

本開示は、このような問題に鑑みてなされたものであり、マイクロプロセッサの使用を抑制できるパルス幅変換回路を提供することを目的とする。

［１］本開示の一実施形態によるパルス幅変換回路は、アナログ入力部と、Ａ／Ｄコンバータと、デジタルポテンショメータと、クロック生成部と、チップセレクト生成部と、マルチバイブレータ用部品と、を備える。アナログ入力部は、アナログの電圧値を有するアナログ入力信号を入力する。Ａ／Ｄコンバータは、アナログ入力部と電気的に接続される。Ａ／Ｄコンバータは、アナログ入力信号を、デジタル値を有するデジタル入力信号に変換する回路を含み、デジタル入力信号をＳＰＩ通信により送信する。デジタルポテンショメータは、Ａ／Ｄコンバータから送信されたデジタル入力信号をＳＰＩ通信により受信し、デジタル入力信号の値に基づく抵抗値を含む抵抗を生成する。クロック生成部は、ＳＰＩ通信のクロック信号を生成する。チップセレクト生成部は、ＳＰＩ通信のチップセレクト信号を生成する。マルチバイブレータ用部品は、デジタルポテンショメータと電気的に電気的に接続される。マルチバイブレータ用部品は、デジタルポテンショメータに含まれる抵抗とともにマルチバイブレータを構成する回路を含み、上記抵抗値に基づくパルス幅を有するパルス信号を出力する。Ａ／Ｄコンバータ、デジタルポテンショメータ、クロック生成部、チップセレクト生成部、およびマルチバイブレータ用部品は、それぞれ独立したパッケージを有する部品により構成される。

上記のパルス幅変換回路によれば、Ａ／Ｄコンバータ、デジタルポテンショメータ、クロック生成部、チップセレクト生成部、およびマルチバイブレータ用部品を備えることによって、マイクロプロセッサを用いる場合と同様のパルス幅変換を行うことができる。そして、Ａ／Ｄコンバータ、デジタルポテンショメータ、クロック生成部、チップセレクト生成部、およびマルチバイブレータ用部品は、それぞれ独立したパッケージを有する部品（すなわちディスクリート部品）により構成されることにより、マイクロプロセッサの使用を抑制しつつパルス幅変換回路を構成することができる。よって、マイクロプロセッサのプログラムが不要となり、製造工程が簡易化される。また、マイクロプロセッサおよびその周辺回路が設けられる場合と比較して、回路を単純化でき、製造コストを削減できる。

［２］上記［１］のパルス幅変換回路において、アナログ入力部は、アナログ入力信号を入力するように構成された第１入力部と、アナログ入力信号を入力するように構成された第２入力部と、第１入力部および第２入力部と電気的に接続され、第１入力部からのアナログ入力信号と、第２入力部からのアナログ入力信号とのいずれか一方を、Ａ／Ｄコンバータに選択的に出力する切替スイッチと、を有してもよい。これにより、アナログ入力信号の入力元を切り替えることが可能となる。例えば、上記のパルス幅変換回路が或る装置に組み込まれた場合に、該装置を統括して制御する制御部から提供されるアナログ入力信号と、該装置の検査等において上記のパルス幅変換回路を単独で動作させるために入力されるアナログ入力信号と、のいずれかを選択することができる。

［３］上記［１］または［２］のパルス幅変換回路は、増幅回路を更に備えてもよい。増幅回路は、アナログ入力部とＡ／Ｄコンバータとの間に電気的に接続され、アナログ入力部からのアナログ入力信号を増幅して、増幅後のアナログ入力信号をＡ／Ｄコンバータへ出力する。アナログ入力信号を増幅回路にて増幅することにより、Ａ／Ｄコンバータにおいて、アナログ入力信号をより精度良くデジタル入力信号に変換することができる。

本開示によれば、マイクロプロセッサの使用を抑制できるパルス幅変換回路を提供できる。

一実施形態に係るパルス幅変換回路１の一部の構成を示す回路図である。一実施形態に係るパルス幅変換回路１の残部の構成を示す回路図である。

以下、添付図面を参照しながら本開示によるパルス幅変換回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本実施形態に係るパルス幅変換回路１の一部の構成を示す回路図である。図２は、本実施形態に係るパルス幅変換回路１の残部の構成を示す回路図である。このパルス幅変換回路１は、外部から入力されたアナログ入力信号ＡＳ１（またはＡＳ２）の電圧値に応じたパルス幅を有するパルス信号ＰＳを出力する。図１および図２に示されるように、パルス幅変換回路１は、アナログ入力部１０と、増幅回路２０と、Ａ／Ｄコンバータ３０と、クロック生成部４０Ａと、チップセレクト生成部４０Ｂと、デジタルポテンショメータ５０と、マルチバイブレータ用部品６０と、を備える。アナログ入力部１０、増幅回路２０、Ａ／Ｄコンバータ３０、クロック生成部４０Ａ、チップセレクト生成部４０Ｂ、デジタルポテンショメータ５０、およびマルチバイブレータ用部品６０は、共通の配線基板上に実装される。

アナログ入力部１０は、アナログの電圧値を有するアナログ入力信号ＡＳ１またはＡＳ２を、パルス幅変換回路１の外部から入力する。本実施形態のアナログ入力部１０は、第１入力部１１と、第２入力部１２と、切替スイッチ１３と、を有する。第１入力部１１は、アナログ入力信号ＡＳ１を入力する。第２入力部１２は、アナログ入力信号ＡＳ１とは入力経路が異なるアナログ入力信号ＡＳ２を入力する。アナログ入力信号ＡＳ１は、例えば、パルス幅変換回路１が或る装置（真空装置など）に組み込まれた場合に、該装置を統括して制御する制御部（不図示）から提供されるアナログ入力信号である。アナログ入力信号ＡＳ２は、例えば、パルス幅変換回路１が該装置に組み込まれた場合に、該装置の検査等においてパルス幅変換回路１を単独で動作させるために入力されるアナログ入力信号である。

一例として、第１入力部１１および第２入力部１２は、コネクタ１４と、抵抗１５と、バイパスコンデンサ１６とを含む。コネクタ１４は、複数（図示例では４つ）の端子を含む。コネクタ１４の一の端子は、パルス幅変換回路１の内部において電源電位線８１と電気的に接続され、コネクタ１４に接続される配線に参照電圧（例えば＋５Ｖ）を供給する。コネクタ１４の別の端子は、パルス幅変換回路１の内部において基準電位線（ＧＮＤ線）８２と電気的に接続され、コネクタ１４に接続される配線に基準電位を提供する。コネクタ１４の更に別の端子（信号入力端子）は、抵抗１５を介して切替スイッチ１３と電気的に接続されている。第１入力部１１の信号入力端子には、パルス幅変換回路１の外部からアナログ入力信号ＡＳ１が入力される。第２入力部１２の信号入力端子には、パルス幅変換回路１の外部からアナログ入力信号ＡＳ２が入力される。バイパスコンデンサ１６の一端は抵抗１５と切替スイッチ１３との間のノードと電気的に接続され、バイパスコンデンサ１６の他端は基準電位線８２と電気的に接続されている。抵抗１５およびバイパスコンデンサ１６は、アナログ入力信号ＡＳ１，ＡＳ２に含まれるノイズを低減するフィルタとして機能する。

切替スイッチ１３は、第１入力部１１および第２入力部１２と電気的に接続され、第１入力部１１からのアナログ入力信号ＡＳ１と、第２入力部１２からのアナログ入力信号ＡＳ２とのいずれか一方を、Ａ／Ｄコンバータ３０に（本実施形態では増幅回路２０に）選択的に出力する。図示例の切替スイッチ１３は、２個の入力端子と、１個の出力端子とを含む。一方の入力端子は、第１入力部１１の抵抗１５を介して第１入力部１１のコネクタ１４の信号入力端子と電気的に接続されている。他方の入力端子は、第２入力部１２の抵抗１５を介して第２入力部１２のコネクタ１４の信号入力端子と電気的に接続されている。出力端子は、増幅回路２０を介してＡ／Ｄコンバータ３０と電気的に接続されている。そして、出力端子の接続相手が２つの入力端子のいずれかに選択的に切り替えられる。出力端子と基準電位線８２との間には、出力電位の安定化のためのバイパスコンデンサ１７が電気的に接続されている。切替スイッチ１３は、電磁リレーまたはトグルスイッチなどの機械的スイッチであってもよく、トランジスタなどの半導体スイッチにより構成されてもよい。

なお、例示したアナログ入力部１０は２個の入力部（第１入力部１１および第２入力部１２）を有しているが、アナログ入力部１０は、１個の入力部のみ（第１入力部１１のみ）を有してもよく、３個以上の入力部を有してそれらが切替スイッチにより切り替え可能に構成されてもよい。

増幅回路２０は、アナログ入力部１０とＡ／Ｄコンバータ３０との間に電気的に接続されている。増幅回路２０は、アナログ入力部１０からのアナログ入力信号ＡＳ１（またはＡＳ２）を増幅して、増幅後のアナログ入力信号ＡＳ３をＡ／Ｄコンバータ３０へ出力する。図示例の増幅回路２０は、オペアンプ２１と、抵抗２２とを含む。オペアンプ２１は、独立したパッケージを有する部品（ディスクリート部品）により構成される。オペアンプ２１は、反転入力端子、非反転入力端子、出力端子、正電源端子、および負電源端子を有する。抵抗２２の一端は、オペアンプ２１の出力端子と電気的に接続されている。抵抗２２の他端は、増幅回路２０の出力点であるノードＮ１と電気的に接続されている。オペアンプ２１の反転入力端子は、帰還のためノードＮ１と電気的に接続されている。オペアンプ２１の非反転入力端子は、アナログ入力部１０（より詳細には、切替スイッチ１３の出力端子）と電気的に接続されている。オペアンプ２１の正電源端子には、電源電位線８３から正の第１電源電圧（例えば＋１５Ｖ）が入力される。オペアンプ２１の負電源端子には、電源電位線８４から負の第２電源電圧（例えば－１５Ｖ）が入力される。オペアンプ２１の正電源端子および負電源端子のそれぞれには、ノイズ低減のためのバイパスコンデンサ２３が接続されている。なお、増幅回路２０は、不要であれば省かれることが可能である。

Ａ／Ｄコンバータ３０は、増幅回路２０を介してアナログ入力部１０と電気的に接続されている。Ａ／Ｄコンバータ３０は、アナログ入力信号ＡＳ３を、デジタル値を有するデジタル入力信号ＤＳに変換する回路を含む。また、Ａ／Ｄコンバータ３０は、デジタル入力信号ＤＳをＳＰＩ通信により送信する。Ａ／Ｄコンバータ３０は、独立したパッケージを有する部品（ディスクリート部品）により構成される。

図示例のＡ／Ｄコンバータ３０は、正側入力端子（図中にＶｉｎ＋と表示）と、負側入力端子（図中にＶｉｎ－と表示）と、ＧＮＤ端子と、電源端子（図中にＶｃｃと表示）と、参照電圧端子（図中にＶｒｅｆと表示）と、を含む。正側入力端子は抵抗３１を介してノードＮ１と電気的に接続されており、正側入力端子には増幅後のアナログ入力信号ＡＳ３が入力される。正側入力端子と抵抗３１との間のノードには、電位の安定化のためのバイパスコンデンサ３２が接続されている。負側入力端子は基準電位線８２と電気的に接続され、負側入力端子には基準電位（ＧＮＤ電位）が入力される。Ａ／Ｄコンバータ３０は、正側入力端子と負側入力端子との電位差をデジタル入力信号ＤＳに変換する。ＧＮＤ端子は基準電位線８２に接続されている。電源端子および参照電圧端子は電源電位線８１と接続されており、電源端子および参照電圧端子には正の第３電源電圧（例えば＋５Ｖ）が供給される。電源端子および参照電圧端子には、ノイズ低減のためのバイパスコンデンサ３３が接続されている。

Ａ／Ｄコンバータ３０は、ＳＰＩ通信のためのチップセレクト端子（図中にＣＳと表示）、クロック端子（図中にＣＬＫと表示）、およびデータ端子（図中にＤａと表示）を更に含む。ＳＰＩ通信のためのこれらの端子は、ＳＰＩ通信配線群９０に含まれるチップセレクト配線９１、クロック配線９２、およびデータ配線９３にそれぞれ接続されている。Ａ／Ｄコンバータ３０によって生成されたデジタル入力信号ＤＳは、Ａ／Ｄコンバータ３０のデータ端子からＳＰＩ通信配線群９０のデータ配線９３へシリアル信号として出力される。

クロック生成部４０Ａは、ＳＰＩ通信のためのクロック信号ＳＣＬＫを生成する。クロック信号ＳＣＬＫの周波数は例えば１８０ｋＨｚである。チップセレクト生成部４０Ｂは、ＳＰＩ通信のためのチップセレクト信号ＳＣＳを生成する。チップセレクト信号ＳＣＳの周波数は、例えばクロック信号ＳＣＬＫの周波数の１／２０（９ｋＨｚ）である。クロック生成部４０Ａおよびチップセレクト生成部４０Ｂそれぞれは、独立したパッケージを有する部品（ディスクリート部品）により構成される。図示例では、チップセレクト生成部４０Ｂを構成する部品はクロック生成部４０Ａを構成する部品と同一である。

図示例では、クロック生成部４０Ａおよびチップセレクト生成部４０Ｂは、ＯＵＴＰＵＴ端子と、ＴＲＩＧＧＥＲ端子と、ＴＨＲＥＳＨＯＬＤ端子と、電源端子（図中にＶ^＋と表示）と、ＧＮＤ端子と、ＤＩＳＣＨＡＲＧＥ端子と、ＲＥＳＥＴ端子と、を含む。ＯＵＴＰＵＴ端子は、互いに直列に接続された可変抵抗４１および固定抵抗４２を介してＴＨＲＥＳＨＯＬＤ端子と電気的に接続されている。ＯＵＴＰＵＴ端子とＴＨＲＥＳＨＯＬＤ端子との間の抵抗値、および、ＴＨＲＥＳＨＯＬＤ端子と基準電位線８２との間に接続されたコンデンサ５２によって、クロック信号ＳＣＬＫおよびチップセレクト信号ＳＣＳの周波数が決定される。ＴＲＩＧＧＥＲ端子はＴＨＲＥＳＨＯＬＤ端子と短絡されている。電源端子は電源電位線８３と電気的に接続されており、電源電位線８３から正の第１電源電圧（例えば＋１５Ｖ）が電源端子に入力される。ノイズ低減のため、電源端子にはバイパスコンデンサ４３が接続されている。ＧＮＤ端子は基準電位線８２と接続されている。ＤＩＳＣＨＡＲＧＥ端子は、プルアップ抵抗４４を介して電源電位線８３と接続されている。クロック生成部４０ＡのＤＩＳＣＨＡＲＧＥ端子は、クロック配線９２と電気的に接続されており、クロック配線９２へクロック信号ＳＣＬＫを出力する。チップセレクト生成部４０ＢのＤＩＳＣＨＡＲＧＥ端子は、チップセレクト信号ＳＣＳを出力する。クロック生成部４０ＡのＲＥＳＥＴ端子は、チップセレクト生成部４０ＢのＤＩＳＣＨＡＲＧＥ端子と接続されている。これにより、クロック信号ＳＣＬＫがチップセレクト信号ＳＣＳと同期する。

本実施形態のパルス幅変換回路１は、チップセレクト信号ＳＣＳの論理を反転してチップセレクト配線９１に与えるためのソース接地回路４５を更に備える。ソース接地回路４５は、チップセレクト生成部４０Ｂとチップセレクト配線９１との間に介在する。チップセレクト生成部４０Ｂは、ソース接地回路４５を介してチップセレクト配線９１へチップセレクト信号ＳＣＳを提供する。具体的に、ソース接地回路４５は、ＦＥＴ４６および抵抗４７を含む。ＦＥＴ４６のゲート端子は、チップセレクト生成部４０ＢのＤＩＳＣＨＡＲＧＥ端子と電気的に接続され、チップセレクト信号ＳＣＳを受ける。ＦＥＴ４６のドレイン端子は抵抗４７を介して電源電位線８１と接続されている。なお、ＦＥＴ４６のゲート端子と基準電位線８２との間には、チップセレクト信号ＳＣＳの安定化のためのバイパスコンデンサ４８および抵抗４９が接続されている。

デジタルポテンショメータ５０は、Ａ／Ｄコンバータ３０から送信されたデジタル入力信号ＤＳをＳＰＩ通信により受信し、デジタル入力信号ＤＳの値に基づく抵抗値を含む抵抗を生成する。デジタルポテンショメータ５０もまた、独立したパッケージを有する部品（ディスクリート部品）により構成される。

具体的に、デジタルポテンショメータ５０は、ＳＰＩ通信のためのチップセレクト端子（図中にＣＳと表示）、クロック端子（図中にＣＬＫと表示）、およびデータ端子（図中にＳＤ_１と表示）を含む。ＳＰＩ通信のためのこれらの端子は、ＳＰＩ通信配線群９０に含まれるチップセレクト配線９１、クロック配線９２、およびデータ配線９３にそれぞれ接続されている。Ａ／Ｄコンバータ３０によって生成されたデジタル入力信号ＤＳは、ＳＰＩ通信配線群９０のデータ配線９３を介して、デジタルポテンショメータ５０のデータ端子に入力される。

デジタルポテンショメータ５０は、第１電源端子（図中にＶｄｄと表示）、第２電源端子（図中にＶｓｓと表示）、ＧＮＤ端子、ＲＳ端子、およびＳＨＤＮ端子を更に含む。第１電源端子は電源電位線８３と接続されており、電源電位線８３から正の第１電源電圧（例えば＋１５Ｖ）が第１電源端子に入力される。第２電源端子は電源電位線８４と接続されており、電源電位線８４から負の第２電源電圧（例えば－１５Ｖ）が第１電源端子に入力される。第１電源端子および第２電源端子のそれぞれにはバイパスコンデンサ５１が接続されている。ＧＮＤ端子は基準電位線８２に接続されている。ＲＳ端子およびＳＨＤＮ端子は、電源電位線８１に接続されている。

デジタルポテンショメータ５０は、Ａ端子、Ｂ端子およびＷ端子を更に含む。Ａ端子とＢ端子との間には固定抵抗が内蔵され、固定抵抗はＷ端子によって分割される。分割位置はデジタル入力信号ＤＳに応じて決定される。すなわち、Ｗ端子とＡ端子との間の抵抗値、およびＷ端子とＢ端子との間の抵抗値が、デジタル入力信号ＤＳに応じて決定される。これにより、Ｗ端子とＡ端子およびＢ端子双方との間に、デジタル入力信号ＤＳの値に基づく抵抗値を含む抵抗が生成される。図示例では、Ｂ端子が電源電位線８３と電気的に接続され、Ｗ端子がマルチバイブレータ用部品６０と電気的に接続されている。

マルチバイブレータ用部品６０は、デジタルポテンショメータ５０と電気的に接続されている。マルチバイブレータ用部品６０は、デジタルポテンショメータ５０に含まれる抵抗とともにマルチバイブレータを構成する回路を含み、パルス信号ＰＳを出力する。本実施形態のマルチバイブレータは、単安定マルチバイブレータである。マルチバイブレータ用部品６０もまた、独立したパッケージを有する部品（ディスクリート部品）により構成される。

パルス信号ＰＳの時間幅は、デジタルポテンショメータ５０に含まれる、Ｗ端子とＢ端子との間の抵抗の抵抗値に基づく。より詳細には、パルス信号ＰＳの時間幅は、デジタルポテンショメータ５０に含まれる抵抗並びにマルチバイブレータ用部品６０の外部に設けられる固定抵抗６１および可変抵抗６２の直列接続によって決定される抵抗値と、マルチバイブレータ用部品６０の外部に設けられるコンデンサ６３の容量値とに基づく。可変抵抗６２の抵抗値は予め調整される。

具体的に、マルチバイブレータ用部品６０は、Ｔ１端子、Ｔ２端子、Ａ端子、Ｂ端子、Ｑ端子、およびＣＤ端子を含む。Ｔ１端子にはコンデンサ６３の一端が接続され、Ｔ２端子にはコンデンサ６３の他端が接続される。また、Ｔ２端子は、固定抵抗６１および可変抵抗６２を介してデジタルポテンショメータ５０のＷ端子と接続されている。そして、Ｔ１端子およびＴ２端子に接続される、コンデンサ６３の容量値、並びにデジタルポテンショメータ５０の抵抗値、固定抵抗６１および可変抵抗６２の抵抗値に応じた時間幅のパルス信号ＰＳが、Ｑ端子から出力される。パルス信号ＰＳの出力タイミングは、Ａ端子またはＢ端子に入力されるトリガー信号ＴＳによって決定される。図示例では、Ａ端子は、Ｑ端子に短絡されている。これにより、トリガー信号ＴＳの入力によってパルス信号ＰＳがＱ端子から出力されている間は、トリガー信号ＴＳの入力が無効となる。すなわち、Ａ端子とＱ端子とを短絡する回路は、パルス信号ＰＳの出力中において、マルチバイブレータ用部品６０の誤動作防止回路として機能する。ＣＤ端子には、パルス信号ＰＳを強制的に終了させるためのリセット信号ＲＳが、パルス幅変換回路１の外部から入力される。

本実施形態のパルス幅変換回路１は、トリガー信号生成部７０を更に備える。トリガー信号生成部７０は、マルチバイブレータ用部品６０にトリガー信号ＴＳを提供する。トリガー信号生成部７０は、コンパレータ７１を有する。コンパレータ７１の第１入力端子には、アナログ信号である計測対象信号ＭＳが入力される。コンパレータ７１の第２入力端子には、基準電圧ＳＶが入力される。コンパレータ７１は、計測対象信号ＭＳの電圧値が基準電圧ＳＶを超えたときに、トリガー信号ＴＳを出力する。従って、本実施形態のパルス幅変換回路１は、計測対象信号ＭＳの電圧値が基準電圧ＳＶを超えたときに、アナログ入力信号ＡＳ１（またはＡＳ２）によって決定される時間幅を有するパルス信号ＰＳを外部へ出力する。計測対象信号ＭＳは、パルス幅変換回路１が組み込まれる装置によって様々である。例えば、パルス幅変換回路１が真空装置に組み込まれる場合、計測対象信号ＭＳは、装置内の真空度を示す信号であってもよい。なお、トリガー信号ＴＳが有する意義はこれに限られず、他の意義を有するトリガー信号ＴＳがマルチバイブレータ用部品６０に提供されてもよい。

以上に説明した本実施形態のパルス幅変換回路１によって得られる効果について説明する。本実施形態のパルス幅変換回路１によれば、Ａ／Ｄコンバータ３０、クロック生成部４０Ａ、チップセレクト生成部４０Ｂ、デジタルポテンショメータ５０、およびマルチバイブレータ用部品６０を備えることによって、マイクロプロセッサを用いる場合と同様のパルス幅変換を行うことができる。そして、Ａ／Ｄコンバータ３０、クロック生成部４０Ａ、チップセレクト生成部４０Ｂ、デジタルポテンショメータ５０、およびマルチバイブレータ用部品６０が、それぞれ独立したパッケージを有する部品（すなわちディスクリート部品）により構成されている。これにより、マイクロプロセッサの使用を抑制しつつパルス幅変換回路１を構成することができる。よって、マイクロプロセッサのプログラムが不要となり、パルス幅変換回路１の製造工程が簡易化される。また、マイクロプロセッサおよびその周辺回路が設けられる場合と比較して、回路を単純化でき、製造コストを削減できる。

本実施形態のように、アナログ入力部１０は、アナログ入力信号ＡＳ１を入力するように構成された第１入力部１１と、アナログ入力信号ＡＳ２を入力するように構成された第２入力部１２と、第１入力部１１および第２入力部１２と電気的に接続され、第１入力部１１からのアナログ入力信号ＡＳ１と、第２入力部１２からのアナログ入力信号ＡＳ２とのいずれか一方を、Ａ／Ｄコンバータ３０に選択的に出力する切替スイッチ１３と、を有してもよい。これにより、アナログ入力信号の入力元を切り替えることが可能となる。例えば、パルス幅変換回路１が或る装置に組み込まれた場合に、該装置を統括して制御する制御部から提供されるアナログ入力信号ＡＳ１と、該装置の検査等においてパルス幅変換回路１を単独で動作させるために入力されるアナログ入力信号ＡＳ２と、のいずれかを選択することができる。

本実施形態のように、パルス幅変換回路１は、増幅回路２０を備えてもよい。増幅回路２０は、アナログ入力部１０とＡ／Ｄコンバータ３０との間に電気的に接続され、アナログ入力部１０からのアナログ入力信号ＡＳ１またはＡＳ２を増幅して、増幅後のアナログ入力信号ＡＳ３をＡ／Ｄコンバータ３０へ出力する。アナログ入力信号ＡＳ１，ＡＳ２を増幅回路２０にて増幅することにより、Ａ／Ｄコンバータ３０において、アナログ入力信号ＡＳ３をより精度良くデジタル入力信号ＤＳに変換することができる。

１…パルス幅変換回路、１０…アナログ入力部、１１…第１入力部、１２…第２入力部、１３…切替スイッチ、１４…コネクタ、１５，２２，３１…抵抗、１６，１７，２３，３２，３３…バイパスコンデンサ、２０…増幅回路、２１…オペアンプ、３０…Ａ／Ｄコンバータ、４０Ａ…クロック生成部、４０Ｂ…チップセレクト生成部、４１…可変抵抗、４２…固定抵抗、４３…バイパスコンデンサ、４４…プルアップ抵抗、４５…ソース接地回路、４６…ＦＥＴ、４７，４９…抵抗、４８，５１…バイパスコンデンサ、５０…デジタルポテンショメータ、５２…コンデンサ、６０…マルチバイブレータ用部品、６１…固定抵抗、６２…可変抵抗、６３…コンデンサ、７０…トリガー信号生成部、７１…コンパレータ、８１，８３，８４…電源電位線、８２…基準電位線、９０…ＳＰＩ通信配線群、９１…チップセレクト配線、９２…クロック配線、９３…データ配線、ＡＳ１，ＡＳ２，ＡＳ３…アナログ入力信号、ＤＳ…デジタル入力信号、ＭＳ…計測対象信号、Ｎ１…ノード、ＰＳ…パルス信号、ＳＣＬＫ…クロック信号、ＳＣＳ…チップセレクト信号、ＳＶ…基準電圧、ＴＳ…トリガー信号。

Claims

アナログの電圧値を有するアナログ入力信号を入力するアナログ入力部と、
前記アナログ入力部と電気的に接続され、前記アナログ入力信号を、デジタル値を有するデジタル入力信号に変換する回路を含み、前記デジタル入力信号をＳＰＩ通信により送信するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータから送信された前記デジタル入力信号を前記ＳＰＩ通信により受信し、前記デジタル入力信号の値に基づく抵抗値を含む抵抗を生成するデジタルポテンショメータと、
前記ＳＰＩ通信のクロック信号を生成するクロック生成部と、
前記ＳＰＩ通信のチップセレクト信号を生成するチップセレクト生成部と、
前記デジタルポテンショメータと電気的に接続され、前記デジタルポテンショメータに含まれる前記抵抗とともにマルチバイブレータを構成する回路を含み、前記抵抗値に基づくパルス幅を有するパルス信号を出力するマルチバイブレータ用部品と、
を備え、
前記Ａ／Ｄコンバータ、前記デジタルポテンショメータ、前記クロック生成部、前記チップセレクト生成部、および前記マルチバイブレータ用部品は、それぞれ独立したパッケージを有する部品により構成される、パルス幅変換回路。
前記アナログ入力部は、
前記アナログ入力信号を入力するように構成された第１入力部と、
前記アナログ入力信号を入力するように構成された第２入力部と、
前記第１入力部および前記第２入力部と電気的に接続され、前記第１入力部からの前記アナログ入力信号と、前記第２入力部からの前記アナログ入力信号とのいずれか一方を、前記Ａ／Ｄコンバータに選択的に出力する切替スイッチと、
を有する、請求項１に記載のパルス幅変換回路。
前記アナログ入力部と前記Ａ／Ｄコンバータとの間に電気的に接続され、前記アナログ入力部からの前記アナログ入力信号を増幅して、増幅後の前記アナログ入力信号を前記Ａ／Ｄコンバータへ出力する増幅回路を更に備える、請求項１または２に記載のパルス幅変換回路。