JPH01102525A - 薄膜トランジスタアレー、その製造方法およびこれを用いた液晶表示装置 - Google Patents
薄膜トランジスタアレー、その製造方法およびこれを用いた液晶表示装置Info
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- JPH01102525A JPH01102525A JP62262136A JP26213687A JPH01102525A JP H01102525 A JPH01102525 A JP H01102525A JP 62262136 A JP62262136 A JP 62262136A JP 26213687 A JP26213687 A JP 26213687A JP H01102525 A JPH01102525 A JP H01102525A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は薄膜トランジスタと蓄積容量を有する薄膜トラ
ンジスタアレーの構成、およびその薄膜トランジスタア
レーを用いたアクティブマトリックス型の液晶表示装置
に関するものである。
ンジスタアレーの構成、およびその薄膜トランジスタア
レーを用いたアクティブマトリックス型の液晶表示装置
に関するものである。
従来の技術
近年、非晶質シリコン（以下ａＳｉと略す）を用いた薄
膜トランジスタアレーは低温で大面積化が可能であり、
安定性も優れていることから、液晶表示用基板、イメー
ジセンサへの応用が積極的に行なわれている。このａＳ
ｉと良好な界面を形成する絶縁層としてＳｉＮｘが注目
され実用化されている。また、同時に形成される蓄積容
量の誘電体は誘電率の小さいＳｉＯ２、ＳｉＮｘを用い
ている。
膜トランジスタアレーは低温で大面積化が可能であり、
安定性も優れていることから、液晶表示用基板、イメー
ジセンサへの応用が積極的に行なわれている。このａＳ
ｉと良好な界面を形成する絶縁層としてＳｉＮｘが注目
され実用化されている。また、同時に形成される蓄積容
量の誘電体は誘電率の小さいＳｉＯ２、ＳｉＮｘを用い
ている。
ＴＰＴのゲートとソース・ドレーン間のショートを防止
する目的でゲート金属がＴａ、ゲート絶゛縁膜にＴ ａ
２０５ （陽極酸化膜）／ＳｉＮｘ、半導体としてａ
Ｓｉをもちいた薄膜トランジスタは特閏昭５８−１４７
０９号に開示されている。また容量としては高誘電率の
Ｔａ２０５が検討され始めているがそのリーク電流が課
題である。Ｔａ２０５／Ｓ ｉ Ｎｘの構造によって安
定な容量が実現できることが特閏昭５７−４５９６８号
に開示されている。
する目的でゲート金属がＴａ、ゲート絶゛縁膜にＴ ａ
２０５ （陽極酸化膜）／ＳｉＮｘ、半導体としてａ
Ｓｉをもちいた薄膜トランジスタは特閏昭５８−１４７
０９号に開示されている。また容量としては高誘電率の
Ｔａ２０５が検討され始めているがそのリーク電流が課
題である。Ｔａ２０５／Ｓ ｉ Ｎｘの構造によって安
定な容量が実現できることが特閏昭５７−４５９６８号
に開示されている。
発明が解決しようとする問題点
上述した従来のＴＰＴアレーの蓄積容量の誘電体である
ＳｉＯ２、ＳｉＮｘの比誘電率はそれぞれ３．５．６．
４である。またピンホールのない膜とするには２００Ｏ
Ａ以上必要である。従来のＳｉＯ２、ＳｉＮｘで所望の
容量値を得るには絵素単位の中で容量部分の面積を大き
くしなければならず、明るい液晶表示用基板とならなか
った。
ＳｉＯ２、ＳｉＮｘの比誘電率はそれぞれ３．５．６．
４である。またピンホールのない膜とするには２００Ｏ
Ａ以上必要である。従来のＳｉＯ２、ＳｉＮｘで所望の
容量値を得るには絵素単位の中で容量部分の面積を大き
くしなければならず、明るい液晶表示用基板とならなか
った。
また（アモルファス）ａＳｉと良好な界面を形成するＳ
ｉ Ｎｘをゲート絶縁層としたＴＰＴは単結晶Ｓｉの
ＭＯＳに比べてオン電流が小さいことが欠点である。ま
た液晶表示装置に応用する場合、オフ電流を更に低下さ
せることが望まれている。
ｉ Ｎｘをゲート絶縁層としたＴＰＴは単結晶Ｓｉの
ＭＯＳに比べてオン電流が小さいことが欠点である。ま
た液晶表示装置に応用する場合、オフ電流を更に低下さ
せることが望まれている。
また、ＳｉＮｘを形成するとき、原料ガスはＮＨ３゜Ｓ
ｉＨ４、Ｈ２等の還元性のガスを用いるので表示電極が
透明電極である時は透明電極が侵される。
ｉＨ４、Ｈ２等の還元性のガスを用いるので表示電極が
透明電極である時は透明電極が侵される。
具体的には透明電極の透過率の低下、分解してパターン
がくずれて横方向のリーク電流の増加等の悪影響がある
。第４図に示すようにこれを防止するにはＳｉＯ２等の
酸化物で透明電極をが保護したのち、ＳｉＮｘを形成す
る必要がある。このような構成にするとアレー構成及び
作成プロセスが複雑になる欠点を有していた。また薄膜
トランジスタのソースドレーン金属との良好なコンタク
トを得るためにａｓｉ上のｎａｔｉｖｅ ｏｘｉｄｅ
を除去する工程が必須であるがそのエツチング液で絶縁
層であるＳｉＮｘもエツチングされるのでレジスト等の
マスクにピンホールがあるとそのままＳｉＮににピンホ
ールが発生し、短絡の原因となっていた。ソース・ドレ
ーン金属と透明電極とのコンタクトホールの段差は大き
くソース・ドレーン金属のカバレージの問題をもってい
た。
がくずれて横方向のリーク電流の増加等の悪影響がある
。第４図に示すようにこれを防止するにはＳｉＯ２等の
酸化物で透明電極をが保護したのち、ＳｉＮｘを形成す
る必要がある。このような構成にするとアレー構成及び
作成プロセスが複雑になる欠点を有していた。また薄膜
トランジスタのソースドレーン金属との良好なコンタク
トを得るためにａｓｉ上のｎａｔｉｖｅ ｏｘｉｄｅ
を除去する工程が必須であるがそのエツチング液で絶縁
層であるＳｉＮｘもエツチングされるのでレジスト等の
マスクにピンホールがあるとそのままＳｉＮににピンホ
ールが発生し、短絡の原因となっていた。ソース・ドレ
ーン金属と透明電極とのコンタクトホールの段差は大き
くソース・ドレーン金属のカバレージの問題をもってい
た。
第４図のような絵素電極を誘電率の小さい５ｉ−０２、
ＳｉＮｘを保護している液晶表示装置では、ＩＴＯが露
出しているときに比べて駆動電圧が大きくなる欠点があ
った。
ＳｉＮｘを保護している液晶表示装置では、ＩＴＯが露
出しているときに比べて駆動電圧が大きくなる欠点があ
った。
本発明はかかる点に鑑み、構造が簡素で工程の少なく不
良発生率の少ないＴＦＴアレーおよびそのＴＦＴアレー
を用いた明るく駆動電圧の小さい液晶表示装置をを提供
することを目的とする。
良発生率の少ないＴＦＴアレーおよびそのＴＦＴアレー
を用いた明るく駆動電圧の小さい液晶表示装置をを提供
することを目的とする。
問題点を解決するための手段
本発明は絶縁基板上に設けた薄膜トランジスタと、薄膜
トランジスタのソース（またはドレーン）電極に接続さ
れた絵素電極と、絵素電極に接続された薄膜コンデンサ
を構成要素として含む薄膜トランジスタアレーにおいて
、コンデンサの誘電体材料として酸化タンタルと窒化シ
リコンの２重層をもうけた薄膜トランジスタアレーであ
る。このコンデンサは液晶表示装置用基板としては誘電
体材料として窒化シリコンの一方の主面に酸化タンタル
、他方の主面に非晶質シリコンからなる３重層の非対称
のＣ−ｖ特性を持つコンデンサの方が有利である。
トランジスタのソース（またはドレーン）電極に接続さ
れた絵素電極と、絵素電極に接続された薄膜コンデンサ
を構成要素として含む薄膜トランジスタアレーにおいて
、コンデンサの誘電体材料として酸化タンタルと窒化シ
リコンの２重層をもうけた薄膜トランジスタアレーであ
る。このコンデンサは液晶表示装置用基板としては誘電
体材料として窒化シリコンの一方の主面に酸化タンタル
、他方の主面に非晶質シリコンからなる３重層の非対称
のＣ−ｖ特性を持つコンデンサの方が有利である。
薄膜トランジスタのゲート絶縁層が薄膜コンデンサを構
成する酸化タンタルと窒化シリコンの２重層とした方が
よい。
成する酸化タンタルと窒化シリコンの２重層とした方が
よい。
本発明の絶縁層を用いると同一平面上に分離形成された
ゲート電極と絵素電極上に酸化タンタル、窒化シリコン
を順次積層して簡単な構成の薄膜トランジスタアレーが
実現できる。透明電極とＴａＯｘが直接接触して透明電
極が高抵抗化するのを防止するため透明電極の上にゲー
ト金属を設ける構造にするとよい。
ゲート電極と絵素電極上に酸化タンタル、窒化シリコン
を順次積層して簡単な構成の薄膜トランジスタアレーが
実現できる。透明電極とＴａＯｘが直接接触して透明電
極が高抵抗化するのを防止するため透明電極の上にゲー
ト金属を設ける構造にするとよい。
酸化タンタルの膜厚は、ゲート電極の膜厚より大きくす
るとゲート電極をカバーすることができ、さらにＳ ｉ
Ｎｘを１０００Ａ以上形成すると良い。
るとゲート電極をカバーすることができ、さらにＳ ｉ
Ｎｘを１０００Ａ以上形成すると良い。
要約すると本発明はパターン化されたゲート電極および
パターン化された砿業電極上にＴａＯｘ／ＳｉＮｘを積
層し、Ｔ ａ Ｏｘ／ Ｓ ｉ Ｎｘ上にパターン化し
たａＳｉ形成し、さらにパターン化したソースドレーン
電極を形成したアクティブマトリックス基板であり、Ｔ
ａｏｘ／Ｓ ｉ Ｎｘは薄膜トランジスタ部ではゲート
絶縁層、容量部では誘電体層とじ−で、透明電極の絵素
電極上では保護層として機能している。
パターン化された砿業電極上にＴａＯｘ／ＳｉＮｘを積
層し、Ｔ ａ Ｏｘ／ Ｓ ｉ Ｎｘ上にパターン化し
たａＳｉ形成し、さらにパターン化したソースドレーン
電極を形成したアクティブマトリックス基板であり、Ｔ
ａｏｘ／Ｓ ｉ Ｎｘは薄膜トランジスタ部ではゲート
絶縁層、容量部では誘電体層とじ−で、透明電極の絵素
電極上では保護層として機能している。
作用
本発明の絶縁層を構成するＳｉＮｘ、ＴａＯｘの比誘電
率はそれぞれ６．４．２２であり、従来のＳｉＮｘ、Ｓ
ｉＯ２の６．４．３．５から構成される絶縁層に比べて
に比べて同一膜厚では容量が大きくてきる。たとえばＴ
ａＯｘ （２００ＯＡ）／５ｉＮｘ（２００ＯＡ）の実
効比誘電率は１０．５となる。
率はそれぞれ６．４．２２であり、従来のＳｉＮｘ、Ｓ
ｉＯ２の６．４．３．５から構成される絶縁層に比べて
に比べて同一膜厚では容量が大きくてきる。たとえばＴ
ａＯｘ （２００ＯＡ）／５ｉＮｘ（２００ＯＡ）の実
効比誘電率は１０．５となる。
この比誘電率の高い層がＴＦＴ部においてはゲート絶縁
層となり同一サイズのＴＰＴよりオン電流を大きくでき
る。更にＳｉＮｘ／ａＳｉの良好な界面が維持できる。
層となり同一サイズのＴＰＴよりオン電流を大きくでき
る。更にＳｉＮｘ／ａＳｉの良好な界面が維持できる。
蓄積容量部においては同一面積で容量値が増加する。ま
たＴａＯｘ単層に比べてリーク電流が減少した。ざらに
絵素電極の保護層としてもＴ ａＯｘ／Ｓ ｉＮｘは機
能することになる。
たＴａＯｘ単層に比べてリーク電流が減少した。ざらに
絵素電極の保護層としてもＴ ａＯｘ／Ｓ ｉＮｘは機
能することになる。
誘電率が高いことから同一膜厚の保護絶縁層でロスする
電圧が小さくなり液晶を駆動するに必要な電圧は小さく
できる。
電圧が小さくなり液晶を駆動するに必要な電圧は小さく
できる。
また、透明電極の上に直接Ｔ ａ Ｏｘ／ Ｓ ｉ Ｎ
ｘという絶縁層を設けることが出来るので、透明電極と
のコンタクトの段差が小さくできる。これによりコンタ
クト不良率が減少した。
ｘという絶縁層を設けることが出来るので、透明電極と
のコンタクトの段差が小さくできる。これによりコンタ
クト不良率が減少した。
また、ＴａＯｘと透明電極を直接接触させるとあとの高
温プロセスで高抵抗層ができる。このため、コンタクト
抵抗が増加するので本発明ではゲート金属を介在させる
ことでこの課題を解決した。
温プロセスで高抵抗層ができる。このため、コンタクト
抵抗が増加するので本発明ではゲート金属を介在させる
ことでこの課題を解決した。
蓄積容量部では後に述べる簡略化のプロセスにおいては
、ゲート金属／ Ｔ ａ Ｏｘ／ Ｓ ｉ Ｎｘ／ ａ
Ｓｉ／ｎ”ａＳｉ／ソース金属というＭＩＳ構造とな
る。このＣ−ｖ特性は図４に示す。液晶を挟んでいる対
向の電圧をＶｓｃ一定とし絵素電極の電圧をＶｇｄ、と
Ｖｇｄ−の間で電圧を保持しながら液晶を交流駆動する
がＴＰＴのオフ抵抗の小さくなりやすいＶｇｄの値が０
に近いＶｇｄ−の電圧の時容量値は大きくなりオフ抵抗
の変動を補償する。
、ゲート金属／ Ｔ ａ Ｏｘ／ Ｓ ｉ Ｎｘ／ ａ
Ｓｉ／ｎ”ａＳｉ／ソース金属というＭＩＳ構造とな
る。このＣ−ｖ特性は図４に示す。液晶を挟んでいる対
向の電圧をＶｓｃ一定とし絵素電極の電圧をＶｇｄ、と
Ｖｇｄ−の間で電圧を保持しながら液晶を交流駆動する
がＴＰＴのオフ抵抗の小さくなりやすいＶｇｄの値が０
に近いＶｇｄ−の電圧の時容量値は大きくなりオフ抵抗
の変動を補償する。
実施例
以下実施例に間して平面図、断面図を用いて説明する。
−（実施例１）
第３図に示す等価回路の絵素単位（破線内）をもつアク
ティブマトリックス回路を実現する方法である。１１１
はゲートライン、１１２はソースライン（またはドレー
ンライン）、１１３は前段のゲートライン、１１４はト
ランジスタ、１１５は液晶等の負荷容量、１１６は前段
ゲートラインに接続された補助容量である。第１図（ａ
）は最終平面図、第１図（ｂ）、第１図（ｃ）は第１図
（ａ）のＡ−Ａ’線部分、Ｂ−Ｂ’線部分の断面図であ
る。以下この図で工程を説明する。
ティブマトリックス回路を実現する方法である。１１１
はゲートライン、１１２はソースライン（またはドレー
ンライン）、１１３は前段のゲートライン、１１４はト
ランジスタ、１１５は液晶等の負荷容量、１１６は前段
ゲートラインに接続された補助容量である。第１図（ａ
）は最終平面図、第１図（ｂ）、第１図（ｃ）は第１図
（ａ）のＡ−Ａ’線部分、Ｂ−Ｂ’線部分の断面図であ
る。以下この図で工程を説明する。
（１）ガラス基板ｌＯ上にＤＣスパッタ法でＩＴＯを１
０００Ａを堆積する。透明導電層ＩＴＯを第１図（ａ）
破線に示すＩＴＯｌｌａよりなるゲート電極、ＩＴＯｌ
ｌｂよりなる絵素電極の形に残すようにエツチングを施
す。
０００Ａを堆積する。透明導電層ＩＴＯを第１図（ａ）
破線に示すＩＴＯｌｌａよりなるゲート電極、ＩＴＯｌ
ｌｂよりなる絵素電極の形に残すようにエツチングを施
す。
（２）Ｃｒ金属層１０００Ａを堆積するｅｃｒを１２ａ
よりなるゲート電極として、１２ｂよりなるコンタクト
ホール部の保護電極を絵素電極１１ｂの上に残すように
エツチングを施す。第１図（ａ）はＣｒ電極１２ ａ、
１２ ｂのパターンが示されている。
よりなるゲート電極として、１２ｂよりなるコンタクト
ホール部の保護電極を絵素電極１１ｂの上に残すように
エツチングを施す。第１図（ａ）はＣｒ電極１２ ａ、
１２ ｂのパターンが示されている。
（３）反応性スパッタ法でＴａＯｘ層１５を２００ＯＡ
を堆積する。
を堆積する。
（３）プラズマＣＶＤ法で絶縁層としての５ｉＮｘＦ！
１３を２０００ Ａ、半導体層としてａ Ｓ ｉ Ｆｊ
１４を５００Ａ％ Ｓ ｉ Ｎｘ層１８を１０００Ａ
堆積する。
１３を２０００ Ａ、半導体層としてａ Ｓ ｉ Ｆｊ
１４を５００Ａ％ Ｓ ｉ Ｎｘ層１８を１０００Ａ
堆積する。
（４）チャンネル保護層となる層５ｉＮｘ１８を第１図
（ａ）に示すパターン１８ａ、１８ｂの形に残すようエ
ツチングする。
（ａ）に示すパターン１８ａ、１８ｂの形に残すようエ
ツチングする。
（５）プラズマＣＶＤ法で不純物ドープｎ”ａＳ ｉ層
１６を５０ＯＡ堆積する。
１６を５０ＯＡ堆積する。
（６）第１図（ａ）のパターン５０ａ、５０ｂに示すパ
ターンにＣＦ４と０２を用いて層１６．１４．１３．１
５をドライエツチングしてコンタクトホールを形成する
。
ターンにＣＦ４と０２を用いて層１６．１４．１３．１
５をドライエツチングしてコンタクトホールを形成する
。
（７）ＤＣスパッタ法でＭｏＳｉ２１９を５００ Ａ。
Ａｔ １７を７０００Ａ堆積する。
（８）層１７．１９を第１図（ａ）に示すパター°ンの
ソース（またはドレーン）電極１７ａ、ドレーン（また
はソース）電極１７ｂ、 蓄積容量用電極１７ｃのパ
ターンに残すようにエツチングする。
ソース（またはドレーン）電極１７ａ、ドレーン（また
はソース）電極１７ｂ、 蓄積容量用電極１７ｃのパ
ターンに残すようにエツチングする。
ＡＩの下のＭｏＳｉ２１９をエツチングするとき、１７
ａ％ １７ｂ％ １７ｃのパターンにおおわれていない
露出している部分のｎ＋ａｓｉ１６およびｌ？ａ、１７
ｂ、１７ｃ、１８ａ、１８ｂのパターン下以外の領域の
ａＳ ｉＦ！をエツチングする。
ａ％ １７ｂ％ １７ｃのパターンにおおわれていない
露出している部分のｎ＋ａｓｉ１６およびｌ？ａ、１７
ｂ、１７ｃ、１８ａ、１８ｂのパターン下以外の領域の
ａＳ ｉＦ！をエツチングする。
図のようにゲート電極と透明電極と２重になっており、
ゲート断線不良は発生しなかった。
ゲート断線不良は発生しなかった。
本実施例では５枚のマスクでアクティブマトリックス基
板が形成できる。絵素電極は透明であるので透過型液晶
デイスプレー等に用いられる。
板が形成できる。絵素電極は透明であるので透過型液晶
デイスプレー等に用いられる。
（実施例２）
第２図（ａ）は最終平面図、第２図（ｂ）、第２図（ｃ
）は第２図（ａ）のｃ−ｃ’線部分、Ｄ−Ｄ’線部分の
断面図である。以下この図で工程を説明する。
）は第２図（ａ）のｃ−ｃ’線部分、Ｄ−Ｄ’線部分の
断面図である。以下この図で工程を説明する。
実施例１では露出しているガラス基板はａＳｉやＳｉＮ
ｘのエツチングの際同時に１０００ＯＡ程度エツチング
されるので液晶の配向ムラ等の不都合が生じる。このた
め本実施例では実施例１の工程（１）のまえに下地ガラ
ス基板１０の上にＳｉＯ２２０を常圧ＣＶＤ法で２００
０Ａ形成しておく。
ｘのエツチングの際同時に１０００ＯＡ程度エツチング
されるので液晶の配向ムラ等の不都合が生じる。このた
め本実施例では実施例１の工程（１）のまえに下地ガラ
ス基板１０の上にＳｉＯ２２０を常圧ＣＶＤ法で２００
０Ａ形成しておく。
ガラス基板に比べてＳｉＯ２はプロセス中のエツチング
ガスやエツチング液に対して耐性がある。このようにす
ると下地ガラス基板は１０００Ａエツチングされただけ
であった。また実施例１の工程（４）において本実施例
では第２図（ａ）に示すようにソースパスラインとゲー
トパスラインの交差するところにチャンネル保護層とな
る層１８を１８ｂのパターンで残す。このようにすると
ソースパスラインとゲートパスラインの交差する部分で
のショート発生率が減少する。さらに実施例１の工程（
６）において第２図（ａ）のパターン２０に示すパター
ンのようにＣＦ ａと０２を用いて層１６．１４．１３
．１５をドライエツチングする。
ガスやエツチング液に対して耐性がある。このようにす
ると下地ガラス基板は１０００Ａエツチングされただけ
であった。また実施例１の工程（４）において本実施例
では第２図（ａ）に示すようにソースパスラインとゲー
トパスラインの交差するところにチャンネル保護層とな
る層１８を１８ｂのパターンで残す。このようにすると
ソースパスラインとゲートパスラインの交差する部分で
のショート発生率が減少する。さらに実施例１の工程（
６）において第２図（ａ）のパターン２０に示すパター
ンのようにＣＦ ａと０２を用いて層１６．１４．１３
．１５をドライエツチングする。
このようにすると絵素電極ＩＴＯは露出した構造となり
動作電圧を低下させることができる。絵素電極上にＣｒ
を残さないと動作電圧が０．２ｖ程゛度上昇する。
動作電圧を低下させることができる。絵素電極上にＣｒ
を残さないと動作電圧が０．２ｖ程゛度上昇する。
上述した実施例ではゲート電極をＩＴＯ上にとＣｒ金属
でゲート配線を形成する方法を示したが、ＩＴＯの代わ
りに透明電極として５ｎａｐ、Ｃｄ Ｏ。
でゲート配線を形成する方法を示したが、ＩＴＯの代わ
りに透明電極として５ｎａｐ、Ｃｄ Ｏ。
ＺｎＯ等がある。透明電極上の金属は半導体層及び絶縁
層のエツチング剤に耐えられる材料を選択すればよく、
Ｃｒ、Ｍｏ、Ｔ ｉ Ｎ、 シリサイド等がある。さら
にゲート金属はＡＩとＭｏＳｉ２、ＡＩとＴｉＮ等の２
種類以上の層からなっていてもかまわない。
層のエツチング剤に耐えられる材料を選択すればよく、
Ｃｒ、Ｍｏ、Ｔ ｉ Ｎ、 シリサイド等がある。さら
にゲート金属はＡＩとＭｏＳｉ２、ＡＩとＴｉＮ等の２
種類以上の層からなっていてもかまわない。
（実施例３）
実施例１で作成したＴＰＴアレーを一方の基板として５
．５μｍのギャップをもたせて透明な対向電極を有する
基板を保持して問に液晶を注入することによって液晶パ
ネルを作成する。この液晶パネルの画像特性は次の通り
である。第５図（ｂ）に実施例１で作成したＴＰＴアレ
ーを従来例とともに絵素電極部の断面図を示す。
．５μｍのギャップをもたせて透明な対向電極を有する
基板を保持して問に液晶を注入することによって液晶パ
ネルを作成する。この液晶パネルの画像特性は次の通り
である。第５図（ｂ）に実施例１で作成したＴＰＴアレ
ーを従来例とともに絵素電極部の断面図を示す。
第５図の（ａ）の従来の場合に比べ、（ｂ）の本発明の
場合には、表示電極上の絶縁膜の誘電率が大きいため、
液晶に印加される実効電圧が大きくなる。このため駆動
電圧はそれぞれ４．ＩＶ。
場合には、表示電極上の絶縁膜の誘電率が大きいため、
液晶に印加される実効電圧が大きくなる。このため駆動
電圧はそれぞれ４．ＩＶ。
３．６ｖとなる。
画面のちらつきの程度を示すフリッカ−成分の大きさは
透過光の３０Ｈｚ振動成分強度対透過光の直流成分の比
で従来例では２． ０％、本発明の例では１． ０％で
ある。
透過光の３０Ｈｚ振動成分強度対透過光の直流成分の比
で従来例では２． ０％、本発明の例では１． ０％で
ある。
発明の効果
１、電気特性
比誘電率の大きい絶縁層を用いていることから半導体界
面の電界強度が大きくなり、ＴＰＴのオン電流穴、オフ
電流小となる。第６図の破線はゲート絶縁層がＳ ｉ
ＮＸ （４００ＯＡ）、実線はＴａ０ｘ（２００ＯＡ）
／５ｉＮｘ（２００ＯＡ）の場合のＩｄ−Ｖｇ特性をそ
れぞれ破線と実線にて第６図に示す。Ｔ Ｂｏｘ （２
００ＯＡ） ／ Ｓ ｉ Ｎｘ （２００ＯＡ）のＴＰ
Ｔのオンとオフの変化が急峻でありこのＴＰＴを用いた
ＴＰＴアレー基板で液晶表示装置に画面上下の輝度の差
が大幅に改善された。また、同一オン電流を得るＴＦＴ
のＷ／Ｌ゛は小さくでき、オフ電流は更に小さくできる
。
面の電界強度が大きくなり、ＴＰＴのオン電流穴、オフ
電流小となる。第６図の破線はゲート絶縁層がＳ ｉ
ＮＸ （４００ＯＡ）、実線はＴａ０ｘ（２００ＯＡ）
／５ｉＮｘ（２００ＯＡ）の場合のＩｄ−Ｖｇ特性をそ
れぞれ破線と実線にて第６図に示す。Ｔ Ｂｏｘ （２
００ＯＡ） ／ Ｓ ｉ Ｎｘ （２００ＯＡ）のＴＰ
Ｔのオンとオフの変化が急峻でありこのＴＰＴを用いた
ＴＰＴアレー基板で液晶表示装置に画面上下の輝度の差
が大幅に改善された。また、同一オン電流を得るＴＦＴ
のＷ／Ｌ゛は小さくでき、オフ電流は更に小さくできる
。
２、液晶パネルの画像特性 ゛この絶縁体
を用いた容量部の面積、ＴＦＴ部の面積は小さくてよい
。表示電極は大きくでき、明るいＬＣＤ実現できる。
を用いた容量部の面積、ＴＦＴ部の面積は小さくてよい
。表示電極は大きくでき、明るいＬＣＤ実現できる。
［ＴＯの保護膜ＴａＯに／ Ｓ ｉ Ｎ ｘの誘電率が
大なので印加電圧のほとんどが液晶にかかり動作電圧が
小さくできる。
大なので印加電圧のほとんどが液晶にかかり動作電圧が
小さくできる。
また、フリッカ−も小さくなる。
３、構造
透明電極を保護する絶縁酸化物層は本発明ではＴａＯｘ
、従来例ではＳｉＯ２である。コンタクトホールの段差
はそれぞれ４００ＯＡ、６０００Ａである０本発明のＴ
ＰＴアレーは透明電極とコンタクトがとりやすく、接触
不良による欠陥の発生率が従来に比べ半減した。
、従来例ではＳｉＯ２である。コンタクトホールの段差
はそれぞれ４００ＯＡ、６０００Ａである０本発明のＴ
ＰＴアレーは透明電極とコンタクトがとりやすく、接触
不良による欠陥の発生率が従来に比べ半減した。
４、プロセス
ＴａＯｘはＳｉＮｘ、ａＳｉのＨＦ系のエツチング液で
ほとんどエツチングされないので、５ｉＮＸ、ａＳｉに
ピンホールがあってもゲート金属とソース拳ドレーン金
属との短絡欠陥がほとんど皆無となり、且つ容量部のシ
ョートによる点欠陥の発生率も減少した。
ほとんどエツチングされないので、５ｉＮＸ、ａＳｉに
ピンホールがあってもゲート金属とソース拳ドレーン金
属との短絡欠陥がほとんど皆無となり、且つ容量部のシ
ョートによる点欠陥の発生率も減少した。
本発明で歩留まりの良いＴＰＴアレーの構造及び製造方
法を開示した。このＴＰＴアレーを用いた液晶パネルは
画像特性も優れている。
法を開示した。このＴＰＴアレーを用いた液晶パネルは
画像特性も優れている。
第１図（ａ）は本発明の実施例１のＴＰＴアレーの平面
図、同（ｂ）、 （Ｃ）は同（ａ）の八−Ａ’、Ｂ−
Ｂ’線断面図、第２図（ａ）は本発明の実施例２のＴＰ
Ｔアレーの平面図、同（ｂ）。 （ｃ）は同（ａ）のＣ−Ｃ’、Ｄ−Ｄ’線断面図、第３
図は本発明の実施例の等価回路図、第４図はＣ−Ｖ特性
図、第５図（ａ）、 （ｂ）は従来のＴＰＴアレーお
よび本発明のＴＦＴアレーのｌ絵素の断面図、第６図は
従来のＴＰＴアレーおよび本発明のＴＰＴアレーのトラ
ンジスタ特性図である。。 １１・・・透明電極、１２・・・金属層、１２ａ・争・
ゲートパスラインパターン、１２ｂ・・・絵素電極上の
ゲート金属パターン、１５・争・−ＴａＯｘ、１３争・
・５１Ｎ×１１７Ｃ・・・蓄積容量の一方の電極パター
ン。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 （ｂ） （ＣＪ 第２図 （ｂ） ＜Ｃ） 第５図 （Ｑ） （ｂＪ ＯＩｊ 第３図 第４図 ｇｄ
図、同（ｂ）、 （Ｃ）は同（ａ）の八−Ａ’、Ｂ−
Ｂ’線断面図、第２図（ａ）は本発明の実施例２のＴＰ
Ｔアレーの平面図、同（ｂ）。 （ｃ）は同（ａ）のＣ−Ｃ’、Ｄ−Ｄ’線断面図、第３
図は本発明の実施例の等価回路図、第４図はＣ−Ｖ特性
図、第５図（ａ）、 （ｂ）は従来のＴＰＴアレーお
よび本発明のＴＦＴアレーのｌ絵素の断面図、第６図は
従来のＴＰＴアレーおよび本発明のＴＰＴアレーのトラ
ンジスタ特性図である。。 １１・・・透明電極、１２・・・金属層、１２ａ・争・
ゲートパスラインパターン、１２ｂ・・・絵素電極上の
ゲート金属パターン、１５・争・−ＴａＯｘ、１３争・
・５１Ｎ×１１７Ｃ・・・蓄積容量の一方の電極パター
ン。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 （ｂ） （ＣＪ 第２図 （ｂ） ＜Ｃ） 第５図 （Ｑ） （ｂＪ ＯＩｊ 第３図 第４図 ｇｄ
Claims (17)
- （１）絶縁基板上に設けた薄膜トランジスタと、前記薄
膜トランジスタのソース（またはドレーン）電極に接続
された絵素電極と、前記絵素電極に接続された薄膜コン
デンサを構成要素として含む薄膜トランジスタアレーに
おいて、前記薄膜コンデンサの誘電体材料として酸化タ
ンタルと窒化シリコンの２重層を構成要素として含むこ
とを特徴とする薄膜トランジスタアレー。 - （２）薄膜コンデンサの誘電体材料として窒化シリコン
の一方の主面に酸化タンタル、他方の主面に非晶質シリ
コンを接してなる３重層を構成要素として含むことを特
徴とする特許請求の範囲第１項記載の薄膜トランジスタ
アレー。 - （３）薄膜トランジスタのゲート絶縁層が前記酸化タン
タルと前記窒化シリコンの２重層を構成要素として含む
ことを特徴とする特許請求の範囲第１項または第２項記
載の薄膜トランジスタアレー。 - （４）薄膜コンデンサの一方の電極がゲート電極である
ことを特徴とする特許請求の範囲第１項、第２項、第３
項いずれかに記載の薄膜トランジスタアレー。 - （５）ゲート電極と絵素電極が同一平面上に分離形成さ
れ、前記ゲート電極と前記絵素電極上に前記酸化タンタ
ル、前記窒化シリコンを順次積層してなることを特徴と
する特許請求の範囲第１項、第２項、第３項、第４項い
ずれかに記載の薄膜トランジスタアレー。 - （６）ゲート電極が絵素電極を構成する材料で少なくと
も１部を形成されてなることを特徴とする特許請求の範
囲第１項、第２項、第３項、第４項、第５項いずれかに
記載の薄膜トランジスタアレー。 - （７）絵素電極上の１部にゲート電極を構成する材料を
形成されてなることを特徴とする特許請求の範囲第１項
、第２項、第３項、第４項、第５項、第６項いずれかに
記載の薄膜トランジスタアレー。 - （８）酸化タンタルの膜厚がゲート層の膜厚より大で、
窒化シリコンの膜厚が１０００Ａ以上であることを特徴
とする特許請求の範囲第１項、第２項、第３項、第４項
、第５項、第６項、第７項いずれかに記載の薄膜トラン
ジスタアレー。 - （９）基板上にＳｉＯ＿２を被着形成したことを特徴と
する特許請求の範囲第１項、第２項、第３項、第４項、
第５項、第６項、第７項、第８項いずれかに記載の薄膜
トランジスタアレー。 - （１０）絶縁基板上に設けた薄膜トランジスタと、前記
薄膜トランジスタのソースまたはドレーン電極に接続さ
れた絵素電極と、前記絵素電極に接続された薄膜コンデ
ンサを構成要素として含む薄膜トランジスタアレーにお
いて、コンデンサの誘電体材料として酸化タンタルと窒
化シリコンの２重層を構成要素として含むことを特徴と
する薄膜トランジスタアレーを用いたことを特徴とする
液晶表示装置。 - （１１）コンデンサの誘電体材料として窒化シリコンの
一方の主面に酸化タンタル、他方の主面に非晶質シリコ
ンを接してなる３重層を構成要素として含むことを特徴
とする薄膜トランジスタアレーを用いたことを特徴とす
る特許請求の範囲第１０項記載の液晶表示装置。 - （１２）薄膜トランジスタのゲート絶縁層が前記酸化タ
ンタルと前記窒化シリコンの２重層を構成要素として含
む薄膜トランジスタアレーを用いたことを特徴とする特
許請求の範囲第１０項または第１１項記載の液晶表示装
置。 - （１３）薄膜コンデンサの一方の電極がゲート電極であ
る薄膜トランジスタアレーを用いたことを特徴とする特
許請求の範囲第１０項、第１１項、第１２項のいずれか
に記載の液晶表示装置。 - （１４）ゲート電極と絵素電極が同一平面上に分離形成
され、前記ゲート電極と前記絵素電極上に前記酸化タン
タル、前記窒化シリコンを順次積層してなる薄膜トラン
ジスタアレーを用いたことを特徴とする特許請求の範囲
第１０項、第１１項、第１２項、第１３項のいずれかに
記載の液晶表示装置。 - （１５）ゲート電極が絵素電極を構成する材料で少なく
とも１部を形成されてなる薄膜トランジスタアレーを用
いたことを特徴とする特許請求の範囲第１０項、第１１
項、第１２項、第１３項、第１４項のいずれかに記載の
液晶表示装置。 - （１６）絵素電極上の１部にゲート電極を構成する材料
を形成されてなる薄膜トランジスタアレーを用いたこと
を特徴とする特許請求の範囲第１０項、第１１項、第１
２項、第１３項、第１４項、第１５項のいずれかに記載
の液晶表示装置。 - （１７）酸化タンタルの膜厚がゲート層の膜厚より大で
、窒化シリコンの膜厚が１０００Ａ以上である薄膜トラ
ンジスタアレーを用いたことを特徴とする特許請求の範
囲第１０項、第１１項、第１２項、第１３項、第１４項
、第１５項、第１６項のいずれかに記載の液晶表示装置
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26213687A JP2617950B2 (ja) | 1987-10-16 | 1987-10-16 | 液晶表示装置の製造方法 |
| KR1019880013422A KR920006076B1 (ko) | 1987-10-16 | 1988-10-14 | 박막 트랜지스터 배열 및 이것을 사용한 액정 표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26213687A JP2617950B2 (ja) | 1987-10-16 | 1987-10-16 | 液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01102525A true JPH01102525A (ja) | 1989-04-20 |
| JP2617950B2 JP2617950B2 (ja) | 1997-06-11 |
Family
ID=17371554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26213687A Expired - Lifetime JP2617950B2 (ja) | 1987-10-16 | 1987-10-16 | 液晶表示装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2617950B2 (ja) |
| KR (1) | KR920006076B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0621503A3 (en) * | 1989-10-04 | 1994-12-21 | Hosiden Corp | Liquid crystal display device. |
| US7176989B2 (en) | 2002-10-31 | 2007-02-13 | Seiko Epson Corporation | LCD with relay layer connecting pixel electrode with storage capacitor that also covers the storage capacitor |
| US7623193B2 (en) | 1995-12-29 | 2009-11-24 | Samsung Electronics Co., Ltd. | Thin film transistor array panel used for a liquid crystal display and a manufacturing method thereof |
| US8890165B2 (en) | 2009-11-13 | 2014-11-18 | Samsung Display Co., Ltd. | Method of forming polycrystalline silicon layer, thin film transistor, organic light emitting diode display device having the same, and methods of fabricating the same |
| US9035311B2 (en) | 2009-03-03 | 2015-05-19 | Samsung Display Co., Ltd. | Organic light emitting diode display device and method of fabricating the same |
| CN113686809A (zh) * | 2021-07-30 | 2021-11-23 | 北京航空航天大学青岛研究院 | 像素单元及形成方法、显示器及太赫兹成像系统 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745968A (en) * | 1980-08-29 | 1982-03-16 | Ibm | Capacitor with double dielectric unit |
| JPS6054478A (ja) * | 1983-09-06 | 1985-03-28 | Toshiba Corp | 表示装置用駆動回路基板の製造方法 |
| JPS61184517A (ja) * | 1985-02-12 | 1986-08-18 | Sharp Corp | 薄膜素子 |
| JPS62171160A (ja) * | 1986-01-22 | 1987-07-28 | Sharp Corp | 薄膜トランジスタ |
-
1987
- 1987-10-16 JP JP26213687A patent/JP2617950B2/ja not_active Expired - Lifetime
-
1988
- 1988-10-14 KR KR1019880013422A patent/KR920006076B1/ko not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745968A (en) * | 1980-08-29 | 1982-03-16 | Ibm | Capacitor with double dielectric unit |
| JPS6054478A (ja) * | 1983-09-06 | 1985-03-28 | Toshiba Corp | 表示装置用駆動回路基板の製造方法 |
| JPS61184517A (ja) * | 1985-02-12 | 1986-08-18 | Sharp Corp | 薄膜素子 |
| JPS62171160A (ja) * | 1986-01-22 | 1987-07-28 | Sharp Corp | 薄膜トランジスタ |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0621503A3 (en) * | 1989-10-04 | 1994-12-21 | Hosiden Corp | Liquid crystal display device. |
| US7623193B2 (en) | 1995-12-29 | 2009-11-24 | Samsung Electronics Co., Ltd. | Thin film transistor array panel used for a liquid crystal display and a manufacturing method thereof |
| US8023057B2 (en) | 1995-12-29 | 2011-09-20 | Samsung Electronics Co., Ltd. | Thin film transistor array panel used for liquid crystal display and a manufacturing method thereof |
| US7176989B2 (en) | 2002-10-31 | 2007-02-13 | Seiko Epson Corporation | LCD with relay layer connecting pixel electrode with storage capacitor that also covers the storage capacitor |
| US9035311B2 (en) | 2009-03-03 | 2015-05-19 | Samsung Display Co., Ltd. | Organic light emitting diode display device and method of fabricating the same |
| US8890165B2 (en) | 2009-11-13 | 2014-11-18 | Samsung Display Co., Ltd. | Method of forming polycrystalline silicon layer, thin film transistor, organic light emitting diode display device having the same, and methods of fabricating the same |
| CN113686809A (zh) * | 2021-07-30 | 2021-11-23 | 北京航空航天大学青岛研究院 | 像素单元及形成方法、显示器及太赫兹成像系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR890007108A (ko) | 1989-06-17 |
| JP2617950B2 (ja) | 1997-06-11 |
| KR920006076B1 (ko) | 1992-07-27 |
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