JPH01103304A - デジタルアップコンバージョン構成 - Google Patents
デジタルアップコンバージョン構成Info
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- JPH01103304A JPH01103304A JP63216201A JP21620188A JPH01103304A JP H01103304 A JPH01103304 A JP H01103304A JP 63216201 A JP63216201 A JP 63216201A JP 21620188 A JP21620188 A JP 21620188A JP H01103304 A JPH01103304 A JP H01103304A
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- Japan
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- frequency
- bit
- clock
- bit word
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
- G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
- G06F1/0335—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator the phase increment itself being a composed function of two or more variables, e.g. frequency and phase
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデジタル周波数変換器に係り、特にグローバル
ボジシ］ニングシステム（ＧＰＳ）関連製行中の符号相
関構成において使用される制御ｌｌ可能な高速クロック
の発生に関する。
ボジシ］ニングシステム（ＧＰＳ）関連製行中の符号相
関構成において使用される制御ｌｌ可能な高速クロック
の発生に関する。
従来の技術及び発明が解決しようとする問題点多くの分
野において集積回路を最近の０ＭＯ３技術を使って製造
するのが好まれている。しかし、例えば多ビットの数値
制御発振器のような一部の回路では０ＭＯ８技術を２０
Ｍ ｌ−１ｚを越えるクロック周波数で使うことは困
難である。
野において集積回路を最近の０ＭＯ３技術を使って製造
するのが好まれている。しかし、例えば多ビットの数値
制御発振器のような一部の回路では０ＭＯ８技術を２０
Ｍ ｌ−１ｚを越えるクロック周波数で使うことは困
難である。
本発明は０ＭＯ８技術を使って形成でき、例えば２０Ｍ
Ｈｚやそれ以上の周波数で動作するＮＣＯと同等の機能
を発揮できる制御可能なデジタル周波数アップコンバー
タ構成を提供することを目的とする。
Ｈｚやそれ以上の周波数で動作するＮＣＯと同等の機能
を発揮できる制御可能なデジタル周波数アップコンバー
タ構成を提供することを目的とする。
問題点を解決するための手段
本発明の上記の目的は所望の出力周波数に近い周波数の
固定高速クロックパルスを発生するパルス源と、該クロ
ックパルスを印加されて高速クロック周波数に等しい標
本化速度を有する固定ｍビットデジタルワードをくりか
えし並列出力する高周波カウンタと、高速クロックパル
ス列に周期して低速クロックパルスを発生するパルス源
と、低速クロックパルス列及び周波数制御信号を供給さ
れて低速クロック周波数に等しい標本化速度のｍビット
ワードを出力する低速ＮＣＯと、速い標本化速度のｍご
ットワード及び遅い標本化速度のｍビットワードを供給
されて所望出力周波数の正弦波に対応するデジタル表現
のｍビットワードを形成する加忰手段と、該形成された
ｍビットワードを供給されて所望出力周波数のアナログ
正弦波を出力するＤ／Ａ変換手段とよりなるデジタルア
ップコンバージコン構成により達成される。
固定高速クロックパルスを発生するパルス源と、該クロ
ックパルスを印加されて高速クロック周波数に等しい標
本化速度を有する固定ｍビットデジタルワードをくりか
えし並列出力する高周波カウンタと、高速クロックパル
ス列に周期して低速クロックパルスを発生するパルス源
と、低速クロックパルス列及び周波数制御信号を供給さ
れて低速クロック周波数に等しい標本化速度のｍビット
ワードを出力する低速ＮＣＯと、速い標本化速度のｍご
ットワード及び遅い標本化速度のｍビットワードを供給
されて所望出力周波数の正弦波に対応するデジタル表現
のｍビットワードを形成する加忰手段と、該形成された
ｍビットワードを供給されて所望出力周波数のアナログ
正弦波を出力するＤ／Ａ変換手段とよりなるデジタルア
ップコンバージコン構成により達成される。
実施例
以下、本発明を実施例につき図面を参照しながら説明す
る。
る。
第１図の基本的アップコンバータ構成では高周波分周器
２０に所望出力周波数に近い高速クロックが印加される
。分周器２０は高速カウンタでありｍビットワードを並
列に出力する。このランプ（鋸歯状波）の標本化速度は
所望の高周波出力周波数に略等しい。ランプ周波数を微
調整するため周期クロック周波数で低速ＮＣＯ２２が駆
動される。実際には低速クロックは高速クロックより分
周器２１により導かれる。ＮＣＯ２２の出力もまたｍビ
ットワードであり加算器２３中にて分周器２０の出力ワ
ードに並列に加算される。このようにして形成されたｍ
ビットの加算出力ワードは正弦波のデジタル表現を与え
るＲＯＭ２４をアドレスするのに使われる。アドレスさ
れた正弦波のデジタル表現は次いでＤ／Ａ変換器２５に
よりアナログ正弦波に変換される。この際の位相軌跡を
第２図に示す。得られた位相誤差は低速ＮＣＯの周波数
及び高速分周クロックと比較した位相補正虚聞の時間の
関数であるのがわかる。
２０に所望出力周波数に近い高速クロックが印加される
。分周器２０は高速カウンタでありｍビットワードを並
列に出力する。このランプ（鋸歯状波）の標本化速度は
所望の高周波出力周波数に略等しい。ランプ周波数を微
調整するため周期クロック周波数で低速ＮＣＯ２２が駆
動される。実際には低速クロックは高速クロックより分
周器２１により導かれる。ＮＣＯ２２の出力もまたｍビ
ットワードであり加算器２３中にて分周器２０の出力ワ
ードに並列に加算される。このようにして形成されたｍ
ビットの加算出力ワードは正弦波のデジタル表現を与え
るＲＯＭ２４をアドレスするのに使われる。アドレスさ
れた正弦波のデジタル表現は次いでＤ／Ａ変換器２５に
よりアナログ正弦波に変換される。この際の位相軌跡を
第２図に示す。得られた位相誤差は低速ＮＣＯの周波数
及び高速分周クロックと比較した位相補正虚聞の時間の
関数であるのがわかる。
この技術は多少ｒｆＪ素化することにより、方形波クロ
ックを発生させるのに使うことができる。高速の位相ラ
ンプ波形は標本化クロックを２で割鋒することにより形
成できる。これにより交互に０又は′倉となる出力標本
が得られる。これは標本化周波数の半分の位相ランプを
あられす。従って、ランプはＮＣＯ位相位相ランプ波形
口することによって低速化させなければならない。その
結果得られた軌跡を第３図に示す。最大の位相誤差は禽
” ｐ ＝ （Ｆｓ−Ｆｏｒａ小）ＸＴＮＸ２大食ラジ
アンで与えられるのがわかる。ただし、Ｆｓ−標本化周
波数 Ｆｏ＝最小出力周波数 ＴＮ＝低速ＮＣＯ更新時間である。
ックを発生させるのに使うことができる。高速の位相ラ
ンプ波形は標本化クロックを２で割鋒することにより形
成できる。これにより交互に０又は′倉となる出力標本
が得られる。これは標本化周波数の半分の位相ランプを
あられす。従って、ランプはＮＣＯ位相位相ランプ波形
口することによって低速化させなければならない。その
結果得られた軌跡を第３図に示す。最大の位相誤差は禽
” ｐ ＝ （Ｆｓ−Ｆｏｒａ小）ＸＴＮＸ２大食ラジ
アンで与えられるのがわかる。ただし、Ｆｓ−標本化周
波数 Ｆｏ＝最小出力周波数 ＴＮ＝低速ＮＣＯ更新時間である。
上記の事情を単純化すると、必要なりロック波形は位相
和を１ビツトに丸めた後反転させればｖｌられることに
なる。加算は里に高速位相ランプと低速ＮＣＯ出力の最
上位ビット（ＭＳＢ＞とのＭＯＤ２加算により行なうの
が好ましい。これに対応する回路は排他的ＯＲゲートの
後にインバータを模続させた回路である。高速位相ラン
プ波形はトグル接続されたＤ形層安定マルチバイブレー
タにより得られる。可能な回路の例を第４図に示す。
和を１ビツトに丸めた後反転させればｖｌられることに
なる。加算は里に高速位相ランプと低速ＮＣＯ出力の最
上位ビット（ＭＳＢ＞とのＭＯＤ２加算により行なうの
が好ましい。これに対応する回路は排他的ＯＲゲートの
後にインバータを模続させた回路である。高速位相ラン
プ波形はトグル接続されたＤ形層安定マルチバイブレー
タにより得られる。可能な回路の例を第４図に示す。
第４図の概略的構成では第１の標本化クロックが２分周
トグルとして動作するように接続されたＤ形層安定マル
チバイブレータ５０に供給される。
トグルとして動作するように接続されたＤ形層安定マル
チバイブレータ５０に供給される。
高速クロックはまた分周器５１に供給されてＮＣ０５２
への低速基準クロックが形成される。双安定マルチバイ
ブレータ５０の出力はＮＣＯの出力の最上位ビット（（
ＭＳＢ）と排他的ＯＲゲート５３で加算された後インバ
ータ５４へ供給される。
への低速基準クロックが形成される。双安定マルチバイ
ブレータ５０の出力はＮＣＯの出力の最上位ビット（（
ＭＳＢ）と排他的ＯＲゲート５３で加算された後インバ
ータ５４へ供給される。
ここでＮＣＯには負の周波数入力データが供給されてい
るものとする。実際には、グリッチを除くため出力ワー
ドは再クロックされる必要がある。
るものとする。実際には、グリッチを除くため出力ワー
ドは再クロックされる必要がある。
得られた波形を第５図に示す。クロックはＮＣＯの位相
がｎ禽”を通過する度に１標本ずつπれるのがわかる。
がｎ禽”を通過する度に１標本ずつπれるのがわかる。
要約すると、本発明は所Ｔの出力周波数に近い周波数の
固定高速クロックパルスを発生するパルス源と、該クロ
ックパルスを印加されて高速クロック周波数に等しい標
本化速度を有する固定ｍビットデジタルワードをくりか
えし並列出力する高周波カウンタと、高速クロックパル
ス列を供給されて低速クロックパルス列を発生する分周
器と、低速クロックパルス列及び周波数制御１１信号を
供給されて低速クロック周波数に等しい標本化速度のｍ
ビットワードを出力する低速ＮＣＯと、速い標本化速度
のｍごットワード及び遅い標本化速度のｍビットワード
を供給されて所望出力周波数の正弦波に対応するデジタ
ル表現のｍビットワードを形成する加σ手段と、該形成
されたｍビットワードを供給されて所望出力周波数のア
ナログ正弦波を出力するＤ／Ａ変換手段とよりなるデジ
タルアップコンバージョン構成を提供する。
固定高速クロックパルスを発生するパルス源と、該クロ
ックパルスを印加されて高速クロック周波数に等しい標
本化速度を有する固定ｍビットデジタルワードをくりか
えし並列出力する高周波カウンタと、高速クロックパル
ス列を供給されて低速クロックパルス列を発生する分周
器と、低速クロックパルス列及び周波数制御１１信号を
供給されて低速クロック周波数に等しい標本化速度のｍ
ビットワードを出力する低速ＮＣＯと、速い標本化速度
のｍごットワード及び遅い標本化速度のｍビットワード
を供給されて所望出力周波数の正弦波に対応するデジタ
ル表現のｍビットワードを形成する加σ手段と、該形成
されたｍビットワードを供給されて所望出力周波数のア
ナログ正弦波を出力するＤ／Ａ変換手段とよりなるデジ
タルアップコンバージョン構成を提供する。
第１図はアップコンバージョン構成を示す図、第２図は
第１図構成に関連した位相軌跡を示す図、第３図は第１
図構成の変形例における位相軌跡を示す図、第４図は簡
略化されたアップコンバージョン構成を示す図、第５図
は第４図構成に関係した波形を示す図である。 ２０．２１．５１・・・分周；Ｓ ％ ２２ ＋ ５２
・・・Ｎ００１２３・・・加幹器、２４・・・ＲＯＭ、
２５・・・Ｄ／Δ変換器、５０・・・Ｄ形層安定マルチ
バイブレータ、５３・・・ＯＲゲート、５４・・・イン
バータ。
第１図構成に関連した位相軌跡を示す図、第３図は第１
図構成の変形例における位相軌跡を示す図、第４図は簡
略化されたアップコンバージョン構成を示す図、第５図
は第４図構成に関係した波形を示す図である。 ２０．２１．５１・・・分周；Ｓ ％ ２２ ＋ ５２
・・・Ｎ００１２３・・・加幹器、２４・・・ＲＯＭ、
２５・・・Ｄ／Δ変換器、５０・・・Ｄ形層安定マルチ
バイブレータ、５３・・・ＯＲゲート、５４・・・イン
バータ。
Claims (3)
- （１）所望の出力周波数に近い周波数の固定高速クロッ
クパルスを発生するパルス源と、該クロックパルスを印
加されて高速クロック周波数に等しい標本化速度を有す
る固定ｍビットデジタルワードをくりかえし並列出力す
る高周波カウンタと、高速クロックパルス列に周期して
低速クロックパルスを発生するパルス源と、低速クロッ
クパルス列及び周波数制御信号を供給されて低速クロッ
ク周波数に等しい標本化速度のｍビットワードを出力す
る低速ＮＣＯと、速い標本化速度のｍビットワード及び
遅い標本化速度のｍビットワードを供給されて所望出力
周波数の正弦波に対応するデジタル表現のｍビットワー
ドを形成する加算手段と、該形成されたｍビットワード
を供給されて所望出力周波数のアナログ正弦波を出力す
るＤ／Ａ変換手段とよりなるデジタルアップコンバージ
ヨン構成。 - （２）該高周波カウンタは２分周カウンタを形成すべく
接続され出力ｍビットワードとして１ビットワードを出
力するＤ形双安定マルチバイブレータであり、該加算手
段は該１ビットワード及び数値制御発振器の出力の最上
位ビット（ＭＳＢ）を供給される排他的論理和ゲートよ
りなることを特徴とする請求項１記載の構成。 - （３）低速クロックパルス源は高速クロックパルスを印
加される分周器よりなることを特徴とする請求項１記載
の構成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8723856A GB2211039B (en) | 1987-10-10 | 1987-10-10 | Digital frequency converter |
| GB8723856 | 1987-10-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01103304A true JPH01103304A (ja) | 1989-04-20 |
Family
ID=10625140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63216201A Pending JPH01103304A (ja) | 1987-10-10 | 1988-08-30 | デジタルアップコンバージョン構成 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4914397A (ja) |
| EP (1) | EP0312192A3 (ja) |
| JP (1) | JPH01103304A (ja) |
| GB (1) | GB2211039B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2545008B2 (ja) * | 1991-11-21 | 1996-10-16 | ソニー・テクトロニクス株式会社 | 可変周波数信号発生方法 |
| US5365182A (en) * | 1993-06-22 | 1994-11-15 | Motorola, Inc. | Method and apparatus for low power clock generation for high speed applications |
| FR2746986B1 (fr) * | 1996-03-29 | 1998-04-24 | Sgs Thomson Microelectronics | Circuit de production d'impulsions |
| US8447007B2 (en) * | 2011-07-11 | 2013-05-21 | Qualcomm Incorporated | Multi-clock real-time counter |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4185247A (en) * | 1978-01-03 | 1980-01-22 | The United States Of America As Represented By The Secretary Of The Air Force | Means for reducing spurious frequencies in a direct frequency synthesizer |
| CA1124338A (en) * | 1980-03-21 | 1982-05-25 | James K. Reichert | Variable phase lock control |
| US4365203A (en) * | 1981-02-05 | 1982-12-21 | General Electric Company | Multi-frequency clock generator with error-free frequency switching |
| FR2511564A1 (fr) * | 1981-08-17 | 1983-02-18 | Thomson Csf | Synthetiseur de frequences a division fractionnaire, utilise pour une modulation angulaire numerique |
| US4484296A (en) * | 1982-07-19 | 1984-11-20 | Rockwell International Corporation | Phase programmable signal generator means |
| US4636734A (en) * | 1983-07-05 | 1987-01-13 | Motorola, Inc. | Low spurious numerically controlled oscillator apparatus and method |
| JPS61186023A (ja) * | 1985-02-13 | 1986-08-19 | Sharp Corp | クロック発生回路 |
| AU593671B2 (en) * | 1986-08-12 | 1990-02-15 | Alcatel N.V. | Signal generator |
-
1987
- 1987-10-10 GB GB8723856A patent/GB2211039B/en not_active Expired - Fee Related
-
1988
- 1988-07-20 EP EP19880306671 patent/EP0312192A3/en not_active Withdrawn
- 1988-08-01 US US07/227,017 patent/US4914397A/en not_active Expired - Fee Related
- 1988-08-30 JP JP63216201A patent/JPH01103304A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0312192A2 (en) | 1989-04-19 |
| GB2211039B (en) | 1991-10-23 |
| US4914397A (en) | 1990-04-03 |
| EP0312192A3 (en) | 1991-04-03 |
| GB2211039A (en) | 1989-06-21 |
| GB8723856D0 (en) | 1987-11-11 |
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