JPH01103341A - アドレス検出回路 - Google Patents
アドレス検出回路Info
- Publication number
- JPH01103341A JPH01103341A JP62260828A JP26082887A JPH01103341A JP H01103341 A JPH01103341 A JP H01103341A JP 62260828 A JP62260828 A JP 62260828A JP 26082887 A JP26082887 A JP 26082887A JP H01103341 A JPH01103341 A JP H01103341A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- latch
- address information
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/24—Time-division multiplex systems in which the allocation is indicated by an address the different channels being transmitted sequentially
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L45/00—Routing or path finding of packets in data switching networks
- H04L45/74—Address processing for routing
- H04L45/742—Route cache; Operation thereof
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Memory System (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、パケット信号などアドレス情報に基づいて通
信制御を行なう通信システムに用いるアドレス検出回路
に関する。
信制御を行なう通信システムに用いるアドレス検出回路
に関する。
（従来技術の問題点）
パケット信号の受信制御あるいはルーティング制御はア
ドレス情報に用いて行なわれるが、従来かかる処理はコ
ンピュータで行なっていた。しかしながら、かかる方法
では処理速度が遅いため実時間処理が困難であった。そ
れに対し実時間処理を可能とするためパケット信号のア
ドレス情報をアドレス入力にしメモリによりアドレス検
出を行なう方法も検討されている。この方式においては
、パケット信号のアドレス長が長くなるとメモリのアド
レスビット数も増大し大容量のメモリを必要となる。ロ
ーカルエリアネットワークなどでは、１６．３２．４８
ビツトとかなり長いアドレス長が用いられているため、
このメモリ方式は現実には採用が困難である。
ドレス情報に用いて行なわれるが、従来かかる処理はコ
ンピュータで行なっていた。しかしながら、かかる方法
では処理速度が遅いため実時間処理が困難であった。そ
れに対し実時間処理を可能とするためパケット信号のア
ドレス情報をアドレス入力にしメモリによりアドレス検
出を行なう方法も検討されている。この方式においては
、パケット信号のアドレス長が長くなるとメモリのアド
レスビット数も増大し大容量のメモリを必要となる。ロ
ーカルエリアネットワークなどでは、１６．３２．４８
ビツトとかなり長いアドレス長が用いられているため、
このメモリ方式は現実には採用が困難である。
（発明の目的）
本発明の目的は、パケット信号のアドレス長よりも短い
アドレス入力を有するメモリを使用し、長いアドレス情
報を高速に検出するアドレス検出回路を提供することに
ある。
アドレス入力を有するメモリを使用し、長いアドレス情
報を高速に検出するアドレス検出回路を提供することに
ある。
（発明の構成）
本発明のアドレス検出回路はアドレス情報をＮ（＞１）
個のサブフィールドに分割して入力し、Ｎ個の前記サブ
フィールドを入力する毎に排他的な数値を発生する制御
回路と、前記サブフィールドと前記制御回路の出力をメ
モリアドレス線に入力するメモリ回路と、前記Ｎ個のサ
ブフィールドの入力に対応し前記メモリ回路より出力さ
れるＮ個の出力が全て一致した場合かかる一致した値を
検出結果として出力する。
個のサブフィールドに分割して入力し、Ｎ個の前記サブ
フィールドを入力する毎に排他的な数値を発生する制御
回路と、前記サブフィールドと前記制御回路の出力をメ
モリアドレス線に入力するメモリ回路と、前記Ｎ個のサ
ブフィールドの入力に対応し前記メモリ回路より出力さ
れるＮ個の出力が全て一致した場合かかる一致した値を
検出結果として出力する。
（実施例）
第１図は本発明の第１の実施例を示すブロック図である
。本実施例の動作を第２図、第３図を用いて説明する。
。本実施例の動作を第２図、第３図を用いて説明する。
今、検出すべき２３ビツトのアドレスをとする。これに
４個のサブフィールドに分割し、第３図に示すように第
１のサブフィールド（１１０１００１１）に対応しメモ
リアドレス［００１１０１００１１］のセル、第２のサ
ブフィールド（００００１１１１）に対応しメモリアド
レス［０１００００１１１月のセル、第３のサブフィー
ルド（０１０１０１０１）に対応しメモリアドレス［１
００１０１０１０１１のセル、第４のサブフィールド（
１１１１００００）に対応しメモリアドレス［１１１１
１１００００１のセルに１を格納しそれ以外のセルには
０を格納する。第１図において、アドレス情報の入力に
先立って、初期化パルスＣ（第２図（ｃ）に対応）によ
りカウンタ５は００に、ラッチ３は１に、４は０にそれ
ぞれ初期化される。ラッチ３は第２図（ｄ）に示すサブ
フィールド周期のクロック信号によりラッチを行ない、
ラッチ４は第２図（ｅ）に示すクロックにより検出結果
を出力する。入力されるアドレス情報を１１０１００１
１ ００００１１１１ １０１０１０１０ １１１１０
０００とする。これは検出すべきアドレスとは第３サブ
フイールドの値が異なっている。メモリ１のアドレス上
位２ビツトはカウンタ５に接続され、下位８ビツトはサ
ブフィールドに分割されたアドレス情報を入力する。初
期化パルスＣによりカウンタ５はＯＯ（第２図ｂ）に設
定されるので、メモリ１のアドレス線には００１１０１
００１１が供給される。この場合第３図に示す様に検出
すべきアドレス情報と第１サブフイールドが一致してい
るので、第２図（０に示すようにメモリ１は一致を示す
１を出力する。この結果はＡＮＤ論理のゲート１２に供
給される。ラッチ３は１に初期化されているので第２図
（ｇ）に示すようにメモリ１の出力はそのまま次のクロ
ックｄでラッチ３にラッチされる。即ちラッチ３は１の
状態を保持する。次にカウンタ５の出力はＯｌになり第
２のサブフィールドがメモリ１に入力される。この場合
も検出すべきアドレス情報の第２サブフイールドと一致
しているのでラッチ３は１を保持する。しかし、第３サ
ブフイールドは一致していないので、この時点でメモリ
１は０を出力する。従って、ゲート２の出力は０となり
ラッチ３の保持値は０となる。第４サブフイールドが検
出すべきアドレス情報の第４サブフイールドと一致して
いてもラッチ３の出力は０なのでゲート２の出力はＯと
なりラッチ３は０を保持する。ラッチ４は第２図のクロ
ック（第２図（ｅ））によりラッチ３の出力をラッチし
、アドレス情報の一致不一致の判定結果を出力する。こ
の場合第３サブフイールドが一致していないので０が判
定結果としてラッチされる。検出すべきアドレスが入力
された場合は、第２図（ｈ）に示すように４つのサブフ
ィールドにわたり一致を示す１がメモリ１より出力され
、ラッチ３の出力も第２図（ｉ）に示すように１の値を
保持する。従って、第２図０）に示すように検出すべき
アドレス情報が入力されたことを示す１の信号がクロッ
クによりラッチ４より出力される。
４個のサブフィールドに分割し、第３図に示すように第
１のサブフィールド（１１０１００１１）に対応しメモ
リアドレス［００１１０１００１１］のセル、第２のサ
ブフィールド（００００１１１１）に対応しメモリアド
レス［０１００００１１１月のセル、第３のサブフィー
ルド（０１０１０１０１）に対応しメモリアドレス［１
００１０１０１０１１のセル、第４のサブフィールド（
１１１１００００）に対応しメモリアドレス［１１１１
１１００００１のセルに１を格納しそれ以外のセルには
０を格納する。第１図において、アドレス情報の入力に
先立って、初期化パルスＣ（第２図（ｃ）に対応）によ
りカウンタ５は００に、ラッチ３は１に、４は０にそれ
ぞれ初期化される。ラッチ３は第２図（ｄ）に示すサブ
フィールド周期のクロック信号によりラッチを行ない、
ラッチ４は第２図（ｅ）に示すクロックにより検出結果
を出力する。入力されるアドレス情報を１１０１００１
１ ００００１１１１ １０１０１０１０ １１１１０
０００とする。これは検出すべきアドレスとは第３サブ
フイールドの値が異なっている。メモリ１のアドレス上
位２ビツトはカウンタ５に接続され、下位８ビツトはサ
ブフィールドに分割されたアドレス情報を入力する。初
期化パルスＣによりカウンタ５はＯＯ（第２図ｂ）に設
定されるので、メモリ１のアドレス線には００１１０１
００１１が供給される。この場合第３図に示す様に検出
すべきアドレス情報と第１サブフイールドが一致してい
るので、第２図（０に示すようにメモリ１は一致を示す
１を出力する。この結果はＡＮＤ論理のゲート１２に供
給される。ラッチ３は１に初期化されているので第２図
（ｇ）に示すようにメモリ１の出力はそのまま次のクロ
ックｄでラッチ３にラッチされる。即ちラッチ３は１の
状態を保持する。次にカウンタ５の出力はＯｌになり第
２のサブフィールドがメモリ１に入力される。この場合
も検出すべきアドレス情報の第２サブフイールドと一致
しているのでラッチ３は１を保持する。しかし、第３サ
ブフイールドは一致していないので、この時点でメモリ
１は０を出力する。従って、ゲート２の出力は０となり
ラッチ３の保持値は０となる。第４サブフイールドが検
出すべきアドレス情報の第４サブフイールドと一致して
いてもラッチ３の出力は０なのでゲート２の出力はＯと
なりラッチ３は０を保持する。ラッチ４は第２図のクロ
ック（第２図（ｅ））によりラッチ３の出力をラッチし
、アドレス情報の一致不一致の判定結果を出力する。こ
の場合第３サブフイールドが一致していないので０が判
定結果としてラッチされる。検出すべきアドレスが入力
された場合は、第２図（ｈ）に示すように４つのサブフ
ィールドにわたり一致を示す１がメモリ１より出力され
、ラッチ３の出力も第２図（ｉ）に示すように１の値を
保持する。従って、第２図０）に示すように検出すべき
アドレス情報が入力されたことを示す１の信号がクロッ
クによりラッチ４より出力される。
第４図は本発明の第２の実施例を示すブロック図である
。本実施例は３２ビツトのアドレス情報を短い情報、本
例では４ビツトの情報に変換する回路である。今、検出
すべき３２ビツトのアドレスをとし、かかる情報を１１
００に変換するものとする。
。本実施例は３２ビツトのアドレス情報を短い情報、本
例では４ビツトの情報に変換する回路である。今、検出
すべき３２ビツトのアドレスをとし、かかる情報を１１
００に変換するものとする。
この場合、メモリ１には、第１のサブフィールド（１１
０１００１１）に対応しメモリアドレス［００１１０１
００１１］のセル、第２のサブフィールド（００００１
１１１）に対応しメモリアドレス［０１゜００００１１
１１］のセル、第３のサブフィールド（０１０１０１０
１０１）に対応しメモリアドレス［１００１０１０１０
１］のセル、第４のサブフィールド（１１１１００００
）に文才応しメモリアドレス［１１１１１１００００］
のセルに１１００を格納しそれ以外のセルには００００
を格納する。レジスタ６は第１サブフイールドの変換結
果を格納する。メモリ１は入力されるアドレス情報の各
サブフィールドが検出すべきアドレス情報の各サブフィ
ールドと一致していれば１１００をそうでないならば０
０００を出力する。今、第サブフィールドが一致してい
るとすると、レジスタ６には１１００が格納され、一致
していなければ００００が格納される。この格納値はア
ドレスの検出期間保持される。第１サブフイールドが一
致し、第２サブフイールド以降に一つでも不一致があれ
ば、比較器７は０を出力する。この結果、第１の実施例
と同様に動作によりゲート２の出力はＯとなり、ラッチ
３の保持値も０となる。そして、ラッチ４は不一致を示
す判定結果０を出力する。検出すべきアドレス情報が入
力された場合は比較器７は１を出力しラッチ４の出力は
１となると共にレジスタ６には１１００が格納される。
０１００１１）に対応しメモリアドレス［００１１０１
００１１］のセル、第２のサブフィールド（００００１
１１１）に対応しメモリアドレス［０１゜００００１１
１１］のセル、第３のサブフィールド（０１０１０１０
１０１）に対応しメモリアドレス［１００１０１０１０
１］のセル、第４のサブフィールド（１１１１００００
）に文才応しメモリアドレス［１１１１１１００００］
のセルに１１００を格納しそれ以外のセルには００００
を格納する。レジスタ６は第１サブフイールドの変換結
果を格納する。メモリ１は入力されるアドレス情報の各
サブフィールドが検出すべきアドレス情報の各サブフィ
ールドと一致していれば１１００をそうでないならば０
０００を出力する。今、第サブフィールドが一致してい
るとすると、レジスタ６には１１００が格納され、一致
していなければ００００が格納される。この格納値はア
ドレスの検出期間保持される。第１サブフイールドが一
致し、第２サブフイールド以降に一つでも不一致があれ
ば、比較器７は０を出力する。この結果、第１の実施例
と同様に動作によりゲート２の出力はＯとなり、ラッチ
３の保持値も０となる。そして、ラッチ４は不一致を示
す判定結果０を出力する。検出すべきアドレス情報が入
力された場合は比較器７は１を出力しラッチ４の出力は
１となると共にレジスタ６には１１００が格納される。
最初のサブフィールドで不一致となる場合は、レジスタ
６の格納値は００００となるので、ラッチ４の値にかか
わらず不一致を認識することができる。即ち、ラッチ４
の値が一致を示しかつレジスタ６の値が００００になら
ない場合、検出すべきアドレス情報が入力され、その変
換値はレジスタ６の格納値で与えられる。
６の格納値は００００となるので、ラッチ４の値にかか
わらず不一致を認識することができる。即ち、ラッチ４
の値が一致を示しかつレジスタ６の値が００００になら
ない場合、検出すべきアドレス情報が入力され、その変
換値はレジスタ６の格納値で与えられる。
従来技術では第１及び第２の実施例と同じ機能を実現す
るには、それぞれ２３２＝４ギガビツト、その４倍の１
６ギガビツトのメモリを必要とするが、本発明によれば
メモリ１の容量はそれぞれ４キロビツト、１６キロビツ
トでよく大幅にメモリの小規模化をはかることができる
。
るには、それぞれ２３２＝４ギガビツト、その４倍の１
６ギガビツトのメモリを必要とするが、本発明によれば
メモリ１の容量はそれぞれ４キロビツト、１６キロビツ
トでよく大幅にメモリの小規模化をはかることができる
。
第５図は、本発明の第３の実施例を示すもので、検出す
べきアドレス情報が個別アドレスとグループアドレスの
２種類ある場合に適用するものである。その識別情報が
アドレス情報の一部例えば第１サブフイールドの最上位
ビットに設定されている場合を考える。ラッチ８はかか
る識別ビットである第１サブフィールド最上位ビットを
ラッチし、４サブフイールドの間保持する。更に、ラッ
チ８の出力はメモリ１のアドレス線に供給する。第５図
にはメモリ１のアドレス線部の構成のみ示している（メ
モリ１のアドレス線の数は第１図、第４図の構成に比ベ
ラッチ８の分だけ多くなっている）が、この構成を第１
の実施例に適用した場合を考える。今、検出すべきアド
レスとじてグループアドレス （最上位ビット０がグループアドレスを示す）が更に加
えられたとすると、個別アドレスの判定も含め、メモリ
アドレス（００００１０１００１１）、（１００１１０
１００１１）、（００１００００１１１１）、（１０１
００００１１１１）、（０１００１０１０１０１）、（
１１００１０１０１０１）、（０１１１１１１００００
）、（１１１１１１１００００）のセルに１を格納しそ
れ以外のセルには０を格納する。これにより、検出すべ
き個別アドレスあるいはグループアドレスが供給された
時ラッチ４には１が出力される。第５図の構成を第２の
実施例に適用した場合を考える。このグループアドレス
を００１１に変換するとするならば、メモリ１には、個
別アドレスに対応してメモリアドレス（１００１１０１
００１１）、（１０１００００１１１１）、（１１００
１０１０１０１）、（１１１１１１１００００）のセル
に１１００を格納し、グループアドレスに対応して、メ
モリアドレス（００００１０１００１１）、（００１０
０００１１１１）、（０１００１０１０１０１）、（０
１１１１１１００００）のセルに００１１を格納し、こ
れ以外のセルに００００を格納する。これにより、検出
すべき個別アドレスが入力された場合１１００が、検出
すべきグループアドレスが入力された場合００１１が出
力される。
べきアドレス情報が個別アドレスとグループアドレスの
２種類ある場合に適用するものである。その識別情報が
アドレス情報の一部例えば第１サブフイールドの最上位
ビットに設定されている場合を考える。ラッチ８はかか
る識別ビットである第１サブフィールド最上位ビットを
ラッチし、４サブフイールドの間保持する。更に、ラッ
チ８の出力はメモリ１のアドレス線に供給する。第５図
にはメモリ１のアドレス線部の構成のみ示している（メ
モリ１のアドレス線の数は第１図、第４図の構成に比ベ
ラッチ８の分だけ多くなっている）が、この構成を第１
の実施例に適用した場合を考える。今、検出すべきアド
レスとじてグループアドレス （最上位ビット０がグループアドレスを示す）が更に加
えられたとすると、個別アドレスの判定も含め、メモリ
アドレス（００００１０１００１１）、（１００１１０
１００１１）、（００１００００１１１１）、（１０１
００００１１１１）、（０１００１０１０１０１）、（
１１００１０１０１０１）、（０１１１１１１００００
）、（１１１１１１１００００）のセルに１を格納しそ
れ以外のセルには０を格納する。これにより、検出すべ
き個別アドレスあるいはグループアドレスが供給された
時ラッチ４には１が出力される。第５図の構成を第２の
実施例に適用した場合を考える。このグループアドレス
を００１１に変換するとするならば、メモリ１には、個
別アドレスに対応してメモリアドレス（１００１１０１
００１１）、（１０１００００１１１１）、（１１００
１０１０１０１）、（１１１１１１１００００）のセル
に１１００を格納し、グループアドレスに対応して、メ
モリアドレス（００００１０１００１１）、（００１０
０００１１１１）、（０１００１０１０１０１）、（０
１１１１１１００００）のセルに００１１を格納し、こ
れ以外のセルに００００を格納する。これにより、検出
すべき個別アドレスが入力された場合１１００が、検出
すべきグループアドレスが入力された場合００１１が出
力される。
なを、本発明はメモリ１が１個のアドレスを検出するの
に供されるのに限定されるものではなく、複数のアドレ
スを検出するのことも可能である。
に供されるのに限定されるものではなく、複数のアドレ
スを検出するのことも可能である。
第３図のメモリにおいて、更に、
を検出する機能を付与する場合、メモリアドレス（００
１１０１００１１） 、（Ｏｆ ００００１１１
１） 、（１００１０１０１０１）、（１１１１１１
００００）に加え、（００００００１１１１）、（０１
１１１１００００）、（１０１０１０１０１０）、（１
１１１１０００１１）のセルに対しても１にすることに
より可能となる。また、第４図の第２の実施例において
も、かかるアドレスを１０１０に変換する場合、メモリ
アドレス（００１１０１００１１）、（０１００００１
１１１）、（１００１０１０１０１）、（１１１１１１
００００）に１１００を格納するのみ加え、 （０００
０００１１１１）、（０１１１１１００００）、（１０
１０１０１０１０）、（１１１１１０００１１）のセル
に対して１０１０を格納することにより実現できる。
１１０１００１１） 、（Ｏｆ ００００１１１
１） 、（１００１０１０１０１）、（１１１１１１
００００）に加え、（００００００１１１１）、（０１
１１１１００００）、（１０１０１０１０１０）、（１
１１１１０００１１）のセルに対しても１にすることに
より可能となる。また、第４図の第２の実施例において
も、かかるアドレスを１０１０に変換する場合、メモリ
アドレス（００１１０１００１１）、（０１００００１
１１１）、（１００１０１０１０１）、（１１１１１１
００００）に１１００を格納するのみ加え、 （０００
０００１１１１）、（０１１１１１００００）、（１０
１０１０１０１０）、（１１１１１０００１１）のセル
に対して１０１０を格納することにより実現できる。
（発明の効果）
小規模のメモリを用いて、長いアドレス情報を高速に検
出或いは変換できる。
出或いは変換できる。
第１図、第４図、第５図は本発明の実施例を示すブロッ
ク図、第２図（ａ）〜ψは本発明の詳細な説明するため
のタイミング図、第３図はメモリ１の格納データの例を
示す図である。 図において、１はメモリ、２はゲート、３は、４．８は
ランチ、５はカウンタ、６はレジスタ、７は比較器を示
す。
ク図、第２図（ａ）〜ψは本発明の詳細な説明するため
のタイミング図、第３図はメモリ１の格納データの例を
示す図である。 図において、１はメモリ、２はゲート、３は、４．８は
ランチ、５はカウンタ、６はレジスタ、７は比較器を示
す。
Claims (2)
- （１）アドレス情報をＮ（＞１）のサブフィールドに分
割して入力し、Ｎ個の前記サブフィールドを入力する毎
に排他的な数値を発生する制御回路と、前記サブフィー
ルドと前記制御回路の出力をメモリアドレス線に入力す
るメモリ回路と、前記Ｎ個のサブフィールドの入力に対
応し前記メモリ回路より出力されるＮ個の出力が全て一
致した場合かかる一致した値を検出結果として出力する
ことを特徴とするアドレス検出回路。 - （２）前記制御回路として、前記アドレス情報の入力に
先立って初期化され前記サブフィールドが供給される毎
に計数を進める計数回路を用いることを特徴とする特許
請求の範囲第（１）項記載のアドレス検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260828A JPH01103341A (ja) | 1987-10-16 | 1987-10-16 | アドレス検出回路 |
| CA000580146A CA1317676C (en) | 1987-10-16 | 1988-10-14 | Address detection circuit using a memory |
| AU23927/88A AU617128B2 (en) | 1987-10-16 | 1988-10-17 | Address detection circuit using a memory |
| US07/690,336 US5319764A (en) | 1987-10-16 | 1991-04-26 | Address detection circuit using a memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260828A JPH01103341A (ja) | 1987-10-16 | 1987-10-16 | アドレス検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01103341A true JPH01103341A (ja) | 1989-04-20 |
| JPH0514458B2 JPH0514458B2 (ja) | 1993-02-25 |
Family
ID=17353321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62260828A Granted JPH01103341A (ja) | 1987-10-16 | 1987-10-16 | アドレス検出回路 |
Country Status (4)
| Country | Link |
|---|---|
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