JPH01105396A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は不揮発性半導体記憶装置、特に電気的に書込
み／消去可能なＥＥＰＲＯＭに関するものである。

〔従来の技術〕

第３図は、従来のＥＥＰＲＯＭの構成を示す回路図であ
る。同図に示すようにメモリセルアレイ１は行方向およ
び列方向に配列されるメモリセル２により構成される。

各メモリセル２は１バイト（８ビツト）の記憶容量を保
持しており、１個の選択トランジスタＱ１．８個の選択
トランジスタＱ２ａ−Ｑ２ｈ及び８個のメモリトランジ
スタＱ３ａ−Ｑ３ｈから構成されている。選択トランジ
スタＱ１のゲートは選択トランジスタＱ２ａ〜Ｑ２ｈの
各ゲートに接続され、ソースはメモリトランジスタＱ３
ａ〜Ｑ３ｈの各コントロールゲートに接続され、ドレイ
ンはコントロールゲート線７に接続される。また、メモ
リトランジスタＱ３ａ〜Ｑ３ｈの各ドレインは選択トラ
ンジスタＱ２ａ〜Ｑ２ｈの各ソースに接続され、各ソー
スは共通にトランジスタＱ４を介して接地されている。

なお、選択トランジスタＱ２ａ−Ｑ２ｈの各ドレインは
ビット線９に接続される。

Ｘデコーダ３は、複数本のワード線４にＪｚリメモリセ
ルアレイ１内の各行に相当する選択トランジスタＱ１お
よびＱ　２　ａ−Ｑ　２１１の各ゲートに接続され、メ
モリセルアレイ１内の行を選択する。

ざらにＸデコーダ３は高圧スイッチ機能を備えており、
該高圧スイッチはＸデコーダ３により選択された１本の
ワード線４を高電圧■、Ｐレベルに立ち上げる。

一方、Ｙデコーダ５は、複数本のＹゲート線６によりメ
モリセルアレイ１内の各列に相当する選択トランジスタ
Ｑ５およびＱ６ａ−Ｑ６ｈの各ゲートに接続され、メモ
リセルアレイ１内の列を選択する。選択トランジスタＱ
５のソースは、コントロールゲート線７を介して該当列
の選択トランジスタＱ１のドレインに接続されるととも
にコラムラッチ８に接続されている。また、選択トラン
ジスタＱ６ａ−Ｑ６ｈの各ソースは、ビット線９を介し
て該当列の選択トランジスタＱ２ａ〜Ｑ２ｈの各ドレイ
ンにそれぞれ接続されるとともにコラムラッチ８に接続
されている。コラムラッチ８は、Ｘデコーダ３により選
択される行に一度にデータを書込むために書込みデータ
を一時ラッチし、高圧スイッチ機能により、コラムラッ
チ８内に“Ｈ″レベルラッチされているコントロールゲ
ート線７とビット線９を高電圧■ＰＰレベルに立ち上げ
る。

また、入力バッフ７回路１０には書込みデータが例えば
図示しないＣＰＵから入力される。一方、書込回路１１
は、トランジスタＱ７およびＱ８ａ〜Ｑ８ｈの各ドレイ
ンに接続され、トランジスタＱ７のソースはコントロー
ル線１２を介して各列の選択トランジスタＱ５のトレイ
ンに、トランジスタＱ８ａ−Ｑ８ｈの各ソースはＩ１０
線１３を介して選択トランジスタＱ６ａ〜Ｑ６ｈの各ド
レインにそれぞれ接続されている。この書込回路１１は
入力バッファ回路１０からの入力データの“１″に対応
して“Ｌ″レベル電圧（ＯＶ）を、１１０１１に対応し
て゛′Ｈ″レベルの電圧（５Ｖ）を出力する。定電圧８
１１４はメモリトランジスタＱ３ａ〜Ｑ３ｈの消去状態
の閾値電圧とプログラム状態の閾値電圧との中間の電圧
■、８１を発生し、トランジスタＱ９を介してコントロ
ール線１２に接続されている。センスアンプ１５ａ〜１
５ｈは、各１１０線１３ごとに設けられており、センス
アンプ１５ａ〜１５ｈの入力部１６ａ〜１６ｈはトラン
ジスタＱ１０ａ−Ｑ１０ｈを介して各１１０線１３に接
続され、センスアンプ１５ａ〜１５ｈのもう一方の入力
部１７８〜１７ｈは定電流源１８に接続されている。定
電流源１８は、メモリトランジスタＱ３ａ〜Ｑ３ｈのコ
ントロールゲートに定電圧源１４からの定電圧ｖｒｅｆ
が印加されたときのメモリトランジスタＱ３ａ〜Ｑ３ｈ
に流れる電流を基準電流Ｉ　　として与える。

ｅｆ センスアンプ１５ａ〜１５ｈは、ビット線９゜１１０線
１３．トランジスタＱ１０ａ〜Ｑ１０ｈを介したメモリ
トランジスタＱ３ａ−Ｑ３ｈからの入力電流を電流−電
圧変換回路１９８〜１９ｈにより入力電圧に変換し、一
方、定電流源１８により発生する基準電流Ｉ　　を電流
−電圧変換回ｅｆ 路２０ａ〜２０ｈにより基準電圧に変換し、これら入力
電圧と基準電圧を差動増幅器２１ａ〜２１ｈにより比較
しその差を増幅する。

このような構成のＥＥＰＲＯＭの動作は書込みサイクル
（外部書込サイクル、消去サイクル、プログラムサイク
ル）と読出しサイクルに分類されるが、まず書込みサイ
クルから説明する。

書込みサイクルにおける外部書込サイクルにおいて、入
力バッフ７回路１０に１１１１＋と“ＯＩＩの組合せか
らなる１バイトのデータが例えば図示しないＣＰＵから
入力されると、入力バッフ１回路１０から書込回路１１
とその入力データが転送され、書込回路１１は入力デー
タの１″に対応して“Ｌ　ＩＴレベルの電圧を、０″に
対応して゛Ｈ″レベルの電圧をトランジスタＱ８ａ−Ｑ
８ｈのドレインに発生する。このとき同時に、コントロ
ール線１２に与えるための１１８　ＩＴレベルの電圧を
トランジスタＱ７のトレインに発生する。

次に書込み信号Ｗが゛Ｈ″レベルとなって、トランジス
タＱ７．Ｑ８ａ−Ｑ８ｈが全てオン状態となり、コント
ロール線１２には“Ｈ″レベル、Ｉ１０線１３には入力
データ“ｌ　１１Ｔ、“０″に対応して“ｌ　Ｌ　ＩＩ
、“Ｈ″レベル与えられる。次にＹデコーダ５により複
数本のＹゲート線６のうち１本のＹゲート線６が選択さ
れて“ＨＩＴレベルとなり、このＹゲート線６に接続さ
れている選択トランジスタＱ５．Ｑ６ａ−Ｑ６ｈがオン
状態となり、該当列のコントロールゲート線７とビット
線９とが選択される。

また、コントロール線１２に与えられた″゛Ｈ″Ｈ″レ
ベル択されたコントロールゲート線７を介してコラムラ
ッチ８に与えられ、選択されたコントロールゲート線７
に対応するコラムラッチには“Ｈ′ルベルがラッチされ
る。一方、Ｉ１０線１３に与えられた電圧のＬ”　ＩＩ
　Ｈ１１レベルは選択されたビット線９を介してコラム
ラッチ８に与えられ、選択されたビット線９に対応する
コラムラッチ８は、入力データ゛１１１Ｚ１“ＯＩＩに
対応してそれぞれ＋１　Ｌ　ＩＩ　、　　１１１ＨＩＩ
がラッチされる。このような動作を残りの列に対しても
繰返すことにより、次々に書込み回路１１より出力され
る１バイトのデータがコラムラッチ８に順次ラッチされ
る。

上記した外部書込サイクルが終わると、消去サイクルが
始まる。このサイクルはメモリセル２に“１″を書込む
サイクルである。まず、Ｘデコーダ３により複数本のワ
ード線４のうち１本のワード線が選択されＨＩＩレベル
となり、さらに高圧スイッチ機能により高圧■ＰＰに立
ち上げられる。

次に、複数本のコントロールゲート線７のうち、対応す
るコラムラッチ８に“Ｈ″レベルラッチされている列の
コントロールゲート線７が高圧スイッチにより高圧ＶＰ
Ｐに立ち上げられる。一方、複数本のビット線９のうち
、対応するコラムラッチ８に“Ｌ″レベルラッチされて
いる列のビット線がＯｖにされ、対応するメモリトラン
ジスタＱ３ａ〜Ｑ３ｈのドレインが接地レベルとなる一
方、コラムラッチ８に“′Ｈ″がラッチされているビッ
ト線９が“ＨＩＩレベルとなることで、対応するメモリ
トランジスタＱ３ａ〜Ｑ３ｈのドレインは゛Ｈ″レベル
である。このとき信号Ｒ１は゛Ｈ″レベルとなって、ト
ランジスタＱ４がオン状態となり、メモリトランジスタ
Ｑ３ａ−Ｑ３ｈの各ソースは共通に接地される。その結
果、トレインが接地レベルのメモリトランジスタＱ３ａ
〜Ｑ３ｈは、フローティングゲートに電子が注入される
ことで、メモリトランジスタＱ３ａ−Ｑ３ｈの閾値は定
電圧■、。ｆよりも高い値となる。この動作を行なうこ
とにより、選択された行のすべてのメモリセル２のうち
データ゛１”を書込みたいすべてのメモリトランジスタ
Ｑ３ａ〜Ｑ３ｈに一括して“１″が書込まれ、メモリセ
ル２の消去が行なわれる。

消去サイクルが終わると、プログラムサイクルが始まる
。このサイクルはコラムラッチ８にラッチされたデータ
が“Ｈ″（すなわち入力データが“０″）であるビット
に対応するメモリトランジスタＱ３ａ〜Ｑ３ｈに０″を
書込むサイクルである。まず、Ｘデコーダ３により複数
本のワード線４のうち、上記消去サイクルで選択された
１本のワード線が“Ｈ″レベルなり、さらに高圧スイッ
チ機能により高圧Ｖ１．に立ち上げられる。次にコント
ロールゲート線７がＯｖにされ、メモリトランジスタＱ
３ａ−Ｑ３ｈのコントロールゲートが接地レベルにされ
る。また、複数本のビット線９のうち対応するコラムラ
ッチ８が゛Ｈ″レベルをラッチしているビット線９が高
圧スイッチにより高圧ｖ８．に立ち上げられて、対応す
るメモリトランジスタＱ３ａ−Ｑ３ｈのドレインに高圧
ＶＰＰが印加される。一方、複数本のビット線９のうち
対応するコラムラッチ８に゛′Ｌ″レベルのラッチされ
ているビット線９はＯｖにされ、対応するメモリトラン
ジスタＱ３ａ−Ｑ３ｈのドレインが接地される。このと
き信号Ｒ１は゛Ｌ′ルベルとなってトランジスタＱ４は
オフし、メモリトランジスタＱ３ａ−Ｑ３ｈの各ソース
はフローティング状態にされている。その結果、ドレイ
ンがＶＰＰレベルのメモリトランジスタＱ３ａ−０３ｈ
のみ、フローティングゲートから電子が放出されること
で、メモリトランジスタＱ３ａ〜Ｑ３ｈの閾値電圧が定
電圧■、。ｆより低い値となる。この動作を行なうこと
により、選択された行のうち、データ゛Ｏ″を書き込み
たいメモリセル２のメモリトランジスタＱ３ａ〜Ｑ３ｈ
に１１０１１が書き込まれ、メモリセル２のプログラム
が行なわれる。

以上一連の動作で書込サイクルが実行される。

次に、読出サイクルについて述べる。まず、Ｘデコーダ
３により複数本のワード線４から選択された１本のワー
ド線が４１　ＨＩＴレベルとなって、対応する行のメモ
リセル２における選択トランジスタＱ１．Ｑ２ａ〜Ｑ２
ｈがオンする。またＹデコーダ５により複数本のＹゲー
ト線６から選択された１本のＹゲート線６が“ＨＩＩレ
ベルとなって、対応する列の選択トランジスタＱ５．Ｑ
６ａ〜Ｑ６ｈがオンして、メモリセルアレイ１から１つ
のメモリセル２が選択される。このとき、信号Ｒが“Ｈ
″レベルなってトランジスタＱ９がオン状態となり、定
電圧源１４からの定電圧Ｖｒｅｆがコントロール線１２
と、コントロールゲート線７と、選択トランジスタＱ１
を介して、上記選択されたメモリセル２のメモリトラン
ジスタＱ３ａ〜Ｑ３ｈの各コントロールゲートに印加さ
れる。また信号Ｒ１は“ＨＩ＋レベルとなってトランジ
スタＱ４がオン状態となり、メモリトランジスタＱ３ａ
〜Ｑ３ｈの各ソースは、接地レベルになる。一方、信号
Ｒが゛Ｈ″レベルであることによりトランジスタＱ１０
ａ〜Ｑ１０ｈがオン状態となり、センスアンプ１５ａ〜
１５ｈはトランジスタＱ１０ａ〜Ｑ１０ｈと、Ｉ１０線
１３と、ビット線９と、選択トランジスタＱ６ａ〜Ｑ６
ｈを介して、選択されたメモリセル２のメモリトランジ
スタＱ３ａ〜Ｑ３ｈの各ドレインに接続される。

メモリセルがこのような読出し動作にあるとき、メモリ
トランジスタＱ３ａ〜Ｑ３ｈが消去状態（“１′′を記
憶）にあると、定電圧Ｖ、。、よりもメモリトランジス
タＱ３ａ−Ｑ３ｈの閾値が高いため、そのメモリトラン
ジスタＱ３ａ−０３ｈはオフし、Ｉ１０線１３には電流
が流れない。一方、メモリトランジスタＱ３ａ−に）３
ｈがプログラム状態（１１０ＩＩを記憶）にあると、定
電圧Ｖ、。１の方がメモリトランジスタＱ３ａ〜Ｑ３ｈ
の閾値よりも高いため、そのメモリトランジスタＱ３ａ
〜Ｑ３ｈはオンし、Ｉ１０線１３に電流が流れる。

センスアンプ１５ａ〜１５ｈは、このときのＩ１０線１
３に流れる電流をトランジスタＱ１０ａ〜Ｑ１０ｈを介
して入力し、電流−電圧変換回路１９ａ〜１９ｈにより
入力電圧に変換し、一方、定電流源１８により供給され
る予め設定された基準電流Ｉ　　を電流−電圧変換回路
２０ａ〜２０ｈｅｆ により基準電圧に変換し、差動増幅器２１ａ〜２１ｈに
よりそれらの入力電圧および基準電圧を比較して、その
差を増幅することによって、選択されたメモリセル２か
ら１バイトの情報Ｉｔ　１１Ｉ。

ＩＩ　ＯＩＩを読出すことができる。

〔発明が解決しようとする課題〕

上記のような構成の不揮発性半導体記憶装置（ＥＥＰＲ
ＯＭ）ではセンスアンプが電流センス型であるため、メ
モリトランジスタの閾値電圧のシフト量を大きくしなけ
ればならず、トンネル電流を大きくすることを必要とす
る。しかしながら、トンネル電流を大きくすると、その
ためにメモリセルの書換え回数が低下し、信頼性が低下
するという問題点があった。また、ビット線容量が大き
いため０″→“１゛′にデータが反転するときにビット
線容量を充電するのに時間がかかり読出し速度が遅くな
るという問題点があった。

この発明は、上記のような問題点を解決するためになさ
れたもので、書換え回数、信頼性を低下することなく、
高感度な読出しセンス機能をもつ不揮発性半導体記憶装
置を得ることを目的とする。

（課題を解決するための手段〕 この発明にかかる不揮発性半導体記憶装置は、フローテ
ィングゲートを有するメモリトランジスタの一方電極に
接続されるビット線に、ある電位を基準としてロウレベ
ル、ハイレベルを保持する電圧センス型のセンスアンプ
を接続して構成されている。

〔作用〕

この発明におけるセンスアンプは電圧センス型のため、
ある電位を基準として微小な電位差をセンスすることが
でき、読出し感度向上のためにメモリトランジスタの消
去状態、プログラム状態における閾値電圧のシフト量を
必要以上に大きく設定する必要はない。

〔実施例〕

第１図はこの発明の一実施例である不揮発性半導体記憶
装置の構成を示す回路図である。なお、この実施例の説
明において従来の技術と重複する部分についてはその説
明を省略する。この実施例では、第３図で示した従来の
不揮発性半導体記憶装置が×８構成すなわち８ビツト（
１バイト）単位でアクセス可能なのに対して、×１構成
すなわち１ビット単位でアクセス可能な構成を用いてい
ることにより、各ビット線９ごとにコントロールゲート
線７を設けである。

このコントロールゲート線７を介して接続される選択ト
ランジスタＱ１と０５の間にトランジスタＱ１１が設け
られ、トランジスタＱ１１のゲートには信号ＢＬＴが印
加される。また、ビット線９を介して接続される選択ト
ランジスタＱ２と０６の間にトランジスタＱ１２が設け
られ、トランジスタＱ１２のゲートにもトランジスタＱ
１１同様、信号ＢＬＴが印加される。

トランジスタＱ１３はメモリセルアレイ１の各列ごとの
メモリセル２におけるコントロールゲート線７とビット
線９の間に設けられており、信号ＢＬＥＱがゲートに印
加される。

また、センスアンプ１５も各列ごとのコントロールゲー
ト線７とビット線９の間に設けられ、トランジスタ０１
４〜Ｑ１７により構成される。トランジスタＱ１４のド
レインとトランジスタＱ１５のドレインが共通にセンス
アンプ１５のコントロールゲート線７側の入力部１６に
接続されるとともに、トランジスタＱ１６．Ｑ１７の各
ゲートに接続される。一方、トランジスタＱ１６のドレ
インとトランジスタＱ１７のドレインが共通にセンスア
ンプ１５のビット線９側の入力部１７に接続されるとと
もに、トランジスタＱ１４．Ｑ１５の各ゲートに接続さ
れる。また、トランジスタＱ１４、Ｑ１６の各ソースは
共通に、ゲートに信号Ｓｏが印加されるトランジスタ０
１８を介して電源電圧Ｖ。０に、トランジスタＱ１５．
Ｑ１７の各ソースは共通に、ゲートに信号Ｓ。が印加さ
れるトランジスタＱ１９を介して接地されている。上記
したトランジスタＱ１４．Ｑ１５及びトランジスタＱ１
６．Ｑ１７で各々インバータを構成し、双方の入力部と
出力部を接続することで、フリップ７０ツブ構成を実現
している。

また、定電圧源２２は、ゲートに信号ＥＥＰＲが印加さ
れるトランジスタＱ２０を介して各列のコントロールゲ
ート線７に定電圧Ｖ　　′を、定ＧＬ 電圧源２３は、同じくゲートに信号ＥＥＰＲが印加され
るトランジスタＱ２１を介して各列のビット線９に定電
圧■８．′を供給するように接続されている。この定電
圧源２２から供給される定電圧Ｖ　　′は、メモリトラ
ンジスタＱ３の消去状態ＧＬ の閾値電圧とプログラム状態の閾値電圧との中間の値を
とり、定電圧源２３から供給される定電圧Ｖ８．′　は
、定電圧源２２から供給される定電圧Ｖ　　′よりわず
かだけ高い値をとるように予めＧＬ 設定されている。

このような構成において、書込みサイクルは、以下に示
すように行われる。ただし、この実施例では第３図で示
したコラムラッチ８は必要とせず、コラムラッチ８の果
した機能はセンスアンプ１５で代用できる。これはセン
スアンプ１５がトランジスタＱ１４〜Ｑ１７により構成
されるインバータ２つでループを形成しているため、ラ
ッチ機能を有しているからである。なお、この書込みサ
イクルにおいて信号Ｓｏは゛ビルレベルでセンスアンプ
１５を活性化させ、信号ＢＬＥＱは″Ｌ　１１レベルで
トランジスタＱ１３をオフ状態にし、信号ＥＥＰＲＧ；
Ｌ　”Ｌ”　レベルでトランジス’ＩＱ２０゜０２１を
オフ状態にする。

書込みサイクルにおいて人力バッフ７回路１゜に１ビツ
トのデータが例えば図示しないＣＰＵがら入力されると
、入力バッファ回路１ｏから書込回路１１にその入力デ
ータが転送される。

入力データが１″の場合には、書込回路１１は、まずコ
ントロール線１２に与えるための“Ｈ１１レベルの電圧
をトランジスタＱ７のトレインに発生し、同時に、トラ
ンジスタＱ８のドレインにはＩ１０線１３に与えるため
のＬ　Ｉ＋レベルの電圧を発生する。

次に書込み信号ＷがＨＩＩレベルとなって、トランジス
タＱ７．Ｑ８がオン状態となり、コントロール線１２に
は“Ｈ”レベルが、Ｉ１０線１３には゛′Ｌ″Ｌ″が与
えられる。

また、入力データがＯＩＩの場合には書込回路１１は、
まずコントロール線１２に与えるための“′Ｌ″レベル
の電圧をトランジスタＱ７のトレインに発生し、同時に
、トランジスタＱ８のドレインにはＩ１０線１３に与え
るための゛Ｈ″レベルの電圧を発生する。

次に書込み信号Ｗが１１　ＨＨレベルとなって、トラン
ジスタＱ７．Ｑ８がオン状態となり、コントロール線１
２には“Ｌ″レベル、Ｉ１０線１３には゛Ｈ″レベルが
与えられる。

次にＹデコーダ５により複数本のＹゲート線６のうち１
本のＹゲート線６が選択されて″゛Ｈ″Ｈ″レベル、こ
のＹゲート線６に接続されている選択トランジスタＱ５
．Ｑ６がオン状態となる。

この時、信号ＢＬＴを“Ｌ　Ｔｌレベルに立下げ、トラ
ンジスタＱ１１．Ｑ１２をオフ状態にし、コントロール
線１２．コントロールゲート線７間及びＩ１０線１３．
ビット線９間を遮断する。このような状態にすることで
入力データに対応して書込回路１１により与えられたコ
ントロール線１２およびＩ１０線１３の電圧レベル（Ｉ
Ｉ　Ｈ１１またはｉｉ　Ｌ”）がラッチ機能を有するセ
ンスアンプ１５にラッチされる。このような動作を残り
の列に対しても繰返すことにより、次々に人力データに
対応したコントロール線１２およびＩ１０線１３の電圧
レベル（１１Ｈ１１またはＬ″）がセンスアンプ１５に
順次ラッチされる。

センスアンプ１５への入力データに対応したコントロー
ル線１２およびＩ１０線１３の電圧レベル（“Ｈ１１ま
たは″”Ｌ”）のラッチがすべて終ると、信号ＢＬＴが
゛Ｈ″レベルに立上げられトランジスタＱｌ　１．Ｑｌ
　２をオン状態とすることで、コントロール線７とビッ
ト線９が選択され、その結果、例えば入力データが＃　
１　ＩＩの場合にはコントロール線１２に与えられた゛
Ｈ″レベルは選択されたコントロールゲート線７に与え
られ、Ｉ１０線１３に与えられた゛Ｌ″レベルは選択さ
れたビット線９に与えられる。

そして、Ｘデコーダ３により複数本のワード線４のうち
１本のワード線４が選択され“ＨＴｌレベルとなり、さ
らに高圧スイッチ機能により高圧Ｖ叶に立ち上げられる
。次に、“′Ｈ″レベルが与えられているコントロール
ゲート線７が高圧スイッチ８′により高圧ＶＰＰに立ち
上げられる。

この時、信号Ｒ１はＨ１１レベルとなってトランジスタ
Ｑ４がオン状態となり、メモリトランジスタＱ３のソー
スは接地される。その結果、メモリトランジスタＱ３の
フローティングゲートに電子が注入されることでメモリ
トランジスタＱ３の閾値電圧は定電圧Ｖ　　′より高い
値となる。こＧＬ の動作を繰返し行うことにより、選択された行のうち、
データ“１″を書き込みたいメモリセル２のメモリトラ
ンジスタＱ３に“′１′′が書込まれ、メモリセル２の
消去が行われる。

また、入力データが“０″の場合にはコントロール線１
２に与えられた゛Ｌ′°レベルは選択されたコントロー
ルゲート線７に与えられ、Ｉ１０線１３に与えられた＃
　ＨＴｌレベルは選択されたビット線９に与えられる。

そして、Ｘデコーダ３により複数本のワード線４のうち
１本のワード線４が選択され゛Ｈ″レベルとなり、さら
に高圧スイッチ機能により高圧ＶＰＰに立ち上げられる
。

次に“Ｌ　ＩＩが与えられているコントロールゲート線
７がＯ■にされ、メモリトランジスタＱ３のコントロー
ルゲートが接地レベルにされる。

また、“ＨＩＩが与えられているビット線９が高圧スイ
ッチ８′により高圧■１．に立ち上げられて、対応する
メモリトランジスタＱ３のトレインに高圧ＶＰＰが印加
される。このとき信号Ｒ１は゛冒−″レベルとなってト
ランジスタＱ４はオフし、メモリトランジスタＱ３のソ
ースは７０−ティング状態にされている。その結果、メ
モリトランジスタＱ３のフローティングゲートから電子
が放出されることでメモリトランジスタＱ３の閾値電圧
は定電圧Ｖ　　′より低い値となる。この動作を行なＧ
Ｌ うことにより、選択された行のうち、データ“Ｏ＋＋を
書き込みたいメモリセル２のメモリトランジスタＱ３に
０″が書き込まれ、メモリセル２のプログラムが行なわ
れる。以上一連の動作で書込みサイクルが実行される。

このように、本発明の不揮発性半導体記憶装置は、メモ
リセルの消去とプログラムを一括して行なうものである
。

次に読出しサイクルについて、第２図のタイミング図を
参照しつつ説明する。時刻ｔ１で読出しイネーブルを示
す外部信号ＯＥ（第１図には図示せず）が立下ると、同
時に信号ＢＬＥＱが立上る。

するとトランジスタＱ１３がオン状態となり、コントロ
ールゲート線７とビット線９がつながり、その電位■　
　、ＶＢしはイコライズされる。イコＧＬ ライズされる前のコントロールゲート線７の電位ＶＣＧ
Ｌとビット線９の電位ｖＢＬは、フリップ７０ツブ型の
センスアンプ１５により一方は゛Ｌ″レベル、他方はＨ
”レベルに決定されるため、イコライズされた電圧値は
、はぼ１／２■ｏｃレベル程度となる。

次に、時刻ｔ２で信号ＢＬＦＱが立下ると、同時に信号
ＥＥＰＲが立上り、ＨＩＩレベルの電圧がゲートに印加
されることでトランジスタＱ２０゜Ｑ２１がオン状態と
なり、コントロールゲート線７には定電圧源２２より定
電圧Ｖ　　′が、ピッＧＬ ト線９には定電圧源２３より定電圧ｖ８．′がプリチャ
ージされる。

そして、時刻ｔ３で信号ＥＥＰＲが立下ると、同時にＸ
デコーダ３によって選択された１本のワード線４に与え
る信号Ｓ４が立ち上る。信号Ｓ４が立上ることで“Ｈ１
１レベルのワード線４に接続されたメモリセル２の選択
トランジスタＱ１．Ｑ２がオン状態となり、メモリトラ
ンジスタＱ３のコントロールゲートに、コントロールゲ
ート線７のプリチャージ電位■。ＧＬ　’が印加される
。この時、メモリトランジスタＱ３が消去・状態であれ
ば、プリチャージ電位Ｖ　　′よりもメモリトランジＧ
Ｌ スタＱ３の閾値電圧が高いため、メモリトランジスタＱ
３はオフ状態を保つため、同図ａに示すようにビット線
９の電位Ｖ８Ｌは電位ＶＢＩ−′のまま変化しない。一
方、メモリトランジスタＱ３がプロダラム状態であれば
、プリチャージ電位■。６．′よりもメモリトランジス
タＱ３の閾値電圧が低いため、メモリトランジスタＱ３
はオン状態となり、同図すに示すようにビット線の電位
■ＢＬはプリチャージ電位Ｖ　　′以下に低下する。

ＧＬ 時刻ｔ３より、メモリトランジスタＱ３がプログラム状
態の時に、ビット線９の電位■ＢＬがコントロールゲー
ト線７のプリチャージ電位ＶＣＧＬ’よりも充分低くな
るのに必要な時間経過後の時刻ｔ４に信号Ｓ。を立下げ
、センスアンプ１５を活性化させる。センスアンプ１５
はコントロールゲート線７の電位■ＣＧＬとビット線９
の電位■８．の微小な電位差を、フリップフロップ構成
により同図に示すように電位の高い方を゛Ｈ″レベル、
低い方を゛Ｌ″レベルに確実にセンスし増幅する。

そして、センスアンプ動作が終了した時刻ｔ５にＹゲー
ト線６に与える信号Ｓ、を立上げ、Ｙゲート線６がＨＩ
ＩレベルとなったトランジスタＱ５、Ｑ６がオン状態と
なる。その結果、Ｙデコーダ５により選択されたメモリ
トランジスタＱ３がオフ状態（消去状態）の時には“Ｈ
″レベル電位が、メモリトランジスタＱ３がオン状態（
プログラム状態）の時には“Ｌ”レベルの電位が、ビッ
ト線９を介して確実にセンスされてＩ１０線１３に伝わ
り、１ビツトの情報の読出しができる。

なお、この読出し時間内において信号ＢＬＴは常に＃　
ＨＩＩレベルであり、トランジスタＱ１１．Ｑ１２は導
通している。

このようにセンスアンプ１５はフリップ７０ツブ構成の
ため、コントロールゲート線７とビット線９間に生じる
微小な電位差を確実に、しかも高速にセンスし増幅する
ことができる。このため、時刻ｔ　〜ｔ３におけるコン
トロールゲート線７及びビット線９のイコライズ、プリ
チャージに要する時間を考慮しても、従来の電流センス
型のセンスアンプに比べ、高速な読出し処理ができる。

従って、読出し感度を向上させるため、消去状態、プロ
グラム状態におけるメモリトランジスタＱ３の閾値電圧
のシフト量を大きく設定する必要もなく、メモリセルの
書換え回数、信頼性を低下させることはない。

さらに、このセンスアンプ１５は書込み時にコラムラッ
チとしても利用できるので、従来のようにコラムラッチ
を別途に設ける必要もなくなり回路の単純化につながる
。

なお、この実施例では電圧センス型のセンスアンプ１５
としてビット線９．コントロールゲート線７を入力とす
るフリップフロップ構成のものを示したが、これに限定
されるものではない。

〔発明の効果〕

以上説明したように、この発明によれば、電圧センス型
のセンスアンプにより、ある電位を基準として微小な電
位差を確実にセンスすることができるため、書換え回数
、信頼性を低下することなく、高感度なセンス機能を有
する不揮発性半導体記憶装置を実現することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である不揮発性半導体記憶
装置の構成を示す回路図、第２図は第１図の回路におけ
る読出し動作を示すタイミング図、第３図は従来の不揮
発性半導体記憶装置の構成を示す回路図である。 図において、２はメモリセル、７はコントロールゲート
線、９はビット線、１５はセンスアンプ、２２．２３は
定電圧源である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）フローティングゲートを有するメモリトランジス
   タから構成されるメモリセルを備えた不揮発性半導体記
   憶装置において、 前記メモリトランジスタの一方電極に接続されるビット
   線に、ある電位を基準としてロウレベル、ハイレベルを
   保持するセンスアンプを接続したことを特徴とする不揮
   発性半導体記憶装置。