JPH011059A - ベクトル演算システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はベクトル演算システムに関し、特にフアームウ
ェア制御を用いたベクトル演算システムに関する。

〔従来の技術〕

従来、科学技術計算を高速化するための手段として、米
国特許４，６２０．２７５号公報に示すように大量のベ
クトルデータに対して同一の演＄を実行するベクトル演
算命令をそなえた演算装置が多く用いられている。

いわゆるスーパーコンピュータでは、ベクトル演算命令
はベクトル演算専用の演算回路を使用して実行される場
合が多い。一方、スーパーコンピュータはどの性能が要
求されないシステムでは、ハードウェア量の増加を抑え
るためにベクトル演算命令は通常のスカラー演算で使用
する演算回路を共用して実行される場合が多い。

スカラー演算で使用する演算回路はパイプライ／構造を
とらないのが普通である。したがっであるベクトル要素
の演算実行中はその要素の演算が終了するまで次の要素
の演算が開始できない。

各ベクトル要素の演算実行をノ・−ドウエア制御により
行い、要素毎の演算のスタート指示をファームウェア制
御により行っているような装置では、上記の理由により
ある要素の演算のスタート指示は、前の要素の演算が終
了したことを判定した後に出力される。米国特許第４，
５８９，０６７号に示すファームクエア制御の浮動小数
点ベクトルプロセッサにおいても一般に、浮動小数点演
算の実行時間は、演算データあるいは演算結果たとえば
事後正規化の要／不要に依存して変わる場合が多い。

したがって、ファームウェアが演算終了全認識するため
には演算回路から送られてくる終了信号を使用して分岐
する必要がある。

〔発明が解決しようとする問題点〕

ファームウェアの分岐を行う場合、性能が低下するのが
一般的であるため、上述し几従来のベクトル演３に装置
では、あるベクトル要素の演算が終了してから次の要素
の演算が開始されるまでに無駄な時間が生じ、命令実行
時間が遅くなるという欠点がある。

〔問題点を解決するための手段〕

本発明のベクトル演算システムはファームウェアによる
スタート指示に応答して１つのベクトル要素に対する演
算を実行する演算回路を有するベクトル演算システムに
おいて、 前記演算回路で演算実行中に前記スタート指示に応答し
てセットされるスタート指示保留フラグ保持手段と、 前記演算回路で演算実行中でないときに前記スタート指
示に応答して対応するベクトル要素に対する演算実行開
始を指示する演算実行開始指示手段と、 前記スタート指示保留フラグ保持手段のセット中におけ
る演算実行終了に応答して次のベクトル要素に対する演
算実行開始を前記演算実行開始手段に指示するとともに
前記スタート指示保留フラグ保持手段をリセットする手
段とを含む。

本発明のベクトル演算装置は、ファームウェアからの乗
算スタート指示に応答して１つのベクトル要素に対する
乗算を実行する乗算回路と、前記ファームウェアからの
加算スタート指示に応答して１つのベクトル要素に対す
る加算を実行する加算回路とを有するベクトル演算装置
において、ベクトル演算の種類が積和演算であることを
表示する演算タイプ表示手段と、 この演算タイプ表示手段による積和演算の表示時、前記
乗算回路の乗算実行終了信号に応答して前記加算回路の
加算実行を指示する演算リンク手段とを含む。

〔実施例〕

次に本発明の一実施例を図面を参照して詳細に説明する
。

ｖＪ１図を参照すると、本発明の一実施例は、ベクトル
演算命令を含む各種命令を実行するだめの複数のマイク
ロ命令からなるマイクロプログラムを格納する制御記憶
１と、この制御記憶ｌに線１０８を介して読出アドレス
を与えるマイクロアドレス制御回路２と、このマイクロ
アドレス制御回路２からの続出アドレスに応答して１ｌ
ｉｉＪ記制御記を似１から１ｔｒｌ出さ九たマイクロ命
令分格納するマイクロ命令レジスタ３と、ベクトル演算
命令で使用するベクトルデータ、その他命令のオペラン
ド、および命令を記憶するメインメモリ４と、このメイ
ンメモリ４から３ｆ出されたベクトルデータを一時的に
ストアするベクトルデータバッファ５と、前記マイクロ
命令レジスタ３のマイクロ命令中の書込ピッ）　（Ｗ）
　　の指示に応答して前記ベクトルデータバッファ５か
らのベクトルデータを格納するオペランドレジスタ７お
よび８と、これらレジスタ７および８からのベクトルデ
ータを線１０３を介して与えられる指示に基づいて浮動
小数点加減算を行なう浮動小数点加算回路９と、線１０
４の選択指示により前記浮動小数点加算回路９からの演
葺結呆を選択するセレクタ１０と、このセレクタ１０で
選択された結果をｉ！＃１０５の指示により格納するり
サルトレジスタ１１と、このリザルトレジスタ１１にセ
ットされたデータが正規北隣でおれば、１ｌｏｃｉのス
トア指示に応答してストアされメインメモリ４に送られ
るベクトルストアバッファ６と、浮動小数点加算回路９
からの加算結果が正規化されているか否かを判定する正
規化判定回路１４と、正規化のために必要なシフト数を
検出し、検出されたシフト数を送出する正規化桁数検出
回路１２と、この正規化桁数検出回路１２で検出された
シフト数だけりザルトレジスタ１１のデータをシフトし
出力する正規化レジスタ１３と、オ中が浮動小数点加減
算の制御を行うだめの演算制御回路１５とから構成され
ている。

次に本発明の一実施例を第１図から第５図を参照しなが
ら、詳細に説明する。

第５図を参照すると、まずタイミングＴｌでマイクロ命
令ステップＡが読出される。

第４図を参照すると、このステップＡはオペランドレジ
スタ７．８にデータをセットし、加算スタートを指示す
るステップである。

第１図を参照すると、制御記憶１から読出されたステッ
プＡはレジスタ３に格納される。次のタイミングＴ！で
このうちの書込ビット　（Ｗ）がオペランドレジスタ７
および８にストア指示信号として線１０２を介して与え
られる。これとともにレジスタ３の演算スタートビット
　（Ｓ）は線１０１を介して演算制御回路１５に与えら
れる。線１０１を介して与えられる演算スタート指示信
号は、ゲート２１３および２１９を介してシーケンスフ
ラグフリップフロップ２０１をセットする。このセット
に応答して線１０３を介して加算指示信号が第１図の浮
動小数点加算回路９に与えられる。また前記セットとと
もに、第２図の演算実行中フラグフリップフロップ２０
４がセットされる。このフリップ７０ツブ２０４は演算
実行開始に応答してセットされ、演算実行終了に応答し
てリセットされる。なお、演算終了と次の演算開始が同
時に生ずるときにはセットされる。

第１図を参照すると、マイクロ命令ステップＡのレジス
タ３のネクストアドレスフィールド（Ｎ）のアドレスが
線１０７を介してマイクロアドレス制御回路２に与えら
れる。

第２図を参照すると、線１０７を介して与えられるアド
レスはセレクタ３０４を介して線１０８に送出される。

この線１０８ｔ−介して与えられるアドレスでマイクロ
命令ステップＢが読出されレジスタ３に格納される。

次のタイミングＴ３で第２図に示すシーケンスフラグフ
リップフロップ２０２がセットされる。

第１図、第４図および第５図を参照すると、このタイミ
ングＴ３でマイクロ命令ステップＣが制御記憶ｌから読
出されレジスタ３にセットされる。

このステップＣでは、オペランドレジスタ７および８に
データをセットし、演算をスタートするとともに全ての
ベクトル要素に対する演算のスタート指示が終了したか
否かの判定が行なわれる。

このステップＣにより＠１ｏ１　を介して与えられる信
号がアンドゲート２１２に供給される。アンドゲート２
１２のもう一方の信号は７リツプフロツプ２０４からゲ
ート２１６を介して与えられる。次のタイミングＴ４で
この２つの信号に応答してアンドゲート２１２の信号は
スタート指示保留７ラグフリツプ７０ツブ２０５がセッ
トされる。

このフリッグフロヴブ２０５のフラグは、演算実行中に
マイクロ命令により次の演算のスタート指示が出された
場合に、現在実行中の演算が終了するまでその指示を保
留するための７ラグである。

このフリップフロップ２０５は演算実行終了に応答して
リセットされ、演算実行終了と次の実行開始とが同時に
生じたときにはリセットされる。第１図および第５図を
参照すると、タイミングＩｌｌ。

では浮動小数点加算回路９での力ｑ！結果がセレクタ１
０で選択されるとともに正規化判定回路１４で正規化源
でないと判定された信号が練１０６に出力される。

この最終的判定はタイミングＴ４でマイクロ命令ステッ
プＤによりマイクロアドレス制御回路２で−１０６の信
号にもとづいて行なわれる。

第３図を参照すると、線１０６を介して与えられる信号
は分岐条件信号として分岐条件レジスタ３０２にセット
される。このレジスタ３０２の内容は分岐制御回路３０
３に与えらｎる。分岐制御回路３０３ではマイクロ命令
の条件分岐のとき第１図のマイクロ命令レジスタ３に格
納され九マイクロ命令ステップＤのネクストアドレスフ
ィールド（Ｎ）から、ｆｉｌ！１０７ｔ−介して送られ
てくるアドレス信号と、条件分岐レジスタ３０２の内容
を使用して、次に実行すべきマイクロ命令ステップＥの
アドレスが作成される。条件分岐の場合は、分岐制御回
路３０３の出力がセレクタ３０４を介して線１０８）こ
出力される。

、′Ａ２図および第５図を参照すると、線１０６を介し
て与えられる正規化源でないと判定された信号はアンド
ゲート２１１に与えられ、フリップフロップ２０２の出
力がタイミングＴ４で７リツプ７０ツブ２０３にセット
される。

４１図および第５園を参照すると、タイミングＴ２でオ
ペランドレジスタ７および８に格納されていたオペラン
ドは、浮動小数点加算回路９で加算され、タイミングＴ
３でセレクタ１０を介してタイミングＴ４でリザルトレ
ジスタ１１にセットされる。このリザルトレジスタ１１
２の格納指示は、第３図の７リツプフロツプ２０２の出
力で指示される。

第１図および２ｇ５図を参照すると、タイミングＴ５で
はマイクロ命令ステップＥが制御記憶ｌから読出されレ
ジスタ３に格納される。

これとともに、タイミングＴ４からタイミングＴＩにか
けて、セレクタ１０を介して格納されたりザルトレジス
タ１１の内容により正規化桁数検出回路１２で正規化の
ための必要なシフト数が検出される。

次にこのシフト数に基づき正規化シフタ１３でリザルト
レジスタ１１の内容がシフトされる。このシフト結果は
セレクタ１０を介してタイミング１５でリザルトレジス
タ１１に格納される。この格納動作は第３図の７リツプ
フロツプ２０３の出力で指示される。このリザルトレジ
スタ１１の内容はタイミングＴ６でベクトルストアバッ
ファ６にストアされる。

第２図および第５図を参照すると、タイミングＴ４でフ
リップフロップ２０３および２０５がセットされている
ためアンドゲート２１４およびオアゲート２１９を介し
てタイミングＴｓでフリップフロップ２０１がセットさ
れる。同じタイミングＴ８で７リツプフロツグ２０４も
セクトし直される。

第１図、第４図および第５図を参照すると、タイミング
ｌ１ｌｓにおけるマイクロ命令ステップＥの次にタイミ
ング′ｒ６ではマイクロ命令ステップＣが続出さ几る。

このステップＣのマイクロ命令はレジスタ３に格納され
、このマイクロ命令中の書込ビット（Ｗ）が線１０２を
介してオペランドレジスタ７および８に与えられ、タイ
ミングＴ７で新７ｊなオペランドが格納される。タイミ
ングＴ４−Ｔ６でオペランドレジスタ７および８に格納
されていたデータは浮動小数点７７０．４回路９で加算
され、セレクタＩＯ’ｔ”介し”Ｃタイミングｌ１１７
でリザルトレジスタ１１に格納される。この格納指示は
、加算回路９の出力が正規化源であると正規化シフタＬ
６１４で判定されているため、フラグフリップフロップ
２０２の出力が線１０５ｔ−介して与えられる。このよ
うに、加算回路９の出力が正規化源でないときにμ７リ
ツグフロツプ２０１の内容はクリップフロッグ２０２を
介してフリップフロップ２０３に与えられる。また、加
算回路９の出力が、正規化遺のときは、フリップ７０ツ
ブ２０１の内容はフリップフロップ２０２に与えらｆ’
Ｌる。

なお、タイミングＴ７でリザルトレジスタ１１に格納さ
れた内容はタイミングＴ８でベクトルストアバッファ６
に格納される。第５図を参照すると、この例では、３要
素分のベクトル演算が実行されでおり、各々のベクトル
演算の実行時間は１番目の公紫が正規化の７れめに１ク
ロツク増ガロして：３クロック、２．３６目の−ａ’Ｊ
Ｉｒが２クロツクとなっ−Ｃいる。

従来の装置では演算スタート指示がファームウェアによ
り出力された場合は直ちに７−ケンスフラグ２０１がセ
ットされるようになっており、その場合、１番目の要￥
の演算が終了したかどうかをファームウェアにより判断
しなをすればタイミングＴ３で２番目の要素のＩＡ算ス
スタート指示出せない。しかしながら、１番目の要素の
演算が終了したことを７アームウエアが判断できるのは
タイミングＴ　５、すなわちステップＥであり％遅れて
しまうことになる。

したがって従来の装置では、第６図に示すように、全ベ
クトル要素の演算時間を３クロツクとみなしてファーム
ウェアを作成する必要があった。

しかしその場合、第７図に示すようにｉ＋１番目および
ｉ＋２４目の要素のように正規化処理が不要な要素に対
しても３クロツクの実行時間が与えられるため、タイミ
ングＴ７および’Ｉ”ｔｏのような遊びの時間が発生し
、性能が低下していた。

一方、本実施例の装置ではタイミングＴ３すなわちステ
ップＣで７アームウエアから演算スタート指示が出力さ
れたときには前の要素の演算がまだ終了していない、す
なわち、演算実行中７ラグ２０４が′１”　であるため
、スタート指示保留フラグ２０４が１′　にセットされ
、演算終了まで指示が保留された後天の要素の演算が開
始される。

したがってファームウェアは２番目の要素より以後の演
算スタート指示は常にステップＣで行えば良く、また正
規化により実行時間が１クロツク増加した場合のみステ
ップＥを実行して演算制御回路１５との同期をとるだけ
で良い。

以上説明したように本発明は、スタート指示保留フラグ
によりファームウェアの分岐による遅れを吸収すること
によりファームウェア制御によるベクトル演算命令の実
行を高速に行うことができるという効果がある。

第８図を参照すると、本発明の一実施例は、ベクトル演
算命令を含む各種命令を実行するための複数のマイクロ
命令からなるマイクロプログラムを格納する制御記憶１
と、この制御記憶１に信号ａ１ｏｓを介して読出しアド
レスを与えるマイクロアドレス制御回路２と、このマイ
クロアドレス制御回路２からの読出アドレスに応答して
制御記憶１から読出されたマイクロ命令を格納するマイ
クロ命令レジスタ３と、ベクトル演算命令で使用するベ
クトルデータ、その他の命令のオペランド、及び命令を
記憶するメインメモリ４と、このメインメモリ４から読
出されたベクトルデータを一時的にストアするベクトル
データバッファ５と、演算用のスカラーデータを保持す
るスカラーレジスタ１６と、演算実行中にこの演算で使
用されるオペランドを保持するオペランドレジスタ７及
び８と、このオペランドレジスタ７及び８の入力をそれ
ぞれ選択するセレクタ１７及び１８と、オペランドレジ
スタ７及び８からのデータの浮動小数点乗算を行う浮動
小数点乗算回路２５と、オペランドレジスタ７及び８か
らのデータの浮動小数点加算を行う浮動小数点加算回路
９と、演算結果データが格納されるリザルトレジスタ１
１と、このリザルトレジスタ１１への入力データを選択
するセレクタ１０と、浮動小数点乗算回路２５の出力が
正規北隣（正規形）か否かを判定する正規化判定回路１
４と、正規化のために必要なシフト数を検出し、シフト
数を送出する正規化桁数検出回路１２と、この正規化桁
数検出回路１２で検出されたシフト数だけりザルトレジ
スタ１１のデータをシフトして出力する正規化シフタ１
３と、マイクロ命令レジスタ３に格納されたマイクロ命
令により与えられるベクトル演算タイプコード（Ｔ）が
セットされるタイプレジスタ１９と、このタイプレジス
タ１９の出力をデコードし、ベクトル演算タイプコード
が積和演算を表わしているときに信号線】１５に”１″
　を出力するデコーダ２０と、浮動小数点乗算回路２５
で実行される演算の制御を行なう乗算制御回路２１と、
浮動小数点加算回路１９で実行される演算の制御を行な
う加算制御回路２４と、アンドゲート２２と、オアゲー
ト２３．２６　　および２７とを備えている。

次に第３図、および第８図〜第１０図を参照して、ベク
トル演算装置の動作を説明する。ここでは、積和演算と
して次の演算を実行するものとする。

■３←■２イ　＋　Ｓ　Ｘ　Ｖ　１　ｔここでＶｌｓ　
、Ｖ２ｓ、及びＶ３（はメインメモリ４に格納された３
つのベクトルデータのそれぞれの（番目の要素を表わし
ている。またＳはスカラーレジスタ１６に格納されたス
カラーデータを表わしている。

第３図に示すように、マイクロアドレス制御回路２は分
岐条件レジスタ３０２、分岐制御回路３０３、及びセレ
クタ３０４を備えている。正規化判定回路１４で浮動小
数点乗算回路２５の出力が正規形でないとイ（定される
と正規化判定回路１４は信号線１０６を介して分岐条件
レジスタ３０２に１”をセットする。分岐制御回路３０
３では条件分岐を行う際にマイクロ命令レジスタ３のネ
クストアドレスフィールド（Ｎ）から信号線１０７を介
して送られてくるアドレス情報と分岐条件レジスタ３０
２の内容とから次に続出すべき制？Ｉ！４＋記憶１のア
ドレスを作成する。セレクタ３０４は条件分岐を行わな
いときは信号線１０７を選択し。

その結果制御記憶１のアドレスとしてマ・ｆクロ命令レ
ジスタ３のネクストアドレスフィールド（Ｎ）の値がそ
のまま使用される。また条件分岐を行うときには分岐制
御回路３０２の出力が選択される。

ここで第１３図に積和演算命令のファームウェアの７０
−チャートを示すとともに、第１４図に積和演算命令の
実行のタイムチャートを示す。なお第１４図のマイクロ
命令ステップ（Ａ〜Ｆ）は第１３図のフローチャートに
おけるステップＡ〜ステップＦにそれぞれ対応している
。

第８図および第１３図を参照すると、ファームウェアは
オペランドレジスタ７と８にスカラーレジスタ１６の内
容（８）とベクトルデータバッファ５の内容（■１４と
ｖ２．）とをセットするための制御、乗算制御回路２１
による乗算の実行のスタート指示、乗算結果が正規形か
どうかの判定、及びベクトル要素を全て実行したかどう
かの判定を行う。一方１乗算及び加算の実行制御、結果
のベクトルストアバッファ６への３１込み制御等はハー
ドウェアにより制御される。なお、第１３図に示すステ
ップＢ、　Ｃ，Ｅ、及びＦはハードウェアとのタイミン
グをとるためのステップである。

第１３図および第１４図′ｆ：＃照すると、積和演算命
令のファームウェアではタイミングＴ１においてマイク
ロ命令ステラプ人が実行される。マイクロ命令ステップ
Ａでは、マイクロ命令レジスタ３０マイクロ命令中の書
込ビット（Ｗ）の指示に応答してスカラーレジスタ１６
の内容（Ｓ）がオペランドレジスタ７に、ベクトルデー
タバッファ５からＭｌ（が続出されてオペランドレジス
タ８にそれぞれセットされ、乗算制御回路２１に対して
浮動小数点乗算のスタート指示が出力される。

第８図、第９図および第１１図を参照すると、乗）制御
回路２１では、マイクロ命令レジスタ３のＭフィールド
から−１１０を介してＪ５えられる釆算ス１タート指示
ｆす号に応答して、シーケンスフラグＦ／Ｆ２２０％　
　シーケンスフラグＦ／Ｆ２２１がセットされる。この
セットによりＦ／Ｆ　２２０および２２１から線１１２
および１１３および浮動小数点乗算回路２５のオア回路
２５９を介してＳレジスタ２５６およびＣレジスタ２５
７にセット指示が与えられる。

浮動小数点乗算回路２５では、オペランドレジスタ７お
よび８に格納されているオペランドの指数部が加算器２
５１により加算されリザルトレジスタ１１の指数部に送
られる。オペランドレジスタ８に格納されている乗数の
仮数部は、部分乗数作成回路２５２により２つの部分乗
数に分割される。分割された部分乗数とオペランドレジ
スタ７からの被乗数の仮数部とは２回に分けて乗算され
る。倍数発生器２５４では、Ｂｏｏｔｈ　の方法にもと
づいて複数の部分積が発生され、これらの部分積はキャ
リーセーブアダーツリー２５５により加算される。最終
的にはｓｕｍ　　とｃａｒｒｙの２つのデータに分かれ
た形でＳレジスタ２５６とＣレジスタ２５７に上述のセ
ット指示に応答してタイミングＴ３で格納される。１回
目の部分乗算でこれらレジスタ２５６および２５７に格
納された部分積は、２回目の部分乗算で倍数発生器２５
５により発生された部分積とキャリーセーブアダーツリ
ー２５５により加算され、タイミングＴ４でレジスタ２
５６および２５７に再び格納される゛。タイミ／ｆＴ４
で、Ｓレジスタ２５６の内容とＣレジスタ２５７の内容
とは加算器２５８で加算されタイミングＴ６でリザルト
レジスタ１１の仮数部に格納される。

一方、乗算制御回路２１では、シーケンスフラグＦ／Ｆ
２２１　からのセット信号に応答して、タイミングＴ４
でシーケンスフラグＦ／Ｆ　２２２　　がセットされる
。このＦ／Ｆ　２２２　　の出力はオアゲート２２７、
線１０５、およびオアゲート２６を介してタイミングＴ
５でリザルトレジスタ１１に与えられる。

すなわち、タイミングＴ２〜Ｔ４では浮動小数点乗算回
路２５により浮動小数点乗算（Ｓ　Ｘ　Ｖ　１　ｉ　）
が実行され、その結果（ｐ＝’）がタイミングＴｓでリ
ザルトレジスタ１１とオペランドレジスタ８とにセット
される。そして、タイミングＴ４において正規化判定回
路１４により乗算結果Ｐｉ′が正規形であるかどうかの
判定がなされる。判定の結果正規形であった場合にはＰ
Ｃ′　　は最終的な乗算結果であるので、タイミングＴ
４で浮動小数点乗算は終了し、終了信号１０６が出力さ
れる。一方、乗算結果Ｐ（′　が正規形でなかった場合
、タイミングＴｓで正規化処理が行われ、最終的な乗算
結果であるＰ４がリザルトレジスタ１１およびオペラン
ドレジスタ８にあらためてセットされて、タイミングＴ
５で終了信号１０６が出力される。

第８図、第１３図および第１４図を参照すると、ファー
ムウェアは乗算がタイミングＴ４で終了するかタイミン
グＴ５で終了するかの々口側にかかわらずタイミングＴ
４でマイクロ金砂ステップＤを実行し、ベクトルデータ
バッファ５からベクトルデータＶ　２　ｉ　　をオペラ
ンドレジスタ１０に読み出す。積和演算命令では予めタ
イプレジスタ１９に積和演算タイプをあられすコードが
格納されており、積和演算タイプのコードがデコーダ２
０によりデコードされて信号ｐＪ１１５に論理″１″が
出力されている。従って終了信号１１４が出力されると
アンドゲート２２．オアゲート２３および線１１６を介
して加算制御回路２４に対してスタート指示が行われる
。

第８図、第１２図および第１４図を参照すると、オアゲ
ート２３およびｉ！１ｉｌｌ１６＆介して与えられた信
号はタイミングＴ６でシーケンスフラグＦ／Ｆ２４１を
セットする。

浮動小数点乗算処ぷけ２クロツクにわたりて実行される
。

第８図および第１０図を参照すると、まず、タイミング
Ｔ６で、オペランドレジスタ７および８に格納されてい
るオペランドの指数部は、絶対値減算器９１によりその
差が求められる。この演算により大きいと判断された方
のオペランドの指数部がセレクタ９２で選択されてリザ
ルトレジスタ１１の指数部に送られる。桁合せ回路９３
では絶対値減算器９１により求められた指数部の差にも
とづいてオペランドレジスタ７および８の仮数部に対す
る桁合せ処理が行なわれる。桁合せ回路９３による桁合
せの後、加算器９４により加算される。

■び第８図％第１２図および第１４図を参照すると、加
算制御回路２４では、シーケンスフラグＦ／Ｆ　２４１
　　の出力は、オアゲート２４２、線１１７およびオア
ゲート２６ケ介してリザルトレジスタ１１にセット指示
信号として与えられる。

このセット指示信号に応答してリザルトレジスタ１１は
加算結果をセットする。

タイミングＴ７では、リザルトレジスタ１１に格納され
た正規化前の結果にもとづいて正規化桁数検出回路１２
および正規化シフタ１３を使用して正規化処理が行なわ
れる。

紀８図、第１１図、第】２図および第１４図を参照する
と、セレクタ１０は初期状態において浮動小数点乗算回
路２５の出力を色沢する。次にタイミングＴ、での乗＄
４．’　？Ｉｉｉ＋御回路２１のシーケンスフラグｌ”
／７２２６　　のセットに応答して線１０４およびオア
ゲート２７を介して偏択指示信号がセレクタ１０に与え
られる。この選択指示信号に応答してセレクタ１０は浮
動小数点加算回路９の出力を選択する。タイミングＴ７
での加算制御回路２４のシーケンスフラグＹ“／ｋ”２
４３　のセットに応答して線１１８およびオアゲート２
７を介して選択指示信号がセレクタ１０に与えられる。

この選択指示信号に応答してセレクタ１０は正規化シフ
タ１３の出力を選択する。この選択により正規化後の結
果がりザルトレジスタ１１にセットされる。タイミング
Ｔ８では、加算制御回路２４のシーケンスフラグｌ’　
／　ｉ’　２４４　　がセットされ、線１１９を介して
ベクトルストアバッファ６にストア指示１６号が出力さ
れる。このストア指示信号に応答してベクトルストアバ
ッファ６は、リザルトレシスタ１１からの正規化後の結
果をストアする。

すなわち加算スタート指示によりタイミングＴ６〜Ｔ７
において浮動小Ｖ点加Ｍ”　（Ｖ　２　ｉ　＋　Ｐ　ｔ
）が実行され、加ｕＦ？果Ｖ　３　ｉ　はリザルトレジ
スタ１１にセットされた後ベクトルストアバッファ６に
書き込まれ、最終的にはメインメモリ４に書き込まれる
。このようにして１要素分の積和演算が終了する。

第８図、第１３図および第１４図をか照すふと、ファ−
ムウェアはタイミングＴ５においてマイクロ命令ステッ
プＥを実行し、分岐条件レジスタ２０１の内容に従って
条件分岐を行う。このとき演３図の分岐−１件レジスタ
３０２の値が０″、ｆｉｌｌち正規形であればマイクロ
命令ステップＥの後に、久の要講の処ｍを開始するため
のマイクロ命令ステップＡへ分岐する。一方、タイミン
グｒｓにおいて分岐条件レジスタ３０２の値が”１″す
なわち正規形でないことをあられしている場合には、浮
動小数点乗算の実行時間が正規化のために１クロツク分
増加している。このため、ハードウェア制御による演界
処理との時間的同期をとるためにマイクロ命令ステップ
Ｆへ分岐し、その後マイクロ命令ステップＡへ分岐する
。

タイミングエフ以降は以上述べた動作がくり返して実行
されるが、タイミングＴ８〜′ｒ！２に示したように浮
動小数点乗算の結果が正規形である場合にはタイミング
Ｔ２〜Ｔ７の処理に比較して１クロツク分実行時間が高
速化されている。

第１５図を参照すると、従来の装置では、全ベクトル要
素の演算時間を乗算４クロツク、および加算２クロツク
の計６クロツクとみなしてファームウェアを作成する必
要がある。第１６図を参照すると、その場合、ｉ＋１査
目の乗算結果のように正規化処理が不要な要素に対して
も４クロツクの乗算時間が与えられるため、タイミング
Ｔｏに示す遊び時間が発生し性能が低下していた。

以上説明したように本発明は、積和演算であることを表
示する演算タイプ表示中段を設け、乗算終了後直ちに加
減算のスタートを指示することによりファームウェアの
分岐による遅れを吸収し、ファームウェア制御によるベ
クトル積和演算命令の実行を高速に行うことができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図、第２図は第１
図の演算制御回路１５の詳細な構成を示す図、第３図は
第１図のマイクロアドレス制御回路２の詳細な構成を示
す図、第４図は第１の実施例のファームウェア動作を示
す図、第５図は第１の実施例のベクトル演算動作を示す
タイムチャート、第６図および第１５図は従来の７ア一
ムウエア動作を示す図、第７図および第１６図は従来の
動作を示すタイムチャート、第８図は本発明の第２の実
施例を示す図、第９図は第２の実施例の浮動小数点乗算
回路２５の詳細な構成を示す図、第１０図は第２の実施
例の浮動小数点加算回路９の詳細な構成を示す図、第１
１図は第２の実施例の乗算制御回路２１の詳細な構成を
示す図、第１２図は第２の実施例の加算制御回路２４の
詳細な構成を示す図、第１３図は第２の実施例のファー
ムウェア動作を示す図、および第１４図は第２の実施例
の積和演算動作を示す図である。 第１図から第１４図において、 １・・・・・・制御記憶、２・・・・・・マイクロアド
レス制御回路、３・・・・・・マイクロ命令レジスタ、
４・・・・・・メインメモリ、５・・・・・・ベクトル
データバッファ、６・・・・・・ベクトルストアバッフ
ァ、７，８・・・・・・オペランドレジスタ、９・・・
・・・浮動小数点加算回路、１０・・・・・・セレクタ
、１１・・・・・・リザルトレジスタ、１２・・・・・
・正規化桁数検出回路、１３・・・・・・正規化７フタ
、Ｉ４・・・・・・正規化判定回路、１５・・・・・・
演算制御回路、１６・・・・・・スカラーレジスタ、　
　１７．１８　　・・・・・・セレクタ、１９・・・・
・・タイプレジスタ、２０・・・・・・デコーダ、２１
・・・・・・乗算制御回路、２４・・・・・・加算制御
回路、２５・・・・・・浮動小数点乗算回路、９１・・
・・・・絶対値減算器、９２・・・・・・セレクタ、９
３・・・・・・桁合せ回路、９４，２５１，２５８・・
・・・・加算器、２５２・・・・・・部分乗数作成回路
、２５３・・・・・・デコーダ、２５４・・・・・・倍
数発生回路、２５５・・・・・・キャリーセーブアダー
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Claims (1)

1. 【特許請求の範囲】 １、ファームウェアによるスタート指示に応答して１つ
   のベクトル要素に対する演算を実行する演算回路を有す
   るベクトル演算システムにおいて、 前記演算回路で演算実行中に前記スタート指示に応答し
   てセットされるスタート指示保留フラグ保持手段と、 前記演算回路で演算実行中でないときに前記スタート指
   示に応答して対応するベクトル要素に対する演算実行開
   始を指示する演算実行開始指示手段と、 前記スタート指示保留フラグ保持手段のセット中におけ
   る演算実行終了に応答して次のベクトル要素に対する演
   算実行開始を前記演算実行開始手段に指示するとともに
   前記スタート指示保留フラグ保持手段をリセットする手
   段とを含むことを特徴とするベクトル演算システム。 ２、ファームウェアからの乗算スタート指示に応答して
   １つのベクトル要素に対する乗算を実行する乗算回路と
   、前記ファームウェアからの加算スタート指示に応答し
   て１つのベクトル要素に対する加算を実行する加算回路
   とを有するベクトル演算システムにおいて、 ベクトル演算の種類が積和演算であることを表示する演
   算タイプ表示手段と、 この演算タイプ表示手段による積和演算の表示時、前記
   乗算回路の乗算実行終了信号に応答して前記加算回路の
   加算実行を指示する演算リンク手段とを含むことを特徴
   とするベクトル演算システム。