JPH01106366A - 暗号化復号化によるデジタル情報記録再生方式及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 本発明は、情報たとえばオーディオ、ビデオあるいはソ
フトウエア情報はじめ、これらの組合せ情報を暗号化し
て記録し、復号化して再生する方法および装置やシステ
ムに関するものである。とりわけ、デジタルオーディオ
やデジタルビデオの暗号化復号化をはじめ、著作物ソー
スの再生での料金精算、著作物ソースの不正使用の排除
、あるいは使用者独自の暗号系の任意の導入を特徴とす
る記録再生方法および装置やシステムに関するものであ
る。

本発明の第一の目的は、デジタルオーディオやデジタル
ビデオはじめデジタル情報の暗号化による記録および復
号化による再生にかかる方法および装置の構成の実現に
ある。

本発明の第二の目的は、記録再生すべき全データを対象
とした暗号化復号化のみならず、その一部のデータのみ
を対象とした暗号化復号化の方法およびその記録再生方
法の実現にある。

別の本発明の目的は、上記各目的の方法を実施するため
の、デュアルポートＲＡＭ、ＰＣＭＬＳＩ、ＰＵ等を用
いた再生装置の構成の実現にある。

さらなる本発明の目的は、上記装置に必要なアドレス指
示回路、アドレスバス出力生成回路、ＰＵの実現にある
。

〔発明の説明〕

１．暗号化による記録方法 従来のデジタルオーディオやデジタルビデオでは入力の
生データに暗号化を施していなかった。

本発明による記録方法では、第１図〔ａ〕に示すように
、デジタル信号の生データをデジタル入力データ（１）
とし、これに暗号化加工（２）を施したのち、たとえば
インタリービング等のエラー対策（３）を施し、その出
力を記録回路系（４）に入力する。又は第１図〔ｂ〕の
ように、デジタル入力データ（１）に、インタリービン
グなどエラー対策の手順、そのものを暗号化加工の手順
として兼用処理（５）を施したのち記録回路系（４）に
入力する。このとき（１）は、前段でのエラー対策加工
や前段での安号化加工が、すでになされていてもよい。

２．暗号の復号化による再生方法 たとえば従来のＣＤオーディオ再生システムではソース
からよみ出した生データにジャツタ除去、デインタリー
ブやエラー訂正を施し、補間による補正、デジタルフィ
ルタを経由してＤＡコンバータに投入し、アナログ信号
を得ている。本発明ではこの補間補正にはじまる以下の
回路を、再生の下流回路系として定義する。

本発明の再生方法では、たとえば第１図〔ｃ〕に示すよ
うに、暗号化されさらにエラー対策加工のなされたデジ
タル入力データ（６）をエラー処理（７）し、それに暗
号の復号化処理（８）を施したのち、再生の下流回路系
（９）に入力する例や、第１図〔ｄ〕のように、エラー
対策１がなされたのちにインタリービングなどエラー対
策２の手順を暗号化加工の手順と兼用して加工したデジ
タル入力データ（６）に、エラー処理２と暗号の復号化
とを兼ねた処理（１０）を施し、さらにエラー処理１（
１１）を施したのち再生の下流回路系（９）に入力する
等の例にて再生する。

尚、（６）の加工順序にしたがい、（７）と（８）の順
序変更もできる。また、図中の各要素たとえば再生の下
流回路系（９）の技術等は既知であり、第１図〔ｅ〕は
その構成例にて、補間回路（１３）、デジタルフィルタ
（１４）、ＤＡコンバータ（１５）の組合せより成る。

尚、以後、暗号化手順をＷ、復号化手順をＷ−１にて示
すことにする。

３、暗号化複号化の対象データ 従来のＤＡＴでは、左右チャネルのひとつのデータが、
８−１０変換により１シンボル１０チャネルビットとし
て、２シンボル単位で扱われるが、このシンボルの倍数
単位で暗号化するのが望ましい。

さらに本発明では、記録再生するデータ全部を從来復号
化の対象として処理する他にも、一部のデータのみを暗
復号化する方式をも可能とする。

一部のみの暗号化の際は、どのデータを対象にしたか、
つまり暗号化を施したデータがどれかを、復号化の装置
に知悉せしめねばならない。その方法のひとつとして、
第２図〔ａ〕では当該デジタルデータの特定部位たとえ
ばデータの頭やＭＳＢに複数のビットより成る印を添加
する。再生装置は第２図〔ｂ〕に示すように、この印を
検出したデータのみを復号化する。さらに別の方法とし
て、例えばＤＡＴではひとつのブロック、ＣＤではひと
つのフレームにて何個かのデータを組にして載せるが、
この中で第２図〔Ｃ〕に示すように、あらかじめ定めた
位置にあるデータのみを暗号化する。

あらかじめ定めた位置の情報それ自体を、媒体の前以て
定めた部分に記録することもできる。

再生装置は第２図〔ｄ〕のように、ブロックやフレーム
内の、あらかじめ定めた位置のデータのみを復号化する
。〔ｅ〕に示すようにあらかじめ定めた位置の情報Ｋ（
２９）は、メモリ（３１）やレジスタからよみ出すが、
又は記録媒体（３０）からよみ出したり、キー入力など
（３２）外から入力してもよい。このとき、媒体からよ
み出した位置の情報（３３）自体を暗号化しておき、復
号化のパスワードをキー入力するか、あらかじめメモリ
に収納しておいたパラメータＲ（３４）と対に組合せる
ことで復号手順（３５）を得るという構成にすることも
できる。

これらの構成により、再生時に復号化すべきデータを装
置が入手できる。

４．装置の構成 つぎに、前述した本発明の方法を実施するため、本発明
では第７図、第８図に例として示した構成の装置を使用
する。いま、第７図のデジタルオーディオ再生装置にて
、ＤＡＴテープやＣＤからよみ出したデジタル生データ
（１０６）を、ＰＣＭＬＳＩ（１００）がデュアルポー
トＲＡＭ（以下、ＤＰＲＡＭという）（４０）の甲領域
（４１）に格納し、これをエラー検出訂正器（１３４）
がよみ出してエラー訂正を施したのち、再びＤＰＲＡＭ
の乙領域（４１ｂ）に格納する。一方、プロセシングユ
ニット（以下、ＰＵという）（１０１）が、このデータ
を乙領域（４１ｂ）からとり出し、Ｗ−１を用いて暗号
の復号化処理を施して再びＤＰＲＡＭの丙領域（４１ｃ
）に格納し、このデータをＰＣＭＬＳＩ（１００）が再
びＤＰＲＡＭの丙領域（４１ｃ）からとり出して、イン
ターポレータやデジタルヒルタやＤＡコンバータなどよ
り成る、再生の下流回路系（９）に入力する。

かくしてＰＣＭＬＳＩ（１００）は再生を実行中に、以
下の３種の仕事を行う。

第１は、ソースからよみ出したデジタルの生データをＤ
ＰＲＡＭの甲領域に格納すること。

第２は甲領域よりよみ出した生データにエラー訂正を施
して乙領域に格納すること。

第３は、復号化処理済のデータを丙領域からとり出して
、再生の下流回路系に送り出すこと、である。

一方、ＰＵ（１０１）は再生を実行中に、ＰＣＭＬＳＩ
（１００）が格納したエラー訂正済データを乙領域（４
１ｂ）からとり出して復号化処理を施し、結果を丙領域
（４１ｃ）に格納するという作業を行う。したがって再
生を実行する単位期間として、たとえばＤＡＴのブロッ
ク１組分と定めた場合には、ＰＣＭＬＳＩ（１００）と
ＰＵ（１０１）に、同一ブロック期間内に上記をそれぞ
れ実行させるため、乙領域（４１ｂ）へのかきこみとよ
み出し、及び丙領域（４１ｃ）へのかきこみとよみ出し
が、重復する。これをさけるべく、本発明では第３図（
ａ）の如く、乙領域を乙１エリア（４２）と乙２エリア
（４３）に分割し、また丙領域も同様に丙１エリア（４
４）と丙２エリア（４５）に分割し、ある同一ブロック
期間内にて、第３図〔ａ〕のαに示すようにＰＣＭＬＳ
Ｉがエラー訂正処理（４６）を行い、乙領域のひとつの
エリアたとえば乙１エリア（４２）にエラー訂正したデ
ータをかきこむ一方、ＰＵは乙領域の方のエリア、この
図では乙２エリア（４３）から、ひとつ前のブロック期
間内にＰＣＭＬＳＩがかきこんでおいたデータをよみ出
すものとし、また同じそのブロック期間内にて、ＰＵが これをＷ−１（４７）にて復号化したのち、丙領域のひ
とつのエリア、ここでは丙２エリア（４５）に復号化処
理済のデータをかきこむ。この一方で、ＰＣＭＬＳＩは
丙領域の他のエリア、ここでは丙１エリア（４４）から
、ひとつ前のブロック期間にてＰＵがかきこんでおいた
データ（４８）をよみ出して、再生の下流回路系に送る
ように構成する。そして続く次のブロック期間にては、
第３図〔ａ〕のβに示すように、前述のエリアを逆転し
てそれぞれ実行させ、さらに次のブロックにて再びαに
戻るよう、αとβを交互に実行すれば、再生は円滑に継
続され、とぎれや滞留を生じない。

このエリア切りかえと、それに伴うアドレス変更を、Ｐ
ＣＭＬＳＩ及びＰＵがソフトにて行うこともできるが、
ソフト処理に時間を費すため、本発明ではこの目的にか
なうアドレスデスティネータ及びアドレスサーバーを開
発し、ハード的に実行して時間短縮をはかった。

これにより、ＰＣＭＬＳＩとＰＵともに、乙領域内の各
エリアの指定区別や丙領域内の各エリアの指定にかかわ
る必要がなくなり、時間短縮となるのみならず、制御が
容易となった。

さらに、ＲＡＭに既存技術のデュアルポートＲＡＭを用
い、ＰＣＭＬＳＩとＰＵが同一の、又は重復したマシン
サイクルであっても、ＲＡＭ上の異ったメモリセルをそ
れぞれ単独に、同時にアクセスできるようにし、かくて
ブロック中の限られたステップをみかけ上２倍の数に増
大させることで、より複雑な復号化処理をも適用可能た
らしめた。尚、上記でのべたＰＣＭＬＳＩとＰＵが再生
中に実時間で処理する、時間的制約のきびしい作業の他
に、Ｗ＆Ｗ−１登録や更新といった、比較的に時間上制
約のゆるやかな作業も存在する。これらをそれぞれ順に
Ａクラスのジョブ、Ｂクラスのジョブとよぶことにする
。

デュアルポートＲＡＭのエリア分割と、アドレシングの
例を、第３図〔６〕に示す。

ＤＰＲＡＭの、Ｌ個のビットにてアドレス表示できるメ
モリ領域を甲と非甲に折半分割すれば、第Ｌビット目の
１と０に、甲と非甲とを対応づけうる。例えば、２５６
バイトのメモリ領域をそれぞれ１２８バイトの甲（４１
）と非甲（４１ａ）に分割すれば、アドレスデータ（４
９）の第８ビット目（以下、ｂｇにて示す。他のビット
についても同様）の１に甲領域（４１）を、０に非甲領
域４１ａをそれぞれ対応させうる。

さらに、非甲領域（４１ａ）を乙（４１ｂ）と丙（４１
ｃ）の両領域に折半分割すれば、それぞれ６４バイトず
つのエリアができ、アドレスデータ（４９）の第７ビッ
ト目、７の１に丙（４１ｃ）、０に乙（４１ｂ）を、そ
れぞれ対応させうる。

さらに乙や丙につき、これらを折半してそれぞれ３２バ
イトの乙１（４２）と乙２（４３）および丙１（４４）
と丙２（４５）エリアに分割すれば、ｂ６９１エリア１
に、０をエリア２に、それぞれ対応させうる。１と２を
逆に対応づけてもよい。

ＤＡＴレコーダにつき、本発明による装置のタイミング
設計例を第４図に示す。いま仮りに着目するＤＡＴシス
テムのシステロクロックを２．８２２４Ｍｃ／ｓとし、
３２クロックに相当する時間帯に右又は左チャネルの音
信号データを１個、ＰＣＭＬＳＩが再生の下流回路系に
出力するものとし、この左右対の音信号データ５組にて
１ブロックを構成させれば、１ブロック内のクロック数
は３２０、１ブロックの時間は約１１３マイクロ秒とな
る。本発明のシステムでは、３２０のクロックを、ＰＣ
ＭＬＳＩでは前述の３種類の仕事を配分して使い、一方
ＰＵでは同じ３２０クロックを、暗号化されているデー
タに復号化処理に使う。

本発明では、ＤＰＲＡＭを甲、乙、丙領域に分け、さら
にて、丙をそれぞれ２つのエリアに分割の上、あるブロ
ック時間帯内にてＰＣＭＬＳＩとＰＵが同一のメモリセ
ルを決して重復アクセスせめよう構成したから、ＰＣＭ
ＬＳＩもＰＵも共に、相手の作業との調整をとったり、
待ち時間を設けたりする必要は全くない。即ち、例えば
ＰＵは、このブロックが終了するまでの間に３２０クロ
ックを使って、丙１が丙２のエリアに復号済データを収
納するところまでを完了させれ ばよい。収納された、これら５組１０個の音信号データ
は、次のブロックにてＰＣＭＬＳＩにより、再生の下流
回路系に送り出される。上記のブロック構成は一例にす
ぎず、様々のブロック構成たとえば４組８個、８組１６
個などをとることができる。

つぎに、アドレスデスティネータにつき、説明する。

アドレスデスティネータは、前記のブロック毎のエリア
交換を自動的に行うための回路であり、第５図〔ａ〕の
例に示す構成をもつ。この図の例では、アドレスデータ
を８ビット構成としている。

アドレスデスティネータ（５０）は、フリップクロップ
（以下、ＦＦと示す）（５１）及びＰＣＭＬＳＩ側のア
ドレスサーバー（５２）と、ＰＵ側のアドレスサーバー
（５３）、さらにＤＰＲＡＭ（４０）より構成し、クロ
ック中をもとにしてブロックの開始に相当する時刻は発
生させた信号（５５）をＦＦ（５１）に入力、これによ
り信号（５５）が衣り度にＦＦの出力Ｑ（５６）とＱ（
５７）の極性（“Ｈ”と“Ｌ”、または１と０）が反転
する。即ち、ブロックが変る毎にＱは１から０、０から
１へと変り、一方、Ｑは０から１、１から０へと変る。

Ｑ（５６）、Ｑ（５７）ともに、値が１のときＤＰＲＡ
Ｍ（４０）の例えば乙１か丙１、値が０のとき乙２か丙
２のエリアを、それぞれ対応させる。いま、Ｑ（５６）
と、ＰＣＭＬＳＩを出すアドレスデータ（５８）（これ
にはＤＰＲＡＭ（４０）の甲領域へのアクセスも含まれ
る）をＰＣＭＬＳＩ側のアドレスサーバー（５２）に入
力し、その出力をＤＰＲＡＭ（４０）のＰＣＭＬＳＩ側
アドレスバス（５９）に出す。一方、Ｑ（５７）と、Ｐ
Ｕの出すアドレスデータ（６０）（これには、甲領域へ
のアクセスは含まれない）をＰＵ側のアドレスサーバー （５３）に入力し、その出力をＤＰＲＡＭ（４０）のＰ
Ｕ側アドレスバス（６１）に出す。尚、信号（５５）は
第７図に示す分周器にて作成し、そのクロック０はＸＴ
ＡＬ系が望ましい。

例として第３図〔ｂ〕に示した、２５６バイトのＤＰＲ
ＡＭを８ビットにてアドレシングする場合、甲領域１２
８Ｂ、乙１、乙にて、丙１、丙２がそれぞれ３２Ｂより
構成し、アドレスデータのｂ８が１にて甲を、０にて非
甲領域をそれぞれ対応させる。またｂ７が０にて乙領域
、１にて丙領域を、さらにｂ６が０にて乙１か丙１、ｂ
６が１にて乙２か丙２を、それぞれ対応させる。かくし
て乙１、乙にて、丙１、丙２内のメモリセルは、ｂ５内
至ｂ１にて固定できる。したがってＰＣＭＬＳＩは甲領
域つまり生データのかきこみとり出しのときはｂ８を１
とし、乙へのかきこみでｂ８＝０、ｂ７＝０、丙からの
よみ出しでｂ８＝０、ｂ７＝１とし、アクセスすべきメ
モリセルをｂ５内至ｂ１にて同定し、かくてこの信号を
（５８）としてＰＣＭＬＳＩ側のアドレスサーバーに送
り出す。

ここでｂ８＝０のときは、ｂ６は任意でよい。一方、Ｐ
Ｕは乙からのよみ出しのときｂ７を０、丙へのかきこみ
のときｂ７を１とし、アクセスすべきメモリセルのアド
レスをｂ５内虫ｂ１にて同定し、信号（６０）としてＰ
Ｕβのアドレスサーバーに送り出す。このときｂ６の値
は任意でよい。

ＰＣＭＬＳＩ側のアドレスサーバー（５２）は、ＰＣＭ
ＬＳＩの発したアドレスデータ（５８）を一担受け、そ
のｉ５ｂ８が１つまり甲振域を示すものなら全ビットを
そのままＰＣＭＬＳＩ側のＤＰＲＡＭアドレスバス（５
９）にのせ、もしｂ８が０、つまり非甲領域を示すもの
ならｂ８、ｂ７及びｂ５内至ｂ１の各ビットをそのまま
採用し、一方、第６ビットｂ６には、ＦＦ（５１）から
のＱ出力（５６）に対応した値を採用して、これらをＰ
ＣＭＬＳＩ側のＤＰＲＡＭアドレスバス（５９）にのせ
る。第５図〔ｂ〕はビット構成を示し、（イ）は甲領域
のアクセス、（２）は乙１にかきこみ、（３）は乙２に
かきこみ、（４）は丙１からよみ出し、（５）は丙２か
らよみ出しを、それぞれ示す。

ＰＵ側のアドレスサーバー（５３）はＰＵの発したｂ７
からｂ１のアドレスデータ（６０）を一担受け、そのう
ちでｂ６以外はこれらをそのまま採用し、一方ｂ６には
ＦＦ（５１）からのＱ出力（５７）に対応した値を採用
して、これらをＰＵ側のＤＰＲＡＭアドレスバス（６１
）にのせる。このとき、ＰＵは甲領域をアクセスするこ
とがないゆえ、ＤＰＲＡＭのＰＵ側アドレスの第８端子
を０に固定する。第５図〔ｂ〕の（６）は乙２からよみ
出し、（７）は乙１からよみ出し、（８）は丙２にかき
こみ、（９）は丙１にかきこみを、それぞれ示す。

つぎにアドレスサーバーにつき説明する。

アドレスサーバーとは、入力データのブロック毎に出力
値を反転させ、次のブロックまでその値を保持する性質
のＱ又はＱを入力値に用い、ＰＣＭＬＳＩやＰＵから入
力されたアドレスデータに加工を施して、ＤＰＲＡＭへ
のアドレスバス出力を生成する、アドレスバス出力生成
回路である。

加工の内容は、そのブロックに対応する期間内に入力さ
れたアドレスデータにつき、ブロックによらず変更の必
要のないビットはそのまま出力し、ブロック毎に値を変
更する必要のあるビットについては、ＱやＱの値より自
動生成させ、これと置きかえてアドレスバスに出力する
。

アドレスサーバーの例を、第６図に示す。

第６図〔ａ〕は、第５図〔ａ〕の構成および第３図〔ｂ
〕のＤＲＡＭメモ６領域に対応した、ＰＣＭＬＳＩ側の
アドレスサーバー（５２）の構成例にて、ゲート２（６
５）の第１系統から第５系統まで（６６）にはＰＣＭＬ
ＳＩから入ったアドレスデータＡ（５８）の下位５ビッ
ト分（６７）を接続、第６系統には（６８）第５図のＦ
Ｆ（５１）から信号Ｑ（５６）を入力、第７系統（６９
）と第８系統（７０）にはＡ（５８）のｂ７（７１）と
ｂ８（７２）を、それぞれ接続し、これら８つの系統の
ゲート２出力（７３）はＰＣＭＬＳＩ側のＤＰＲＡＭア
ドレスバス（５９）に接続する。ゲート２（６５）は論
理回路２（７４）の出力（７５）をゲート２のセレクト
端子Ｇ（７６）と結ぶことにより、（７５）の値に応じ
て開閉制御される。

論理回路１（７７）は、Ａ（５８）のｂ８（７２）が１
のとき出力（７８）を１とし、論理回路２（７４）はｂ
８（７２）が０のとき出力（７５）を１とする。いま、
Ａ（５８）入力のｂ８（７２）が０すなわち非甲領域（
４１ａ）を選択、ｂ７（７１）が０すなわち乙領域（４
１ｂ）を選択のとき第６系統（６８）に入力するＱ（５
６）の値により、乙領域のうちの２１（４２）か乙２（
４３）が決定できる。このとき、Ａ（５８）のｂ６（７
９）は、よみすてうる。いま例えばＱ（５６）の値とし
て０を入力すれば、乙２（４３）内のひとつのメモリセ
ルがＡ（５８）の下位５ビット（６７）にてきまる。こ
こで、Ｑ（５６）の値が１に変れば、乙２（４３）と入
れかわって乙１（４２）内のひとつのメモリセルがきま
る。かくて、Ｑ（５６）の値の反転により乙１（４２）
と乙２（４３）を容易に選択しうるし、よってＡ（５８
）を出力する前段の回路つまりＰＣＭＬＳＩは、乙１か
乙２かを意識する必要はなくなる。

ｂ７（７１）を１とすれば、丙領域（４１ｃ）となり、
上記乙領域でのべたと同様な、エリア１とエリア２即ち
丙１（４４）と丙（４５）の選択と切りかえが、Ｑ（５
６）の値により自動的になしうる。以上にて、ゲート１
（８０）は非導通のままとなる。さて、もしＡ（５８）
のｂ８（７２）が１、すなわち甲領域（４１）を選択し
ていれば、出力（７８）が１となり、ゲート１（８０）
のセレクト端子Ｇ（８１）に入力される結果、ゲート１
（８０）が導通となる一方、ゲート２（６５）は閉じら
れる。かくてＡ（５８）の８個のビットはそのままゲー
ト１（８０）を経てＤＰＲＡＭアドレスバス（５９）に
現れ、かくて甲領域内のメモリセルが、ｂ７内径至ｂ１
のビットによって選択される。したがってＰＣＭＬＳＩ
はエリア交換を一切考慮することなく、プログラム作成
と実行が可能となる。

以上のように動作するから、いま甲領域（４１）にエラ
ー訂正前のＤＡＴ再生データを格納し、乙領域（４１ｂ
）にはこの甲領域のデータにエラー訂正を施したデータ
を、さらに丙領域（４１ｃ）にはこの乙領域データにＷ
−１処理を施したデータを、それぞれ格納するよう構成
すれば、ブロック毎のエリア交換が自動的に行われ、デ
ータの再生を円滑に続行できる。

尚、甲領域に大サイズが必要なときはメモリを大とする
鯨にも、甲と非甲を等分割によらず、甲を大とするよう
分割することもできる。本発明による方法は、乙と丙の
分割が等分割でなくとも実施できる。例として、第６図
〔ｂ〕と〔ｃ〕に示すような、乙対丙のサイズが３対１
の場合を説明する。

全体で２５６バイトのＤＰＲＡＭ（８２）を１６バイト
より成る１６組に分け、乙１（８３）と乙２（８４）が
それぞれ３組４８バイト、丙１（８５）と丙２（８６）
が各々１組１６バイトより構成すると、アドレス表示は
８ビットにて、そのｂ７ｂ６ｂ５を〔ｂ〕に示すように
対応させる。甲はｂ８が１、非甲は０である。ｂ６とｂ
７に着目すると、両方が１のとき丙エリア（８９）、両
方とも１でないとき乙エリア（８８）であり、さらに丙
２（８６）のアドレス表示は丙１（８５）のそれのｂ５
を１としたもの、さらに乙２（８４）のアドレス表示は
、乙１（８３）のそれらのｂ５とｂ６に１を加えたもの
（桁あがりはｂ７に入れるものとする）であるから、以
上に着目してアドレスサーバーをＰＵ側にて作成した例
を第６図〔ｃ〕に示す。ＰＵは乙に関する命令はすべて
乙１のアドレスにて、また丙に関する命令はすべて丙１
のアドレスにて表示するよう決めておけば、ＰＵから入
力してくるアドレスデータ（６０）のうち、ｂ１ｂ２ｂ
３ｂ４とｂ８は、そのままＤＰＲＡＭに出力できる。ｂ
５ｂ６ｂ７につき、もしＦＦからのＱ出力が（５７）が
１なら乙１（８３）が丙１（８５）ゆえ、この３ビット はこのままゲート（９０）を開けてＤＰＲＡＭに出力す
る。Ｑ＝０のときは論理ゲート３（９３）にて丙２か乙
２かを決定し、丙２なら加算器（９４）、乙２ならゲー
ト（９５）を経由してＤＰＲＡＭに出力する。

第７図と第８図は本発明による装置の構成例で、ＤＡＴ
の再生装置に適用した例を示す。第７図はアドレスデス
ティネータつまりＦＦ（５１）と２基のアドレスサーバ
ー（５２）と（５３）及びＤＰＲＡＭ（４０）をＰＣＭ
ＬＳＩ（１００）やＰＵ（１０１）の外部に設けた例を
、第８図には（５１）と（５２）を（１００）の中に、
（５３）を（１０１）の中部に組込んだ例を示す。第８
図では、ＰＣＭＬＳＩ内のＱ出力（５７）をとり出し、
ＰＵ内のアドレスサーバー（５３）に入力する。ブロッ
クの開始に相当するタイミングは、クロックφ（１０２
）を分周してつくり、ＰＵに割込み（１０４）にて通知
するが、第７図のようにＮＭＩ入力（１０３）によるも
のと、第８図の如きＩＮＴ３入力（１０５）によるもの
との２通りが可能である。ＮＭＩはレスポンスが速く、
ステップ数も節約できるゆえ、本発明の構成のような高
速処理にてかつ、割込み前に復帰の必要のないケースに
は適切だが、マスクができぬため、ＷやＷ−１の更新作
業の際には、ＮＭＩによる作業中継をさけるべく、ＰＵ
（１０１）へのＮＭＩ入力（１０３）を断たねばならな
い。

そこで第７図に示す如く、ＦＦ（１１１）をＰＵにＩ／
Ｏポート出力（１１３）により制御し、そのＦＦ出力に
よりＴＧ（１１４）を必要期間だけ非導通としてブロッ
ク割込み（１０４）をしゃ断し、よってＮＭＩ入力を断
つ。

これにより、ＷやＷ−１の更新作業を中断なく進めうる
と同時に、ＦＦ（１１１）のＱ出力（１１５）をＤＰＲ
ＡＭのリセット端子Ｒ（１１６）にも投入することによ
り、丙１（４４）と丙２（４５）に残った古いデータが
、再生の下流回路系（９）に流れ続けて雑音発生するの
を防止できる。

第８図に示すＩＮＴ割込みの場合は、ＩＮＴ１（１７）
にてＷ８Ｗ−１の登録更新モードに入った際、先ずＩＮ
Ｔ３（１０５）をマスクすることで、ブロック割込み（
１０４）を殺しうる。また、ＩＮＴ１割込み（１１７）
があったとき、Ｉ／Ｏポート出力（１１８）を出し、Ｄ
ＰＲＡＭのリセット端子Ｒ（１１６）に投入すれば第７
図の場合と同様、雑音発生が防止できる他、デジタル出
力βＤ（１１９）の途中に設けたアナログスイッチ（１
２０）にてβＤをしゃ断するか、又はＰＣＭＬＳＩに設
けたホールト端子（１２１）経由にて、内部の各素子つ
まりＦＦ（５１）、アドレスサーバー（５２）、インタ
ーポレータ（１２２）、デジタルフィルタ（１２３）、
セレクタ（１２４）を一時停止させることにても、雑音
発生を防止できる。ＩＮＴ１割込みにてＷ８Ｗ−１の登
録更新モードに入ったら、キーボード（ １２５）からパラメータＰｊ（１２６）をキー入力し、
Ｐｊを生成ルチン２（１２７）に入力してＷとＷ−１を
生成させ、ＲＡＭ（１２８）に格納する。このとき、外
部の電子チケットなどと端子Ｈ（１２９）を経て交信す
ることで、料金精算を行わせることもできる。

尚、Ｗ＆Ｗ−１の登録更新モードに入るには、Ｗ＆Ｗ−
１の登録更新スイッチ（１３０）にてＩＮＴ１（１１７
）を入力する他、ＰＣＭＬＳＩからの入力データに応じ
て自動的に入るよう構成しうる。

本発明による装置の骨子は、限られたステート数にて多
くの仕事をこなすべく、前に定義したＡクラスのジョブ
をＰＣＭＬＳＩとＰＵにて分担処理し、みかけのステー
ト数を増加させるためにＤＰＲＡＭを用い、かつ連続処
理するためエリア分割して交互にアクセスする際、ハー
ドによるアドレスデスパッチングをして、切換えロスタ
イムを節約することである。よって、Ｂクラスのジョブ
つまりＷ＆Ｗ−１登録更新は、第７図又は第８図に示し
たようにＰＵにて実行する他にもＰＣＭＬＳＩ側にて実
行したり、さらに別組の処理機構を組入れることも可能
である。但し、登録更新にて生成させたＷやＷ−１は、
結局ＰＵが使用するゆえ、ＰＵ内部に置くか実行時に容
易にアクセスできるようにせねばならず、秘密保持上の
問題も生じる。よって本発明の効果は、Ｗ＆Ｗ−１の生
成、登録、アクセスと実行がＰＵ内にて一貫実行する構
成のとき、最大限発揮される。

尚、さらに複雑でステップ数の多い例えば復号化処理を
要するデータについては、マイクロプロセサ（μＰにて
示す）とアドレスデスティネータを複数個、シリアルに
つなぎ、分担理にて定めたブロック期間内に復号化を完
了させうる。この場合例えば最初のアドレスデスティネ
ータのＦＦからの出力Ｑ、Ｑを後続のそれらに入れると
よい。

かくして、例えばあるブロックのデータをＭ個のμＰと
Ｍ−１個のアドレスデスティネータにてシリアル処理さ
せると、最終のμＰから連続して処理済データが流れ出
る。デジタルオーディオの復号化など、処理手順が一方
向でループや分岐、フィードバックのない構造に最適で
ある。また、Ｗ−１は複数個のデータ間でのビット交換
やビット反転など既知技術の組合せで構成する。例えば
８０桁のビット交換とビット反転による総場合の数は （■８０Ｃｎ）×８０！ となる。

【図面の簡単な説明】

第１図は本発明の記録および再生方法の順序例を示すブ
ロック図で、〔ａ〕と〔ｂ〕は暗号化による記録方法、
〔ｃ〕と〔ｄ〕は復号化による再生方法、〔ａ〕は従来
の再生の下流回路系の構成例第２図は本発明の方法によ
る暗号化復号化の対象データの種類ごとのフロー図で、
〔ａ〕は特定部位対象の暗号化、〔ｂ〕は特定部位対象
の復号化、〔ｃ〕は定めた位置のデータ対象の暗号化、
〔ｄ〕は定めた位置のデータ対象の復号化、〔ｅ〕は定
めた位置の入手方法 第３図はデュアルポートＲＡＭのエリア分割例を示すも
ので、〔ａ〕はエリア分割と処理のながれ、〔ｂ〕はエ
リア分割とアドレシングの例第４図はＤＡＴレコーダの
再生タイミング図第５図〔ａ〕は本発明によるアドレス
デスティネータの構成図例、〔ｂ〕はデュアルポートＲ
ＡＭアドレスバスに出る信号のビット構成例第６図〔ａ
〕は本発明によるＰＣＭＬＳＩ側アドレスサーバの構成
図例、〔ｂ〕はデュアルポートＲＡＭのエリア分割例、
〔ｃ〕はＰＵ側アドレスサーバーの構成図例 第７図と第８図は、本発明の再生装置の構成例、を示す
。 １…デジタリ入力データ、２…暗号化加工、３…エラー
対策、４…記録回路系、５…暗号化とエラー対策の兼用
処理、６…デジタル入力データ、７…エラー処理、８…
復号化処理、９…再生の下流回路系、１０…エラー処理
２と復号化の兼用処理、１１…エラー処理１、１３…補
間回路、１４…デジタルフィルタ、１５…ＤＡコンバー
タ、２０…ランダムに対象データＤ決定、２１…Ｄの暗
号化、２２…Ｄの頭にｎビットの印を付加、ニ３…イン
タリーピングを施して記録、２４…入力データにデイッ
タリービングを施す、２５…エラー処理、２６…ｎビッ
ト印の有無、２７…復号化、２８…あらかじめ定めた位
置のデータか？、２９…あらかじめ定めた位置の情報Ｋ
、３０…記録媒体、３１…メモ、３２…キー入力、３３
…記録媒体上の暗号化した位置情報、３４…メモリ上の
パラメータＲ又はキー入力のパスワード ３５…位置情報の復号手順、４０…デュアルポートＲＡ
Ｍ、４１…甲領域、４１ａ…非甲領域、４１ｂ…乙領域
、４１ｃ…丙領域、４２…乙１エリア、４３…乙２エリ
ア、マ４…丙１エリア、４５…丙２エリア、４６…ＰＣ
ＭＬＳＩによるエラー訂正処理、４７…Ｗ−１、４８…
再生の下流回芙系に送出されるデータ、４９…アドレス
データのビット構成、５０…アドレスデスティネータ、
５１…フリップフロップＦＦ、５２…ＰＣＭＬＳＩ側の
アドレスサーバー、５３…ＰＵ側のアドレスサーバー、
５５…信号、５６…出力Ｑ、５７…出力Ｑ、５８…ＰＣ
ＭＬＳＩの出すアドレスデータ、５９…ＰＣＭＬＳＩ側
アドレスバス、６０…ＰＵ側の出すアドレスデータ、６
１、ＰＵ側のアドレスバス、６５…ゲートにて、６６…
第１内至第５系統、６７…５８の下位５ビット分、６８
…第６系統、６９…第７系統、７０…第８系統、７１…
５８の第７ビット、７２…５８の第８ビット、７３…ゲ
ート２出力、７４…論理回路にて、７５…７４の出力、
７６…６５のセレクト端子、７７…論理回路１、７８…
７７の出力、７９…５８の第６ビット、８０…ゲート１
、８１…８０のセレクト端子 ８２…２５６ＢのＤＰＲＡＭ、８３…乙１、８４…乙に
て、８５…丙１、８６…丙にて、８７…甲、８８…乙、
８９…丙、９０…ゲート、９１…論理ゲート１、９２…
論理ゲートにて、９３…論理ゲート３、９４…加算回路
、９５…ゲート、１００…ＰＣＭＬＳＩ、１０１…ＰＵ
、１０にて、クロックφ、１０３…ＮＭＩ入力、１０４
…ブロック割込み、１０５…ＩＮＴ３入力、１０６…生
データ、１０７…ＰＣＭＬＳＩ側のデータバス、１０８
…ＰＵ側のデータバス、１０９…分周器、１１０…分周
器、１１１…ＦＦ、１１２…Ｉ／Ｏポート、１１３…Ｉ
／Ｏポート出力、１１４…トリガーゲートＴＧ、１１５
…１１１のＱ出力、１１６…４０のリセット端子Ｒ、１
１７…ＩＮＴ１、１１８…２／３ポート出力、１１９…
デジタル出力βＤ、１２０…アナログスイッチ、１２１
…ホールト端子、１２２…インターポレータ、１２３…
デジタルフィルタ、１２４…セレクタ、１２５…キーボ
ード、１２６…パラメータＰγ、１２７…生成ルチンΤ
、１２８…ＲＡＭ、１２９…電子チケットとの交信端子
Ｈ、１３０…Ｗ＆Ｗ−１登録更新スイッチ、１３１…録
音モードスイッチ、１３２…ＩＮＴ２入力、１３３…Ｐ
ＵのＣＰ Ｕ、１３４…エラー検出訂正器

Claims (1)

1. 【特許請求の範囲】 １、デジタル入力データに、暗号化処理を施したのちエ
   ラー対策を施した出力より、記録データを作成する暗号
   化つきデジタルオーディオ、デジタルビデオ及びデジタ
   ル情報の記録方法および装置の構成 ２、デジタル入力データに、インタリービングなどエラ
   ー対策の手順そのものを暗号化手段として処理を施した
   出力より、記録データを作成する暗号化つきデジタルオ
   ーディオ、デジタルビデオ及びデジタル情報の記録方法
   および装置の構成 ３、暗号化されたデジタル入力データをエラー訂正し、
   ついで暗号の復号化処理を施したのち、あるいは入力デ
   ータを復号化処理し、ついでエラー訂正を施したのち、
   本文に示す再生の下流回路系に入力する、復号化つきデ
   ジタルオーディオ、デジタルビデオ及びデジタル情報の
   再生方法および装置の構成 ４、エラー対策１に加えてエラー対策２を暗号化加工の
   手順と兼ねて加工したデジタル入力データに、エラー処
   理２と復号化を兼ねた処理を施し、ついでエラー処理１
   を施したのち、本文に示す再生の下流回路系に入力する
   、復号化つきデジタルオーディオ、デジタルビデオ及び
   デジタル情報の再生方法および装置の構成 ５、データの暗号化に際し、記録すべきデータ群のうち
   一部のみを暗号化し、当該データに印を添加する、特許
   請求の範囲１又は２項記載の暗号化つきデジタルオーデ
   ィオ、デジタルビデオ及びデジタル情報の記録方法 ６、データの復号化に際し、印の添加されたデータのみ
   を検出してこれを復号化する、特許請求の範囲３又は４
   項記載の復号化つきデジタルオーディオ、デジタルビデ
   オ及びデジタル情報の再生方法 ７、データの暗号化に際し、ブロックやフレームなどの
   あらかじめ定めた位置にあるデータのみを暗号化する、
   特許請求の範囲１又は２項記載の暗号化つきデジタルオ
   ーディオ、デジタルビデオおよびデジタル情報の記録方
   法。 ８、データの復号化に際し、ブロックやフレームなどの
   あらかじめ定めた位置にあるデータのみを復号化する、
   特許請求の範囲３又は４項記載の復号化つきデジタルオ
   ーディオ、デジタルビデオおよびデジタル情報の再生方
   法 ９、メモリの乙領域をエリア乙１とエリア乙２に、丙領
   域をエリア丙１とエリア丙２などにそれぞれ分割し、あ
   る同一ブロックやフレーム期間内にて、ＰＣＭＬＳＩが
   乙領域のひとつのエリア例えば乙１にエラー訂正済のデ
   ータをかきこみ一方、ＰＵは乙領域の別のエリア、この
   ばあい乙２から、ひとつ前のブロック又はフレーム期間
   内にＰＣＭＬＳＩがかきこんでおいたデータをよみ出し
   、また、その同じ期間内にて、ＰＵがメモリの丙領域の
   ひとつのエリア、たとえば丙２に復号化処理済のデータ
   をかきこむ一方、ＰＣＭＬＳＩは丙領域の他のエリア、
   このばあい丙１から、ひとつ前のブロック又はフレーム
   期間にてＰＵがかきこんでおいた復号化処理済データを
   よみ出すものとし、続く次の期間にては、前述のエリア
   を逆転してそれぞれ実行し、これを繰り返す構成の、デ
   ジタルオーディオ、デジタルビデオ及びデジタル情報の
   再生方法及び装置の構成 １０、入力データのブロックやフレーム等の開始時又は
   定めたタイミングに、フリップフロップに信号入力し、
   その出力Ｑと、ＰＣＭＬＳＩの出すアドレスデータをＰ
   ＣＭＬＳＩ側のアドレスバス出力生成回路に入力し、そ
   の出力をデュアルポートＲＡＭのＰＣＭＬＳＩ側アドレ
   スバスに送り出し、一方、出力＠Ｑ＠と、ＰＵの出すア
   ドレスデータをＰＵ側のアドレスバス出力生成回路に入
   力し、その出力をデュアルポートＲＡＭのＰＵ側アドレ
   スバスに送り出す、アドレス指示回路の構成 １１、入力データのブロックやフレーム等ごとに出力値
   を保持するＱ又は＠Ｑ＠を入力値に用い、そのブロック
   やフレーム等に対応する期間内に入力されたアドレスデ
   ータにつき、ブロックやフレーム等によらず変更のない
   ビットはそのまま出力し、ブロックやフレーム等ごとに
   値を変更すべきビットについては、当該Ｑ又は＠Ｑ＠よ
   り自動生成させた値と置きかえてアドレスバスに出力す
   る、アドレスバス出力生成回路の構成