JPH01106529A - 受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は受信装置、特に受信特性を自動的に設定する受
信装置に関する。

〈従来の技術〉 従来、信号を例えば一般の公衆回線の様な通信路を介し
て確実にデータ伝送を行うに際してその周波数特性を第
６図（ａ）に示す、又１１４は等化器であり、該等化器
１１４の周波数特性を第６図（ｂ）に示す。図から明ら
かな様に等化器の周波数特性（第６図（ｂ））は、回線
の同特性の逆特性に設定されており１合成特性第６図（
Ｃ）（両特性のコンボリューション結果１周波数領域で
は単なる乗算）か、使用帯域内でフラットになり結果的
に無歪の信号伝送が可能になる。つまり等化器１１４の
役割は回線特性の逆特性を作り出す事にある。

通常この等化器の等化特性を作り出すためにはデータの
送信前に予めトレーニングデータと呼ばれる規格化され
たデータを送信し、このデータを受は取りながら等化特
性を自動設定する様にしていた。

〈発明の解決しようとする問題点〉 しかしながら上述の従来の技術においてはトレーニング
データな例えば１ビツト受は取る毎に等化特性を演算し
て、自動設定を行う様にしていたので、かかる自動設定
を完了するまでのトレーニング時間が比較的長く必要で
あった。

単に一ケ所にデータを送信する際にはこのトレーニング
時間の短長はそれほど問題にならないが同じデータを複
数の箇所、例えば２０〜３０にものぼる箇所に同時に送
信する様な回報の場合にはこのトレーニング時間の大き
さが通信時間全体に影響を大きく与えることになり、迅
速な通信の妨げになる傾向があった。

またこの様な問題点は等化器の自動設定に限らず、受信
装置の他の受信特性の自動設定についても同様に発生す
る問題点であった。

本発明は上述の問題点に鑑み、受信特性を速やかに短時
間で自動設定を行うことが出来る受信装置を提供するこ
とを目的とする。

く問題点を解決する手段〉 本発明の受信装置は上述の問題点に鑑み入力データを複
数サイクルにわたって格納する手段、入力データを前記
格納手段に格納する毎に該手りに格納されたデータを複
数回読み出して受信特性を設定する手段とを有する。

く作用〉 上記構成に於て前記格納手段にデータを格納する毎に格
納されたデータを複数回読み出して受信特性が自動設定
される。

〈実施例〉 以下説明する実施例ては、過去の受信（トレーニング）
データを利用し、従来の１回の等化時間内に複数回等化
のための設定を行い直すことにより、ファーストトレー
ニングを実現する等化器が開示されるが本発明はかかる
等化器に限定されるものではない。

近来、以上の様なディジタル信号処理にディジタルシグ
ナルプロセッサ（以下ＤＳＰと略す）が用いられる事が
多い。これは高速な積算器を組み込んだプログラマブル
な集積回路である。

特に最近はこのＤＳＰの処理速度が向上され積和演算か
１５０　ｎ５ｅｃ程度で実現出来る様になった。

本実施例に示される装置は、この様な高速のＤＳＰ処理
を利用してマルチ処理等の複雑な処理を行わなくとも簡
単に実現出来る。

以下本発明の実施代を図面を用いて詳細に説明する。尚
、説明はＤＳＰを用いる事を前提として行う。

第１図は本発明の一実施例の自動等化器の構成を示すブ
ロック図である。第１図中−点鎖線内１１４は前述した
等化器部であり、トランスバーサルフィルタ構成となっ
ており、受信データ遅延素子である受信データシフトレ
ジスタ２００、該レジスタ値と乗算器２０２で乗算され
るタップゲインレジスタ２０１及び乗算結果を総和する
和算器２０３から成る。

１１５は等化器１１４によって等化された信号がどのデ
ータに対応するかを推測して判定する判定器であり、判
定出力（送信信号推測値）八 ａｋと等化出力ｙｋから誤差信号計算部で、誤差信号ｅ
ｋが求められ、同信号を基に後述したＭＳＥでタップゲ
インがタップゲインレジスタ設定回路２０９により計算
される。

周知の様にタップゲイン（Ｃ−８〜ＣＳ）を時間軸で示
したものは等化器の単位インパルス応答と呼ばれ第６図
（ｂ）に示した周波数特性を逆フーリエ変換したものに
等しい。又２０３は加算器であり、結果等化器出力信号
Ｙｋは以下の式となる。

Ｙｋ＝　　Σ　Ｃ１Ｒｋ−ｉ・・・・・・　（１）式自
動等化とは、データ受信時自動的に同タップゲインを適
時定めることであり、回線特性か未知である為、データ
通信に先たって送・受信間であらかじめ定められたデー
タを伝送するトレーニングが行われる。

一般にタップゲイン（Ｃ−８〜ＣＳ）の計算は、　Ｍｅ
ａｎ　５ｑｕａｒｅ　Ｅｒｒｏｒ法（前記ＭＳＥ法）を
用い、以下の式て逐次計算される。

Ｃン・・ｑ回目に定められるタップゲインα　・・・収
束係数（α〈〈１） ａｋ・・・受信信号ａｋの予測値 （トレーニング時　ａｋ＝ａｋ） 上記計算はトレーニング時以後のデータ通信時即ちデー
タが送られて来る毎にも行なわれ、ゆるやかな回線特性
の変動に追従する。

ここで本発明ては等化器１１４に入力する受信データＲ
ｋを格納するリードライトメモリＲＡＭ　２０４を設け
、数サイクル過去にさかのぼり受信データをＲＡＭ　２
０４へ格納する手段をもち、さらにそのＲＡＭ　２０４
から等化器１１４の受信データシフトレジスタ２００ヘ
データを転送する手段を設けたことが特徴になっている
。

該ＲＡＭ２０４に格納しておく受信データＲｋは例えば
第２図（ａ）に示す様にシフトレジスタ２００のレジス
タ長毎に系列を区切り第２図（ｂ）に示す様にＲＡＭ２
０４内に格納しておく。

２０９は計算部２１０から出力された誤差信号に応じて
以下の計算°を行い、タップゲインレジスタの夫々のデ
ータをセットするタップゲインレジスタ設定回路、２１
２はタップレジスタゲイン設定回路２０９に計算及びレ
ジスタ２０１へのデータの出力を行わせるコントローラ
、２１４は誤差信号計算部２１０で得られた誤差信号ｅ
ｋと比較すべき基準信号を発生する基準値発生回路、２
１６は基準信号と誤差信号ｅｋとを比較し、基準信号よ
り小さくなった際にトレーニング終了信号を発生するト
レーニング終了判別回路、２１Ｂはコントローラ２１２
の動作状態に応じてＲＡＭ２０４の書き込み、読み出し
状態を制御するＲＡＭコントローラ、２２０は受信デー
タの１ビツト毎の区切りを判別するビット判別回路であ
る。

次に以上の様に構成される本発明の実施例の動作を第３
図のフローチャートを用いて説明する。

先ず、受信データＲｋが１個入力検知されたならば（Ｓ
−１）、Ｒｋを受信データシフトレジスタ２００へ入力
すると共に（Ｓ−３）ＲＡＭ２０４へも入力する（Ｓ−
５）。

ＲＡＭ２０４の入力アドレスはＲＡＭコントローラ２１
８により発生されたアドレスポインタ（ＡＰ）２０５で
予め設定しておく。

次にコントローラ２１２は等化機能の動作である出力Ｙ
ｋ計算、判定、タップゲインＣｆＬ調整（ＭＳＥ法（２
）式による。）を行なう。従来の方法ではこの時点で次
の受信データＲｋ入力待ちになるが本実施例においては
ＤＳＰにより上述の演算を超高速に行なうので、次のデ
ータＲｋ＋１を受信するまでの空時間ができ、この空時
間を利用して、ＲＡＭ２０４へ格納しておいた以前の受
信データをＲＡＭコントローラ２１８を動作させて例え
ばアドレスポインタ値を乱数的に発生させ、読み出すこ
とによって、受信データシフトレジスタ２００へ転送し
このデータを用いて再びタップゲインを設定して等化を
行なうものである。この再等化はＤＳＰの処理速度に応
じた空時間に従ってその回数を定めておきその回数か終
了した時点で受信データＲｋ入力待ち状態にするように
なっていざ。第２図（ｃ）はこのデータ受信（ａ）とＲ
ＡＭからの読み出しくｂ）とのタイミングを示すタイミ
ングチャートであり、この図では受信データを受は取っ
てからＲＡＭ　２０４から２回にわたってデータを読み
出してタップゲインを設定する例を示している。

尚前述のＲＡＭ２０４からのデータ読み出しによる等化
動作時に用いる受信データはＲＡＭ２０４のアドレスポ
インタ２０５から発生される任意の値に設定することに
より、決定できる。

以上の様に本実施例に依れば従来の１回等化時間に於て
複数回等化動作を行なうことが出来る為、従来と比べて
トレーニング終了信号が出力されるまでの時間（トレー
ニング時間）を数分の１に短縮することが出来る。又、
その為の構成もデーター時格納用のＲＡＭを設けるだけ
という簡単なもので済む、又、同ＲＡＭは現在ＤＳＰに
内蔵されているものでも良′い為、殆どハード面を変更
しないで実施できる。

又本実施によれば従来ＣＣＩＴＴによって規格化されて
いたトレーニングデータなそのまま使用できる。したが
ってトレーニングデータとして規格外の特別なデータを
使用する必要がなく、このため構成を簡単なものとする
ことが出来る。

次に前述した実施例の等化器を組み込むべきモデムの構
成について説明する。このモデムの概要を第４図に示す
０図中点線で囲んだ部分がモデムに含まれる部分である
。

１００は送信ディジタル信号を発生する送信端末、又１
１８は同信号を受信する受信端末である。

１０１は受信側で信号の区切りを明確にする等の役目を
果たし、送信データを白色化するスクランブラであり、
１０２はスクランブラ出力信号をトリビット、ダイビッ
ト毎等に符号を割り付ける符号器であり、１０３は、信
号の符号量干渉を防止する為のパルス成形フィルタ（ロ
ールオフフィルタ）である。

１０４は信号を搬送波に乗せる変調器である。この変調
方式はデータ転送スピード等により種々有り、代表的な
ものに、搬送波の位相を変化させる位相変調（ＰＳＫ）
、同周波数を変化させる周波数変調（ＦＳＸ）、同振巾
を変化させる振巾変調（ＡＭ）及び同振巾、同位相を変
化させる直交振巾変調（ＱＡＭ）がある。変調器１０４
で変調された信号はアナログ回線に送出すべくＤ／Ａ変
換器１０５でアナログ回線に変換されローパスフィルタ
１０６により余分な高調波成分が取り除かれ伝送路へ伝
送される。

受信側に゛おいて、伝送信号はその伝送帯域外の成分を
バンドパスフィルタ１１０で除去され受信側で扱う信号
レベルにＡＧＣｌ　ｌ　ｌで制御され、さらにＡ／Ｄ変
換器１１２でディジタル信号化され、復調器１１３で元
の信号（変調前の信号）に復調される。

１１４は第１図に示した等化器である。これにより本来
の伝送信号が抽出される。

この等化器出力信号は、判定器１１５により符号ポイン
ト点に判定しさらに、復号器１１６で復号され、スクラ
ンプ７１０１で白色化した信号を元に戻す。

以上説明した実施例においては、ディジタル信号処理を
施す為にＤＳＰを用いる事を前提としたが本発明はこれ
に限るわけでは無く、マイコンによって演算処理を行な
う様にしてもよい。

又等化器の構成としては、データ遅延素子の遅延時間を
変調周期としたものについて述べたが本発明はこれに限
定されるわけでは無く、例えばダブルサンプリング等化
法（通信方式研、究会昭４９．５月「タイミング位相ず
れを吸収する等化法」参照）にもそのまま適用できる。

　　　−また本発明は前述の等化器に限るものではなく
、他の受信特性の自動設定例えば第４図に示したＡＧＣ
１１１において実施する様にしてもよい。

以上説明した様に本実施例に依れば過去に受信したデー
タを用いる為に、メモリを用いるという簡単な構成で、
かつ規格上のトレーニング信号をそのまま利用できるフ
ァーストトレーニングが可能になった。

又、信号処理装置としてＤＳＰを用いる場合、データ格
納用メモリとして内蔵ＲＡＭを用いることが可能な為、
何ら構成上変えることなしに実現できる。

又規格上のトレーニングデータを利用できる高い情報伝
送が可能になる。

この様な高い利用効率は前述した回報の様な場合には特
に効率が大きい。

【図面の簡単な説明】

第１図は本発明の一実施例の等化器の構成を示すブロッ
ク図。 第２図（ａ）、（ｂ）はメモリ格納データを説明する為
の図、第２図（ｃ）は受信データとＲＡＭからの読み出
しタイミングを示すタイミングチャート、 第３図は、第１図に示した実施例の動作を説明するフロ
ーチャート、 第４図は本発明を適応すべきモデムの概略構成図。 第５図は等化器の概要を示すブロック図、第６図（ａ）
、（ｂ）は回線及び等化器周波数特性、 第６図（ｃ）は合成特性である。 １１４−・・等化器 ２００・・・受信データシフトレジスタ２０１−・・タ
ップゲインレジスタ ２０３・・・和算器 ２０４・−ＲＡ　Ｍ ２０５−・・アドレスポインタ ２１Ｂ−ＲＡＭコントローラ 第２図Ｃｂ） 毛２図（Ｃ） ％　６２　（ｃＬ）　　　　　％　ｂ　ＣＣｂ）第３図
（Ｃ）

Claims (2)

【特許請求の範囲】
1. （１）受信データに応じて受信特性を自動設定する受信
   装置であって、 入力データを複数サイクルにわたって格 納する手段、入力データを前記格納手段に 格納する毎に該格納手段に格納されたデー タを複数回読み出して受信特性を設定する 手段とを有することを特徴とする受信装 置。
2. （２）前記受信特性は等化器の等化特性であることを特
   徴とする特許請求の範囲第１項記 載の受信装置。