JPH01108758A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH01108758A JPH01108758A JP62267282A JP26728287A JPH01108758A JP H01108758 A JPH01108758 A JP H01108758A JP 62267282 A JP62267282 A JP 62267282A JP 26728287 A JP26728287 A JP 26728287A JP H01108758 A JPH01108758 A JP H01108758A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置およびその製造方法に関し
、特に薄いシリコン酸化膜を介し２つの導電層が対峙す
る、例えば容量素子の如き回路素子を基板上に備える半
導体集積回路装置に関する。
、特に薄いシリコン酸化膜を介し２つの導電層が対峙す
る、例えば容量素子の如き回路素子を基板上に備える半
導体集積回路装置に関する。
第５図（ａ）および（ｂ）！それぞれ従来のＭＯ８型半
導体集積回路装置内に形成される容ｊｋ紫子部の平面図
およびそのＢ−Ｂ’断面図である。この容量素子はシリ
コンゲートＭＯＳトランジスタと共に、その製造プロセ
スを用いて形成されたもので、例えば、Ｎ型シリコン基
板ｌ上にＰ型ウェル２を形成し、ついで周知のロコス（
ＬＯＣＯ８）技術によシ厚いフィールド酸化膜８および
薄いゲート酸化ＭＩＯを形成した後、ケート酸化膜ｌＯ
領域内のＰｑウェル２の表面近傍に下部電極となるＮ型
拡散層１３に形成し、同じくゲート酸化３１１１０上に
上部電極となる多結晶シリコン層１４を形成したもので
、史にこの上部電極上に多結晶シリコン酸化ＰｉＡ１７
が、また、下部電極Ｓ引出用の高濃度Ｎ型虻散層２０９
層間絶縁膜２ｔ、コンタクト２２゜２３および金属配Ｉ
Ｍ２４がそ扛ぞれ形成さｎて集積回路装置としての構成
をとる。この容−ｉ素子は下部電極のＮ型拡散層１３が
比較的高濃度であるので電圧依存性が殆んどなく、上部
電極の多結晶シリコン層１４に印加する電圧が（−）
１０ Ｖ〜（＋）１０■の範囲内であれば常に一定の容
量値を得られるのが利点である。半導体集積回路装置で
は、容量素子は一般に１トランジスタ記憶装置のセル構
成に用いられるが、このセル構成では下部電極引出用の
高濃度Ｎ型拡散層２０はＭＯＳ）ランジスタのソースま
たはドレインの拡散層と共用され、また一方、誘電体膜
はＭＯＳ）ランジスタのゲート酸化膜と同一工程で形成
されるのが通常である。
導体集積回路装置内に形成される容ｊｋ紫子部の平面図
およびそのＢ−Ｂ’断面図である。この容量素子はシリ
コンゲートＭＯＳトランジスタと共に、その製造プロセ
スを用いて形成されたもので、例えば、Ｎ型シリコン基
板ｌ上にＰ型ウェル２を形成し、ついで周知のロコス（
ＬＯＣＯ８）技術によシ厚いフィールド酸化膜８および
薄いゲート酸化ＭＩＯを形成した後、ケート酸化膜ｌＯ
領域内のＰｑウェル２の表面近傍に下部電極となるＮ型
拡散層１３に形成し、同じくゲート酸化３１１１０上に
上部電極となる多結晶シリコン層１４を形成したもので
、史にこの上部電極上に多結晶シリコン酸化ＰｉＡ１７
が、また、下部電極Ｓ引出用の高濃度Ｎ型虻散層２０９
層間絶縁膜２ｔ、コンタクト２２゜２３および金属配Ｉ
Ｍ２４がそ扛ぞれ形成さｎて集積回路装置としての構成
をとる。この容−ｉ素子は下部電極のＮ型拡散層１３が
比較的高濃度であるので電圧依存性が殆んどなく、上部
電極の多結晶シリコン層１４に印加する電圧が（−）
１０ Ｖ〜（＋）１０■の範囲内であれば常に一定の容
量値を得られるのが利点である。半導体集積回路装置で
は、容量素子は一般に１トランジスタ記憶装置のセル構
成に用いられるが、このセル構成では下部電極引出用の
高濃度Ｎ型拡散層２０はＭＯＳ）ランジスタのソースま
たはドレインの拡散層と共用され、また一方、誘電体膜
はＭＯＳ）ランジスタのゲート酸化膜と同一工程で形成
されるのが通常である。
しかしながら、かかる構造の容量素子は上部電極となる
多結晶シリコン層１４がゲート酸化膜ｌＯ−上に長大に
形成されるので一般に絶縁耐圧不良の製品が製造され易
い。
多結晶シリコン層１４がゲート酸化膜ｌＯ−上に長大に
形成されるので一般に絶縁耐圧不良の製品が製造され易
い。
第６図（ａ）〜（ｄ）は従来の半導体容量素子の部分製
造工程図で、特にゲート酸化膜１０上に多結晶シリコン
層１４を形成する工程を詳しく述べたものである。既に
説明したように、例えばＮ型シリコン基板１上にＰ型ウ
ェル２をまず形成し、ついで周知のロコス（ＬＯＣＯ８
）技術により厚いフィールド酸化膜８および薄いゲート
酸化膜１０を形成した後、ゲート酸化膜１０を通しリン
・イオン（３１Ｆ＋）を注入してＮ型拡散層１３を形成
し、更にこの全面に多結晶シリコン層１４を成長させる
と共に多結晶シリコン層１４上にレジスト・マスク１５
をパターニング形成する（第６図（ａ）参照）。
造工程図で、特にゲート酸化膜１０上に多結晶シリコン
層１４を形成する工程を詳しく述べたものである。既に
説明したように、例えばＮ型シリコン基板１上にＰ型ウ
ェル２をまず形成し、ついで周知のロコス（ＬＯＣＯ８
）技術により厚いフィールド酸化膜８および薄いゲート
酸化膜１０を形成した後、ゲート酸化膜１０を通しリン
・イオン（３１Ｆ＋）を注入してＮ型拡散層１３を形成
し、更にこの全面に多結晶シリコン層１４を成長させる
と共に多結晶シリコン層１４上にレジスト・マスク１５
をパターニング形成する（第６図（ａ）参照）。
第６図（ｂ）はこのレジスト・マスク１５を介ｕて多結
晶シリコン層１４ｔ−ドライエ、チングし、ついでマス
ク除去を行った状態図である。このように多結晶シリコ
ン層１４をパターニングし、下層のＮ型拡散層を一部露
出させるのはこの露出領域に下部電極引出用のＮ型拡散
層２（ｌ形成するためである。しかし、多結晶シリコン
層１４をドライエ、チングする際、バッファ（Ｂｕｆｆ
ｅｒ ）酸化膜としての役割を果すゲート酸化膜１０は
このドライエ、チングにより若干ながら表面が荒ｎ膜厚
が不均一になる。
晶シリコン層１４ｔ−ドライエ、チングし、ついでマス
ク除去を行った状態図である。このように多結晶シリコ
ン層１４をパターニングし、下層のＮ型拡散層を一部露
出させるのはこの露出領域に下部電極引出用のＮ型拡散
層２（ｌ形成するためである。しかし、多結晶シリコン
層１４をドライエ、チングする際、バッファ（Ｂｕｆｆ
ｅｒ ）酸化膜としての役割を果すゲート酸化膜１０は
このドライエ、チングにより若干ながら表面が荒ｎ膜厚
が不均一になる。
従って、この荒れたゲート酸化膜ｌＯは、第６図（Ｃ）
に示すように一旦フ、酸系の溶液でウェットエツチング
され除去される。この工程の目的は荒れた膜厚の不均一
な酸化膜を取ることと、膜厚が均一でさらに膜質の良い
薄いシリコン酸化膜を得ることの２つから成るもので絶
対不可欠な工程である。このシリコン酸化膜は、続いて
行う下部電極引出用の高濃度Ｎ型拡散層２０（すなわち
、ＭＯＳトランジスタのソースまたはドレイン拡散層）
を形成するためのヒ素（ｆ ＠Ａ ｓ＋ ）の高濃度イ
オン注入工程に必要なもので、十分薄くまた膜厚の均一
なものでなくてはならない。
に示すように一旦フ、酸系の溶液でウェットエツチング
され除去される。この工程の目的は荒れた膜厚の不均一
な酸化膜を取ることと、膜厚が均一でさらに膜質の良い
薄いシリコン酸化膜を得ることの２つから成るもので絶
対不可欠な工程である。このシリコン酸化膜は、続いて
行う下部電極引出用の高濃度Ｎ型拡散層２０（すなわち
、ＭＯＳトランジスタのソースまたはドレイン拡散層）
を形成するためのヒ素（ｆ ＠Ａ ｓ＋ ）の高濃度イ
オン注入工程に必要なもので、十分薄くまた膜厚の均一
なものでなくてはならない。
しかしながら、この荒れたゲート酸化膜１０をウェット
エツチング法で除去すると、多結晶シリコン層１４の側
面下におけるゲート酸化膜１０まで虹サイドエツチング
されてしまう。第６図（Ｃ）はこの状態をよく示してい
る。従って、つぎの第６図（ｄ）の工程で熱醗化を行い
、このＮ型拡散層１３の露出領域上に薄いシリコン熱酸
化膜１８を多結晶シリコン酸化膜１７と共に形成したと
してもす４ドエツチングされた隙間１６は残シ、その後
層間絶縁膜２１ｔ−常圧ＣＶＤ法で成長させこの隙間１
６を埋めたとしても、この部分の絶縁耐圧は通常のゲー
ト酸化膜１０の絶縁耐圧よシも低下し、また、大きなバ
ラツキを示すようになる。
エツチング法で除去すると、多結晶シリコン層１４の側
面下におけるゲート酸化膜１０まで虹サイドエツチング
されてしまう。第６図（Ｃ）はこの状態をよく示してい
る。従って、つぎの第６図（ｄ）の工程で熱醗化を行い
、このＮ型拡散層１３の露出領域上に薄いシリコン熱酸
化膜１８を多結晶シリコン酸化膜１７と共に形成したと
してもす４ドエツチングされた隙間１６は残シ、その後
層間絶縁膜２１ｔ−常圧ＣＶＤ法で成長させこの隙間１
６を埋めたとしても、この部分の絶縁耐圧は通常のゲー
ト酸化膜１０の絶縁耐圧よシも低下し、また、大きなバ
ラツキを示すようになる。
これは、多結晶シリコン酸化膜および常圧ＣｖＤ絶縁絶
縁膜質がシリコン熱酸化膜に比べて荒く、多孔質である
ことに起因している。この絶縁耐圧不良が発生する確率
はゲート酸化膜１０領域内に位置する多結晶シリコン層
１４側面の周囲長に依存する。従りて、通常のシリコン
ゲー）ＭＯＳトランジスタのようなトランジスタ幅の比
較的短い素子においては、絶縁耐圧の不良発生の頻度は
極めて少ないが、容量素子のように多結晶シリコン層１
４側面の周囲長が長いものは薄いシリコン酸化膜の端部
において絶縁耐圧不良を起こす危険度が高いので、集積
回路装置の電気的特性を損ない、また、信頼性を低下さ
せる。この絶縁耐圧不良発生の問題は容量素子だけでな
く特に大きな絶縁耐圧が要求される高耐圧ＭＯ８）ラン
ジスタ素子において亀共通の問題点として存在する。
縁膜質がシリコン熱酸化膜に比べて荒く、多孔質である
ことに起因している。この絶縁耐圧不良が発生する確率
はゲート酸化膜１０領域内に位置する多結晶シリコン層
１４側面の周囲長に依存する。従りて、通常のシリコン
ゲー）ＭＯＳトランジスタのようなトランジスタ幅の比
較的短い素子においては、絶縁耐圧の不良発生の頻度は
極めて少ないが、容量素子のように多結晶シリコン層１
４側面の周囲長が長いものは薄いシリコン酸化膜の端部
において絶縁耐圧不良を起こす危険度が高いので、集積
回路装置の電気的特性を損ない、また、信頼性を低下さ
せる。この絶縁耐圧不良発生の問題は容量素子だけでな
く特に大きな絶縁耐圧が要求される高耐圧ＭＯ８）ラン
ジスタ素子において亀共通の問題点として存在する。
本発明の目的は、上記の情況に鑑み、容量素子の如き薄
いシリコン酸化膜を介し２つの導電層が対峙する素子構
造体に大きな絶縁耐力を付与し得る構造の半導体集積回
路装置を提供することである。
いシリコン酸化膜を介し２つの導電層が対峙する素子構
造体に大きな絶縁耐力を付与し得る構造の半導体集積回
路装置を提供することである。
本発明によれば、半導体基板の一主面上に容量素子の如
き薄いシリコン酸化膜を介し２つの導電層が対峙する回
路素子を形成する半導体集積回路装置は、前記２つの導
電層が前記薄いシリコン酸化膜の端部において厚いシリ
コン酸化膜により互いに絶縁分離されることを含む。
き薄いシリコン酸化膜を介し２つの導電層が対峙する回
路素子を形成する半導体集積回路装置は、前記２つの導
電層が前記薄いシリコン酸化膜の端部において厚いシリ
コン酸化膜により互いに絶縁分離されることを含む。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）および（ｂ）はそれぞれ本発明を容量素子
に実施した場合の一実施例を示すＭＯ８型半導体集積回
路装置の容量素子部の平面図およびその人７１、／断面
図である。本実施例によれば、容量素子は一つの基板上
にシリコンゲートＭＯ８）ランジスタと共に、その製造
プロセスを用いて形成される。すなわち、本発明にかか
る容量素子は、Ｎ型シリコン基板ｌと、その−主面上に
形成されたＰ型ウェル２と、容量素子形成領域を他と絶
縁分離する厚いフィールド酸化膜８と、Ｐ型ウェル２上
に形成された下部電極のＮ型拡散層１３およびその引出
用Ｎ型拡散層２０と、これら２つのＮ型拡散層１３およ
び２０ｔ−互いに基板上で絶縁分離する厚いフィールド
酸化膜８′と厚いフィールド酸化膜８′の下縁に沿りて
形成され２つのＮ型拡散層１３および２０をＰ型りエル
２内で電気接続するＮ型拡散層９と、Ｎ型拡散層１３上
に形成される薄いゲート酸化膜ｌＯと、この薄いゲート
酸化膜ｌＯ上の厚いフィールド酸化膜８，８′で取囲ま
れる島状領域内く形成される上部電極の多結晶シリコン
層１４と、この多結晶シリコン層１４０表面全域を保護
する多結晶シリコン酸化膜１７と、多結８シリコン層１
４および下部電極引出用高濃度Ｎ型拡散層２０を含む基
板全面を被覆する層間絶縁膜２１と、コンタクト２２お
よび２３？介しＮ型拡２４とを含む。ここで、１０’は
ゲート酸化膜ｌＯの縁を示している。かかる構造の容量
素子は下部電極引出用のＮ型拡散層２０が、厚いフィー
ルド酸化膜８，８′で取囲まれたＰウェル２の領域内に
、ゲート絶縁膜１０および上部電極の多結晶シリコン層
１４の各側壁面と互いに離間して設けられるので、従来
の如きゲート酸化膜１０のサイドエ。
に実施した場合の一実施例を示すＭＯ８型半導体集積回
路装置の容量素子部の平面図およびその人７１、／断面
図である。本実施例によれば、容量素子は一つの基板上
にシリコンゲートＭＯ８）ランジスタと共に、その製造
プロセスを用いて形成される。すなわち、本発明にかか
る容量素子は、Ｎ型シリコン基板ｌと、その−主面上に
形成されたＰ型ウェル２と、容量素子形成領域を他と絶
縁分離する厚いフィールド酸化膜８と、Ｐ型ウェル２上
に形成された下部電極のＮ型拡散層１３およびその引出
用Ｎ型拡散層２０と、これら２つのＮ型拡散層１３およ
び２０ｔ−互いに基板上で絶縁分離する厚いフィールド
酸化膜８′と厚いフィールド酸化膜８′の下縁に沿りて
形成され２つのＮ型拡散層１３および２０をＰ型りエル
２内で電気接続するＮ型拡散層９と、Ｎ型拡散層１３上
に形成される薄いゲート酸化膜ｌＯと、この薄いゲート
酸化膜ｌＯ上の厚いフィールド酸化膜８，８′で取囲ま
れる島状領域内く形成される上部電極の多結晶シリコン
層１４と、この多結晶シリコン層１４０表面全域を保護
する多結晶シリコン酸化膜１７と、多結８シリコン層１
４および下部電極引出用高濃度Ｎ型拡散層２０を含む基
板全面を被覆する層間絶縁膜２１と、コンタクト２２お
よび２３？介しＮ型拡２４とを含む。ここで、１０’は
ゲート酸化膜ｌＯの縁を示している。かかる構造の容量
素子は下部電極引出用のＮ型拡散層２０が、厚いフィー
ルド酸化膜８，８′で取囲まれたＰウェル２の領域内に
、ゲート絶縁膜１０および上部電極の多結晶シリコン層
１４の各側壁面と互いに離間して設けられるので、従来
の如きゲート酸化膜１０のサイドエ。
チングを発生することなくＮ製拡散層２０ｔ−独立に形
成することが可能である。すなわち本発明によれば、絶
縁耐圧不良を生ずることなき容量素子を備えた半導体集
積回路装置Ｌｔ−得ることができる。
成することが可能である。すなわち本発明によれば、絶
縁耐圧不良を生ずることなき容量素子を備えた半導体集
積回路装置Ｌｔ−得ることができる。
第２図（ａ）〜（ｅ）は上記実施例の製造方法の一つを
示す工程順序図であ名。この製造方法によれば、Ｎ型シ
リコン基板ｌの一主面上にボロン（Ｂ）＞！まずイオン
注入されたのち高温押込ドライブ・インされてＰ型ウェ
ル２が形成され、ついで膜の厚程度のシリコン窒化膜が
その上面にそれぞれ成長さｎる。ここで、シリコン窒化
膜はホトレジスト５ｔ−マスクに選択的にドライエツチ
ングされて、互いに離間してＰ型ウェル２上を取囲む２
つのシリコンＩＩ化膜マスク４ａ、４ｂＫパターニング
され、更にこの離間領域を除く周囲がホトレジスト６で
マスクされてリン・イオン７がこの離間領域内に注入さ
れる（第２図（ａ）参照）。
示す工程順序図であ名。この製造方法によれば、Ｎ型シ
リコン基板ｌの一主面上にボロン（Ｂ）＞！まずイオン
注入されたのち高温押込ドライブ・インされてＰ型ウェ
ル２が形成され、ついで膜の厚程度のシリコン窒化膜が
その上面にそれぞれ成長さｎる。ここで、シリコン窒化
膜はホトレジスト５ｔ−マスクに選択的にドライエツチ
ングされて、互いに離間してＰ型ウェル２上を取囲む２
つのシリコンＩＩ化膜マスク４ａ、４ｂＫパターニング
され、更にこの離間領域を除く周囲がホトレジスト６で
マスクされてリン・イオン７がこの離間領域内に注入さ
れる（第２図（ａ）参照）。
ついでホトレジスト５および６はそれぞれ除去され、シ
リコン窒化膜マスク４ａ、４ｂを介して１０００℃程度
の高温度スチーム酸化が行われる。
リコン窒化膜マスク４ａ、４ｂを介して１０００℃程度
の高温度スチーム酸化が行われる。
この熱酸化工程によって容量素子の形成領域を規定する
厚さ１００ＯＯＡ程度の厚いフィールド酸化膜８および
８′とフィールド酸化膜８′の下のＮ型拡散層９がそれ
ぞれ形成される（第２図（ｂ）参照）。
厚さ１００ＯＯＡ程度の厚いフィールド酸化膜８および
８′とフィールド酸化膜８′の下のＮ型拡散層９がそれ
ぞれ形成される（第２図（ｂ）参照）。
ついでシリコン窒化膜マスク４ａ、４ｂおよび下地酸化
膜３は全て除去され９００〜９５０℃のスチーム酸化に
より容量素子形成領域上に厚さ１００〜５００Ａ程度の
薄いゲート酸化膜１０が形成される。ここで、厚いフィ
ールド酸化膜８゜８′の離間領域を含む他の基板領域は
ホトレジスト１１でマスクされ、ゲート酸化膜ｌＯを通
しリン・イオン１２がＰ型ウェル２内注入されて下部電
極のＮ型拡散層１３が形成される（第２図（Ｃ）参照）
。
膜３は全て除去され９００〜９５０℃のスチーム酸化に
より容量素子形成領域上に厚さ１００〜５００Ａ程度の
薄いゲート酸化膜１０が形成される。ここで、厚いフィ
ールド酸化膜８゜８′の離間領域を含む他の基板領域は
ホトレジスト１１でマスクされ、ゲート酸化膜ｌＯを通
しリン・イオン１２がＰ型ウェル２内注入されて下部電
極のＮ型拡散層１３が形成される（第２図（Ｃ）参照）
。
つぎに、ホトレジスト１１は除去され、ゲート酸化９１
０上に多結晶シリコン層１４がドライエ、チング法で厚
さ６０００Ａの膜厚さにパターニングされて上部電極が
形成される（第２図（ｄ）参照）。
０上に多結晶シリコン層１４がドライエ、チング法で厚
さ６０００Ａの膜厚さにパターニングされて上部電極が
形成される（第２図（ｄ）参照）。
更に、このドライエツチングによシ表面が荒れ膜厚が不
均一となったケート酸化膜１０はフ、酸系の溶液による
ウェットエツチングにより除去され、ついで熱酸化によ
り多結晶シリコン層１４上に多結晶シリコン酸化膜１７
およびＰ型ウェル２上に２００Ａ程度の薄い酸化膜１８
がそれぞれ形成された後、ヒ素イオン１９が、例えば加
速電圧ＥニアＱｋｅＶ、ドーズ量φ： Ｉ Ｘ Ｉ Ｏ
”７ｃｍ”の条件で高濃度イオン注入され、多結晶シリ
コン酸化膜１７および薄い酸化膜１８を通して多結晶シ
リコン層１４の導電化および高濃度Ｎ型不純物拡散層２
０の形成が行われる（第２図（ｄ）参照）。
均一となったケート酸化膜１０はフ、酸系の溶液による
ウェットエツチングにより除去され、ついで熱酸化によ
り多結晶シリコン層１４上に多結晶シリコン酸化膜１７
およびＰ型ウェル２上に２００Ａ程度の薄い酸化膜１８
がそれぞれ形成された後、ヒ素イオン１９が、例えば加
速電圧ＥニアＱｋｅＶ、ドーズ量φ： Ｉ Ｘ Ｉ Ｏ
”７ｃｍ”の条件で高濃度イオン注入され、多結晶シリ
コン酸化膜１７および薄い酸化膜１８を通して多結晶シ
リコン層１４の導電化および高濃度Ｎ型不純物拡散層２
０の形成が行われる（第２図（ｄ）参照）。
あとは、通常の手法によりＮ型拡散層２０活性化のため
の高温熱処理９層間絶縁膜２１．コンタク）２２．２３
および金属配線２４をそれぞれ形成すれば容量素子およ
びそのＮ型拡散層２０をソースまたはドレイン領域とし
て共用するＭＯ８）ランジスタとを完成させることがで
きる。
の高温熱処理９層間絶縁膜２１．コンタク）２２．２３
および金属配線２４をそれぞれ形成すれば容量素子およ
びそのＮ型拡散層２０をソースまたはドレイン領域とし
て共用するＭＯ８）ランジスタとを完成させることがで
きる。
以上の説明から明らかなように１本発明半導体集積回路
装置では、容量素子の下部電極からの引出用Ｎ型拡散層
２０とゲート酸化膜１０の端部との間はフィールド酸化
膜８′で仕切られ、このフィールド酸化膜８′の下縁に
沿うＮ型拡散層９を介してＮ型拡散層１３とこの高濃度
Ｎ型拡散層２０とを互いに接続する構造が採られている
ので、従来の如くゲート酸化ａｌｏの端部をサイドエツ
チングすることなくＮ型拡散層２０を容易に形成し得る
。すなわち、多結晶シリコン層１３．１４から成る２つ
の導電層はゲート酸化膜１０の端部において厚いフィー
ルド酸化膜８′で充分に絶縁されているので、高い絶縁
耐圧の容量素子を備えたＭＯ８型半導体集積回路装置を
容易に得ることができる。
装置では、容量素子の下部電極からの引出用Ｎ型拡散層
２０とゲート酸化膜１０の端部との間はフィールド酸化
膜８′で仕切られ、このフィールド酸化膜８′の下縁に
沿うＮ型拡散層９を介してＮ型拡散層１３とこの高濃度
Ｎ型拡散層２０とを互いに接続する構造が採られている
ので、従来の如くゲート酸化ａｌｏの端部をサイドエツ
チングすることなくＮ型拡散層２０を容易に形成し得る
。すなわち、多結晶シリコン層１３．１４から成る２つ
の導電層はゲート酸化膜１０の端部において厚いフィー
ルド酸化膜８′で充分に絶縁されているので、高い絶縁
耐圧の容量素子を備えたＭＯ８型半導体集積回路装置を
容易に得ることができる。
第３図は本発明を容量素子に実施した場合の他の実施例
を示す半導体集積回路装置の容量零子部の断面図である
。本実施例によれば容量素子はＮ型シリコン基板１上の
厚いフィールド絶縁膜８上承と、この上面に薄い多結晶
シリコン酸化膜１７Ｑ４を介し積層された上部電極の多
結晶シリコン導電層１４ｂとから成る。ここで、１７ｂ
は多結晶シリコン酸化膜、２１ａ 、２１ｂは層間絶縁
膜、２４は金属配線である。本実施例によれば、下部電
極の多結晶シリコン導電層１４ａの端部と上部電極の多
結晶シリコン導電層１４ｂの端部とは比較的厚い層間絶
縁膜２１ｂを介して互いに絶縁されているので、従来の
容量素子の如く下部電極と上部電極との間が薄い多結晶
シリコン酸化膜だけで絶縁されている場合に比し格段に
絶縁耐圧を向上せしめ得る。
を示す半導体集積回路装置の容量零子部の断面図である
。本実施例によれば容量素子はＮ型シリコン基板１上の
厚いフィールド絶縁膜８上承と、この上面に薄い多結晶
シリコン酸化膜１７Ｑ４を介し積層された上部電極の多
結晶シリコン導電層１４ｂとから成る。ここで、１７ｂ
は多結晶シリコン酸化膜、２１ａ 、２１ｂは層間絶縁
膜、２４は金属配線である。本実施例によれば、下部電
極の多結晶シリコン導電層１４ａの端部と上部電極の多
結晶シリコン導電層１４ｂの端部とは比較的厚い層間絶
縁膜２１ｂを介して互いに絶縁されているので、従来の
容量素子の如く下部電極と上部電極との間が薄い多結晶
シリコン酸化膜だけで絶縁されている場合に比し格段に
絶縁耐圧を向上せしめ得る。
第４図は本発明を高耐圧シリコンゲート・ＭＯＳトラン
ジスタに実施した場合の一実施例を示す断面図である。
ジスタに実施した場合の一実施例を示す断面図である。
本実施例によれば、高耐圧ＭＯＳトランジスタのゲート
酸化膜１０の端部におけるドレイン拡散層２６と多結晶
シリコン・ゲート電極２７の端部との間は厚いシリコン
酸化膜８′で絶 ４縁される。本実施によると、シリコ
ン・ゲートＭＯＳトランジスタのドレイン耐圧は飛躍的
に向上し、４０ｖ以上の高耐圧ＭＯＳトランジスタが達
成できる。
酸化膜１０の端部におけるドレイン拡散層２６と多結晶
シリコン・ゲート電極２７の端部との間は厚いシリコン
酸化膜８′で絶 ４縁される。本実施によると、シリコ
ン・ゲートＭＯＳトランジスタのドレイン耐圧は飛躍的
に向上し、４０ｖ以上の高耐圧ＭＯＳトランジスタが達
成できる。
以上詳細に説明したように、本発明によれは、例えば容
量素子の上部電極と下部電極の端部における絶縁耐圧を
製造プロセスを複雑化することなく格段に向上せしめ得
るので信頼性の優れた容量素子を備えた半導体集積回路
装置を極めて安価に提供し得る。
量素子の上部電極と下部電極の端部における絶縁耐圧を
製造プロセスを複雑化することなく格段に向上せしめ得
るので信頼性の優れた容量素子を備えた半導体集積回路
装置を極めて安価に提供し得る。
すなわち、本発明によれば、容量面積８ Ｘ １０’μ
ｍ、ゲート酸化膜厚４５０Ａの従来の容量素子における
８ＭＶ／ｃｍ以下の絶縁耐圧不良発生率９チを完全に零
（ゼロ）とすることが可能である。
ｍ、ゲート酸化膜厚４５０Ａの従来の容量素子における
８ＭＶ／ｃｍ以下の絶縁耐圧不良発生率９チを完全に零
（ゼロ）とすることが可能である。
また高耐圧シリコン・ゲートＭＯ８）ランジスタに実施
すれば、そのドレイン耐圧特性を著しく向上せしめ得る
効果を有する。
すれば、そのドレイン耐圧特性を著しく向上せしめ得る
効果を有する。
第１図（ａ）および（ｂ）はそれぞれ本発明を容量素子
に実施した場合の一実施例を示すＭＯ８型半導体集積回
路装置の容量素子部の平面図およびその人−Ａ′断面図
、第２図（ａ）〜（ｅ）は上記実施例の製造方法の一つ
を示す工程順序図、第３図は本発明を容量素子に実施し
た場合の他の実施例を示す集積回路装置の容量素子部の
断面図、第４図は本発明を高耐圧シリコン・ゲートＭＯ
８）ランジスタに実施した場合の一実施例を示す断面図
、第５図（ａ）および（ｂ）はそれぞれ従来のＭＯ８型
半導体集積回路装置内に形成される容量素子部の平面図
およびそのＢ−Ｂ／断面図、第６図（ａ）〜（ｄ）は従
来の半導体容量素子の部分製造工程図である。 ｌ・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐ型
りエル、３・・・・・・下地酸化膜、４ａ 、４ｂ・・
・・・・シリコン窒化膜マスク、５，６，１１．１５・
・°・・°ホトレジスト、７．１２・・・・・・リン・
イオン、８．８’・・°・°°厚いフィールド酸化膜、
９・・・・・・Ｎ型拡散層、１０・・・・・・ケート酸
化膜、１３・・・・・・Ｎ型拡散層（下部電極）、１４
Ｑ４・・・・・・多結晶シリコン層（下部電極）、１４
，１４ｂ・・・・・・多結晶シリコン層（上部電極）、
１６°°゛°°°サイドエツチングされた隙間、１７．
１７ａ、１７１）呑・・・・・・多結晶シリコン酸化膜
、１８・・・・・・薄い酸化膜、１９・・・・・・ヒ素
イオン、２０・・・・・・下部電極引出用Ｎ型拡散層（
ソース、ドレイン拡散層）、２１゜２１ａ、２１ｂ・・
・・・・層間絶縁膜、２２．２３・・・・・・コンタク
ト、２４・°・・・・金属配線、２５・・・・・・ソー
ス拡散層、２６・・・・・・ドレイン拡散層、２７・・
・・・・多結晶シリコン・ゲート電極。 代理人 弁理士 内 原 音 ７リン・イオン （’ａｖ） 第２図
に実施した場合の一実施例を示すＭＯ８型半導体集積回
路装置の容量素子部の平面図およびその人−Ａ′断面図
、第２図（ａ）〜（ｅ）は上記実施例の製造方法の一つ
を示す工程順序図、第３図は本発明を容量素子に実施し
た場合の他の実施例を示す集積回路装置の容量素子部の
断面図、第４図は本発明を高耐圧シリコン・ゲートＭＯ
８）ランジスタに実施した場合の一実施例を示す断面図
、第５図（ａ）および（ｂ）はそれぞれ従来のＭＯ８型
半導体集積回路装置内に形成される容量素子部の平面図
およびそのＢ−Ｂ／断面図、第６図（ａ）〜（ｄ）は従
来の半導体容量素子の部分製造工程図である。 ｌ・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐ型
りエル、３・・・・・・下地酸化膜、４ａ 、４ｂ・・
・・・・シリコン窒化膜マスク、５，６，１１．１５・
・°・・°ホトレジスト、７．１２・・・・・・リン・
イオン、８．８’・・°・°°厚いフィールド酸化膜、
９・・・・・・Ｎ型拡散層、１０・・・・・・ケート酸
化膜、１３・・・・・・Ｎ型拡散層（下部電極）、１４
Ｑ４・・・・・・多結晶シリコン層（下部電極）、１４
，１４ｂ・・・・・・多結晶シリコン層（上部電極）、
１６°°゛°°°サイドエツチングされた隙間、１７．
１７ａ、１７１）呑・・・・・・多結晶シリコン酸化膜
、１８・・・・・・薄い酸化膜、１９・・・・・・ヒ素
イオン、２０・・・・・・下部電極引出用Ｎ型拡散層（
ソース、ドレイン拡散層）、２１゜２１ａ、２１ｂ・・
・・・・層間絶縁膜、２２．２３・・・・・・コンタク
ト、２４・°・・・・金属配線、２５・・・・・・ソー
ス拡散層、２６・・・・・・ドレイン拡散層、２７・・
・・・・多結晶シリコン・ゲート電極。 代理人 弁理士 内 原 音 ７リン・イオン （’ａｖ） 第２図
Claims (1)
- 半導体基板の一主面上に容量素子の如き薄いシリコン
酸化膜を介し２つの導電層が対峙する回路素子を形成す
る半導体集積回路装置において、前記２つの導電層は前
記薄いシリコン酸化膜の端部において厚いシリコン酸化
膜により互いに絶縁分離されることを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267282A JPH0622269B2 (ja) | 1987-10-21 | 1987-10-21 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267282A JPH0622269B2 (ja) | 1987-10-21 | 1987-10-21 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01108758A true JPH01108758A (ja) | 1989-04-26 |
| JPH0622269B2 JPH0622269B2 (ja) | 1994-03-23 |
Family
ID=17442668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62267282A Expired - Fee Related JPH0622269B2 (ja) | 1987-10-21 | 1987-10-21 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622269B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59184556A (ja) * | 1983-04-04 | 1984-10-19 | Nec Corp | 半導体集積回路 |
| JPH0165149U (ja) * | 1987-10-20 | 1989-04-26 |
-
1987
- 1987-10-21 JP JP62267282A patent/JPH0622269B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59184556A (ja) * | 1983-04-04 | 1984-10-19 | Nec Corp | 半導体集積回路 |
| JPH0165149U (ja) * | 1987-10-20 | 1989-04-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0622269B2 (ja) | 1994-03-23 |
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Legal Events
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|---|---|---|---|
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