JPH01109273A - Ｌｓｉピンテスト方式 - Google Patents
Ｌｓｉピンテスト方式Info
- Publication number
- JPH01109273A JPH01109273A JP62267237A JP26723787A JPH01109273A JP H01109273 A JPH01109273 A JP H01109273A JP 62267237 A JP62267237 A JP 62267237A JP 26723787 A JP26723787 A JP 26723787A JP H01109273 A JPH01109273 A JP H01109273A
- Authority
- JP
- Japan
- Prior art keywords
- pin
- output
- signal
- gate
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/318547—Data generators or compressors
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術（第４図）
発明が解決しようとする問題点
問題点を解決するための手段（第１図）作用
実施例（第２図、第３図）
発明の効果
〔概 要〕
ＬＳＩピンテスト方式に関し。
選択された出力ピンにテスト信号Ｔｓｓｃ（ｒＯＪ又は
「１」）が出力され非選択ピンにＴｓｓａ（ｒｌＪ又は
「０」）が出力されるようにすることを目的とし。
「１」）が出力され非選択ピンにＴｓｓａ（ｒｌＪ又は
「０」）が出力されるようにすることを目的とし。
Ｌ８Ｉをテストするテスト方式において、 ＬＳＩの出
力ピンの１つを選択するデコーダと、テスト用信号（Ｔ
ｓｌｏ ）が入力されるゲート手段と、テストモード出
力と１通常モード出力を切換出力子るセレクタと、テス
トシグナルが印加されるゲート手段を具備し、テストモ
ード時にはデコーダで選択された出力ビンに対してテス
ト用信号Ｔｓ＊ｅＫ応じた信号が出力され９選択されな
かった他の出力ピンには選択された出力ピンに出力され
る信号と反対の信号が出力され、また出力ピンの信号を
前記ゲート手段を経由してＬＳＩ内部に入力するように
構成する。
力ピンの１つを選択するデコーダと、テスト用信号（Ｔ
ｓｌｏ ）が入力されるゲート手段と、テストモード出
力と１通常モード出力を切換出力子るセレクタと、テス
トシグナルが印加されるゲート手段を具備し、テストモ
ード時にはデコーダで選択された出力ビンに対してテス
ト用信号Ｔｓ＊ｅＫ応じた信号が出力され９選択されな
かった他の出力ピンには選択された出力ピンに出力され
る信号と反対の信号が出力され、また出力ピンの信号を
前記ゲート手段を経由してＬＳＩ内部に入力するように
構成する。
本発明はＬＳＩピンテスト方式に係〕、特にテストすべ
きビンを選択可能にし、そのビンの出力を他のビンと反
転出力となるようＫするものに関する。
きビンを選択可能にし、そのビンの出力を他のビンと反
転出力となるようＫするものに関する。
最近の半導体技術の発展にともない、Ｌ８Ｉ（Ｌａｒｇ
ｅ ５ｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ 、大規模集
積回路）を装着したプリント回路板が種々の用途で使用
されている。
ｅ ５ｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ 、大規模集
積回路）を装着したプリント回路板が種々の用途で使用
されている。
このプリント回路板が正確に動作するが否かのテストが
行われる。例えば第４図に示す如く、プリント回路板４
０上ＫＬＳＩ４１，４２．４３を装着した回路において
テストを行う場合、ＬＳＩ４１のドライバ４４−１から
出力した信号がＬＳＩ４２のフリップ・フロップ（以下
ＦＦという）４６−２に正しくセットされるか、ＬＳＩ
４３の７リツプ・フロップ４６−３に正しくセットされ
るかというようなことをチエツクする。なお第４図にお
いて、４４−２．４４−３はドライバ。
行われる。例えば第４図に示す如く、プリント回路板４
０上ＫＬＳＩ４１，４２．４３を装着した回路において
テストを行う場合、ＬＳＩ４１のドライバ４４−１から
出力した信号がＬＳＩ４２のフリップ・フロップ（以下
ＦＦという）４６−２に正しくセットされるか、ＬＳＩ
４３の７リツプ・フロップ４６−３に正しくセットされ
るかというようなことをチエツクする。なお第４図にお
いて、４４−２．４４−３はドライバ。
４５−１．４５−２．４５−３はレシーバ、４６−１は
Ｆ Ｆ 、 Ｐｔ 、 Ｐ、 、 Ｐ、 ハビン、 Ｃ
１１ｉ板上＋２）配線である。
Ｆ Ｆ 、 Ｐｔ 、 Ｐ、 、 Ｐ、 ハビン、 Ｃ
１１ｉ板上＋２）配線である。
ところで第４図において、ＬＳＩ４１のドライバ４４−
１からの出力信号が９例えばＬＳＩ４３ＯＦＦ４６−３
に正しく受信されなかりたとき。
１からの出力信号が９例えばＬＳＩ４３ＯＦＦ４６−３
に正しく受信されなかりたとき。
Ｌ８ Ｉ ４１のビンＰＲに障害があるのか、Ｌ８Ｉ４
１と４３間の配線Ｃに障害があるのか、それともＬＳＩ
４３のビンＰ、に障害があるのか区別できなかった０ このような場合、ビンＰ、 、 Ｐ、における障害の有
無がそれぞれ単独にでも検出できればこのような障害の
区別が容易になる。
１と４３間の配線Ｃに障害があるのか、それともＬＳＩ
４３のビンＰ、に障害があるのか区別できなかった０ このような場合、ビンＰ、 、 Ｐ、における障害の有
無がそれぞれ単独にでも検出できればこのような障害の
区別が容易になる。
したがって本発明の目的は、ＬＳＩのビンにおける障害
の有無をチエツクできるようにしたＬＳＩピンテスト方
式を提供することである０〔問題点を解決するための手
段〕 前記目的を達成するため９本発明では、第１図に示を如
＜、Ｌ８ Ｉ （第１図−１はＶＬｓ Ｉ ）１０ピン
２，３・・・に対応してデコーダ６．７・・・を設ける
。デコーダ６はビン２を指示するアドレス信号が入力さ
れたとき９選択信号「０」を出力し、他のビン３・・・
を指示するアドレス信号が入力されたとき非選択信号「
１」を出力する。同様にデコーダ７はビン３を指示する
アドレスが入力されたとき選択信号「０」を出力し、他
のビン２等を指示するアドレス信号が入力されたとき非
選択信号「１」を出力する。セレクタ１０．１１は制御
信号「１」が印加されたとき９例えばエクスクルシープ
ＮＯＨの如きゲート８，９側から伝達された信号を出力
し、制御信号「０」が印加されたとき゛通常のデータで
ある５Ｙ８０ＵＴｉ 、８ＹＳＯＵＴｊを出力する。ま
たゲート１２．１３は例えばナントゲートで構成され制
御信号「１」が印加されたときビン２．３側に応じた信
号を出力する。
の有無をチエツクできるようにしたＬＳＩピンテスト方
式を提供することである０〔問題点を解決するための手
段〕 前記目的を達成するため９本発明では、第１図に示を如
＜、Ｌ８ Ｉ （第１図−１はＶＬｓ Ｉ ）１０ピン
２，３・・・に対応してデコーダ６．７・・・を設ける
。デコーダ６はビン２を指示するアドレス信号が入力さ
れたとき９選択信号「０」を出力し、他のビン３・・・
を指示するアドレス信号が入力されたとき非選択信号「
１」を出力する。同様にデコーダ７はビン３を指示する
アドレスが入力されたとき選択信号「０」を出力し、他
のビン２等を指示するアドレス信号が入力されたとき非
選択信号「１」を出力する。セレクタ１０．１１は制御
信号「１」が印加されたとき９例えばエクスクルシープ
ＮＯＨの如きゲート８，９側から伝達された信号を出力
し、制御信号「０」が印加されたとき゛通常のデータで
ある５Ｙ８０ＵＴｉ 、８ＹＳＯＵＴｊを出力する。ま
たゲート１２．１３は例えばナントゲートで構成され制
御信号「１」が印加されたときビン２．３側に応じた信
号を出力する。
各ビンのテストに際し、テストシグナル’ｒｓｔｃ「０
」をゲート８．９に入力し、制御信号「１」をセレクタ
１０，１１及びゲート１２，１３に入力し、まずビン２
を選択するアドレス信号をデコーダ６．７・・・に入力
する。これによシデコーダ６は選択信号「０」を出力し
、他のデコーダ７・・・は非選択信号「１」を出力する
。
」をゲート８．９に入力し、制御信号「１」をセレクタ
１０，１１及びゲート１２，１３に入力し、まずビン２
を選択するアドレス信号をデコーダ６．７・・・に入力
する。これによシデコーダ６は選択信号「０」を出力し
、他のデコーダ７・・・は非選択信号「１」を出力する
。
したがりて、ゲート８は「１」を出力し、セレクタ１０
も「１」を出力する。これによりドライバ４は「０」を
出力し、ピン２はｒＯＪとなる。
も「１」を出力する。これによりドライバ４は「０」を
出力し、ピン２はｒＯＪとなる。
そしてナントゲート１２は「１」を出力する。そしてテ
スト結果がセントされるスキャンＦＦのピン２の対応の
ＦＦ部分にこれがセットされる。しかしゲート９は「０
」を出力し、セレクタ１１も「０」を出力し、ドライバ
５はｒｌＪを出力し、ピン３も「１」となる、これによ
りナントゲート１３は「０」を出力し、テスト結果がセ
ットされるスキャンＦＦのピン３の対応部分にこの「０
」がセントされる。
スト結果がセントされるスキャンＦＦのピン２の対応の
ＦＦ部分にこれがセットされる。しかしゲート９は「０
」を出力し、セレクタ１１も「０」を出力し、ドライバ
５はｒｌＪを出力し、ピン３も「１」となる、これによ
りナントゲート１３は「０」を出力し、テスト結果がセ
ットされるスキャンＦＦのピン３の対応部分にこの「０
」がセントされる。
このように、テストのとき、選択対象のピンからの信号
がテストシグナルＴ’ｓｔ＊と同一になり、非選択対象
のピンからの信号がテストシグナルＴ１１６と反対にな
るので、各ピンが正常か否かを容易にチエツクできる０
例えば非選択対象のピンがテストシグナルＴ’ｓｔａと
同一であれば、そのピンはそのとき選択対象のピンと短
絡状態にあること等が容易に判別できる。
がテストシグナルＴ’ｓｔ＊と同一になり、非選択対象
のピンからの信号がテストシグナルＴ１１６と反対にな
るので、各ピンが正常か否かを容易にチエツクできる０
例えば非選択対象のピンがテストシグナルＴ’ｓｔａと
同一であれば、そのピンはそのとき選択対象のピンと短
絡状態にあること等が容易に判別できる。
本発明の一実施例を第２図及び第３図にもとづき詳述す
る。第２図は本発明の一実施例構成図。
る。第２図は本発明の一実施例構成図。
第３図はその動作説明図である。
第２図において第１図と同一記号は同一部分を示す０
１４．１５はそれぞれピン２，３よシ入力される信号を
受信するレシーバ、１６はインバータ。
受信するレシーバ、１６はインバータ。
２０は選択すべきピンを指示するアドレスが記入される
アドレスレジスタ部であってシリアル・スキャンイン−
アウト機能をもつもの、２１はスキャンＦＦ部である。
アドレスレジスタ部であってシリアル・スキャンイン−
アウト機能をもつもの、２１はスキャンＦＦ部である。
セレクタ１０は通常の出力データ８Ｙ８０ＵＴｉが入力
されるアンド・ゲート１０−１と、ＥＮＯＲで構成され
るゲート８の出力が入力されるアンド・ゲート１０−２
とオア・ゲート１０−３を具備しておシ、ピンテスト信
号ＰＴＭが通常出力モードを示す「１」のとき通常の出
力データ８ＹＳＯＵＴ ｉを出力し、ピンテストセード
を示す「０」のときゲート８側のデータを出力する０セ
レクタ１１もセレクタ１０と同様に動作するものであシ
、アンド・ゲート１１−１．１１−２及びオア・ゲート
１１−３を具備している。またＬ８ＩＩＫはピン２．３
の外に複数のピンを具備しているが、それらに関しては
説明簡略のため省略しである。
されるアンド・ゲート１０−１と、ＥＮＯＲで構成され
るゲート８の出力が入力されるアンド・ゲート１０−２
とオア・ゲート１０−３を具備しておシ、ピンテスト信
号ＰＴＭが通常出力モードを示す「１」のとき通常の出
力データ８ＹＳＯＵＴ ｉを出力し、ピンテストセード
を示す「０」のときゲート８側のデータを出力する０セ
レクタ１１もセレクタ１０と同様に動作するものであシ
、アンド・ゲート１１−１．１１−２及びオア・ゲート
１１−３を具備している。またＬ８ＩＩＫはピン２．３
の外に複数のピンを具備しているが、それらに関しては
説明簡略のため省略しである。
また第３図において、ＡＤＲ８ｉはデコーダ６に入力さ
れたアドレス信号ん〜んがピン２を示すものか否かを表
わし、「０」はピン２を示しておシ。
れたアドレス信号ん〜んがピン２を示すものか否かを表
わし、「０」はピン２を示しておシ。
「１」は示していないときの出力である。同様にＡＤＲ
８ｊはデコーダ７に入力されたアドレス信号ん〜Ａｓが
ピン３を示すものか否かを表わし、「０」はピン３を示
し、「１」は示していないときの出力である。またＯＵ
Ｔ ｉはピン２の出力を示し。
８ｊはデコーダ７に入力されたアドレス信号ん〜Ａｓが
ピン３を示すものか否かを表わし、「０」はピン３を示
し、「１」は示していないときの出力である。またＯＵ
Ｔ ｉはピン２の出力を示し。
ＯＵＴ ｊはピン３の出力を示す。
第２図において、テストシグナルＴＩＩＩＧを「Ｏ」。
ピンテスト信号ＰＴＭを「０」とし、アドレスレジスタ
部２０にピン２を示すアドレスをセットすると、デコー
ダ６は「ｏｂ、ＥＮＯＲのゲート８は「１」、アンド−
ゲート１Ｏ−２は「１」、オア・ゲート１０−３は「１
」を出力し、ドライバ４はＴＷＩＧと同じｒＯＪをピン
２に出力する。このピン２の出力「０」はナンド・ゲー
トよシなるゲ−）１２に印加されて「１」が出力され、
スキャンＦＦ部２１のピン２に対応する区分にセットさ
れる。このとき、デコーダ７は入力されるアドレスがピ
ン３を示すものではないので「１」を出力する。それ故
ゲート９は「０」を出力し、アンド・ゲー）１１−２．
オア・ゲー）１１−３もそれぞれ「０」を出力し、ドラ
イバ５は「１」をピン３に出力し、このピン３の出力「
１」がゲート１３に印加され「０」が出力され、スキャ
ンＦＦ部２１に同様にセットされる。この場合、テスト
シグナル’ｒｓｔｅを「１」とすれば、ピン２には「１
」が出力され、ピン３には「０」が出力される。このよ
うにして第３図■の状態になる。したがつてスキャンＦ
Ｆ部２１をアクセスすることによシピン２゜３の状態を
判別することができる。
部２０にピン２を示すアドレスをセットすると、デコー
ダ６は「ｏｂ、ＥＮＯＲのゲート８は「１」、アンド−
ゲート１Ｏ−２は「１」、オア・ゲート１０−３は「１
」を出力し、ドライバ４はＴＷＩＧと同じｒＯＪをピン
２に出力する。このピン２の出力「０」はナンド・ゲー
トよシなるゲ−）１２に印加されて「１」が出力され、
スキャンＦＦ部２１のピン２に対応する区分にセットさ
れる。このとき、デコーダ７は入力されるアドレスがピ
ン３を示すものではないので「１」を出力する。それ故
ゲート９は「０」を出力し、アンド・ゲー）１１−２．
オア・ゲー）１１−３もそれぞれ「０」を出力し、ドラ
イバ５は「１」をピン３に出力し、このピン３の出力「
１」がゲート１３に印加され「０」が出力され、スキャ
ンＦＦ部２１に同様にセットされる。この場合、テスト
シグナル’ｒｓｔｅを「１」とすれば、ピン２には「１
」が出力され、ピン３には「０」が出力される。このよ
うにして第３図■の状態になる。したがつてスキャンＦ
Ｆ部２１をアクセスすることによシピン２゜３の状態を
判別することができる。
次にテストシグナルＴｓ＊ｅを「０」、ピンテスト信号
ＰＴＭを「０」とし、アドレスレジスタ部２０にピン３
を示すアドレスをセットすれば、同様にしてピン３に「
０」が出力され、ピン２に「１」が出力される０このと
きテストシグナル’ｒｓｔ＊を「１」とすればピン３に
「１」が出力され、ピン２に「０」が出力される。この
ようにして第３図■の状態となる。
ＰＴＭを「０」とし、アドレスレジスタ部２０にピン３
を示すアドレスをセットすれば、同様にしてピン３に「
０」が出力され、ピン２に「１」が出力される０このと
きテストシグナル’ｒｓｔ＊を「１」とすればピン３に
「１」が出力され、ピン２に「０」が出力される。この
ようにして第３図■の状態となる。
デコーダ６．７に入力されるアドレスが、すなわちアド
レスレジスタ部２０にセットされたアドレスがピン２で
もピン３でもない場合は、第３図■の状態になる０また
デコーダ６．７の出力がともに「０」の場合は、ピン２
と３の両方が同時に選択されたことを示すが、このよう
なことは存在しないので２図示省略した制御部がこれを
検知し。
レスレジスタ部２０にセットされたアドレスがピン２で
もピン３でもない場合は、第３図■の状態になる０また
デコーダ６．７の出力がともに「０」の場合は、ピン２
と３の両方が同時に選択されたことを示すが、このよう
なことは存在しないので２図示省略した制御部がこれを
検知し。
第３図■に示すように、テストを禁止することになる。
また、ピンテスト信号ＰＴＭを「１．」とすれは各セレ
クタ１０．１１のアンド・ゲート１０−１゜１１−１が
オン状態となシ、アンド・ゲート１０−２．１２−２が
オフとなる。それ故、第３図■に示すように、アンド・
ゲート１０−１に入力されるＬＳＩＩによる通常の出力
信号８Ｙ８０ＵＴｉがピン２に出力され、ピン３よシこ
れまた通常の出力信号８Ｙ８０ＵＴｊ が出力される
ことＫなる。
クタ１０．１１のアンド・ゲート１０−１゜１１−１が
オン状態となシ、アンド・ゲート１０−２．１２−２が
オフとなる。それ故、第３図■に示すように、アンド・
ゲート１０−１に入力されるＬＳＩＩによる通常の出力
信号８Ｙ８０ＵＴｉがピン２に出力され、ピン３よシこ
れまた通常の出力信号８Ｙ８０ＵＴｊ が出力される
ことＫなる。
またピン２．３に入力されたデータは、レシーバ１４．
１５によシＬ８１１に受信データ８Ｙ８ ＩＮｉ、８Ｙ
８ＩＮｊとしてそれぞれ入力される。
１５によシＬ８１１に受信データ８Ｙ８ ＩＮｉ、８Ｙ
８ＩＮｊとしてそれぞれ入力される。
なお前記説明ではグー）８．１２としてエクスクルシー
ブノア回路中ナンド・ゲートを使用した例について説明
したが、勿論これらのみに限定されるものではない。
ブノア回路中ナンド・ゲートを使用した例について説明
したが、勿論これらのみに限定されるものではない。
またピンテスト時に９選択された出力ピンにＴｓｌｅ信
号が出力され、非選択の出力ピンにＴＷＩＧ信号が出力
される例について説明したが、勿論この逆でもよい。
号が出力され、非選択の出力ピンにＴＷＩＧ信号が出力
される例について説明したが、勿論この逆でもよい。
なおこのテストのとき、Ｌ８Ｉ単位のみならず。
第４図に示す従来の場合と同様に、他のＬＳＩとの間で
テストを行うことができる。
テストを行うことができる。
本発明によシ９選択された出力ピンに「０」またはｒｌ
Ｊのピンテスト信号Ｔ’ｓｔｏが出力され、他の非選択
出力ピンのすべてにこれと逆のＴＩＩＧ信号（「１」ま
たは「Ｏ」）を出力することができるため、Ｌ８Ｉ出力
の１ピンのみが他の出力ピンと反転信号を出力すること
になり、？−れによシ出力ピンの状態をチエツクできる
。
Ｊのピンテスト信号Ｔ’ｓｔｏが出力され、他の非選択
出力ピンのすべてにこれと逆のＴＩＩＧ信号（「１」ま
たは「Ｏ」）を出力することができるため、Ｌ８Ｉ出力
の１ピンのみが他の出力ピンと反転信号を出力すること
になり、？−れによシ出力ピンの状態をチエツクできる
。
これにもとづき、Ｌ８Ｉ出力ビン間に短絡故障があれば
、電源電流の増加のみならず、その一方のピンをテスト
したとき短絡している他のピンも同一信号を出力するこ
とになるので、そのアドレスレジスタのデータにより短
絡故障の存在するピンを判定できる。
、電源電流の増加のみならず、その一方のピンをテスト
したとき短絡している他のピンも同一信号を出力するこ
とになるので、そのアドレスレジスタのデータにより短
絡故障の存在するピンを判定できる。
同様にＬＳＩを実装した配線基板上の配線、つまシ複数
のＬＳＩを接続しているプリント回路板上での配線間の
シ璽−ト故障を検出することができる。
のＬＳＩを接続しているプリント回路板上での配線間の
シ璽−ト故障を検出することができる。
また任意の出力ピンＫ「１」または「０」の任意の信号
を出力させる仁とができるので、上記複数のＬＳＩ間の
配線のオープン故障、つｔｂ断線状態も検出できる。
を出力させる仁とができるので、上記複数のＬＳＩ間の
配線のオープン故障、つｔｂ断線状態も検出できる。
このように、ＬＳＩピンでの信号を、入力回路のテスト
回路を介してＬ８Ｉ内部のスキャンＦＦに信号を取込み
判定することによシ２種々の状態を判別できる。
回路を介してＬ８Ｉ内部のスキャンＦＦに信号を取込み
判定することによシ２種々の状態を判別できる。
第１図は本発明の原理説明図。
第２図は本発明の一実施例構成図。
第３図は本発明の動作説明図。
第４図はテスト状態説明図である。
１・・・Ｌ８Ｉ。
２．３・・・ピン。
４．５・・・ドライバ。
６．７・・・デコーダ。
８．９・・・ゲート。
１０．１１・・・セレクタ。
１２．１３・・・ゲート。
補出願人 富士通株式会社
Claims (1)
- 【特許請求の範囲】 ＬＳＩをテストするテスト方式において、 ＬＳＩの出力ピン（２）、（３）……の１つを選択する
デコーダ（６）、（７）……と、 テスト用信号（Ｔ＿Ｓ＿Ｉ＿Ｇ）が入力されるゲート手
段（８）、（９）……と、 テストモード出力と、通常モード出力を切換出力するセ
レクタ（１０）、（１１）……と、テストシグナルが印
加されるゲート手段（１２）、（１３）……を具備し、 テストモード時にはデコーダで選択された出力ピンに対
してテスト用信号Ｔ＿Ｓ＿Ｉ＿Ｇに応じた信号が出力さ
れ、選択されなかつた他の出力ピンには選択された出力
ピンに出力される信号と反対の信号が出力され、また出
力ピンの信号を前記ゲート手段（１２）、（１３）……
を経由してＬＳＩ内部に入力するようにしたことを特徴
とするＬＳＩピンテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267237A JPH01109273A (ja) | 1987-10-22 | 1987-10-22 | Ｌｓｉピンテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267237A JPH01109273A (ja) | 1987-10-22 | 1987-10-22 | Ｌｓｉピンテスト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109273A true JPH01109273A (ja) | 1989-04-26 |
Family
ID=17442042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62267237A Pending JPH01109273A (ja) | 1987-10-22 | 1987-10-22 | Ｌｓｉピンテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109273A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993007502A1 (fr) * | 1991-10-04 | 1993-04-15 | Fujitsu Limited | Essai broche par broche d'un circuit logique integre a grande echelle, circuit de commande de systeme d'essai broche par broche et procede d'essai de carte de montage de circuits |
-
1987
- 1987-10-22 JP JP62267237A patent/JPH01109273A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993007502A1 (fr) * | 1991-10-04 | 1993-04-15 | Fujitsu Limited | Essai broche par broche d'un circuit logique integre a grande echelle, circuit de commande de systeme d'essai broche par broche et procede d'essai de carte de montage de circuits |
| US5612962A (en) * | 1991-10-04 | 1997-03-18 | Fujitsu Limited | Pin-scan-in type LSI logic circuit, pin-scan-in system driving circuit, and method of testing circuit-mounting substrates |
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