JPH01110278A - 論理集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明は、半導体集積回路技術さらには論理集積回路
の診断機能に適用して特に有効な技術に関し、例えば論
理回路の診断のためテスト用のシフトレジスタを有する
論理ＬＳＩに利用して有効な技術に関する。

［従来の技術］ ゲートアレイのような論理ＬＳＩの論理機能の診断を行
なう場合、従来はＬＳＩテスタと呼ばれる装置によって
ＬＳＩの各入力ピンに適当なバイナリデータからなるテ
ストパターンを入れる。そして、そのときの出力を監視
して評価を行なうことにより、いずれの論理ゲート回路
に故障が有るか検出するようにしていた。

しかし、試験される論理ＬＳＩは、近年ますますゲート
数および入出力ビン数が増加される傾向に有り、ゲート
数が多くなるほど必要なテストパターンの量が多くなる
。そのため、そのような複雑かつ大量のテストパターン
の作成が難しくなるとともに、テストパターンの作成及
びテスティングに要する時間が長くなってしまう。その
結果、ゲート数が多くなるほどテスティングのために要
するコストの割合が増加し、ＬＳＩの原価を高くすると
いう問題点があった。

そこで、論理ＬＳＩのテスティングを容易に行なえるよ
うにするため、論理ＬＳＩの本来の機能とは別に、テス
ト機能を実行するためのラッチ回路を設けたり論理ＬＳ
Ｉ内部のフリップフロップをマスク・スレーブ構成とし
てテスティングの際にシフトレジスタとして動作させる
ことができるようにしたスキャンパス方式が提案されて
いる（「日経エレクトロニクスＪ　１９７９年４月１６
日号第５７頁〜７９頁）。

［発明が解決しようとする問題点コ 上記従来のスキャンパス方式の診断回路は、論理ＬＳＩ
の内でもゲートアレイ向きに考案されたものであって、
シフトレジスタを構成する場合。

スタティック型の回路形式をとっている。そのため５本
来の論理を構成するラッチ回路に診断のためのスレーブ
ラッチを付加しなくてはならないことと相俟って、テス
ト回路の付加に伴うチップ面積の増加が避けられないと
いう問題点があった。

この発明の目的は、論理ＬＳＩにシフトレジスタを利用
した診断機能を持たせる場合においてシフトレジスタの
占有面積を減らし、テスト回路の付加に伴うチップ面積
の増加を最小限に抑えることにある。なお、クロックド
インバータエＮｖ４の方が、クロックドインバータＩＮ
Ｖ３よりもドライバビイリティが大きい必要がある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、本来の論理を構成するラッチ回路もしくはフ
リップフロップに対応して、クロックで動作されるダイ
ナミック型のテスト用ラッチ回路を各々接続し、これら
のテスト用ラッチ回路を継続接続させてシフトレジスタ
を構成することで、本来の論理用ラッチ回路もしくはフ
リップフロップのデータをスキャンアウトしたり、テス
トデータを直接スキャンインできるようにするものであ
る。

［作用コ 上記した手段によれば、診断用に付加したシフトレジス
タを構成するラッチ回路がダイナミック型であるためス
タティック型のラッチ回路に比べて占有面積が少なくて
済み、テスト回路の付加に伴うチップサイズの増加を抑
えるという上記目的を達成することができる。

［実施例］ 第１図には、本発明を適用したテスト回路付きのラッチ
回路の一実施例が示されている。

同図において、−点鎖線Ａで囲まれた回路部分は、論理
回路を構成する本来のラッチ回路で、該論理用ラッチ回
路Ａは、入力用インバータＩＮＶ１と、出力用インバー
タＩＮｖ２および帰還用インバータＩＮＶ、とにより構
成されている。上記インバータＩＮＶ工〜ＩＮＶ、は特
に制限されないが、クロックド・インバータで構成され
ており、クロックＧがハイレベルになると入力データＤ
を取り込んでクロックＧがロウレベルになってもそのデ
ータを保持する。

上記論理用ラッチ回路Ａに隣接して、２個のクロックド
・インバータエＮＶ４とＩＮＶ、が継続接続されてなる
診断用のラッチ回路Ｂが設けられ、このテスト用ラッチ
回路ＢのラッチノードＮｂが、上記論理用ラッチ回路Ａ
のラッチノードＮａに接続されている。

第２図は、上記テスト用うッチ回路Ｂｔｉ−Ｎチャネル
形ＭＯ８ＦＥＴで構成した場合の具体的な回路例を示す
。

クロックド・インバータエＮｖ４とＩＮＶ、は、トラン
スファゲートＱ、、Ｑ、と、このゲートＱ１゜Ｑ４を介
して入力データがゲート端子に供給されるようにされた
駆動用Ｍｏ５ＦＥＴＱ２．Ｑｇと、そのドレイン端子に
接続された負荷ＭＯ８ＦＥＴＱ、、Ｑ、とによって構成
さ九ている。そして、前段のインバータを構成する駆動
用ＭＯ８ＦＥＴＱ２のゲート端子が、第１図に示されて
いる論理用ラッチ回路ＡのノードＮａに接続されるよう
になっている。

上記テスト用ラッチ回路Ｂは、インバータエＮ■４がク
ロックパルスφ、によって、またインバータＩＮＶ、が
クロックパルスφ２によって動作されることにより、ダ
イナミック動作されるように構成されている。つまり、
クロックパルスφ１が入って来ると、インバータＩＮＶ
４がテストデータＤ′を取り込んで保持する（第３図（
Ａ）〜（Ｃ）参照）。これによって、ラッチノードが互
いに接続された論理用ラッチ回路Ａのラッチデータをデ
ータＤ′に置き換えることができる。一方、クロックパ
ルスφ２が入って来ると、論理用ラッチ回路Ａに保持さ
れているデータすなわちノードＮａのレベルＶｎａを取
り込んで出力信号Ｑ′として出力する（第３図（Ｃ）〜
（Ｅ）参照）。

また、テスト用ラッチ回路Ｂの出力端子は、次段のテス
ト用ラッチ回路の入力端子に次々と接続され、シフトレ
ジスタが構成される。そして、初段のテスト用ラッチ回
路の入力端子は、テスト信号の入力ピンに、また最終段
のテスト用ラッチ回路の出力端子はテスト用の出力ピン
に接続される。

これにより、クロックＧ、苔を制御して論理用ラッチ回
路の動作を止めた状態でテスト用の入力ピンよりテスト
データをシリアルに入れて、クロックφ１．φ２でテス
ト用ラッチ回路からなるシフトレジスタを動作させるこ
とで、論理回路の内部のラッチ回路Ａに直接所定のデー
タを入れたり、あるいは論理用ラッチ回路Ａに保持され
ているデータをテスト用シフトレジスタを使ってテスト
用出力ピンより外部へ出力させることができる。

上記実施例では、テスト用ラッチ回路がダイナミック回
路で構成されているため、これをスタティック型の回路
で構成したする場合に比べて素子数を減らすことができ
、テスト回路の占有面積を減らすことができる。しかも
、ゲートアレイのようなマスタスライスＬＳＩでは、上
記テスト用ラッチ回路を配線領域に形成しておくことに
より、見掛は上のチップ面積の増加を零にすることがで
きる。

第４図および第５図は、マイクロコンピュータのような
論理ＬＳＩにおいて使用されるレジスタと、そのレジス
タを構成するマスタスレーブ型のフリップフロップの構
成例が示されている。

本発明を適用する場合、レジスタを構成する各フリップ
フロップＦＦ、〜ＦＦ、ごとに、第２図に示すようなテ
スト用ラッチ回路Ｂが設けられ、そのラッチノードＮｂ
が各フリップフロップＦＦのマスク側のラッチノードＮ
ａに接続されている（第５図参照）。そして、各フリッ
ププロップＦＦごとに設けられたテスト用ラッチ回路Ｂ
を互いに継続接続させてテスト用のシフトレジスタを構
成しておく。

これによって、通常はクロックＣ，，Ｃ，によってレジ
スタとして動作させ、テスト時にはクロックＣ１，Ｃ，
を止めてクロックφ１．φ２を入れてテスト用シフトレ
ジスタとして動作させることで、外部よりＬＳＩ内部の
レジスタにテストデータをスキャンインさせたり、内部
レジスタに保持されているデータをスキャンアウトさせ
ることができる。

従来のスキャンパス方式の診断方法は、ゲートアレイ向
きであり、マイクロコンピュータのようにアーキテクチ
ャがしっかりとしていてバス等が外部より見えているも
のには、内部のラッチ回路をシフトレジスタ化してスキ
ャンする必要がなかった。しかし、ディジタル・アナロ
グ混在のＬＳＩのように大規模なシステムのワンチップ
化が進むと、内部ロジックが外部ピンから見えなくなる
。

そのため、分割診断方式を採用する必要性が生じてくる
。従って、このような汎用論理ＬＳＩに対しても本発明
を適用し、ダイナミック型のテスト用シフトレジスタを
組み込むことにより、チップサイズをそれほど増大させ
ることなく診断の容易化を図ることが可能となる。

また、マイクロコンピュータのような論理ＬＳＩにおい
ても、配線下にテスト用シフトレジスタを構成するラッ
チ回路を形成しておくようにすることにより、テスト回
路の付加に伴うチップサイズの増加をなくすことができ
る。

なお、テスト用ラッチ回路が付加される回路は、第１図
の符号Ａのようなラッチ回路やシフトレジスタを構成す
る第５図のようなブリップフロップに限らず、データ保
持可能な回路であれば、その回路形式はどのようなもの
であってもよい。

以上説明したようにこの上記実施例は、本来の論理を構
成するラッチ回路もしくはフリップフロップに対応して
、クロックで動作されるダイナミック型のテスト用ラッ
チ回路を各々接続し、これらのテスト用ラッチ回路を継
続接続させてシフトレジスタを構成することで、本来の
論理用ラッチ回路もしくはフリップフロップのデータを
スキャンアウトしたり、テストデータを直接スキャンイ
ンできるようにしたので、診断用に付加したシフトレジ
スタを構成するラッチ回路がダイナミック型であるため
スタティック型のラッチ回路に比べて占有面積が少なく
て済み、テスト回路の付加に伴うチップサイズの増加を
抑えることができるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
論理用ラッチ回路をＮチャネルＭＯ８ＦＥＴのみで構成
したものについて説明したが、ＣＭＯ８回路で構成する
こともできる。その場合、テスト用ラッチ回路内のトラ
ンスファゲートを省略し、２つのＰチャネルＭＯ８ＦＥ
Ｔと２つのＮチャネルＭＯ８ＦＥＴを電源電圧ＶＤＤＶ
ｇＳ間に直列接続し、一方のＰ−ＭＯＳとＮ−ＭＯＳの
ゲート端子にクロックを印加してなるクロックド・イン
バータを使用するようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるスキャンパス方式の
診断回路を備えた論理ＬＳＩに適用したものについて説
明したが、この発明はそれに限定されるものでなく、テ
スト用の回路を付加して診断機能を具備させるようにし
た論理ＬＳＩもしくはディジタル・アナログ混在のＬＳ
Ｉに利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、論理ＬＳＩにシフトレジスタを利用した診断
機能を持たせる場合においてシフトレジスタの占有面積
を減らし、テスト回路の付加に伴うチップ面積の増加を
最小限に抑えることができる。

【図面の簡単な説明】

第１図は本発明を適用したテスト回路付きラッチ回路の
一実施例を示す回路図、 第２図はテスト用ラッチ回路の具体例を示す回路図、 第３図はテスト用ラッチ回路におけるテストデータのス
キャンイン、スキャンアウトのタイミングを示すタイミ
ングチャート、 第４図はマイクロコンピュータ等で使用される内部レジ
スタの構成例を示す回路図、 第５図はその内部レジスタを構成するマスタスレーブ型
フリップフロップの構成例を示す回路図である。 Ａ・・・・論理ラッチ回路、Ｂ・・・・テスト用ラッチ
回路、ＩＮＶ１〜ＩＮＶ、・・・・クロックド・インバ
ータ、ＦＦ１〜ＦＦ、・・・・フリップフロップ。 第　　１　　図 第　　２　　図 フード・／Ｊｔ−ヘ 第　　４　　図 第　　５　　図

Claims (1)

1. 【特許請求の範囲】 １、データを保持可能なデータ保持手段に対応して設け
   られ、テストデータを保持可能なラッチ回路を、クロッ
   クで動作されるダイナミック型回路で構成したことを特
   徴とする診断機能付き論理集積回路。 ２、上記ラッチ回路は互いに継続接続されてシフトレジ
   スタを構成していることを特徴とする特許請求の範囲第
   １項記載の論理集積回路。 ３、上記ラッチ回路は配線形成領域の配線下に形成され
   ていることを特徴とする特許請求の範囲第１項もしくは
   第２項記載の論理集積回路。