JPH01110285A - データタイミング制御装置 - Google Patents
データタイミング制御装置Info
- Publication number
- JPH01110285A JPH01110285A JP62268463A JP26846387A JPH01110285A JP H01110285 A JPH01110285 A JP H01110285A JP 62268463 A JP62268463 A JP 62268463A JP 26846387 A JP26846387 A JP 26846387A JP H01110285 A JPH01110285 A JP H01110285A
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- JP
- Japan
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- data
- circuit
- output
- timing
- timing control
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- Pending
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- 238000006243 chemical reaction Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Measurement Of Unknown Time Intervals (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータタイミング制御装置に関し、特にディジ
タル入力データのセットアツプタイムやホールドタイム
を測定し制御するデータタイミング制御装置に関する。
タル入力データのセットアツプタイムやホールドタイム
を測定し制御するデータタイミング制御装置に関する。
従来、この種の入力データのタイミングを測定し制御す
る回路においては、使用する信号の周波数よりもはるか
に高い基本クロックで動作するデータ発生装置を使用し
ている。
る回路においては、使用する信号の周波数よりもはるか
に高い基本クロックで動作するデータ発生装置を使用し
ている。
第２図はかかる入力データのタイミング制御装置のブロ
ック回路図である。
ック回路図である。
第２図に示すように、かかるタイミング制御装置は高い
周波数のクロックで動作するデータ発生回路１１と、こ
のデータ発生回路１１で発生させた二つの入力データを
変換する（例えば、Ｄ／Ａコンバータ）データ変換回路
１３と、このデータ変換回路１３の出力のタイミングを
判定する出力判定回路１４と、この出力判定回路１４の
出力に基づき、データ発生回路１１におけるパルスの周
期などを変更するコントロール信号１６を出力するコン
トローラ１５とから構成されている。特に出力判定回路
１４においては、データ変換した出力のタイミングが許
容範囲か否かを判定し、コントローラ１５を介したデー
タ発生回路１１の制御を行っている。
周波数のクロックで動作するデータ発生回路１１と、こ
のデータ発生回路１１で発生させた二つの入力データを
変換する（例えば、Ｄ／Ａコンバータ）データ変換回路
１３と、このデータ変換回路１３の出力のタイミングを
判定する出力判定回路１４と、この出力判定回路１４の
出力に基づき、データ発生回路１１におけるパルスの周
期などを変更するコントロール信号１６を出力するコン
トローラ１５とから構成されている。特に出力判定回路
１４においては、データ変換した出力のタイミングが許
容範囲か否かを判定し、コントローラ１５を介したデー
タ発生回路１１の制御を行っている。
上述したデータタイミング制御装置はデータ発生回路の
データの出力タイミングのみによって出力データのタイ
ミングを制御する場合、基本的に、少なくとも時間分解
能の分だけの周期で動くクロック発生回路とそのタイミ
ングで動作するデータ発生回路とを必要としており、制
御装置として高価になるだけでなく測定そのものができ
なくなるという欠点がある。
データの出力タイミングのみによって出力データのタイ
ミングを制御する場合、基本的に、少なくとも時間分解
能の分だけの周期で動くクロック発生回路とそのタイミ
ングで動作するデータ発生回路とを必要としており、制
御装置として高価になるだけでなく測定そのものができ
なくなるという欠点がある。
すなわち、上述のデータ発生回路の出力データタイミン
グ調整機能のみを用いてデータ変換回路の入力タイミン
グを決定することは、タイミングの調整範囲を基本クロ
ック周期よりも小さく出来ないという欠点がある。
グ調整機能のみを用いてデータ変換回路の入力タイミン
グを決定することは、タイミングの調整範囲を基本クロ
ック周期よりも小さく出来ないという欠点がある。
本発明の目的は、入力データのタイミングの調整範囲を
任意にとること、すなわち基本クロック周期よりも大き
くも小さくもとれるようにすることのできるデータタイ
ミング制御装置を提供することにある。
任意にとること、すなわち基本クロック周期よりも大き
くも小さくもとれるようにすることのできるデータタイ
ミング制御装置を提供することにある。
〔問題点を解決するための手段〕
本発明のデータタイミング制御装置は、高速のデータの
入力端子が二つ以上あるデータ変換回路のデータの相互
の入力可能な時間差を測定し制御するデータタイミング
制御装置において、データ発生回路の出力端子と前記デ
ータ変換回路の入力端子との間に、単位長さあたり定ま
った遅延時間を得ることのできる遅延線を接続し、出力
判定回路によりコントローラを制御して前記遅延線の長
さを調節し、その長さから時間差を算出するように構成
している。
入力端子が二つ以上あるデータ変換回路のデータの相互
の入力可能な時間差を測定し制御するデータタイミング
制御装置において、データ発生回路の出力端子と前記デ
ータ変換回路の入力端子との間に、単位長さあたり定ま
った遅延時間を得ることのできる遅延線を接続し、出力
判定回路によりコントローラを制御して前記遅延線の長
さを調節し、その長さから時間差を算出するように構成
している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するためのデータタイ
ミング制御装置のブロック構成図である。
ミング制御装置のブロック構成図である。
第１図に示すように、かかるデータタイミング制御装置
は、二つの入力データを出力するデータ発生回路１と、
そのそれぞれの入力データ線に対して接続され且つ単位
長さあたり定まった遅延時間を得ることができ、しかも
この長さを可変できるようにした遅延線２ａ、ｂと、各
遅延線の出力を変換（例えば、Ｄ／Ａ変換）するデータ
変換回路３と、このデータ変換回路３の出力に対しそれ
ぞれについてタイミングの余裕があるか否かを判定する
出力判定回路４と、この出力判定回路４の判定信号に基
づきデータ発生回路１を制御信号線６によりクロック周
期などをコントロールし且つデータ発生回路１の出力に
接続された遅延線２ａ、２ｂの長さを遅延線長調整信号
線７ａ。
は、二つの入力データを出力するデータ発生回路１と、
そのそれぞれの入力データ線に対して接続され且つ単位
長さあたり定まった遅延時間を得ることができ、しかも
この長さを可変できるようにした遅延線２ａ、ｂと、各
遅延線の出力を変換（例えば、Ｄ／Ａ変換）するデータ
変換回路３と、このデータ変換回路３の出力に対しそれ
ぞれについてタイミングの余裕があるか否かを判定する
出力判定回路４と、この出力判定回路４の判定信号に基
づきデータ発生回路１を制御信号線６によりクロック周
期などをコントロールし且つデータ発生回路１の出力に
接続された遅延線２ａ、２ｂの長さを遅延線長調整信号
線７ａ。
７ｂによりコントロールするコントローラ５とで構成し
ている。尚、前記遅延線２ａ、２ｂとしては、例えばス
ライド式導波管を用いることができ、長さを手動もしく
はモータドライブで変化させることによって実現するこ
とができる。
ている。尚、前記遅延線２ａ、２ｂとしては、例えばス
ライド式導波管を用いることができ、長さを手動もしく
はモータドライブで変化させることによって実現するこ
とができる。
このような構成のデータタイミング制御装置とすること
により、高速のデータの入力端子が２つ以上あるデータ
変換回路のデータの相互の入力可能な時間差を測定する
場合、高速に動作する電子回路装置の入力データのタイ
ミングを出力判定信号に基づき基本クロック周期よりも
小さく制御でき、特にディジタル入力データのセットア
ツプタイムやホールドタイムを測定し制御することが可
能になる。
により、高速のデータの入力端子が２つ以上あるデータ
変換回路のデータの相互の入力可能な時間差を測定する
場合、高速に動作する電子回路装置の入力データのタイ
ミングを出力判定信号に基づき基本クロック周期よりも
小さく制御でき、特にディジタル入力データのセットア
ツプタイムやホールドタイムを測定し制御することが可
能になる。
尚、上述した実施例は二種類の遅延線を用いた例である
が、この他に異なる遅延時間を得るために長さの異なる
同軸ケーブルを使用し、このケーブルを同軸リレーによ
り切りかえて用いても前述の実施例と同様に実現するこ
とができる。
が、この他に異なる遅延時間を得るために長さの異なる
同軸ケーブルを使用し、このケーブルを同軸リレーによ
り切りかえて用いても前述の実施例と同様に実現するこ
とができる。
以上説明したように、本発明のデータタイミング制御装
置はデータ発生回路の出力端子とそれを受けるデータ変
換装置の入力端子とのあいだに長さを可変できる遅延線
を設けこの遅延線をコントロールすることにより、広範
囲にわたってデータ変換回路の入力データのタイミング
をコント口一６一 ルできるという効果がある。従って、かかる精度の高い
制御装置を用いることにより経済的なデータタイミング
測定装置が得られる。
置はデータ発生回路の出力端子とそれを受けるデータ変
換装置の入力端子とのあいだに長さを可変できる遅延線
を設けこの遅延線をコントロールすることにより、広範
囲にわたってデータ変換回路の入力データのタイミング
をコント口一６一 ルできるという効果がある。従って、かかる精度の高い
制御装置を用いることにより経済的なデータタイミング
測定装置が得られる。
第１図は本発明の一実施例を説明するためのデータタイ
ミング制御装置のブロック回路図、第２図は従来の一例
を説明するためのデータタイミング制御装置のブロック
回路図である。 １・・・データ発生回路、２ａ、２ｂ・・・遅延線、３
・・・データ変換回路、４・・・出力判定回路、５・・
・コントローラ、６・・・コントロール信号線、７．ａ
、７ｂ・・・遅延線長の調節信号線。
ミング制御装置のブロック回路図、第２図は従来の一例
を説明するためのデータタイミング制御装置のブロック
回路図である。 １・・・データ発生回路、２ａ、２ｂ・・・遅延線、３
・・・データ変換回路、４・・・出力判定回路、５・・
・コントローラ、６・・・コントロール信号線、７．ａ
、７ｂ・・・遅延線長の調節信号線。
Claims (1)
- 高速のデータの入力端子が二つ以上あるデータ変換回
路のデータの相互の入力可能な時間差を測定し制御する
データタイミング制御装置において、データ発生回路の
出力端子と前記データ変換回路の入力端子との間に、単
位長さあたり定まった遅延時間を得ることのできる遅延
線を接続し、出力判定回路によりコントローラを制御し
て前記遅延線の長さを調節し、その長さから時間差を算
出することを特徴とするデータタイミング制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268463A JPH01110285A (ja) | 1987-10-23 | 1987-10-23 | データタイミング制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268463A JPH01110285A (ja) | 1987-10-23 | 1987-10-23 | データタイミング制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01110285A true JPH01110285A (ja) | 1989-04-26 |
Family
ID=17458851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268463A Pending JPH01110285A (ja) | 1987-10-23 | 1987-10-23 | データタイミング制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01110285A (ja) |
-
1987
- 1987-10-23 JP JP62268463A patent/JPH01110285A/ja active Pending
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