JPH01111376A

JPH01111376A - 電荷結合装置

Info

Publication number: JPH01111376A
Application number: JP63232129A
Authority: JP
Inventors: Larry D Riley; ラリー・ディー・リレイ; Denis L Heidtmann; デニス・エル・ハイトマン
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1987-09-18
Filing date: 1988-09-16
Publication date: 1989-04-28
Anticipated expiration: 2009-08-24
Also published as: CA1289241C; US4803531A; JPH0666347B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、総並列出力型の撮像用電荷結合装置（ＣＣＤ
）に関する。

［従来技術］撮像用ＣＣＤの一例として、従来のＭＯＳ（金属酸化物
半導体）技術を用いて、ＣＣＤの前面の表面下に複数の
チャネルを埋設したシリコン片を含んでいるものがある
。このシリコン片はＣＯＤの表面層を介して形成される
。各チャネルは、同様の基本領域を一直線上に多数配列
して形成されている。クロック駆動用の電極構体がシリ
コン片の前面上に重なっており、このクロック駆動用電
極構体に選択的に電圧を印加することにより、チャネル
の任意の位置の基本領域に存在する電荷をシフト・レジ
スタのように移動させ、その電荷をチャネルから取り出
すことが出来る。撮像用ＣＣＤでは、チャネル内の電荷
は光電効果によって生じる。従って、電磁波がチャネル
層の下の基板上に入射すると、伝導電子が発生し、これ
らの伝導電子がチャネル層に入り込み、チャネル内の１
つの基本領域内に閉じ込められる。これらの伝導電子の
拡散距離は十分に短いので、基板内で発生した伝導電子
は、基板に直接型なっているチャネル層より遠くまで拡
散することはない。

撮像用ＣＣＤの位置合わせをする際に、カメラのレンズ
によって画像がシリコン片の裏側表面上に形成されるよ
うに、シリコン片の裏側表面とカメラの焦点面を合わせ
る。ＣＣＤは、例えば各々６４個の基本領域を含むチャ
ネルを並列に６４個具えている。従って、６４Ｘ６４個
の基本領域の配列は、画像を受けるシリコン片の裏側表
面上の６４Ｘ６４個の画素（ピクセル）を形成する。カ
メラのシャッターは予め決めた露光期間中に開き、その
期間中にはクロック駆動用電極構体の総ての電極の電位
は一定である。その後、シャッターが閉じると、チャネ
ルの基本領域に蓄えられている電荷がクロック駆動によ
りＣＣＤから取り出される。露光期間中に１つの画素に
入射する光線のエネルギの強度は、チャネル層の対応す
る基本領域内の電子密度に影響するので、基本領域を転
送され、最後にＣＯＤから取り出される電子の数は、そ
の画素に入射した光線の強度を表している。このように
、ＣＣＤを用いて、ＣＣＤ表面が受けた画像（即ち、カ
メラのレンズによって形成された画像）の光線の強度分
布を表す２次元電気信号をサンプリングすることが出来
る。

従来の６４個の並列チャネルを有する撮像用ＣＣＤでは
、画素の電荷サンプルは、チャネル内をクロック駆動に
より、並列入力、直列出力型のシフト・レジスタに転送
される。その後、このシフト・レジスタから出力した電
荷サンプルは、フローティング・ディフュージョン（ｆ
ｌｏａｔｉｎｇ　ｄｉｆｆｕｓｉｏｎ）と呼ばれる部分
に転送される。このフローティング・ディフュージョン
（以下ＦＤと記す）は、出力ＦＥＴ（電界効果トランジ
スタ）のゲート電極に電気的に接続されている。この出
力ＦＥＴのソース電極の電圧は、ゲート電極の電圧によ
って決まる。このＦＤに予め入力した画素電荷サンプル
の影響によって出力ＦＥＴのゲート電極の電圧が変化す
るのを防ぐ為に、リセット・ゲートを用いて、各画素の
電荷サンプルがＦＤに蓄えられてから所定時間後にＦＤ
を基準電位にリセットする。従って、ＦＤは出力ディフ
ュージョン（ｏｇｔｐｕｔ　ｄｉｆｆｕｓｉｏｎ；以下
ＯＤと記す）と分離しており、ＦＤとＯＤの間のチャネ
ル領域の上にリセット・ゲートが設けられている。リセ
ット・ゲートに適正な電圧が印加されていれば、ＯＤと
ＦＤの間のチャネル領域を介して電荷が移動出来るので
、ＦＤの電位とＯＤの電位は同じになる。

画素電荷サンプルが、ＣＣＤの６４個の列の間を周波数
Ｆｃでシフトしている場合、画素電荷サンプルがシフト
・レジスタから出力される周波数は６４Ｆｃとなる。従
って、画素電荷サンプルがシフト・レジスタから出力可
能な上限周波数によって周波数Ｆｃの上限が決まる。

周波数Ｆｃを最大にする為には、各チャネル毎に専用の
ＦＤと出力ＦＥＴを設け、各ＦＤと各出力ＦＥＴのゲー
ト電極とをフローティング・ディフュージョン・バス（
ＦＤババスで接続し、総ての出力が並列のＣＯＤを構成
することが提案されている。その後、出力ＦＥＴのソー
ス電極の信号を適当な増幅器及び他の回路を介して並列
処理コンピュータに印加しても良い。この場合には、画
素電荷サンプルがＣＣＤのチャネル間でシフトする周波
数Ｆｃは、ＣＣＤの列の数とは無関係になる。

［発明が解決しようとする課題］このような総並列出力型の撮像用ＣＯＤに於ける困難な
問題点は、リセット・ゲートに接続するリセット・バス
を各チャネル毎に設ける必要があるということである。

ＦＤと出力ＦＥＴのゲート電極との間の部分でＣＣＤの
表面上にリセット・バスを設けると、リセット・バスと
ＦＤババスの間に大きな結合容量が生じる。この結果、
リセット・バスにリセット・パルスが通過すると、ＦＤ
ババスノイズが発生し、このノイズは出力ＦＥＴのソー
ス電極で検出される電圧に影響を与えてしまう。

従って、本発明の目的は、出力信号がリセッｌ−・パル
スの影響を受けない総並列出力型の描像用ＣＣＤを提供
することである。

［課題を解決する為の手段及び作用］本発明の好適実施例では、少なくとも２つの埋め込み型
チャネルを有する半導体の基板を具えたＣＯＤを示して
いる。少なくとも２Ｍｉのクロック電極が埋め込み型チ
ャネルに設けられている。これらのクロック電極に適正
な制御電圧を印加すると、各チャネルの電荷をチャネル
の出力端に向かって順次転送することが出来る。各埋め
込み型チャネルの終端部分に形成されたＦＤ（フローテ
ィング・ディフュージョン）が、チャネルに沿って転送
された電荷を受は取る。各チャネル毎に夫々出力トラン
ジスタが設けられ、各出力トランジスタは、対応するＦ
Ｄに接続された制御電極を有する。ＦＤと出力トランジ
スタの制御電極との間の部分にあるＯＤ（出力ディフュ
ージョン）は、チャネル群を横切る方向に延びている。

各チャネルに対応するリセット・ゲートは、各々対応す
るチャネルのＦＤとＯＤの間の基板上に重なっているの
で、リセット・ゲートに所定の電圧が印加されると、対
応するチャネルのＦＤとＯＤの間の基板に導電チャネル
が形成される。リセット・バスは、リセット・ゲートか
ら見て、ＦＤの反対側の基板上に延びている。また、リ
セット・バスからＦＤの間の基板上にバス・イクステン
ションが延びており、このバス・イクステンションによ
ってリセット・ゲートとリセット・バスが接続されてい
る。

このような構成により、本発明の撮像用ＣＣＤは、リセ
ット・バスとＦＤババスの間の容量性結合を最少に抑え
ることが出来るので、リセット・パルスによるノイズの
影響を受けることがない。

［実施例］第１図は、本発明の撮像用ＣＯＤの実施例の一部の平面
図である。第２図及び第３図は、第１図のＣＣＤを■−
■線及びＩ［［−ＩＩＩ線で夫々切って、矢印方向に見
たときの断面図である。第４図は、第２図のＣＣＤをＩ
Ｖ−ＩＶ線で切って、矢印方向に見た時の断面図である
。二〇ＣＣＤはＰ型シリコンの基板を用いている。導電
率ｎの６４本の埋め込み型チャネル（２）が基板に形成
されている。

これらのチャネルの中で２本のチャネルの出力端部分（
２Ａ）及び（２Ｂ）が第１図に示されている。この明細
書及び図面において、参照番号の後ろに付したＡ及びＢ
の符号は、夫々チャネル（２Ａ）及び（２Ｂ）に関連す
る部分であることを示している。導電率ｎ＋のＦＤ（１
８）及び導電率ｎのリセット・チャネル（３０）が各チ
ャネル（２）の出力端部分でチャネルと一直線に並んで
いる。

ＦＤ（１Ｂ）とリセット・チャネル（３０）は、チャネ
ル（２）と導電率ｎ十のＯＤ　（２６）との間に設けら
れている。このＯＤ　（２６）は、チャネル（２）に対
し直角方向に延びており、基板に対して＋２０ボルトの
直流電圧源に接続されている。導電率ｐ＋のチャネル・
ストップ領域（４）は、チャネル（２）の間、ＦＤ（１
８）の間、及びリセット・チャネル（３０）の間の領域
で、０Ｄ（２６）で途切れている。

基板上に二酸化シリコン層（６）があり、第１図にある
ように、この二酸化シリコン層（６）の上にポリシリコ
ンのクロック電極の３木の列（８）、（１０）及び（１
２）が形成されている。これら３本の列は、各チャネル
の長さに亘り、同様のパターンを繰り返し形成している
。第２図及び第３図に示すように、多結晶シリコンの蓄
積ゲート（１４）と多結晶シリコンの最終ゲー）（１６
）が、二酸化シリコン層（６）の上にクロック電極の列
と平行に延びている。３本のクロック電極列（８）、（
１０）及び（１２）に適当な電圧を印加すると、基板中
に発生してチャネル（２）の１つに拡散した電荷が、チ
ャネル中を順次シフトしていく。蓄積ゲー）（１４）と
最終ゲー）（１６）は、３本のクロック電極列（８）、
（１０）及び（１２）と同じ周波数でクロック駆動して
も良い。

その場合、一連の画素電荷サンプルは順次ＦＤ（１８）
に蓄えられる。他方、蓄積ゲート（１４）と最終ゲート
（１６）の駆動クロ・イクの周波数を低くしても良い。

その場合には、各チャネルに形成された蓄積合計井戸（
ｓｕｍ　ｗｅｌｌ）に所定の数の画素電荷サンプルが蓄
積され、この蓄積された合計電荷がＦＤ（１８）に蓄え
られる。このように、蓄積ゲートと最終ゲートのクロッ
ク周波数を低くした場合には、Ｓ／Ｎ比（信号対雑音比
）は向上するが、その反面、分解能は低下する。最終ゲ
ー）（１６）は常にクロック駆動されるとは限らない。

即ち、クロック電極（８）、（１０）及び（１２）と蓄
積ゲート（１４）の電位変化をＦＤ（１日）と分離する
為に、最終ゲー）（１６）の電位をＯＤ　（２６）の電
位より低い直流電位に維持しても良い。

各ＦＤ（１Ｂ）は、ＯＤ　（２６）の上に延びている金
属製のＦＤババス２０）に接続している。

各ＦＤババス２０）は１．出力Ｆ佳Ｔ（２４）の多結晶
シリコンのゲート電極（２２）に接続している。例えば
、２つの隣合うチャネル用のＦＥＴ（２４Ａ）及び（２
４Ｂ）は、金属製ドレイン電極に接続された共通のｎ十
型ドレイン・ディフュージョン（４０）を有する。各Ｆ
ＥＴは、金属製ソース電極に接続されたｎ十型ソース・
ディフュージョン（４２）も有する。

多結晶シリコンのリセット・ゲート（２８）はリセット
・チャネル領域（３０）の上にあり、金属製のバス・イ
クステンション（３４）によって金属製のリセット・バ
ス（３２）に接続されている。リセット・バス（３２）
は、リセット・ゲー）（２Ｂ）から見てＦＤ（１８）の
反対側にあり、バス・イクステンション（３４）は、チ
ャネル（２Ａ）及び（２Ｂ）に夫々設けられた２つのＦ
Ｄ（１８Ａ）及び（１８Ｂ）の間のチャネル・ストップ
領域（４）の上を通過している。

例えば、ＦＤ（１８Ａ）に電荷が蓄えられていれば、Ｆ
Ｄババス２ＯＡ）を介して出力ＦＥＴ（２４Ａ）のゲー
ト電極（２２Ａ）に電圧が印加される。出力ＦＥＴ（２
４Ａ）のソース電極（３８Ａ）の電圧は、ゲート電極（
２２Ａ）に印加された電圧に応じた値を取る。この電圧
をアナログ・デジタル変換器（図示せず）に供給して、
並列処理コンピュータに入力する為のデジタル信号に変
換しても良い。ソース電極（３８）の電圧が設定され、
読み出された後に、もっと高い電圧（例えば、約＋１５
ボルト）のリセット・パルスがリセット・バス（３２）
に供給され、ＦＤ　（１Ｂ）と０Ｄ（２６）の間のリセ
ット・チャネル領域（３０）を通過する導電チャネルが
形成される。これによって、各ＦＤ（１Ｂ）はＯＤ　（
２６）の電位に設　　定され、次の新しい電荷を蓄積す
る条件が整う。

上述のように、ＦＤババス２０）は、リセット・バス（
３２）又はバス・イクステンション（３４）と交差して
いないので、リセット・バスとＦＤババスの間の容量性
結合は極めて弱い。従って、リセット・バスに比較的高
電圧、高周波のパルスを印加しても、ＦＤババス雑音を
生じさせることは殆どない。

以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱する事なく必要に応じて種々の変形
及び変更を実施し得る事は当業者には明らかである。

［発明の効果］本発明によれば、ＣＯＤのフローティング・ディフユー
ジョンから出力ＦＥＴへ信号を送るフローティング・デ
ィフュージョン・バスは、リセット信号の通過するリセ
ット・バス及びリセット・バス・イクステンションと交
差しないように構成されているので、両者間の容量性結
合は極めて弱く、出力信号がリセット信号に影響されな
いＣＣＤを提供することが出来る。

【図面の簡単な説明】

第１図は、本発明によるＣＣＤの一部分の概略平面図、
第２図は、第１図のＣＣＤの■−■線断面図、第３図は
、第１図のＣＣＤのｌ１ｌ−［［線断面図、第４図は、
第２図のＣＣＤのＩＶ−ＩＶ線断面図である。（２）はチャネル、（８）、　　（１０）及び（１２）
は夫々クロック電極、（１８）はＦ’Ｄ（フローティン
グ・ディフュージョン）、（２０）はＦＤババス（２４
）は出力ＦＥＴ、（２６）はＯＤ（出力ディフュージョ
ン）、（２Ｂ）：リセット・ゲート、（３２）はリセッ
ト・バス、（３４）はバス・イクステンションである。

Claims

【特許請求の範囲】　少なくとも第１及び第２チャネルを埋設した半導体基
板と、該第１及び第２チャネルに夫々設けられ、所定の電圧印
加に応じて上記チャネルの電荷を夫々出力端方向へ転送
する少なくとも２組のクロック電極と、上記チャネルの各出力端に設けられ、各チャネルの出力
端から転送された電荷を受けるフローティング・ディフ
ュージョンと、該フローティング・ディフュージョンと上記チャネルに
夫々対応して設けられた出力トランジスタの制御電極と
を夫々接続するフローティング・ディフュージョン・バ
スと、上記フローティング・ディフュージョンと上記出力トラ
ンジスタの制御電極との間の基板領域に、上記チャネル
を横切る方向に形成された出力ディフュージョンと、上記チャネルに対応する各フローティング・ディフュー
ジョンと出力ディフュージョンとの間の基板上に各々設
けられ、所定の電圧印加に応じて上記各フローティング
・ディフュージョンと出力ディフュージョンとの間に導
電性チャネルを形成して、リセットするリセット・ゲー
トと、上記リセット・ゲートに対し上記フローティング・ディ
フュージョンの反対側の基板上に設けられたリセット・
バスと、上記フローティング・ディフュージョンの間を通り、上
記リセット・バスと上記リセット・ゲートを接続するバ
ス・イクステンションとを具え、該バス・イクステンシ
ョン及び上記リセット・バスが上記フローティング・デ
ィフェージヨン・バスと交差しないことを特徴とする電
荷結合装置。