JPH01112764A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01112764A JPH01112764A JP62272216A JP27221687A JPH01112764A JP H01112764 A JPH01112764 A JP H01112764A JP 62272216 A JP62272216 A JP 62272216A JP 27221687 A JP27221687 A JP 27221687A JP H01112764 A JPH01112764 A JP H01112764A
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- JP
- Japan
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- type
- igbt
- epitaxial layer
- substrate
- layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/161—IGBT having built-in components
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に絶縁ゲートノ＜イポー
ラトランジスタ（以後ＩＧＢＴと称す）に関する。
ラトランジスタ（以後ＩＧＢＴと称す）に関する。
従来、この種のＩＧＢＴは、例えば同一基板上に容易に
実績化できる横型ＩＧＢＴについて第３図にその一例を
示す様に、二重拡散ＭＯ３）ランジスタ（いわゆるＤＭ
Ｏ８）ランジスタ）のＮ型半導体基板３０１中にドレイ
ンＰ＋層３０５を作る構造になっていた。ゲート電極３
０８に正のゲート電圧を与え、ゲートをオンさせるとゲ
ート酸化膜３０６直下のＰベース３０２にはｎチャネル
が形成されるため、ソースＮ”３０４からＮ型半導体基
板３０１に電子が流れ込む。このようにして流入した電
子によってＮ型半導体基板３０１のポテンシャルが低下
しドレインＰ”３０５とＮ型半導体基板３０１とのＰＮ
接合が順バイアスされる結果ドレインＰ”３０５から大
量のホールがＮ型半導体基板３０１に注入され、Ｎ型半
導体基［３０１の抵抗はホールの注入ンこよって大幅し
こ下ケラレる。通常のＤＭＯ８）ランジスタでは大きな
抵抗となっていたＮ型半導体基板３０１が、このホール
の注入によって導電率変調を受け、オン抵抗を下げる事
ができる。
実績化できる横型ＩＧＢＴについて第３図にその一例を
示す様に、二重拡散ＭＯ３）ランジスタ（いわゆるＤＭ
Ｏ８）ランジスタ）のＮ型半導体基板３０１中にドレイ
ンＰ＋層３０５を作る構造になっていた。ゲート電極３
０８に正のゲート電圧を与え、ゲートをオンさせるとゲ
ート酸化膜３０６直下のＰベース３０２にはｎチャネル
が形成されるため、ソースＮ”３０４からＮ型半導体基
板３０１に電子が流れ込む。このようにして流入した電
子によってＮ型半導体基板３０１のポテンシャルが低下
しドレインＰ”３０５とＮ型半導体基板３０１とのＰＮ
接合が順バイアスされる結果ドレインＰ”３０５から大
量のホールがＮ型半導体基板３０１に注入され、Ｎ型半
導体基［３０１の抵抗はホールの注入ンこよって大幅し
こ下ケラレる。通常のＤＭＯ８）ランジスタでは大きな
抵抗となっていたＮ型半導体基板３０１が、このホール
の注入によって導電率変調を受け、オン抵抗を下げる事
ができる。
上述した従来の横型ＩＧＢＴで相補型ＩＧＢＴを製作し
ようとした場合、第３図のＮチャネル型ＩＧＢＴはＮ型
基板を必要とし、第３図のＰとＮを逆転させたＰチャネ
ル型ＩＧＢＴは、Ｐ型基板を必要とするため、同一基板
上に集積化する事が困難であった。
ようとした場合、第３図のＮチャネル型ＩＧＢＴはＮ型
基板を必要とし、第３図のＰとＮを逆転させたＰチャネ
ル型ＩＧＢＴは、Ｐ型基板を必要とするため、同一基板
上に集積化する事が困難であった。
モータをパルス幅変調（ＰＷＭ）で制御する場合、ソー
ス側、シンク側共低抵抗で高速なプッシュプル回路が必
要となる。従来この種の回路は集積化が難しく、ゴ別（
ディスクリート）部品で構成していたため、価格低下、
省スペース化を妨げていた。
ス側、シンク側共低抵抗で高速なプッシュプル回路が必
要となる。従来この種の回路は集積化が難しく、ゴ別（
ディスクリート）部品で構成していたため、価格低下、
省スペース化を妨げていた。
又、ソレノイドの駆動やデイスプレィドライバーでは、
低抵抗のオープンドレイン出力が要求される用途もある
。従来の横型ＩＧＢＴでは、基板がドレインとほぼ同電
位になり、ＭＯＳ）ランジスタの様な自己分離ができな
いため、集積化する場合オープンドレインでも接合分離
等による素子分離が必要となっていた。
低抵抗のオープンドレイン出力が要求される用途もある
。従来の横型ＩＧＢＴでは、基板がドレインとほぼ同電
位になり、ＭＯＳ）ランジスタの様な自己分離ができな
いため、集積化する場合オープンドレインでも接合分離
等による素子分離が必要となっていた。
本発明によれば、一導電型の半導体層内に設けられた他
の導電型の第１の半導体領域と、該第１の半導体領域に
接続して設けられた第１の電極と、ゲート電極をはさん
で前記第１の半導体領域の反対側の前記半導体層内に設
けられた前記他の導電型の第２の半導体領域と、該第２
の半導体領域に接して前記ゲート電極とは反対側の前記
半導体層内に設けられた前記他の導電型の第３の半導体
領域と、該第３の半導体領域内に設けられた前記一導電
型の第４の半導体領域と、該第４の半導体領域に接続し
て設けられた第２の電極とを有する半導体装置が得られ
る。
の導電型の第１の半導体領域と、該第１の半導体領域に
接続して設けられた第１の電極と、ゲート電極をはさん
で前記第１の半導体領域の反対側の前記半導体層内に設
けられた前記他の導電型の第２の半導体領域と、該第２
の半導体領域に接して前記ゲート電極とは反対側の前記
半導体層内に設けられた前記他の導電型の第３の半導体
領域と、該第３の半導体領域内に設けられた前記一導電
型の第４の半導体領域と、該第４の半導体領域に接続し
て設けられた第２の電極とを有する半導体装置が得られ
る。
本発明の横型ＩＧＢＴはＰチャネル型の場合Ｎ型基板を
用いるため、従来のＮ型基板を用いたＮチャネル型と接
合分離技術を用いて組み合わせは、容易に相補型ＩＧＢ
Ｔを同一基板上に集積化できる。また、第２の半導体領
域の存在によって本発明の横型ＩＧＢＴはオフセット構
造になっており高耐圧で低オン抵抗の動作が得られる。
用いるため、従来のＮ型基板を用いたＮチャネル型と接
合分離技術を用いて組み合わせは、容易に相補型ＩＧＢ
Ｔを同一基板上に集積化できる。また、第２の半導体領
域の存在によって本発明の横型ＩＧＢＴはオフセット構
造になっており高耐圧で低オン抵抗の動作が得られる。
また本発明の横型ＩＧＢＴは構造上自己分離型であり、
同一導電型のいくつかのオープンドレイン出力を集積化
する場合でも、接合分離の必要はない。
同一導電型のいくつかのオープンドレイン出力を集積化
する場合でも、接合分離の必要はない。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例の縦断面図である。Ｐ
型半導体基板１０１中に接合分離技術を使ってＮ型エピ
タキシャル層１０２の島を作る。
型半導体基板１０１中に接合分離技術を使ってＮ型エピ
タキシャル層１０２の島を作る。
左のＮ型エピタキシャル層１０２の島には図の様に従来
技術のＮチャネル型ＩＧＢＴを形成し、右のＮ型エピタ
キシャル層１０２の島には本実施例のＰチャネル型ＩＧ
ＢＴを形成し、それぞれのゲート同士及びドレイン同士
を接続する。各層ヲマ通常のリニアＩＣのプロセスを若
干変更するだけで、容易に製作可能である。耐圧はＮ型
エピタキシャル層１０２の比抵抗、オフセラ）Ｐ−１０
７の層抵抗及びはり出し長さ、ゲート酸化膜１０９の膜
厚で決定され、それぞれを調節する事で容易に高耐圧化
が可能である。第１図の（ｂ）は、第１図（ａ）の等何
回路を示したものであるが、この回路は、外から見た動
作は通常の０ＭＯ３と同じであるが、ソース側シンク側
共ＩＧＢＴを用いている事で極めてオン抵抗の小さいプ
ッシュプル回路を実現できる。
技術のＮチャネル型ＩＧＢＴを形成し、右のＮ型エピタ
キシャル層１０２の島には本実施例のＰチャネル型ＩＧ
ＢＴを形成し、それぞれのゲート同士及びドレイン同士
を接続する。各層ヲマ通常のリニアＩＣのプロセスを若
干変更するだけで、容易に製作可能である。耐圧はＮ型
エピタキシャル層１０２の比抵抗、オフセラ）Ｐ−１０
７の層抵抗及びはり出し長さ、ゲート酸化膜１０９の膜
厚で決定され、それぞれを調節する事で容易に高耐圧化
が可能である。第１図の（ｂ）は、第１図（ａ）の等何
回路を示したものであるが、この回路は、外から見た動
作は通常の０ＭＯ３と同じであるが、ソース側シンク側
共ＩＧＢＴを用いている事で極めてオン抵抗の小さいプ
ッシュプル回路を実現できる。
本発明のＩＧＢＴの動作原理は次の通りである。
ゲートをソースに対して負電位に引くとソースＰ”１０
６とオフセラ）Ｐ−１０７間のチャネルがオンし、ソー
スＰ”１０６からＰベース１０４に正孔が流れ込みＰベ
ース府１０４のポテンシャルが上昇し、ドレインＮ”１
０８とＰベース１０４のＰＮ接合を順バイアスする。こ
れによってドレインＮ＋１０８からＰベース１０４にキ
ャリアの注入が起り、Ｎ型エピタキシャル層１０２．Ｐ
ベース１０４．ドレインＮ＋１０８によって構成される
ＮＰＮ）ランジスタがオンする。バイポーラは飽和領域
では、基板に導電率変調を起して極めてオン抵抗が小さ
くなるため、ＩＧＢＴとしてのオン抵抗も同様に小さく
なる。
６とオフセラ）Ｐ−１０７間のチャネルがオンし、ソー
スＰ”１０６からＰベース１０４に正孔が流れ込みＰベ
ース府１０４のポテンシャルが上昇し、ドレインＮ”１
０８とＰベース１０４のＰＮ接合を順バイアスする。こ
れによってドレインＮ＋１０８からＰベース１０４にキ
ャリアの注入が起り、Ｎ型エピタキシャル層１０２．Ｐ
ベース１０４．ドレインＮ＋１０８によって構成される
ＮＰＮ）ランジスタがオンする。バイポーラは飽和領域
では、基板に導電率変調を起して極めてオン抵抗が小さ
くなるため、ＩＧＢＴとしてのオン抵抗も同様に小さく
なる。
なお、ＭＯＳ）ランジスタの閾値電圧を大きくするには
、ゲート電極直下のＮ型エピタキシャル層１０２の不純
物濃度を高くすればよいが、このＮ型エピタキシャル層
１０２の不純物濃度を高くすると、Ｐイー３層１０４と
の耐圧が小さくなってしまうため、不純物濃度はあまり
高くすることができない。そこで、このＮ型エピタキシ
ャル層１０２の不純物濃度より、例えば約１桁高い不純
物濃度を有するＮウェル１０３をソースＰ＋１０６に接
して設けることにより、Ｎ型エピタキシャル層１０２の
不純物濃度を小さくＬＰベースとの耐圧を保ったまま、
ＭＯＳ）ランジスタの閾値電圧を大きくすることができ
る。これは、低濃度のＮ型エピタキシャル層１０２によ
り構成されるチャンネル形成領域は閾値電圧が小さく、
高濃度のＮウェル１０３により構成されるチャンネル形
成領域は閾値電圧が大きいため、結局ＭＯ８）ランジス
タの閾値電圧は、Ｎウェル１０３により構成されるチャ
ネル形成領域の閾値電圧により決定されるからである。
、ゲート電極直下のＮ型エピタキシャル層１０２の不純
物濃度を高くすればよいが、このＮ型エピタキシャル層
１０２の不純物濃度を高くすると、Ｐイー３層１０４と
の耐圧が小さくなってしまうため、不純物濃度はあまり
高くすることができない。そこで、このＮ型エピタキシ
ャル層１０２の不純物濃度より、例えば約１桁高い不純
物濃度を有するＮウェル１０３をソースＰ＋１０６に接
して設けることにより、Ｎ型エピタキシャル層１０２の
不純物濃度を小さくＬＰベースとの耐圧を保ったまま、
ＭＯＳ）ランジスタの閾値電圧を大きくすることができ
る。これは、低濃度のＮ型エピタキシャル層１０２によ
り構成されるチャンネル形成領域は閾値電圧が小さく、
高濃度のＮウェル１０３により構成されるチャンネル形
成領域は閾値電圧が大きいため、結局ＭＯ８）ランジス
タの閾値電圧は、Ｎウェル１０３により構成されるチャ
ネル形成領域の閾値電圧により決定されるからである。
また、Ｎウェル１０３を設けることによって、２重拡散
ＭＯ３）ランジスタ（ＤＭＯ８）ランジスタ）のように
、実効的なチャンネル長をＮウェル１０３により構成さ
ｈるチャンネル形成領域の長さとすることができる。こ
のように実効的なチャンネル長が短くなることによりＭ
ＯＳ）ランジスタの相互フンダクタンスｇｍを改善する
ことができる。実効的にチャンネル長を短くできるのは
、Ｎ型エピタキシャル１０２により構成されるチャンネ
ル形成領域の閾値電圧は小さく、まずこの領域にチャン
ネルが形成され、その後ゲート電圧が大きくなり、Ｎウ
ェル１０３より構成されるチャンネル形成領域にチャン
ネルが形成されるようになると、Ｎ型エピタキシャル１
０２より構成されるチャンネル形成領域はピンチオフ状
態に近くなっており、Ｎウェル１０３内に形成されたチ
ャンネルをキャリアがドリフトして、Ｎ型エピタキシャ
ル層１０２に達すると、強い電界で引かれて、高速でオ
フセラ）Ｐ−層１０７に吸収されるからであると考えら
れる。
ＭＯ３）ランジスタ（ＤＭＯ８）ランジスタ）のように
、実効的なチャンネル長をＮウェル１０３により構成さ
ｈるチャンネル形成領域の長さとすることができる。こ
のように実効的なチャンネル長が短くなることによりＭ
ＯＳ）ランジスタの相互フンダクタンスｇｍを改善する
ことができる。実効的にチャンネル長を短くできるのは
、Ｎ型エピタキシャル１０２により構成されるチャンネ
ル形成領域の閾値電圧は小さく、まずこの領域にチャン
ネルが形成され、その後ゲート電圧が大きくなり、Ｎウ
ェル１０３より構成されるチャンネル形成領域にチャン
ネルが形成されるようになると、Ｎ型エピタキシャル１
０２より構成されるチャンネル形成領域はピンチオフ状
態に近くなっており、Ｎウェル１０３内に形成されたチ
ャンネルをキャリアがドリフトして、Ｎ型エピタキシャ
ル層１０２に達すると、強い電界で引かれて、高速でオ
フセラ）Ｐ−層１０７に吸収されるからであると考えら
れる。
次に、Ｐベース１０４の側に、Ｐベース１０４より、例
えば約１桁部製度のオフセラ）Ｐ−領域１０７を設ける
ことによってゲートとＰベース１０４との耐圧を高める
ことができ、このオフセラ）Ｐ−領域をＰベース１０４
の周囲に設けることによってＰベース１０４とＮ型エピ
タキシャル１０２との間の空乏層の曲率半径を小さくし
、これらの間の耐圧を向上させることができる。
えば約１桁部製度のオフセラ）Ｐ−領域１０７を設ける
ことによってゲートとＰベース１０４との耐圧を高める
ことができ、このオフセラ）Ｐ−領域をＰベース１０４
の周囲に設けることによってＰベース１０４とＮ型エピ
タキシャル１０２との間の空乏層の曲率半径を小さくし
、これらの間の耐圧を向上させることができる。
第２図は本発明の他の実施例の断面図であり、本発明の
ＩＧＢＴを単独で使った場合である。Ｐ型半導体基板２
０１中にいくつかのＮチャネル型ＩＧＥＴを形成する。
ＩＧＢＴを単独で使った場合である。Ｐ型半導体基板２
０１中にいくつかのＮチャネル型ＩＧＥＴを形成する。
本発明のＩＧＢＴは通常のＭＯＳトランジスタと同様自
己分離型のため、接合分離を行わずにいくつかのＩＧＥ
Ｔを同一基板上に形成できる。従来技術のＩＧＢＴでは
、基板がドレインとほぼ同じ電位であるため、このよう
な自己分離はできなかった。
己分離型のため、接合分離を行わずにいくつかのＩＧＥ
Ｔを同一基板上に形成できる。従来技術のＩＧＢＴでは
、基板がドレインとほぼ同じ電位であるため、このよう
な自己分離はできなかった。
一般に回路上オープンドレインの用途もあり低オン抵抗
、低価格が望まれている。リニアプロセスの原価におい
て接合分離の部分は２０％前後あり、本発明のＩＧＢＴ
をオーブンドレインで使う場合接合分離を必要としない
ため、大幅な原価低減となる。
、低価格が望まれている。リニアプロセスの原価におい
て接合分離の部分は２０％前後あり、本発明のＩＧＢＴ
をオーブンドレインで使う場合接合分離を必要としない
ため、大幅な原価低減となる。
以上説明したように、本発明の横型ＩＧＢＴは、今まで
同一基板上に作る事が困難であった相補型ＩＧＢＴを、
容易に作る事を可能とする。
同一基板上に作る事が困難であった相補型ＩＧＢＴを、
容易に作る事を可能とする。
この相補型ＩＧＢＴを用いる事でモータのＰＷＭ制御に
、集積化された低抵抗のプッシュプル回路を提供するこ
とができ、価格低下、省スペース化が実現できる。
、集積化された低抵抗のプッシュプル回路を提供するこ
とができ、価格低下、省スペース化が実現できる。
また本発明の横型ＩＧＢＴは、構造上自己分離型であり
、いくつかのオープンドレイン出力を集積化する場合で
も、接合分離の必要はなく、低価格、低抵抗のドライバ
ーＩＣが実現できる。
、いくつかのオープンドレイン出力を集積化する場合で
も、接合分離の必要はなく、低価格、低抵抗のドライバ
ーＩＣが実現できる。
第１図（ａ）は本発明の一実施例の縦断面図、第１図（
ｂ）は第１図（ａ）の等価回路図、第２図は本発明の他
の実施例の縦断面図、第３図は従来の横型ＩＧＢＴの縦
断面図である。 １０１・・・・・・Ｐ型半導体基板、１０２・・・・・
・Ｎ型エピタキシャル層、１０３・・・・・・Ｎウェル
、１０４・・・・・・Ｐベース、１０５・・・・・・ソ
ースＮ＋、１０６ 、＝−１゜ソースＰ＋、１０７・・
・・・・オフセットＰ−１１０８・・・・・・ドレイン
Ｎ＋、１０９・・・・・・ゲート酸化膜、１１０・・・
・・・Ｐベース、１１１・・・・・・ソースＰ”、１１
２・・・・・・ソースＮ”、１１３・・・・・・ドレイ
ンＰ＋、２０１・・・・・・Ｐ型半導体基板、２０２・
・・・・・Ｐウェル、２０３・・・・・・Ｎウェル、２
０４・・・・・・ソースＰ＋、２０５・・・・・・ソー
スＮ”、２０６・・・・・・オフセットＮ−１２０７・
・・・・・ドレインＰ＋、２０８・・・・・・ゲート酸
化膜、２０９・・・・・・ソース電極、２１０・・・・
・・ゲート電極、２１１・・・・・・ドレイン電極、３
０１・・・・・・Ｎ型半導体基板、３０２・・・・・・
Ｐベース、３０３・・・・・・ソースＰ”、３０４・・
・・・・ソースＮ”、３０５・・・・・・ドレインＰ＋
、３０６・・・・・・ゲート酸化膜、３０７・・・・・
・ソース電極、３０８・・・・・・ゲート電極、３０９
・・・・・・ドレイン電極。 代理人 弁理士 内 原 晋
ｂ）は第１図（ａ）の等価回路図、第２図は本発明の他
の実施例の縦断面図、第３図は従来の横型ＩＧＢＴの縦
断面図である。 １０１・・・・・・Ｐ型半導体基板、１０２・・・・・
・Ｎ型エピタキシャル層、１０３・・・・・・Ｎウェル
、１０４・・・・・・Ｐベース、１０５・・・・・・ソ
ースＮ＋、１０６ 、＝−１゜ソースＰ＋、１０７・・
・・・・オフセットＰ−１１０８・・・・・・ドレイン
Ｎ＋、１０９・・・・・・ゲート酸化膜、１１０・・・
・・・Ｐベース、１１１・・・・・・ソースＰ”、１１
２・・・・・・ソースＮ”、１１３・・・・・・ドレイ
ンＰ＋、２０１・・・・・・Ｐ型半導体基板、２０２・
・・・・・Ｐウェル、２０３・・・・・・Ｎウェル、２
０４・・・・・・ソースＰ＋、２０５・・・・・・ソー
スＮ”、２０６・・・・・・オフセットＮ−１２０７・
・・・・・ドレインＰ＋、２０８・・・・・・ゲート酸
化膜、２０９・・・・・・ソース電極、２１０・・・・
・・ゲート電極、２１１・・・・・・ドレイン電極、３
０１・・・・・・Ｎ型半導体基板、３０２・・・・・・
Ｐベース、３０３・・・・・・ソースＰ”、３０４・・
・・・・ソースＮ”、３０５・・・・・・ドレインＰ＋
、３０６・・・・・・ゲート酸化膜、３０７・・・・・
・ソース電極、３０８・・・・・・ゲート電極、３０９
・・・・・・ドレイン電極。 代理人 弁理士 内 原 晋
Claims (1)
- 一導電型の半導体層内に設けられた他の導電型の第１
の半導体領域と、該第１の半導体領域に接続して設けら
れた第１の電極と、ゲート電極をはさんで前記第１の半
導体領域の反対側の前記半導体層内に設けられた前記他
の導電型の第２の半導体領域と、該第２の半導体領域に
接して前記ゲート電極とは反対側の前記半導体層内に設
けられた前記他の導電型の第３の半導体領域と、該第３
の半導体領域内に設けられた前記一導電型の第４の半導
体領域と、該第４の半導体領域に接続して設けられた第
２の電極とを有することを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272216A JPH01112764A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
| US07/261,708 US4967246A (en) | 1987-10-27 | 1988-10-24 | Structure of insulated gate bipolar transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272216A JPH01112764A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112764A true JPH01112764A (ja) | 1989-05-01 |
Family
ID=17510730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62272216A Pending JPH01112764A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4967246A (ja) |
| JP (1) | JPH01112764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010153704A (ja) * | 2008-12-26 | 2010-07-08 | Hitachi Ltd | 半導体装置ならびにそれを用いた電力変換装置 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028978A (en) * | 1990-09-27 | 1991-07-02 | Hall John H | Complementary bipolar complementary CMOS (CBiCMOS) transmission gate |
| US5072268A (en) * | 1991-03-12 | 1991-12-10 | Power Integrations, Inc. | MOS gated bipolar transistor |
| EP0673072B1 (en) * | 1994-03-18 | 2003-05-28 | Hitachi, Ltd. | Semiconductor device comprising a lateral bipolar transistor |
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