JPH01113815A - メモリバックアップ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、記憶したデータを保持するためにバックアッ
プ電源を必要とするメモリに利用するメモリバックアッ
プ装置に関する。

従来の技術 第２図は、従来のメモリバックアップ装置を示し、この
メモリバックアップ装置は、主電源の＋端子とメモリ１
の間に接続されて主電源がオフになったときにバックア
ップ電源からの逆流を防止するためのダイオード１１よ
り成るメインブロックと、バックアップ電源からメモリ
１に印加する電圧を安定化させるために、Ｍ■型のトラ
ンジスタ８、トランジスタ８のベース電流制限用の抵抗
９、ツェナダイオード１０より成るバックアップブロッ
クより構成されている。

尚、主電源は、このメモリバックアップ装置が搭載され
る電子機器の電源回路より構成されて電子機器がオフに
なると同様にオフになり、バックアップ電源は、電気機
器に搭載された電池等より構成されて常時オン状態であ
る。

第３図は、他の従来のメモリバックアップ装置を示し、
このメモリバックアップ装置は、第２図に示すダイオー
ド１１の代わりに、　ＰＮＰ型のトランジスタ２と、こ
のトランジスタ２のベース電流制限用の抵抗７より成る
メインブロックと、第２図に示すバックアップブロック
と同一の構成のバックアップブロックより構成されてい
る。

発明が解決しようとする問題点 しかしながら、第２図に示す従来のメモリバックアップ
装置では、主電源がオンのときにメインブロックのダイ
オード１１により電圧降下（例えば０．７Ｖ以上）が生
じ、したがって、メモリ１が誤動作するという問題点が
ある。

他方、第３図に示す従来のメモリバックアップ装置では
、上記問題点を解決することができるが、主電源がオフ
になるとＰＮＰ型のトランジスタ２のコレクターエミッ
タ間に逆電流が流れ、バックアップ電源の電力を無駄に
消費するという問題点がある。

特に、バックアップ電源は、電池等より構成されている
ために、バックアップ電源の電力を無駄に消費するとメ
モリ１に安定した電力を供給す名ことができないという
問題点がある。

本発明は上記問題点に鑑み、主電源からメモリに対する
電力の電圧降下やバックアップ電源の電力損失を防止す
ることができるメモリバックアップ装置を提供すること
を目的とする。

問題点を解決するための手段 本発明は上記問題点を解決するために、一端が主電源の
子端子に接続された第１の抵抗と、カソードが前記第１
の抵抗の他端に接続されたツェナダイオードと、一端が
前記ツェナダイオードのアノードに接続され、他端が接
地された第２の抵抗と、エミッタが主電源の子端子に接
続され、コレクタがメモリに接続され、ベースが第３の
抵抗の一端に接続されたＰＮＰ型トランジスタと、コレ
クタが前記第３の抵抗の他端に接続され、エミッタが接
地され、ベースが前記ツェナダイオードのアノードに接
続されたＮＰＮ型トランジスタとを備えたものである。

作　　　　用 本発明は上記構成により、主電源がオンのときは、ＰＮ
Ｐ型トランジスタの電圧降下が少ないために、主電源か
らメモリに対する電力の電圧降下な防止することができ
、また、主電源がオフのときは、ＮＰＮ型トランジスタ
によりＰＮＰ型トランジスタが完全にオフになるために
、バックアップ電源の電流が主電源側に逆流することを
防止することができ、したがって、バックアップ電源の
電力損失を防止することができる。

実施例 以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るメモリバックアップ装置の一実施例を
示す回路図であり、第２図、第３図に示す構成部材と同
一の構成部材には同一の参照符号を付す。

第１図において、１は、このメモリバックアップ装置が
搭載される電子機器のメモリであり、図示左方に示す主
電源は、この電子機器の電源回路より構成されて電子機
器がオフになると同様にオフになり、図示右方に示すバ
ックアップ電源は、電気機器に搭載された電池等より構
成されて常時オン状態である。

４は、一端が主電源の子端子に接続され、他端がツェナ
ダイオード５のカソードに接続された電流制限用抵抗で
あり、ツェナダイオード５のアノードは、リーク電流制
限用抵抗６の一端に接続され、リーク電流制限用抵抗６
の他端は、主電源の一端子（接地側）に接続されている
。

２は、エミッタが主電源の子端子に接続され、コレクタ
がメモリ１の一端に接続され、ベースが電流制限用抵抗
７の一端に接続されたＰＮＰ型トランジスタであり、電
流制限用抵抗７の他端は、ＮＰＮ型トランジスタ３のコ
レクタに接続されている。メモリ１の他端は、主電源の
一端子に接続されている。

ＮＰＮ型トランジスタ３のベースは、ツェナダイオード
５とリーク電流制限用抵抗６の間に接続され、エミッタ
は、主電源の一端子に接続されている。したがって、リ
ーク電流制限用抵抗６は、ＮＰＮ型トランジスタ３のベ
ース−エミッタ間に接続されている。

これら抵抗４．６．７、ツェナダイオード５、トランジ
スタ２．３は、主電源からメモリ１に対し安定した電力
を供給するためのメインブロックを構成している。

８は、コレクタがバックアップ電源の子端子に接続され
、エミッタがメモリ１の一端に接続され、ベースが電流
制限用抵抗９の一端とツェナダイオードのカソードに接
続されたＮＰＮ型のトランジスタである。

電流制限用抵抗９の他端は、バックアップ電源の子端子
に接続され、ツェナダイオードのアノードは、バックア
ップ電源の一端子とメモリ１の他端に接続されている。

これらＮＰＮ型のトランジスタ８、抵抗９、ツェナダイ
オード１０は、バックアップ電源からメモリ１に印加す
る電圧を安定化させるためのバックアップブロックを構
成している。

次に、上記構成に係る実施例の動作を説明する。

第１図において、主電源がオンのときは、主電源の電圧
がツェナダイオード５のツェナ電圧以上のときのみ、電
流制限用抵抗４を介してツェナダイオード５にツェナ電
流が流れる。

ＮＰＮ型トランジスタ３は、ツェナダイオード５にツェ
ナ電流が流れると、ベース−エミッタ間のリーク電流制
限用抵抗６によりオンになり、ＰＮＰ型トランジスタ２
は、ベース電流制限用抵抗７こよりオンになる。

ここで、　ＮＰＮ型トランジスタ２がオンになったとき
の主電源からメモリに対する電力の電圧降下は、通常約
０．１　Ｖ以下であり、したがって、ＮＰＮ型トランジ
スタ２による電圧降下が殆どなく主電源の電力がメモリ
１に供給される。

他方、主電源の電圧が下がってツェナダイオード５のツ
ェナ電圧以下になると、ＮＰＮ型トランジスタ３、ＰＮ
Ｐ型トランジスタ２が完全にオフになる。

主電源がオフになるとメモリ１は主電源から切り離され
てバックアップ電源から主電源に対する逆流が発生しな
くなり、したがって、バックアップ電源の電力損失を防
止することができる。

発明の詳細 な説明したように、本発明は、一端が主電源の子端子に
接続された第１の抵抗と、カソードが前記第１の抵抗の
他端に接続されたツェナダイオードと、一端が前記ツェ
ナダイオードのアノードに接続され、他端が接地された
第２の抵抗と、エミッタが主電源の子端子に接続され、
コレクタがメモリに接続され、ベースが第３の抵抗の一
端に接続されたＰＮＰ型トランジスタと、コレクタが前
記第３の抵抗の他端に接続され、エミッタが接地され、
ベースが前記ツェナダイオードのアノードに接続された
ＮＰＮ型トランジスタとを備えたので、主電源がオンの
ときは、ＰＮＰ型トランジスタの電圧降下が少ないため
に、主電源からメモリに対する電力の電圧降下を防止す
ることができ、また、主電源がオフのときは、Ｎ′ＰＮ
型トランジスタによりＰＮＰ型トランジスタが完全にオ
フになるために、バックアップ電源の電流が主電源側Ｃ
二進流することを防止することができ、したがって、バ
ックアップ電源の電力損失を防止することができる。

【図面の簡単な説明】

第１図は、本発明に係るメモリバックアップ装置の一実
施例を示す回路図、第２図は、従来例のメモリバックア
ップ装置を示す回路図、第３図は、他の従来例のメモリ
バックアップ装置を示す回路図である。 １・・・メモリ、２・・・ＰＮＰ型トランジスタ、３・
・・ＮＰＮ型トランジスタ、４．６．７・・・抵抗、５
・・・ツェナダイオード。 代理人の氏名　弁理士　中　尾　敏　男　はか１名ヤ脂

Claims (1)

【特許請求の範囲】
1. 一端が主電源の＋端子に接続された第１の抵抗と、カソ
   ードが前記第１の抵抗の他端に接続されたツェナダイオ
   ードと、一端が前記ツェナダイオードのアノードに接続
   され、他端が接地された第２の抵抗と、エミッタが主電
   源の＋端子に接続され、コレクタがメモリに接続され、
   ベースが第３の抵抗の一端に接続されたＰＮＰ型トラン
   ジスタと、コレクタが前記第３の抵抗の他端に接続され
   、エミッタが接地され、ベースが前記ツェナダイオード
   のアノードに接続されたＮＰＮ型トランジスタとを有す
   るメモリバックアップ装置。