JPH01116997A - 半導体集積化メモリ - Google Patents
半導体集積化メモリInfo
- Publication number
- JPH01116997A JPH01116997A JP62273824A JP27382487A JPH01116997A JP H01116997 A JPH01116997 A JP H01116997A JP 62273824 A JP62273824 A JP 62273824A JP 27382487 A JP27382487 A JP 27382487A JP H01116997 A JPH01116997 A JP H01116997A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- error bit
- address
- error
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積化メモリに関し、特にエラービット
・を有する大容量の半導体集積化メモリに関する。
・を有する大容量の半導体集積化メモリに関する。
半導体集積化メそりはメモリ容量の大容量化に伴ない、
全ピットが正しく動作する完全良品チップを得ることは
困難になシつ＼ある。例えば、大容量化のシンボルであ
るダイナミックＲＡＭ（ＤＲＡＭ）は、現在、閤品レベ
ルで４ＭビットＤＲＡＭカ、研究レベルで１６Ｍピッ）
ＤＲＡＭの開発が行なわれている。しかし、メモリ容量
の大容量化に伴ない、結晶欠陥やプロセス上の局部的不
良のため、全ビット良品を得ることはビット数の増大に
逆比例して困難になりつつあり、少数のエラービットを
有するメモリチップも良品チップとして救済することが
、チップの原価を下げるためにも必要となってきている
。
全ピットが正しく動作する完全良品チップを得ることは
困難になシつ＼ある。例えば、大容量化のシンボルであ
るダイナミックＲＡＭ（ＤＲＡＭ）は、現在、閤品レベ
ルで４ＭビットＤＲＡＭカ、研究レベルで１６Ｍピッ）
ＤＲＡＭの開発が行なわれている。しかし、メモリ容量
の大容量化に伴ない、結晶欠陥やプロセス上の局部的不
良のため、全ビット良品を得ることはビット数の増大に
逆比例して困難になりつつあり、少数のエラービットを
有するメモリチップも良品チップとして救済することが
、チップの原価を下げるためにも必要となってきている
。
こうしたエラービットを救済する対策としては、予備の
メモリセルをメモリセルアレイの列方向と行方向にあら
かじめ追加して配置しておき、チップの製造が完了した
後で、エラービットを有するチップに対しては、エラー
ビットを選択する外部アドレスが印加されたときには、
自動的に予備のメモリセルが選択されるように列選択線
、または行選択線の接続を変える方法が用いられている
。
メモリセルをメモリセルアレイの列方向と行方向にあら
かじめ追加して配置しておき、チップの製造が完了した
後で、エラービットを有するチップに対しては、エラー
ビットを選択する外部アドレスが印加されたときには、
自動的に予備のメモリセルが選択されるように列選択線
、または行選択線の接続を変える方法が用いられている
。
こうした予備のメモリセルによるエラービット救済機能
を有する半導体集積化メモリの従来例としては、例えば
１９７９年２月に開催されたアイ・イー・イー・インタ
ーナショナル・ソリッドステー）・サーキッツ拳コンフ
ァレンス（１９７９ＩＥＥＥ ＩＮＴＥＲＮＡＴＩＯＮ
ＡＬ ５ＯＬＩＤ−８ＴＡＴＥＣＩＲＣＵＩＴＳ Ｃ０
ＮＦＥＲＥＮＣＥ ）のダイジェスト・オブ・テクニ
カル・ペーパーズ（ｌ５ＳＣＣ−ＤＩＧＥＳＴ ＯＦ
ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ８）第１５０頁〜１５
１頁（１９７９年２月会議時に同時頒布）に掲載された
「フォールトトレラント６４にダイナミックＲＡＭ（＠
″Ａ Ｆａｕｌｔ−Ｔｏｌｅｒａｎｔ６４Ｋ Ｄｙｎ
ａｓｉｅ ＲＡＭ”）」と題するセンカー（Ｒｏｎａｌ
ｄ ＰａＣ＠ｎｋｅｒ ）氏等の論文等に紹介された
ものがある。上記論文に紹介されたＤＲＡＭのチップ構
成の簡略図を第３図に示す。
を有する半導体集積化メモリの従来例としては、例えば
１９７９年２月に開催されたアイ・イー・イー・インタ
ーナショナル・ソリッドステー）・サーキッツ拳コンフ
ァレンス（１９７９ＩＥＥＥ ＩＮＴＥＲＮＡＴＩＯＮ
ＡＬ ５ＯＬＩＤ−８ＴＡＴＥＣＩＲＣＵＩＴＳ Ｃ０
ＮＦＥＲＥＮＣＥ ）のダイジェスト・オブ・テクニ
カル・ペーパーズ（ｌ５ＳＣＣ−ＤＩＧＥＳＴ ＯＦ
ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲ８）第１５０頁〜１５
１頁（１９７９年２月会議時に同時頒布）に掲載された
「フォールトトレラント６４にダイナミックＲＡＭ（＠
″Ａ Ｆａｕｌｔ−Ｔｏｌｅｒａｎｔ６４Ｋ Ｄｙｎ
ａｓｉｅ ＲＡＭ”）」と題するセンカー（Ｒｏｎａｌ
ｄ ＰａＣ＠ｎｋｅｒ ）氏等の論文等に紹介された
ものがある。上記論文に紹介されたＤＲＡＭのチップ構
成の簡略図を第３図に示す。
第３図のＤＲＡＭはメモリセルアレイ１、Ｘデコーダ２
、Ｘデコーダ３、アドレスバッファ４および出力バッフ
ァ５から成る従来のＤＲＡＭに、更に予備のＸデ〆−ダ
２１、予備のＸデコーダ３１、および予備のメモリセル
アレイ１１が加わった回路構成をしている。従って、チ
ップの製造完了後、メモリセルアレイ１の動作試験の結
果、エラービットが見出された場合には、レーザプログ
ラミング方式または電気的ヒ為−ズ溶断方式（１９８１
年１２月７日発行の日経エレクトロニクス誌２１９頁〜
２５２頁 １冗長構成を巡る技術動向”に所載）のいず
れかによって、エラービットの列または行選択線を予備
のメモリセルの選択線で置き換えることによシ、メモリ
チップの歩留シを向上することができる。
、Ｘデコーダ３、アドレスバッファ４および出力バッフ
ァ５から成る従来のＤＲＡＭに、更に予備のＸデ〆−ダ
２１、予備のＸデコーダ３１、および予備のメモリセル
アレイ１１が加わった回路構成をしている。従って、チ
ップの製造完了後、メモリセルアレイ１の動作試験の結
果、エラービットが見出された場合には、レーザプログ
ラミング方式または電気的ヒ為−ズ溶断方式（１９８１
年１２月７日発行の日経エレクトロニクス誌２１９頁〜
２５２頁 １冗長構成を巡る技術動向”に所載）のいず
れかによって、エラービットの列または行選択線を予備
のメモリセルの選択線で置き換えることによシ、メモリ
チップの歩留シを向上することができる。
ところで、上記したエラービット救済機能を有する半導
体集積化メモリは、エラービットがメモリセルアレイ１
内でランダム忙点在する場合に、救済できるエラービッ
ト数が予備のメモリセル数で決まるのではなく、予備の
メモリセルアレイ１１を構成する予備の列選択線の数と
予備の行選択線の数との和で決定されるため、救済でき
るエラービット数が予備のメモリセルアレイの占有面積
に比べて非常に少ない欠点がある。
体集積化メモリは、エラービットがメモリセルアレイ１
内でランダム忙点在する場合に、救済できるエラービッ
ト数が予備のメモリセル数で決まるのではなく、予備の
メモリセルアレイ１１を構成する予備の列選択線の数と
予備の行選択線の数との和で決定されるため、救済でき
るエラービット数が予備のメモリセルアレイの占有面積
に比べて非常に少ない欠点がある。
また、エラービットの救済にあたり、予備のＸデコーダ
２１またはＸデコーダ３・１を活性化するために行なう
配線の切断・接続がメモリチップをボード上に組んだ場
合に簡単にできない欠点もある。つまり、レーザ光線に
よるメモリチップ上の配線の切断は、通常、メモリチッ
プの製造完了後にウェーハ上で行なわれていて、電気的
ヒユーズ溶断には通常のチップ電源電圧以上の高い′電
圧を印加して行なわれておシ、いずれも、通常のメモリ
チップの動作時に行なうには困難を伴なっている。また
、配線の切断・接続によるメモリチップの長期的な信頼
性も問題となっている。
２１またはＸデコーダ３・１を活性化するために行なう
配線の切断・接続がメモリチップをボード上に組んだ場
合に簡単にできない欠点もある。つまり、レーザ光線に
よるメモリチップ上の配線の切断は、通常、メモリチッ
プの製造完了後にウェーハ上で行なわれていて、電気的
ヒユーズ溶断には通常のチップ電源電圧以上の高い′電
圧を印加して行なわれておシ、いずれも、通常のメモリ
チップの動作時に行なうには困難を伴なっている。また
、配線の切断・接続によるメモリチップの長期的な信頼
性も問題となっている。
本発明の目的は、エラービットを有する大容量半導体集
積化メモリにおいて、従来より面積のオーバヘッドの少
ないエラービット救済機能を有するとともに、エラービ
ット数がチップ使用時間とともに増加したとしても、メ
モリチップを組込んだボード上で簡単にエラービットを
救済できるとともに、不良チップを良品チップに変え得
る半導体集積化メモリを提供することにある。
積化メモリにおいて、従来より面積のオーバヘッドの少
ないエラービット救済機能を有するとともに、エラービ
ット数がチップ使用時間とともに増加したとしても、メ
モリチップを組込んだボード上で簡単にエラービットを
救済できるとともに、不良チップを良品チップに変え得
る半導体集積化メモリを提供することにある。
し問題点を解決するための手段〕
本発明の半導体集積化メモリは、複数のメモリセルがマ
トリックス状に配置されたメモリセルアレイと、このメ
モリセルアレイの列選択線および行選択線のそれぞれを
駆動するＸデコーダおよびＸデコーダと、とのＸおよび
Ｘデコーダに外部アドレス信号を与えるアドレスバッフ
ァと、前記外部アドレス信号の印加によ）前記メモリセ
ルアレイから読み出されたデータ゛を出力する出力バッ
ファとから成る半導体集積化メモリに、前記メモリセル
アレイ内のエラービットアドレスを記憶するエラーピッ
トアドレスレジスタと、入力された前記外部アドレス信
号の示すアドレス（以下外部アドレスという）と前記エ
ラービットアドレスとを比較するエラーピットアドレス
比較器とを備えて構成される。
トリックス状に配置されたメモリセルアレイと、このメ
モリセルアレイの列選択線および行選択線のそれぞれを
駆動するＸデコーダおよびＸデコーダと、とのＸおよび
Ｘデコーダに外部アドレス信号を与えるアドレスバッフ
ァと、前記外部アドレス信号の印加によ）前記メモリセ
ルアレイから読み出されたデータ゛を出力する出力バッ
ファとから成る半導体集積化メモリに、前記メモリセル
アレイ内のエラービットアドレスを記憶するエラーピッ
トアドレスレジスタと、入力された前記外部アドレス信
号の示すアドレス（以下外部アドレスという）と前記エ
ラービットアドレスとを比較するエラーピットアドレス
比較器とを備えて構成される。
本発明の半導体集積化メモリは、従来のメモリ構成の上
に、更に、エラービットアドレスを記憶するエラービッ
トアドレスレジスタと、外部アドレスとエラービットア
ドレスとを比較するエラービットアドレス比較器とを備
えている。そこで本発明のメモリはエラービットを有し
ない場合には、従来のメそりと同じ動作を行なうが、エ
ラービットを有する場合には、そのエラービットアドレ
スをあらかじめ前記エラービットアドレスレジスタＩｃ
Ｗえておく。このエラービットを有するメモリチップの
動作は、読出しまたは書込みのために入力された外部ア
ドレスが、エラービットアドレスレジスタに記憶されて
いるアドレスと一致した場合には、エラー信号を出力す
ることによって、そのエラービットを選択することを止
め、他の良品ビットのみを選択することによって、たと
え、このメモリチップにエラービットが存在したとして
も、良品チップとして実用に耐え得る半導体集積化メモ
リを提供することができる。
に、更に、エラービットアドレスを記憶するエラービッ
トアドレスレジスタと、外部アドレスとエラービットア
ドレスとを比較するエラービットアドレス比較器とを備
えている。そこで本発明のメモリはエラービットを有し
ない場合には、従来のメそりと同じ動作を行なうが、エ
ラービットを有する場合には、そのエラービットアドレ
スをあらかじめ前記エラービットアドレスレジスタＩｃ
Ｗえておく。このエラービットを有するメモリチップの
動作は、読出しまたは書込みのために入力された外部ア
ドレスが、エラービットアドレスレジスタに記憶されて
いるアドレスと一致した場合には、エラー信号を出力す
ることによって、そのエラービットを選択することを止
め、他の良品ビットのみを選択することによって、たと
え、このメモリチップにエラービットが存在したとして
も、良品チップとして実用に耐え得る半導体集積化メモ
リを提供することができる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は不発明の第１の実施例を示すＬＳＩメモリのチ
ップ構成図である。第１図のメモリはメモリセルアレイ
１．Ｘデコーダ２．Ｙデコーダ３゜アドレスバッファ４
および出力バッファ５から成る従来のＬＳＩメモリに、
エラービットアドレスレジスタ６およびエラーピットア
ドレス比較器７を加えた回路構成となっている。
ップ構成図である。第１図のメモリはメモリセルアレイ
１．Ｘデコーダ２．Ｙデコーダ３゜アドレスバッファ４
および出力バッファ５から成る従来のＬＳＩメモリに、
エラービットアドレスレジスタ６およびエラーピットア
ドレス比較器７を加えた回路構成となっている。
本実施しリのＬＳＩメモリは、メモリ動作の開始前に常
に動作試験が行なわれる。動作試験の結果、エラービッ
トが見出されなかった場合にはエラービットアドレスレ
ジスタ６には何のアドレス情報も蓄えられないが、もし
、エラービットが見出された場合には、エラービットア
ドレスレジスタ６にエラービットのアドレス情報が蓄え
られる。本ＬＳＩメモリの動作は、外部端子に入力され
た外部アドレス信号Ａｊがアドレスバッファ４を介して
、Ｘデコーダ２およびＹデコーダ３に送られるとともに
、エラーピットアドレス比較器７にも送られ、通常のメ
モリ情報の読出しまたは書込み動作と並行して、入力さ
れた外部アドレスがエラービットアドレスレジスタ６に
蓄えられているエラービットアドレスと一致しないか判
定される。このアドレスの一致ｅ不一致に関係なく、メ
モリ情報の読出し時には、出力バッファ５を通してメモ
リ情報がチップ外に出力される。また、メモリ情報の書
込みの場合にも、従来と同様に行なわれる。
に動作試験が行なわれる。動作試験の結果、エラービッ
トが見出されなかった場合にはエラービットアドレスレ
ジスタ６には何のアドレス情報も蓄えられないが、もし
、エラービットが見出された場合には、エラービットア
ドレスレジスタ６にエラービットのアドレス情報が蓄え
られる。本ＬＳＩメモリの動作は、外部端子に入力され
た外部アドレス信号Ａｊがアドレスバッファ４を介して
、Ｘデコーダ２およびＹデコーダ３に送られるとともに
、エラーピットアドレス比較器７にも送られ、通常のメ
モリ情報の読出しまたは書込み動作と並行して、入力さ
れた外部アドレスがエラービットアドレスレジスタ６に
蓄えられているエラービットアドレスと一致しないか判
定される。このアドレスの一致ｅ不一致に関係なく、メ
モリ情報の読出し時には、出力バッファ５を通してメモ
リ情報がチップ外に出力される。また、メモリ情報の書
込みの場合にも、従来と同様に行なわれる。
このとき、前記した外部アドレスとエラービットアドレ
スとが一致しない場合には、メモリ動作は通常動作とま
ったく変わりはないが、外部アドレスとエラービットア
ドレスとが一致する場合には、エラー信号Ｅがエラーピ
ットアドレス比較器７から出力される。従って、本ＬＳ
Ｉメモリを用いて構成されるメモリシステムにおいて、
エラー信号ＥがＬＳＩメモリから出力された場合には、
このＬＳＩメモリへのメモリ情報の読出し、または書込
みを禁止し、異なるアドレスで読出し、または書込みを
再試行することによシ、エラービットを有するＬＳＩメ
モリを良品チップと見なして取り扱うことができるため
、ＬＳＩメモリの歩留りの向上およびコストの低減に多
大の利点がちる。
スとが一致しない場合には、メモリ動作は通常動作とま
ったく変わりはないが、外部アドレスとエラービットア
ドレスとが一致する場合には、エラー信号Ｅがエラーピ
ットアドレス比較器７から出力される。従って、本ＬＳ
Ｉメモリを用いて構成されるメモリシステムにおいて、
エラー信号ＥがＬＳＩメモリから出力された場合には、
このＬＳＩメモリへのメモリ情報の読出し、または書込
みを禁止し、異なるアドレスで読出し、または書込みを
再試行することによシ、エラービットを有するＬＳＩメ
モリを良品チップと見なして取り扱うことができるため
、ＬＳＩメモリの歩留りの向上およびコストの低減に多
大の利点がちる。
本実力１例のＬＳＩメモリでは、従来のエラービット救
済機能を有するＬＳＩメモリのような予備のＸ７’コー
ダ、Ｙデコーダおよびメモリセルアレイの代わりに、エ
ラービットアドレスレジスタ６とエラーピットアドレス
比較器７とが加わった回路構成となっている。従って、
エラービットがメモリセルアレイ１内でランダムに点在
する場合にも、エラービットアドレスがエラービットア
ドレスレジスタ６に有効に蓄えられ、従来例のように救
済できるエラービット数が予備の列および行選択−の数
の和で決定される結果、予・備のメモリセルアレイが無
駄に使われることがないため、面積のオーバヘッドの少
ないエラーピッｌ済可能なＬＳＩメモリを実現している
。また、エラーピット数がＬＳＩメモリの使用時間とと
もに増加したとしても、増加したエラービットのアドレ
スをエラービットアドレスレジスタ６に新たに蓄えれば
、このレジスタ６の記憶容量が許す限り、簡単に増加し
たエラービットの救済ができる。更に、本実施例のＬＳ
Ｉメモリでは、メモリ情報の読出し、または書込みと並
行して外部アドレスとエラービットアドレスとの比較が
行なわれるため、メモリ動作のアクセス時間の増加がな
く、通常のメモリと同じ速度でメモリ動作およびエラー
ビット救済動作が行なえる利点も有する。
済機能を有するＬＳＩメモリのような予備のＸ７’コー
ダ、Ｙデコーダおよびメモリセルアレイの代わりに、エ
ラービットアドレスレジスタ６とエラーピットアドレス
比較器７とが加わった回路構成となっている。従って、
エラービットがメモリセルアレイ１内でランダムに点在
する場合にも、エラービットアドレスがエラービットア
ドレスレジスタ６に有効に蓄えられ、従来例のように救
済できるエラービット数が予備の列および行選択−の数
の和で決定される結果、予・備のメモリセルアレイが無
駄に使われることがないため、面積のオーバヘッドの少
ないエラーピッｌ済可能なＬＳＩメモリを実現している
。また、エラーピット数がＬＳＩメモリの使用時間とと
もに増加したとしても、増加したエラービットのアドレ
スをエラービットアドレスレジスタ６に新たに蓄えれば
、このレジスタ６の記憶容量が許す限り、簡単に増加し
たエラービットの救済ができる。更に、本実施例のＬＳ
Ｉメモリでは、メモリ情報の読出し、または書込みと並
行して外部アドレスとエラービットアドレスとの比較が
行なわれるため、メモリ動作のアクセス時間の増加がな
く、通常のメモリと同じ速度でメモリ動作およびエラー
ビット救済動作が行なえる利点も有する。
第２図は本発明の第２の実施例を示すＬＳＩメモリのチ
ップ構成図である０本実施例のＬＳＩメモリは、第１図
のＬＳＩメモリにアドレスカウンタ８、データパターン
発生回路９およびデータ比較回路１０を加えた回路構成
となっている。
ップ構成図である０本実施例のＬＳＩメモリは、第１図
のＬＳＩメモリにアドレスカウンタ８、データパターン
発生回路９およびデータ比較回路１０を加えた回路構成
となっている。
本実施例のＬＳＩメモリは、エラービットの救済動作に
ついては前記第１の実施例のＬＳＩメモリと同じである
が、エラービットアドレスを検出するメモリ動作試験を
チップ内部で自動的に行なうことができる。つまり、テ
スト命令信号Ｔが印加されると、アドレスカウンタ８が
自動的にアドレス信号を発生し、これと同期してデータ
パターン発生回路９からテストパターンが生成され、Ｘ
デコーダ２からの列選択線とＸデコーダ３からの行選択
線との交点にあるメモリセルに特定のデータが書込まれ
、また読出される。読出し時にはデータ比較回路１０に
おいてメモリセルからの読出しデータとデータパターン
発生回路９からの期待値データとが１ビツト毎に比較さ
れ、不一致の場合には基準クロック信号に同期してビッ
トエラー信号Ｅ１を発生する。このとき、エラービット
アドレスレジスタ６く入力されたアドレスカウンタ８か
らエラービットのアドレスが記憶される。エラービット
アドレスレジスタ６に蓄えられるアドレス数はレジスタ
の記憶容量を増やすことによって任意に設定できる。
ついては前記第１の実施例のＬＳＩメモリと同じである
が、エラービットアドレスを検出するメモリ動作試験を
チップ内部で自動的に行なうことができる。つまり、テ
スト命令信号Ｔが印加されると、アドレスカウンタ８が
自動的にアドレス信号を発生し、これと同期してデータ
パターン発生回路９からテストパターンが生成され、Ｘ
デコーダ２からの列選択線とＸデコーダ３からの行選択
線との交点にあるメモリセルに特定のデータが書込まれ
、また読出される。読出し時にはデータ比較回路１０に
おいてメモリセルからの読出しデータとデータパターン
発生回路９からの期待値データとが１ビツト毎に比較さ
れ、不一致の場合には基準クロック信号に同期してビッ
トエラー信号Ｅ１を発生する。このとき、エラービット
アドレスレジスタ６く入力されたアドレスカウンタ８か
らエラービットのアドレスが記憶される。エラービット
アドレスレジスタ６に蓄えられるアドレス数はレジスタ
の記憶容量を増やすことによって任意に設定できる。
以上の動作試験終了後、テスト命令信号Ｔがオフ状態に
され、本ＬＳＩメモリはエラービットアドレスレジスタ
６に蓄えられたアドレス情報を使って、第１の実施例で
示したと同様のエラービット救済動作を行なうことがで
きる。
され、本ＬＳＩメモリはエラービットアドレスレジスタ
６に蓄えられたアドレス情報を使って、第１の実施例で
示したと同様のエラービット救済動作を行なうことがで
きる。
本実施例のＬＳＩメモリでは、自己テスト機能がチップ
に内蔵されていて、動作試験時に自動的にエラービット
アドレスがレジスタ６に蓄えられるため、本実施例のＬ
ＳＩメそリチップをメモリボード上に組み込んで使用し
た場合にも、簡単にメモリチップの試験ができるととも
に、エラーピット数がチップの使用時間の増加とともに
増えたとしても、容易にレジスタ６に増えたエラービッ
トアドレスを追加して記憶でき、エラービットの救済を
Ｗ３単にできることになる。また、これら−連の処理は
通常動作時の１４源電圧で行なえるため、チップの信頼
性が保証される利点もある。
に内蔵されていて、動作試験時に自動的にエラービット
アドレスがレジスタ６に蓄えられるため、本実施例のＬ
ＳＩメそリチップをメモリボード上に組み込んで使用し
た場合にも、簡単にメモリチップの試験ができるととも
に、エラーピット数がチップの使用時間の増加とともに
増えたとしても、容易にレジスタ６に増えたエラービッ
トアドレスを追加して記憶でき、エラービットの救済を
Ｗ３単にできることになる。また、これら−連の処理は
通常動作時の１４源電圧で行なえるため、チップの信頼
性が保証される利点もある。
上記実施例の説明から明らかなように１本発明の半導体
集積化メモリは、従来のＬＳＩメモリにエラービットの
アドレスを記憶するレジスタと外部アドレスとエラービ
ットアドレスとを比較するエラービットアドレス比較器
とを備えており、メモリセルアレイ内にエラービットを
有する場合に、そのエラービットアドレスをあらかじめ
、前記レジスタに蓄えておき、読出しまたは書込みのた
めに入力されたアドレスが記憶されているエラービット
アドレスと一致した場合、エラー信号を出力するので、
このエラーピッ）Ａ択を禁止させ、他の良品ビットのみ
を選択させることによって、エラービットを有するＬＳ
Ｉメモリを良品チップとして動作させることができる。
集積化メモリは、従来のＬＳＩメモリにエラービットの
アドレスを記憶するレジスタと外部アドレスとエラービ
ットアドレスとを比較するエラービットアドレス比較器
とを備えており、メモリセルアレイ内にエラービットを
有する場合に、そのエラービットアドレスをあらかじめ
、前記レジスタに蓄えておき、読出しまたは書込みのた
めに入力されたアドレスが記憶されているエラービット
アドレスと一致した場合、エラー信号を出力するので、
このエラーピッ）Ａ択を禁止させ、他の良品ビットのみ
を選択させることによって、エラービットを有するＬＳ
Ｉメモリを良品チップとして動作させることができる。
従って、半導体集積化メモリの歩留りを向上させる効果
がある。更に１従来の予備のメモリセルおよびデコーダ
を有するエラービット救済方式のＬＳＩメモリに比べ、
面積のオーバヘッドが少なく、且つメモリチップを組み
込んだボード上で簡単にエラービットを救済できるとと
もにスピードの低下もまったく生じないエラービット救
済機能をＭするＬＳＩメモリを提供するため実用上非常
に有利となる。
がある。更に１従来の予備のメモリセルおよびデコーダ
を有するエラービット救済方式のＬＳＩメモリに比べ、
面積のオーバヘッドが少なく、且つメモリチップを組み
込んだボード上で簡単にエラービットを救済できるとと
もにスピードの低下もまったく生じないエラービット救
済機能をＭするＬＳＩメモリを提供するため実用上非常
に有利となる。
第１図は本発明の第１の実施例を示すチップ構成図、第
２図は本発明の第２の実施例を示すチップ構成図、第３
図はエラービット救済機能を有する従来の半導体集積化
メモリのチップ構成図である。 １・・・・・・メモリセルアレイ、２・・・・・・Ｘデ
コーダ、３・・・・・・Ｙデコーダ、４・・・・・・ア
ドレスバッファ、５・・・・・・出力バッファ、６・・
・・・・エラーアドレスレジスタ、７・・・・・・エラ
ーピットアドレス比絞器、８・・・・・・アドレスカウ
ンタ、９・・・・・・データパターン発生回路、ｌＯ・
・・・・・データ比較回路。 代理人 弁理士 内 原 音拓７図 第Ｚ 図 Ａビ アトＬＸ不ゴサ 第３図
２図は本発明の第２の実施例を示すチップ構成図、第３
図はエラービット救済機能を有する従来の半導体集積化
メモリのチップ構成図である。 １・・・・・・メモリセルアレイ、２・・・・・・Ｘデ
コーダ、３・・・・・・Ｙデコーダ、４・・・・・・ア
ドレスバッファ、５・・・・・・出力バッファ、６・・
・・・・エラーアドレスレジスタ、７・・・・・・エラ
ーピットアドレス比絞器、８・・・・・・アドレスカウ
ンタ、９・・・・・・データパターン発生回路、ｌＯ・
・・・・・データ比較回路。 代理人 弁理士 内 原 音拓７図 第Ｚ 図 Ａビ アトＬＸ不ゴサ 第３図
Claims (1)
- 複数のメモリセルがマトリックス状に配置されたメモ
リセルアレイと、このメモリセルアレイの列選択線およ
び行選択線のそれぞれを駆動するＸデコーダおよびＹデ
コーダと、このＸおよびＹデコーダに外部アドレス信号
を与えるアドレスバッファと、前記外部アドレス信号の
印加により前記メモリセルアレイから読み出されたデー
タを出力する出力バッファとから成る半導体集積化メモ
リにおいて、前記メモリセルアレイ内のエラービットア
ドレスを記憶するエラービットアドレスレジスタと、入
力された前記外部アドレス信号の示すアドレスと前記エ
ラービットアドレスとを比較するエラービットアドレス
比較器とを備えたことを特徴とする半導体集積化メモリ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273824A JPH01116997A (ja) | 1987-10-28 | 1987-10-28 | 半導体集積化メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273824A JPH01116997A (ja) | 1987-10-28 | 1987-10-28 | 半導体集積化メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01116997A true JPH01116997A (ja) | 1989-05-09 |
Family
ID=17533067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62273824A Pending JPH01116997A (ja) | 1987-10-28 | 1987-10-28 | 半導体集積化メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01116997A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6063800A (ja) * | 1983-09-17 | 1985-04-12 | Toshiba Corp | 半導体メモリ |
-
1987
- 1987-10-28 JP JP62273824A patent/JPH01116997A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6063800A (ja) * | 1983-09-17 | 1985-04-12 | Toshiba Corp | 半導体メモリ |
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