JPH01120116A - アナログ信号の引き伸ばし方法とこの方法を実施するための装置 - Google Patents
アナログ信号の引き伸ばし方法とこの方法を実施するための装置Info
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- JPH01120116A JPH01120116A JP63252877A JP25287788A JPH01120116A JP H01120116 A JPH01120116 A JP H01120116A JP 63252877 A JP63252877 A JP 63252877A JP 25287788 A JP25287788 A JP 25287788A JP H01120116 A JPH01120116 A JP H01120116A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、アナログ信号を引き伸ばす方法、さらに詳細
には、ほぼ長方形または正方形の入力アナログ信号の少
なくとも一部を引き伸ばす方法に関するものである。さ
らに、本発明はこの方法を実施するための装置にも関す
る。
には、ほぼ長方形または正方形の入力アナログ信号の少
なくとも一部を引き伸ばす方法に関するものである。さ
らに、本発明はこの方法を実施するための装置にも関す
る。
従来の技術
製造プロセスによっては、アナログ信号の少なくとも一
部を引き伸ばし、または拡大してこの引き伸ばし部分を
製造プロセスの制御要素として用いることができると便
利である。例えば半導体技術においては、エツチングプ
ロセスにおいて、光電増倍管を使用して光の強度を電気
的アナログ信号に変換し、次にこのアナログ信号をコン
ピュータで処理する。ところで光電増倍管から出力され
るアナログ信号の重要な部分は数ミリボルトの振幅を有
する。従って、アナログ信号のこの部分はのちに使用で
きるような５レベルになっている必要が−ある。
部を引き伸ばし、または拡大してこの引き伸ばし部分を
製造プロセスの制御要素として用いることができると便
利である。例えば半導体技術においては、エツチングプ
ロセスにおいて、光電増倍管を使用して光の強度を電気
的アナログ信号に変換し、次にこのアナログ信号をコン
ピュータで処理する。ところで光電増倍管から出力され
るアナログ信号の重要な部分は数ミリボルトの振幅を有
する。従って、アナログ信号のこの部分はのちに使用で
きるような５レベルになっている必要が−ある。
現在使用されている装置は演算増幅器で構成されている
。この演算増幅器のゲインとゼロシフトは２つのポテン
ショメータによって設定される。
。この演算増幅器のゲインとゼロシフトは２つのポテン
ショメータによって設定される。
従って、これは、プロセスが変わるごとに、また製品が
変わるごとに調整が必要な手動システムである。
変わるごとに調整が必要な手動システムである。
発明が解決しようとする課題
そこで、本発明は、ほぼ長方形または正方形の入力アナ
ログ信号の少なくとも一部を引き伸ばすことによってこ
の入力アナログ信号のレベルを自動的に調節する方法を
提供することを目的とする。
ログ信号の少なくとも一部を引き伸ばすことによってこ
の入力アナログ信号のレベルを自動的に調節する方法を
提供することを目的とする。
本発明の別の目的は、本発明のこの引き伸ばし方法を実
施するための装置を提供することである。
施するための装置を提供することである。
この装置は、自動的にゲインを調節し、入力アナログ信
号のゼロ点を自動的にシフトさせることができるという
利点を有する。
号のゼロ点を自動的にシフトさせることができるという
利点を有する。
課題を解決するための手段
そこで、本発明によれば、ほぼ長方形または正方形の入
力アナログ信号の少なくとも一部を引き伸ばす方法であ
って、入力アナログ信号に、この入力アナログ信号の立
ち上がり縁部ならびに最大閾値の関数である制御信号を
掛け、次に、この積信号から、ハイ閾値ならびにロウ閾
値の関数である減算信号を差し引くことを特徴とする方
法が提供される。
力アナログ信号の少なくとも一部を引き伸ばす方法であ
って、入力アナログ信号に、この入力アナログ信号の立
ち上がり縁部ならびに最大閾値の関数である制御信号を
掛け、次に、この積信号から、ハイ閾値ならびにロウ閾
値の関数である減算信号を差し引くことを特徴とする方
法が提供される。
本発明の別の特徴によれば、上記制御信号は入力アナロ
グ信号ごとに計算し、一方、上記減算信号は、リセット
信号を出力するときに計算して記憶させておき、以後の
アナログ信号のために使用する。
グ信号ごとに計算し、一方、上記減算信号は、リセット
信号を出力するときに計算して記憶させておき、以後の
アナログ信号のために使用する。
本発明の好ましい態様によれば、上記制御信号は、上記
アナログ信号の立ち上がり縁部の検出によってスタート
し、出力信号のレベルが上記最大閾値に対応するレベル
になったときに終了する勾配信号からなり、この勾配信
号の勾配はクロック信号の関数である。また、上記減算
信号は、出力信号のレベルが上記ハイ閾値に対応するレ
ベルになったときにスタートし、出力信号のレベルが上
記ロウ閾値に対応するレベルになったときに終了する勾
配信号からなり、この勾配信号の勾配はクロック信号の
関数である。
アナログ信号の立ち上がり縁部の検出によってスタート
し、出力信号のレベルが上記最大閾値に対応するレベル
になったときに終了する勾配信号からなり、この勾配信
号の勾配はクロック信号の関数である。また、上記減算
信号は、出力信号のレベルが上記ハイ閾値に対応するレ
ベルになったときにスタートし、出力信号のレベルが上
記ロウ閾値に対応するレベルになったときに終了する勾
配信号からなり、この勾配信号の勾配はクロック信号の
関数である。
本発明によればさらに、上記の方法を実施するための装
置であって、入力アナログ信号を受信し、ゲインが制御
信号によって制御される増幅器と１、上記入力アナログ
信号の立ち上がり縁部ならびに最大閾値の関数として制
御信号を発生させる手段と、上記増幅器から出力される
信号と減算信号とを受信する減算器と、ハイ閾値ならび
にロウ閾値の関数として上記減算信号を発生させる手段
とを備えることを特徴とする装置が提供される。
置であって、入力アナログ信号を受信し、ゲインが制御
信号によって制御される増幅器と１、上記入力アナログ
信号の立ち上がり縁部ならびに最大閾値の関数として制
御信号を発生させる手段と、上記増幅器から出力される
信号と減算信号とを受信する減算器と、ハイ閾値ならび
にロウ閾値の関数として上記減算信号を発生させる手段
とを備えることを特徴とする装置が提供される。
本発明の装置の好ましい態様によれば、制御信号を発生
させる上記手段は、上記制御信号を出力する勾配発生器
と、この勾配発生器のリセット、スタート、ストップな
らびに上記制御信号の記憶という様々な操作を制御する
第１の制御用論理回路と、入力として上記入力アナログ
信号を受信して第１の制御用論理回路に向けてスタート
パルスを出力する微分計算回路と、出力アナログ信号を
最大閾値と比較して第１の制御用論理回路に向けて停止
信号を出力する第１の比較回路とを備える。
させる上記手段は、上記制御信号を出力する勾配発生器
と、この勾配発生器のリセット、スタート、ストップな
らびに上記制御信号の記憶という様々な操作を制御する
第１の制御用論理回路と、入力として上記入力アナログ
信号を受信して第１の制御用論理回路に向けてスタート
パルスを出力する微分計算回路と、出力アナログ信号を
最大閾値と比較して第１の制御用論理回路に向けて停止
信号を出力する第１の比較回路とを備える。
減算信号を発生させる上記手段は、減算信号を発生させ
る勾配発生器と、この勾配発生器のリセット、スタート
、ストップならびに上記制御信号の記憶という様々な操
作を制御する第２の制御用論理回路と、出力アナログ信
号をハイ閾値と比較して上記制御用論理回路に向けてス
タートパルスを出力する第２の比較手段と、出力アナロ
グ信号をロウ閾値と比較して上記制御用論理回路に向け
て停止信号を出力する第３の比較手段とを備える。
る勾配発生器と、この勾配発生器のリセット、スタート
、ストップならびに上記制御信号の記憶という様々な操
作を制御する第２の制御用論理回路と、出力アナログ信
号をハイ閾値と比較して上記制御用論理回路に向けてス
タートパルスを出力する第２の比較手段と、出力アナロ
グ信号をロウ閾値と比較して上記制御用論理回路に向け
て停止信号を出力する第３の比較手段とを備える。
さらに、上記第２の制御用論理回路は、減算信号を発生
する上記手段をスタートさせるのに使用されるリセット
ユニットと、得られた減算信号を新しいリセット操作が
開始されるまで記憶する手段とをさらに備える。
する上記手段をスタートさせるのに使用されるリセット
ユニットと、得られた減算信号を新しいリセット操作が
開始されるまで記憶する手段とをさらに備える。
上記勾配発生器は、Ｄ／Ａ変換器に接続されたディジタ
ルカウンタと、上記勾配を決定するクロックとで構成さ
れていることが好ましい。
ルカウンタと、上記勾配を決定するクロックとで構成さ
れていることが好ましい。
本発明の別の特徴によれば、上記の装置は、上記入力ア
ナログ信号の前置増幅と整形を行うための手段をさらに
備えている。
ナログ信号の前置増幅と整形を行うための手段をさらに
備えている。
本発明の他の特徴ならびに利点は、添付の図面を参照し
て行う好ましい実施例についての以下の説明によってさ
らによく理解できよう。
て行う好ましい実施例についての以下の説明によってさ
らによく理解できよう。
説明を簡単にするため、すべての図面を通じて同じ要素
には同一の参照番号を与える。さらに、本発明では、「
長方形または正方形の入力アナログ信号」という表現は
、特に、立ち上がり縁部が急峻であるが立ち下がり縁部
は急峻でなくてもよいアナログ信号のことを意味する。
には同一の参照番号を与える。さらに、本発明では、「
長方形または正方形の入力アナログ信号」という表現は
、特に、立ち上がり縁部が急峻であるが立ち下がり縁部
は急峻でなくてもよいアナログ信号のことを意味する。
実施例
第１図かられかるように、ほぼ長方形または正方形の入
力アナログ信号の少なくとも一部を引き伸ばしするため
の本発明の方法を実施するのに使用される装置は、自動
ゲイン制御段とレベル調節段とを主要部として備えてい
る。自動ゲイン制御段は、処理すべき入力アナログ信号
Ｅを受信する増幅器２で構成されている。入力アナログ
信号Ｅは、公知のタイプの前置増幅器１によって既に整
形され、かつ前置増幅されていることが好ましい。
力アナログ信号の少なくとも一部を引き伸ばしするため
の本発明の方法を実施するのに使用される装置は、自動
ゲイン制御段とレベル調節段とを主要部として備えてい
る。自動ゲイン制御段は、処理すべき入力アナログ信号
Ｅを受信する増幅器２で構成されている。入力アナログ
信号Ｅは、公知のタイプの前置増幅器１によって既に整
形され、かつ前置増幅されていることが好ましい。
前置増幅器１の出力信号は微分計算回路３にも入力され
る。この微分計算回路は、入力アナログ信号Ｅの立ち上
がり縁部を検出して制御用論理回路４に向けて制御パル
スを出力する。制御用論理回路４は、本発明の装置の出
力Ｓを最大閾値ＭＡＸと比較する比較器６からのパルス
も受信する。制御用論理回路４の出力信号は正勾配発生
器５に入力される。この正勾配発生器の出力によって増
幅器２のゲインが制御される。また、レベル調節段は、
減算器７を主構成要素として備えている。この減算器は
、一方の入力端子が抵抗Ｒ１を介して増幅器２の出力端
子に接続され、他方の入力端子が抵抗Ｒ２を介して減算
信号発生手段に接続されている。この減算信号発生手段
は、抵抗Ｒ２を介して減算器７に接続された勾配発生器
８を主構成要素としており、減算信号を出力する。勾配
発生器８は、勾配発生器のリセット、スタート、ストッ
プならびに信号の記憶という様々な操作を制御する制御
用論理回路９に接続されている。この制御用論理回路９
は２つの比較器１０と１１に接続されている。両比較器
からは制御信号が出力される。
る。この微分計算回路は、入力アナログ信号Ｅの立ち上
がり縁部を検出して制御用論理回路４に向けて制御パル
スを出力する。制御用論理回路４は、本発明の装置の出
力Ｓを最大閾値ＭＡＸと比較する比較器６からのパルス
も受信する。制御用論理回路４の出力信号は正勾配発生
器５に入力される。この正勾配発生器の出力によって増
幅器２のゲインが制御される。また、レベル調節段は、
減算器７を主構成要素として備えている。この減算器は
、一方の入力端子が抵抗Ｒ１を介して増幅器２の出力端
子に接続され、他方の入力端子が抵抗Ｒ２を介して減算
信号発生手段に接続されている。この減算信号発生手段
は、抵抗Ｒ２を介して減算器７に接続された勾配発生器
８を主構成要素としており、減算信号を出力する。勾配
発生器８は、勾配発生器のリセット、スタート、ストッ
プならびに信号の記憶という様々な操作を制御する制御
用論理回路９に接続されている。この制御用論理回路９
は２つの比較器１０と１１に接続されている。両比較器
からは制御信号が出力される。
比較器１０は入力端子の一方に出力信号Ｓを受信してこ
の出力信号を固定されたロウ閾値と比較する。
の出力信号を固定されたロウ閾値と比較する。
一方、比較器１１は入力端子の一方に出力信号Ｓを受信
してこの出力信号を固定されたハイ閾値と比較する。さ
らに、制御用論理回路９は、操作の初期化を行−１１７
セツト信号を出力するリセットボタン１２にも接続され
ている。リセットボタン１２から出力される信号は、制
御用論理回路９を介して制御用論理回路４にも入力され
る。
してこの出力信号を固定されたハイ閾値と比較する。さ
らに、制御用論理回路９は、操作の初期化を行−１１７
セツト信号を出力するリセットボタン１２にも接続され
ている。リセットボタン１２から出力される信号は、制
御用論理回路９を介して制御用論理回路４にも入力され
る。
第１図の装置の動作を以下に説明する。
入力アナログ信号Ｅは前置増幅器１によって整形され前
置増幅された後、微分計算回路３に入力される。この微
分計算回路は、入力アナログ信号の立ち上がり縁部を検
出したときに制御用論理回路４に向けてパルスを出力す
る。のちに詳しく説明するように、制御用論理回路４は
、微分計算回路３からのパルスを受信したときにスター
ト信号を勾配発生器５に向けて出力する複数の論理ゲー
トで構成されている。勾配発生器５から出力された信号
は、前置増幅器１から出力された信号を受信する増幅器
２のゲインを制御するための信号として使用される。こ
のようにして、入力アナログ信号Ｅは増幅器２によって
増幅される。この増幅器のゲインは、入力アナログ信号
の立ち上がり縁部を検出したときに始まる勾配によって
制御される。さらに、本発明の装置の出力信号Ｓは比較
器６内でオペレータがセットした最大閾値と比較される
。出力信号Ｓがこの最大閾値に達すると、比較器６は制
御用論理回路４に向けて制御パルスを出力する。この制
御パルスは勾配発生器５に送られ、その結果として勾配
がそのときの閾値で止められる。さらに、制御用論理回
路４は記憶ループを備えている。従って、出力信号が最
大閾値に達すると制御信号がセットされる。すると信号
は変化するが、ゲインは入力アナログ信号の伝送の間を
通じてもはや変化しない。この自動ゲイン制御操作は、
新たなアナログ信号が出現するときには−必ず実行され
る。さらに、リセットボタン１２が押されたときには、
第１図の装置が必ず新たなゼロシフト操作を実行する。
置増幅された後、微分計算回路３に入力される。この微
分計算回路は、入力アナログ信号の立ち上がり縁部を検
出したときに制御用論理回路４に向けてパルスを出力す
る。のちに詳しく説明するように、制御用論理回路４は
、微分計算回路３からのパルスを受信したときにスター
ト信号を勾配発生器５に向けて出力する複数の論理ゲー
トで構成されている。勾配発生器５から出力された信号
は、前置増幅器１から出力された信号を受信する増幅器
２のゲインを制御するための信号として使用される。こ
のようにして、入力アナログ信号Ｅは増幅器２によって
増幅される。この増幅器のゲインは、入力アナログ信号
の立ち上がり縁部を検出したときに始まる勾配によって
制御される。さらに、本発明の装置の出力信号Ｓは比較
器６内でオペレータがセットした最大閾値と比較される
。出力信号Ｓがこの最大閾値に達すると、比較器６は制
御用論理回路４に向けて制御パルスを出力する。この制
御パルスは勾配発生器５に送られ、その結果として勾配
がそのときの閾値で止められる。さらに、制御用論理回
路４は記憶ループを備えている。従って、出力信号が最
大閾値に達すると制御信号がセットされる。すると信号
は変化するが、ゲインは入力アナログ信号の伝送の間を
通じてもはや変化しない。この自動ゲイン制御操作は、
新たなアナログ信号が出現するときには−必ず実行され
る。さらに、リセットボタン１２が押されたときには、
第１図の装置が必ず新たなゼロシフト操作を実行する。
このために、勾配発生器８から出力された減算信号が増
幅器２から出力された信号から差し引かれる。出力信号
Ｓが減少しなからハイ閾値に対応する値に達すると、比
較器１１は勾配発生器８を作動させる制御用論理回路９
に向けて信号を出力する。この勾配発生器８は、出力信
号Ｓがロウ閾値に対応する値に達するまで動作し続ける
。出力信号Ｓがロウ閾値に対応する値に達した瞬間に、
比較器１０は勾配発生器８の動作を停止させる信号を制
御用論理回路９に向けて出力する。従って、勾配発生器
８が電圧を発生すると、その値が、増幅器２から出力さ
れた信号から減算器７内で差し引かれる。この電圧の値
は実際に制御用論理回路９に記憶されて、複数のアナロ
グ信号のために使用することができる。ゼロシフトの新
たな計算が、リセットボタン１２が押されるたびに実行
される。
幅器２から出力された信号から差し引かれる。出力信号
Ｓが減少しなからハイ閾値に対応する値に達すると、比
較器１１は勾配発生器８を作動させる制御用論理回路９
に向けて信号を出力する。この勾配発生器８は、出力信
号Ｓがロウ閾値に対応する値に達するまで動作し続ける
。出力信号Ｓがロウ閾値に対応する値に達した瞬間に、
比較器１０は勾配発生器８の動作を停止させる信号を制
御用論理回路９に向けて出力する。従って、勾配発生器
８が電圧を発生すると、その値が、増幅器２から出力さ
れた信号から減算器７内で差し引かれる。この電圧の値
は実際に制御用論理回路９に記憶されて、複数のアナロ
グ信号のために使用することができる。ゼロシフトの新
たな計算が、リセットボタン１２が押されるたびに実行
される。
例えば、入力アナログ信号Ｅが第２図の曲線Ａで示され
る形でありその有効部分が振幅ｈ１期間ｔで表された部
分である場合に上記の装置を用いると、異なる閾値に与
えられている値によって決まる割合で引き伸ばされた曲
線Ｂが得られる。従って、最大閾値が出力電圧のレベル
を調節するのに使用される。一方、ハイ閾値とロウ閾値
を用いると、ゼロシフトを行うことによって、振幅りに
関係なく出力アナログ信号の振幅Ｈを調節することがで
きる。
る形でありその有効部分が振幅ｈ１期間ｔで表された部
分である場合に上記の装置を用いると、異なる閾値に与
えられている値によって決まる割合で引き伸ばされた曲
線Ｂが得られる。従って、最大閾値が出力電圧のレベル
を調節するのに使用される。一方、ハイ閾値とロウ閾値
を用いると、ゼロシフトを行うことによって、振幅りに
関係なく出力アナログ信号の振幅Ｈを調節することがで
きる。
第３図を参照して、自動ゲイン制御増幅器を制御する信
号を決定するのに使用される制御用論理回路４の実施例
を説明する。制御用論理回路４はＯＲゲート４１を備え
ている。このＯＲゲート４１は、一方の入力端子に微分
計算回路から出力された信号を受信し、他方の入力端子
にリセットボタン１２から出力された信号を受信する。
号を決定するのに使用される制御用論理回路４の実施例
を説明する。制御用論理回路４はＯＲゲート４１を備え
ている。このＯＲゲート４１は、一方の入力端子に微分
計算回路から出力された信号を受信し、他方の入力端子
にリセットボタン１２から出力された信号を受信する。
ＯＲゲート４１からの出力信号はＮＯＲゲート４３の一
方の入力端子に入力され、このＮＯＲゲートの他方の入
力端子はループ信号を受信する。ＮＯＲゲート４３の出
力信号はＮＯＲゲート４５の一方の入力端子に入力され
る。一方、リセットボタン１２から出力される信号は、
ＮＯＲゲート４２の２つの入力端子にも入力される。こ
のＮＯＲゲート４２の出力は、ＮＡＮＤゲート４４の一
方の入力端子に入力され、このＮＡＮＤゲートの他方の
入力端子は、比較器６がら出力された信号ＭＡＸを受信
する。ＮＡＮＤゲート４４からの出力信号は、ＮＯＲゲ
ート４５の他方の入力端子に入力される。ＮＯＲゲート
４５の出力信号は、ループ信号としてＮＯＲゲート４３
の第２の入力端子に入力される。このようにして、２つ
のＮＯＲゲート４３と４５はメモリセルＭＯを構成して
メモリ機能を実行する。このメモリ機能については後に
説明する。さらに、ＮＯＲゲート４５の出力信号はＮＡ
ＮＤゲート４６の一方の入力端子に入力される。このＮ
ＡＮＤゲートの他方の入力端子は、勾配発生器５の勾配
を決定するクロック信号を受信する。このことについて
も後に説明する。ＮＡＮＤゲート４６からの出力信号は
勾配発生器５の制御命令Ｓ１として伝えられる。
方の入力端子に入力され、このＮＯＲゲートの他方の入
力端子はループ信号を受信する。ＮＯＲゲート４３の出
力信号はＮＯＲゲート４５の一方の入力端子に入力され
る。一方、リセットボタン１２から出力される信号は、
ＮＯＲゲート４２の２つの入力端子にも入力される。こ
のＮＯＲゲート４２の出力は、ＮＡＮＤゲート４４の一
方の入力端子に入力され、このＮＡＮＤゲートの他方の
入力端子は、比較器６がら出力された信号ＭＡＸを受信
する。ＮＡＮＤゲート４４からの出力信号は、ＮＯＲゲ
ート４５の他方の入力端子に入力される。ＮＯＲゲート
４５の出力信号は、ループ信号としてＮＯＲゲート４３
の第２の入力端子に入力される。このようにして、２つ
のＮＯＲゲート４３と４５はメモリセルＭＯを構成して
メモリ機能を実行する。このメモリ機能については後に
説明する。さらに、ＮＯＲゲート４５の出力信号はＮＡ
ＮＤゲート４６の一方の入力端子に入力される。このＮ
ＡＮＤゲートの他方の入力端子は、勾配発生器５の勾配
を決定するクロック信号を受信する。このことについて
も後に説明する。ＮＡＮＤゲート４６からの出力信号は
勾配発生器５の制御命令Ｓ１として伝えられる。
第５図に示したように、メモリセルＭＱは２つのＮＯＲ
ゲート４５と４３で構成されている。ＮＯＲゲート４５
は第１の入力端子Ｅ１を備えており、第２の入力端子に
ＮＯＲゲート４３からの出力信号を受信する。このＮＯ
Ｒゲート４３は入力端子Ｅ２を備えており、他方の入力
端子にはＮＯＲゲート４５からの出力信号を受信する。
ゲート４５と４３で構成されている。ＮＯＲゲート４５
は第１の入力端子Ｅ１を備えており、第２の入力端子に
ＮＯＲゲート４３からの出力信号を受信する。このＮＯ
Ｒゲート４３は入力端子Ｅ２を備えており、他方の入力
端子にはＮＯＲゲート４５からの出力信号を受信する。
上記のメモリセルを用いると、出力Ｓ′に論理レベル「
１」を得るためには、入力端子Ｅ１が論理レベル「０」
であり、入力端子Ｅ２が論理レベル「１」でなくてはな
らない。ＮＯＲゲート４５の出力端子が論理レベル「１
」のときには、入力端子Ｅ２は任意の論理レベルでよい
。入力端子Ｅｌが論理レベル「ＩＪになると、出力Ｓ′
が論理レベル「ＯＪになる。この回路を用いる場合には
入力端子Ｅ１が有効化とリセットに使用され、記憶され
るのは入力端子Ｅ２のハイレベルである。
１」を得るためには、入力端子Ｅ１が論理レベル「０」
であり、入力端子Ｅ２が論理レベル「１」でなくてはな
らない。ＮＯＲゲート４５の出力端子が論理レベル「１
」のときには、入力端子Ｅ２は任意の論理レベルでよい
。入力端子Ｅｌが論理レベル「ＩＪになると、出力Ｓ′
が論理レベル「ＯＪになる。この回路を用いる場合には
入力端子Ｅ１が有効化とリセットに使用され、記憶され
るのは入力端子Ｅ２のハイレベルである。
例えば第３図の実施例において微分計算回路が論理レベ
ル「１」になるとき、またはりセットボタン１２が論理
レベル’ＩＪになるときには、ＯＲゲート４１の出力端
子は論理レベル「ｌ」になる。
ル「１」になるとき、またはりセットボタン１２が論理
レベル’ＩＪになるときには、ＯＲゲート４１の出力端
子は論理レベル「ｌ」になる。
従って、メモリセルＭＵをアクティブにすることのでき
る状態にある。一方、メモリセルＭＯをアクティブにす
るためには、ＮＡＮＤゲート４４の出力端子が論理レベ
ル−「ｏ」でなくてはならない。
る状態にある。一方、メモリセルＭＯをアクティブにす
るためには、ＮＡＮＤゲート４４の出力端子が論理レベ
ル−「ｏ」でなくてはならない。
この場合、入力端子ＭＡＸは論理レベル「１」にあり、
ＮＯＲゲート４２の出力端子も論理レベル「１」にある
。これはリセットボタン１２が作動していない場合であ
る。従って、信号ＭＡＸが論理レベル「１」にあり、リ
セットボタン１２が作動していない限りは、ＮＯＲゲー
ト４５の出力端子が論理レベル「１」にあり、クロック
信号がＮＡＮＤゲート４６を通過することができる。こ
の結果、勾配発生器が動作する。信号ＭＡＸが論理レベ
ル「０」になるとき、またはリセットボタン１２が作動
したききには、Ｎ Ａ Ｎ Ｄ４４の出力端子が論理レ
ベル「０」になり、その結果としてＮＯＲゲート４５の
出力端子が論理レベルｒＱＪになって勾配発生器が停止
する。
ＮＯＲゲート４２の出力端子も論理レベル「１」にある
。これはリセットボタン１２が作動していない場合であ
る。従って、信号ＭＡＸが論理レベル「１」にあり、リ
セットボタン１２が作動していない限りは、ＮＯＲゲー
ト４５の出力端子が論理レベル「１」にあり、クロック
信号がＮＡＮＤゲート４６を通過することができる。こ
の結果、勾配発生器が動作する。信号ＭＡＸが論理レベ
ル「０」になるとき、またはリセットボタン１２が作動
したききには、Ｎ Ａ Ｎ Ｄ４４の出力端子が論理レ
ベル「０」になり、その結果としてＮＯＲゲート４５の
出力端子が論理レベルｒＱＪになって勾配発生器が停止
する。
第４図を参照して、減算信号を出力する勾配発生器８の
制御に用いられる制御用論理回路９の実施例を以下に説
明する。この制御用論理回路は、ハイ閾値比較器１１か
ら出力された信号を一方の入力端子に受信するＮＯＲゲ
ート９０１を主構成要素としている。このＮＯＲゲート
９旧は、出力端子がＮＯＲゲート９０２の入力端子に接
続されている。
制御に用いられる制御用論理回路９の実施例を以下に説
明する。この制御用論理回路は、ハイ閾値比較器１１か
ら出力された信号を一方の入力端子に受信するＮＯＲゲ
ート９０１を主構成要素としている。このＮＯＲゲート
９旧は、出力端子がＮＯＲゲート９０２の入力端子に接
続されている。
このＮＯＲゲート９０２は、他方の入力端子がリセット
ボタン１２から出力された信号を受信する。ＮＯＲゲー
ト９０２ノ出力端子ハＮＯＲケ−）９０１（７）１２の
入力端子に接続されてループを形成するとともに、ＮＡ
ＮＤゲート９００の２つの入力端子にも接続されている
。ＮＡＮＤゲート９００の出力信号はＮＯＲゲート９０
３の一方の入力端子に入力され、このＮＯＲゲート９０
３の他方の入力端子はリセットボタン１２から出力され
る信号を受信する。ＮＯＲゲート９０３の出力端子はＮ
ＯＲゲート９０４の２つの入力端子に接続され、このＮ
ＯＲゲート９０４の出力端子はＮＯＲゲート９０５の一
方の入力端子に接続されている。ＮＯＲゲート９０５の
他方の入力端子はＮＯＲゲート９０６からの出力信号を
受信する。このＮＯＲゲート９０６の一方の入力端子は
ロウ閾値比較器１０からの出力信号を受信する。Ｎ。
ボタン１２から出力された信号を受信する。ＮＯＲゲー
ト９０２ノ出力端子ハＮＯＲケ−）９０１（７）１２の
入力端子に接続されてループを形成するとともに、ＮＡ
ＮＤゲート９００の２つの入力端子にも接続されている
。ＮＡＮＤゲート９００の出力信号はＮＯＲゲート９０
３の一方の入力端子に入力され、このＮＯＲゲート９０
３の他方の入力端子はリセットボタン１２から出力され
る信号を受信する。ＮＯＲゲート９０３の出力端子はＮ
ＯＲゲート９０４の２つの入力端子に接続され、このＮ
ＯＲゲート９０４の出力端子はＮＯＲゲート９０５の一
方の入力端子に接続されている。ＮＯＲゲート９０５の
他方の入力端子はＮＯＲゲート９０６からの出力信号を
受信する。このＮＯＲゲート９０６の一方の入力端子は
ロウ閾値比較器１０からの出力信号を受信する。Ｎ。
Ｒ）ｆ−）９Ｑ５の出力端子はＮＯＲゲート９０６の第
２の入力端子に接続されてループを形成している。
２の入力端子に接続されてループを形成している。
さらに、ＮＯＲゲート９０５からの出力信号はＮＯＲゲ
ート９０７の一方の入力端子に入力され、このＮＯＲゲ
ート９０７の他方の入力端子はリセットボタン１２から
出力される信号を受信する。ＮＯＲゲート９０７からの
出力信号は、ＮＡＮＤゲート９０９の２つの入力端子に
入力される。ＮＡＮＤゲート９０９からの出力信号はＮ
ＯＲゲート９１０の一方の入力端子に入力され、このＮ
ＯＲゲート９１０の他方の入力端子はＮＯＲゲート９０
８からの出力信号を受信する。ＮＯＲゲート９０８は、
一方の入力端子にハイ閾値比較器から出力された信号を
受信する。
ート９０７の一方の入力端子に入力され、このＮＯＲゲ
ート９０７の他方の入力端子はリセットボタン１２から
出力される信号を受信する。ＮＯＲゲート９０７からの
出力信号は、ＮＡＮＤゲート９０９の２つの入力端子に
入力される。ＮＡＮＤゲート９０９からの出力信号はＮ
ＯＲゲート９１０の一方の入力端子に入力され、このＮ
ＯＲゲート９１０の他方の入力端子はＮＯＲゲート９０
８からの出力信号を受信する。ＮＯＲゲート９０８は、
一方の入力端子にハイ閾値比較器から出力された信号を
受信する。
このＮＯＲゲート９０８の他方の入力端子は、ループを
形成するようにＮＯＲゲート９１０からの出力信号を受
信する。ＮＡＮＤゲート９１１は一方の入力端子にＮＯ
Ｒゲート９１Ｏからの出力信号を受信し、他方の入力端
子にクロック信号を受信する。
形成するようにＮＯＲゲート９１０からの出力信号を受
信する。ＮＡＮＤゲート９１１は一方の入力端子にＮＯ
Ｒゲート９１Ｏからの出力信号を受信し、他方の入力端
子にクロック信号を受信する。
ＮＡＮＤゲー） ９１１の出力Ｓｌｌは制御信号として
勾配発生器５に入力される。上記の回路では、ＮＡＮＤ
ゲート９０１と９０２が第１のメモリセルＭ１を形成す
る。ＮＯＲゲート９０６と９０５は第２のメモリセルＭ
２を形成し、ＮＯＲゲート９１０と９０８は第３のメモ
リセルＭ３を形成する。これらメモリセルは第５図に示
したメモリセルＭＯと同等であり、同等な動作をする。
勾配発生器５に入力される。上記の回路では、ＮＡＮＤ
ゲート９０１と９０２が第１のメモリセルＭ１を形成す
る。ＮＯＲゲート９０６と９０５は第２のメモリセルＭ
２を形成し、ＮＯＲゲート９１０と９０８は第３のメモ
リセルＭ３を形成する。これらメモリセルは第５図に示
したメモリセルＭＯと同等であり、同等な動作をする。
この第４図の回路では、ハイ閾値比較器から出力される
「ハイ」と記された信号のハイレベルがメモリセルＭ１
とＭ３に記憶される。さらに、ロウ閾値比較器から出力
される「ロウ」と記された信号のロウレベルがメモリセ
ルＭ２に記憶される。
「ハイ」と記された信号のハイレベルがメモリセルＭ１
とＭ３に記憶される。さらに、ロウ閾値比較器から出力
される「ロウ」と記された信号のロウレベルがメモリセ
ルＭ２に記憶される。
メモリセルＭ１は、リセット信号により有効化されたり
リセットされたりする。メモリセルＭ２は、リセット信
号と、メモリセルＭ１から出力された信号との論理関数
である信号によって有効化されたりリセットされたりす
る。また、メモリセルＭ３は、リセット信号と、メモリ
セルＭ２から出力された信号との論理関数である信号に
よって有効化されたりリセットされたりする。従って、
リセットボタンが押されると様々なメモリセルがリセッ
トされる。次に、ハイ信号が論理レベル「１」になった
ときを考える。リセット信号が論理レベル「０」である
ため、メモリセルＭ１の出力端子が論理レベル「１」に
なる。ＮＡＮＤゲート９００の出力端子は論理レベル「
０」になる。ＮＯＲゲ−）９０３の出力端子は論理レベ
ル「１」であり、ＮＯＲゲート９０４の出力端子は論理
レベル「０」である。ロウ閾値比較器から出力されるロ
ウ信号は論理レベル「０」であり、メモリセルＭ２の出
力端子は論理レベル「０」のままである。ＮＯＲゲート
９０７の出力端子は論理レベル「１」であり、ＮＡＮＤ
ゲート９０９の出力端子は論理レベル「０」である。従
って、メモリセルＭ１の出力端子が論理レベル「１」と
なって勾配発生器８が動作できるようになる。ロウ閾値
比較器がロウレベルを検出すると、ロウ信号が論理レベ
ル「１」になり、メモリセルＭ２の出力端子が論理レベ
ル「１」になる。この結果、メモリセルＭ３の出力が論
理レベル「０」に反転し、従ってクロックの動作が停止
する。この制御用論理回路は、新たにリセット操作を実
行することによってのみスタートする。
リセットされたりする。メモリセルＭ２は、リセット信
号と、メモリセルＭ１から出力された信号との論理関数
である信号によって有効化されたりリセットされたりす
る。また、メモリセルＭ３は、リセット信号と、メモリ
セルＭ２から出力された信号との論理関数である信号に
よって有効化されたりリセットされたりする。従って、
リセットボタンが押されると様々なメモリセルがリセッ
トされる。次に、ハイ信号が論理レベル「１」になった
ときを考える。リセット信号が論理レベル「０」である
ため、メモリセルＭ１の出力端子が論理レベル「１」に
なる。ＮＡＮＤゲート９００の出力端子は論理レベル「
０」になる。ＮＯＲゲ−）９０３の出力端子は論理レベ
ル「１」であり、ＮＯＲゲート９０４の出力端子は論理
レベル「０」である。ロウ閾値比較器から出力されるロ
ウ信号は論理レベル「０」であり、メモリセルＭ２の出
力端子は論理レベル「０」のままである。ＮＯＲゲート
９０７の出力端子は論理レベル「１」であり、ＮＡＮＤ
ゲート９０９の出力端子は論理レベル「０」である。従
って、メモリセルＭ１の出力端子が論理レベル「１」と
なって勾配発生器８が動作できるようになる。ロウ閾値
比較器がロウレベルを検出すると、ロウ信号が論理レベ
ル「１」になり、メモリセルＭ２の出力端子が論理レベ
ル「１」になる。この結果、メモリセルＭ３の出力が論
理レベル「０」に反転し、従ってクロックの動作が停止
する。この制御用論理回路は、新たにリセット操作を実
行することによってのみスタートする。
さらに、第６図を参照して、勾配発生器８または５とし
て使用することのできる勾配発生器の実施例を以下に説
明する。この勾配発生器はカウンタ２０を主構成要素と
する。このカウンタの出力端子はＤ／Ａ変換器２１に接
続されている。カウントする周波数はクロック２２によ
って決まる。クロック２２の出力端子からの出力はＮＡ
ＮＤゲート２３の一方の入力端子に入力され、このＮＡ
ＮＤゲート２３の他方の入力端子は制御用論理回路から
出力された信号を受信する。制御用論理回路は、第４図
に詳細を示した制御用論理回路９、または第３図に詳細
を示した制御用論理回路４にすることができる。
て使用することのできる勾配発生器の実施例を以下に説
明する。この勾配発生器はカウンタ２０を主構成要素と
する。このカウンタの出力端子はＤ／Ａ変換器２１に接
続されている。カウントする周波数はクロック２２によ
って決まる。クロック２２の出力端子からの出力はＮＡ
ＮＤゲート２３の一方の入力端子に入力され、このＮＡ
ＮＤゲート２３の他方の入力端子は制御用論理回路から
出力された信号を受信する。制御用論理回路は、第４図
に詳細を示した制御用論理回路９、または第３図に詳細
を示した制御用論理回路４にすることができる。
発明の効果
入力信号の立ち上がり縁部と立ち下がり縁部が十分に急
峻であるならば、上記の装置ならびに方法を用いると、
ゲイン制御とゼロシフトによってあらゆる繰り返しアナ
ログ信号を適当に伸張させることができる。
峻であるならば、上記の装置ならびに方法を用いると、
ゲイン制御とゼロシフトによってあらゆる繰り返しアナ
ログ信号を適当に伸張させることができる。
第１図は、本発明の方法を実施してアナログ信号の少な
くとも一部を引き伸ばしする装置のブロックダイヤグラ
ムである。 第２図は、第１図の装置の入力端子と出力端子における
曲線Ｖ＝ｆ （ｔ）のグラフである。 第３図は、第１図の装置に使用される第１の制御用論理
回路の実施例の回路図である。 第４図は、第１図の装置に使用される第２の制御用論理
回路の実施例の回路図である。 第５図は、制御用論理回路に使用されるメモリセルの回
路図であ、る。 第６図は、第１図の装置に使用される勾配発生器の実施
例の回路図である。 （主な参照番号） １・・前置増幅器、 ２・・増幅器、３・・微分計
算回路、 ４．９・・制御用論理回路、 ５．８・・勾配発生器、 ６．１０．１１・・比較器、 ７・・減算器、１２・・
リセットボタン、 ２０・・カウンタ、２２・・クロッ
ク、 ４１・ ・ＯＲゲート、 ４３．４２．４５．９０１．９０２．９０３．９０４．
９０５．９０６．９０７．９０８．９１０・ ・ＮＯＲ
ゲート、２３．４４．４６．９００．９０９、旧１・・
ＮＡＮＤゲート、Ｅ・・入力アナログ信号、 Ｅｌ、Ｒ２・・入力端子、 ＭＯｌＭｌ、Ｍ２、Ｍ３・・メモリセル、Ｒ１、Ｒ２・
・抵抗、 Ｓ・・出力信号、Ｓｏ、Ｓｌｌ・・出力 特許出願人 工スジエーエスートムソンミクロエレク
トロニクスエス、アー−
くとも一部を引き伸ばしする装置のブロックダイヤグラ
ムである。 第２図は、第１図の装置の入力端子と出力端子における
曲線Ｖ＝ｆ （ｔ）のグラフである。 第３図は、第１図の装置に使用される第１の制御用論理
回路の実施例の回路図である。 第４図は、第１図の装置に使用される第２の制御用論理
回路の実施例の回路図である。 第５図は、制御用論理回路に使用されるメモリセルの回
路図であ、る。 第６図は、第１図の装置に使用される勾配発生器の実施
例の回路図である。 （主な参照番号） １・・前置増幅器、 ２・・増幅器、３・・微分計
算回路、 ４．９・・制御用論理回路、 ５．８・・勾配発生器、 ６．１０．１１・・比較器、 ７・・減算器、１２・・
リセットボタン、 ２０・・カウンタ、２２・・クロッ
ク、 ４１・ ・ＯＲゲート、 ４３．４２．４５．９０１．９０２．９０３．９０４．
９０５．９０６．９０７．９０８．９１０・ ・ＮＯＲ
ゲート、２３．４４．４６．９００．９０９、旧１・・
ＮＡＮＤゲート、Ｅ・・入力アナログ信号、 Ｅｌ、Ｒ２・・入力端子、 ＭＯｌＭｌ、Ｍ２、Ｍ３・・メモリセル、Ｒ１、Ｒ２・
・抵抗、 Ｓ・・出力信号、Ｓｏ、Ｓｌｌ・・出力 特許出願人 工スジエーエスートムソンミクロエレク
トロニクスエス、アー−
Claims (10)
- （１）ほぼ長方形または正方形の入力アナログ信号の少
なくとも一部を引き伸ばす方法であって、入力アナログ
信号に、この入力アナログ信号の立ち上がり縁部ならび
に最大閾値の関数である制御信号を掛け、次に、この積
信号から、ハイ閾値ならびにロウ閾値の関数である減算
信号を差し引くことを特徴とする方法。 - （２）上記制御信号は各入力アナログ信号に対して計算
し、一方、上記減算信号は、リセット信号を出力すると
きに計算して記憶させておき、以後のアナログ信号のた
めに使用することを特徴とする請求項１に記載の方法。 - （３）上記制御信号が、上記アナログ信号の立ち上がり
縁部の検出によってスタートし、出力信号のレベルが上
記最大閾値に対応するレベルになったときに終了する勾
配信号からなり、この勾配信号の勾配はクロック信号の
関数であることを特徴とする請求項１または２に記載の
方法。 - （４）上記減算信号が、出力信号のレベルが上記ハイ閾
値に対応するレベルになったときにスタートし、出力信
号のレベルが上記ロウ閾値に対応するレベルになったと
きに終了する勾配信号からなり、この勾配信号の勾配は
クロック信号の関数であることを特徴とする請求項１ま
たは２に記載の方法。 - （５）請求項１または２に記載の方法を実施するための
装置であって、入力アナログ信号を受信し、ゲインが制
御信号によって制御される増幅器と、上記入力アナログ
信号の立ち上がり縁部ならびに最大閾値の関数として制
御信号を発生させる手段と、減算信号を受信する減算器
と、ハイ閾値ならびにロウ閾値の関数として上記減算信
号を発生させる手段とを備えることを特徴とする装置。 - （６）制御信号を発生させる上記手段が、上記制御信号
を出力する勾配発生器と、この勾配発生器のリセット、
スタート、ストップならびに上記制御信号の記憶という
様々な操作を制御する第１の制御用論理回路と、上記入
力アナログ信号を受信して第１の制御用論理回路に向け
てスタートパルスを出力する微分計算回路と、出力アナ
ログ信号を最大閾値と比較して第１の制御用論理回路に
向けて停止信号を出力する第１の比較回路とを備えるこ
とを特徴とする請求項５に記載の装置。 - （７）減算信号を発生させる上記手段が、減算信号を発
生させる勾配発生器と、この勾配発生器のリセット、ス
タート、ストップならびに上記制御信号の記憶という様
々な操作を制御する第２の制御用論理回路と、出力アナ
ログ信号をハイ閾値と比較して上記制御用論理回路に向
けてスタートパルスを出力する第２の比較手段と、出力
アナログ信号をロウ閾値と比較して上記制御用論理回路
に向けて停止信号を出力する第３の比較手段とを備える
ことを特徴とする請求項５に記載の装置。 - （８）上記第２の制御用論理回路が、減算信号を発生す
る上記手段をスタートさせるのに使用されるリセットユ
ニットと、得られた減算信号を新しいリセット操作が開
始されるまで記憶する手段とをさらに備えることを特徴
とする請求項７に記載の装置。 - （９）上記勾配発生器が、Ｄ／Ａ変換器に接続されたデ
ィジタルカウンタと、上記勾配を決定するクロックとで
構成されていることを特徴とする請求項６に記載の装置
。 - （１０）上記入力アナログ信号の前置増幅と整形を行う
ための手段をさらに備えることを特徴とする請求項５に
記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8713784A FR2621433B1 (fr) | 1987-10-06 | 1987-10-06 | Procede de dilatation d'un signal analogique et dispositif pour la mise en oeuvre du procede |
| FR8713784 | 1987-10-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120116A true JPH01120116A (ja) | 1989-05-12 |
Family
ID=9355557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63252877A Pending JPH01120116A (ja) | 1987-10-06 | 1988-10-06 | アナログ信号の引き伸ばし方法とこの方法を実施するための装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4920279A (ja) |
| EP (1) | EP0311477B1 (ja) |
| JP (1) | JPH01120116A (ja) |
| KR (1) | KR890007500A (ja) |
| DE (1) | DE3871067D1 (ja) |
| FR (1) | FR2621433B1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2760199B2 (ja) * | 1992-01-22 | 1998-05-28 | 日本電気株式会社 | 圧伸用回路 |
| US8826733B2 (en) | 2009-06-30 | 2014-09-09 | Orthosensor Inc | Sensored prosthetic component and method |
| US8714009B2 (en) | 2010-06-29 | 2014-05-06 | Orthosensor Inc. | Shielded capacitor sensor system for medical applications and method |
| US8707782B2 (en) | 2009-06-30 | 2014-04-29 | Orthosensor Inc | Prosthetic component for monitoring synovial fluid and method |
| US9839390B2 (en) | 2009-06-30 | 2017-12-12 | Orthosensor Inc. | Prosthetic component having a compliant surface |
| US9462964B2 (en) | 2011-09-23 | 2016-10-11 | Orthosensor Inc | Small form factor muscular-skeletal parameter measurement system |
| US8679186B2 (en) | 2010-06-29 | 2014-03-25 | Ortho Sensor Inc. | Hermetically sealed prosthetic component and method therefor |
| US8720270B2 (en) | 2010-06-29 | 2014-05-13 | Ortho Sensor Inc. | Prosthetic component for monitoring joint health |
| US8701484B2 (en) | 2010-06-29 | 2014-04-22 | Orthosensor Inc. | Small form factor medical sensor structure and method therefor |
| US20100331733A1 (en) * | 2009-06-30 | 2010-12-30 | Orthosensor | Sensing device and method for an orthopedic joint |
| US9259179B2 (en) | 2012-02-27 | 2016-02-16 | Orthosensor Inc. | Prosthetic knee joint measurement system including energy harvesting and method therefor |
| US20100331679A1 (en) * | 2009-06-30 | 2010-12-30 | Orthosensor | Pulsed echo sensing device and method for an orthopedic joint |
| EP2282296A1 (en) * | 2009-07-31 | 2011-02-09 | Robert Bosch GmbH | A signal acquisition device |
| US8926530B2 (en) | 2011-09-23 | 2015-01-06 | Orthosensor Inc | Orthopedic insert measuring system for having a sterilized cavity |
| US8939030B2 (en) * | 2010-06-29 | 2015-01-27 | Orthosensor Inc | Edge-detect receiver for orthopedic parameter sensing |
| US9414940B2 (en) | 2011-09-23 | 2016-08-16 | Orthosensor Inc. | Sensored head for a measurement tool for the muscular-skeletal system |
| US8911448B2 (en) | 2011-09-23 | 2014-12-16 | Orthosensor, Inc | Device and method for enabling an orthopedic tool for parameter measurement |
| US9839374B2 (en) | 2011-09-23 | 2017-12-12 | Orthosensor Inc. | System and method for vertebral load and location sensing |
| US9271675B2 (en) | 2012-02-27 | 2016-03-01 | Orthosensor Inc. | Muscular-skeletal joint stability detection and method therefor |
| US9844335B2 (en) | 2012-02-27 | 2017-12-19 | Orthosensor Inc | Measurement device for the muscular-skeletal system having load distribution plates |
| US9622701B2 (en) | 2012-02-27 | 2017-04-18 | Orthosensor Inc | Muscular-skeletal joint stability detection and method therefor |
| US20140135744A1 (en) | 2012-11-09 | 2014-05-15 | Orthosensor Inc | Motion and orientation sensing module or device for positioning of implants |
| US11793424B2 (en) | 2013-03-18 | 2023-10-24 | Orthosensor, Inc. | Kinetic assessment and alignment of the muscular-skeletal system and method therefor |
| US9265447B2 (en) | 2013-03-18 | 2016-02-23 | Orthosensor Inc. | System for surgical information and feedback display |
| AU2018332792B2 (en) | 2017-09-14 | 2024-07-25 | Howmedica Osteonics Corp. | Non-symmetrical insert sensing system and method therefor |
| US11812978B2 (en) | 2019-10-15 | 2023-11-14 | Orthosensor Inc. | Knee balancing system using patient specific instruments |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3643171A (en) * | 1970-11-06 | 1972-02-15 | Lockheed Aircraft Corp | Core memory delta noise cancellation |
| US4298841A (en) * | 1979-09-14 | 1981-11-03 | International Telephone And Telegraph Corporation | Signal envelope detecting system |
| NL8402322A (nl) * | 1984-07-23 | 1986-02-17 | Philips Nv | Inrichting voor het detekteren van impulsachtige storingen, en een inrichting voor het onderdrukken van impulsachtige storingen voorzien van een inrichting voor het detekteren van impulsachtige storingen. |
-
1987
- 1987-10-06 FR FR8713784A patent/FR2621433B1/fr not_active Expired
-
1988
- 1988-09-23 EP EP88402409A patent/EP0311477B1/fr not_active Expired - Lifetime
- 1988-09-23 DE DE8888402409T patent/DE3871067D1/de not_active Expired - Lifetime
- 1988-09-28 US US07/250,392 patent/US4920279A/en not_active Expired - Lifetime
- 1988-10-06 JP JP63252877A patent/JPH01120116A/ja active Pending
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