JPH01120663A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH01120663A JPH01120663A JP62279888A JP27988887A JPH01120663A JP H01120663 A JPH01120663 A JP H01120663A JP 62279888 A JP62279888 A JP 62279888A JP 27988887 A JP27988887 A JP 27988887A JP H01120663 A JPH01120663 A JP H01120663A
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- JP
- Japan
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- generation source
- clock generation
- clock
- transfer circuit
- serial
- Prior art date
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- Pending
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- 230000005540 biological transmission Effects 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 3
- 238000001514 detection method Methods 0.000 claims description 9
- 230000000295 complement effect Effects 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 2
- 206010065929 Cardiovascular insufficiency Diseases 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロコンピュータに関する。より詳細に
は、本発明は、特に相補型金属酸化膜半導体上にＣＰＵ
とクロック発生源とを備え、更にシリアル転送回路を備
えて該転送処理を実行するマイクロコンピュータの新規
な構成に関する。
は、本発明は、特に相補型金属酸化膜半導体上にＣＰＵ
とクロック発生源とを備え、更にシリアル転送回路を備
えて該転送処理を実行するマイクロコンピュータの新規
な構成に関する。
従来の技術
近年、集積回路技術の進歩に伴う大規模集積回路を実現
する技術のひとつどして、集積回路装置のＣＭＯ３化が
実現されるようになった。
する技術のひとつどして、集積回路装置のＣＭＯ３化が
実現されるようになった。
第３図は、ＣＭＯ３基板上に、ＣＰＵ、シリアルデータ
転送回路、該転送回路の転送処理並びに内部処理のため
に各々用意されたクロック回路等を搭載したマイクロコ
ンピュータの構成を概略的に示すブロック図である。
転送回路、該転送回路の転送処理並びに内部処理のため
に各々用意されたクロック回路等を搭載したマイクロコ
ンピュータの構成を概略的に示すブロック図である。
第３図に示すように、このマイクロコンピュータ３１は
、同一基板上にＣＰ Ｕ３２とシリアル転送回路部３３
とを搭載している。また、これらの動作を規定するクロ
ック発生源３４は、信号線Ｓ３１を介してＣＰ Ｕ３２
にクロック信号を供給すると共に、シリアル転送回路部
３３の内部処理動作のために、第２のクロック発生源３
５に供給され、このクロック発生源３５が信号線Ｓ３３
を介してシリアル転送回路部３３にクロック信号を供給
している。更に、シリアル転送回路部３３には、この回
路が人力１３３並びに出力０３３を介して外部とデータ
の授受を行う際の動作を規定する送受信用のクロック発
生源３６と、信号線３３５並びに３３４を介して接続さ
れている。
、同一基板上にＣＰ Ｕ３２とシリアル転送回路部３３
とを搭載している。また、これらの動作を規定するクロ
ック発生源３４は、信号線Ｓ３１を介してＣＰ Ｕ３２
にクロック信号を供給すると共に、シリアル転送回路部
３３の内部処理動作のために、第２のクロック発生源３
５に供給され、このクロック発生源３５が信号線Ｓ３３
を介してシリアル転送回路部３３にクロック信号を供給
している。更に、シリアル転送回路部３３には、この回
路が人力１３３並びに出力０３３を介して外部とデータ
の授受を行う際の動作を規定する送受信用のクロック発
生源３６と、信号線３３５並びに３３４を介して接続さ
れている。
このような構成の従来のマイクロコンピュータでは、シ
リアル転送回路部３３を使用していない状態では、信号
線Ｓ３２を介したＣ Ｐ Ｕ３２の制御により、シアリ
ル転送回路部のデータ送受信のための内部処理用クロッ
ク発生源３５の動作を停止し、これにより消費電力の低
減を行っていた。
リアル転送回路部３３を使用していない状態では、信号
線Ｓ３２を介したＣ Ｐ Ｕ３２の制御により、シアリ
ル転送回路部のデータ送受信のための内部処理用クロッ
ク発生源３５の動作を停止し、これにより消費電力の低
減を行っていた。
また、シリアル転送回路３３が送受信許可状態であって
も、スタートビットが検出されない状態では、第２クロ
ック発生源３５は動作状態であり、信号線３３５を介し
てシリアルデータ送受信用クロック発生源３６の動作を
停止することによって電力の低減を計っていた。
も、スタートビットが検出されない状態では、第２クロ
ック発生源３５は動作状態であり、信号線３３５を介し
てシリアルデータ送受信用クロック発生源３６の動作を
停止することによって電力の低減を計っていた。
発明が解決しようとする問題点
しかしながら、上述のような従来の構成では、シリアル
送受信が許可状態であればスタートビット検出の有無に
無関係に内部処理用クロックが信号線３３３から供給さ
れ続け、依然として無駄な電力を消費しているという欠
点がある。
送受信が許可状態であればスタートビット検出の有無に
無関係に内部処理用クロックが信号線３３３から供給さ
れ続け、依然として無駄な電力を消費しているという欠
点がある。
即ち、ＣＭＯ３基板上にＣＰＵと共に内部処理用クロッ
クとシリアルデータ送受信用クロックとを具備したシア
リル転送回路を内蔵するマイクロコンピュータでは、シ
リアル転送回路が送受信可能で待機状態にある場合、ス
トップビットの後は次のスタートビットまでシアリル送
受信のための内部処理用クロックの供給は不要である。
クとシリアルデータ送受信用クロックとを具備したシア
リル転送回路を内蔵するマイクロコンピュータでは、シ
リアル転送回路が送受信可能で待機状態にある場合、ス
トップビットの後は次のスタートビットまでシアリル送
受信のための内部処理用クロックの供給は不要である。
しかしながら、従来のマイクロコンピュータでは、クロ
ックの不要な待機期間中もシリアル転送回路に内部処理
用クロックを供給し続け、むだな電力を消費していた。
ックの不要な待機期間中もシリアル転送回路に内部処理
用クロックを供給し続け、むだな電力を消費していた。
そこで、本発明の目的は、上記従来技術の問題点を解決
し、ＣＭＯ３の低消費電力という特徴を更に活かした新
規なマイクロコンピュータを提供することにある。
し、ＣＭＯ３の低消費電力という特徴を更に活かした新
規なマイクロコンピュータを提供することにある。
問題点を解決するための手段
即ち、本発明に従って、相補型金属酸化膜半導体基板上
に、ＣＰＵと共に、シリアルデータ送受信用の第１クロ
ック発生源とシリアルデータ送受信のための内部処理の
実行に用いる第２クロック発生源と具備したシリアル転
送回路を内蔵したマイクロコンピュータにおいて、前記
シリアル転送回路のシリアル送受信時のスタートビット
並びにストップビットを検出する手段と、該検出手段の
出力により、スタートビットを検出した場合は前記第２
クロック発生源の動作を開始し、ストップビットを検出
した場合は前記第２クロック発生源の動作を停止する前
記第２クロック発生源制御手段とを備えることを特徴と
するマイクロコンピュータが提供される。
に、ＣＰＵと共に、シリアルデータ送受信用の第１クロ
ック発生源とシリアルデータ送受信のための内部処理の
実行に用いる第２クロック発生源と具備したシリアル転
送回路を内蔵したマイクロコンピュータにおいて、前記
シリアル転送回路のシリアル送受信時のスタートビット
並びにストップビットを検出する手段と、該検出手段の
出力により、スタートビットを検出した場合は前記第２
クロック発生源の動作を開始し、ストップビットを検出
した場合は前記第２クロック発生源の動作を停止する前
記第２クロック発生源制御手段とを備えることを特徴と
するマイクロコンピュータが提供される。
作用
前述した従来のマイクロコンピュータに対し、本発明は
スタートビットを検出するまで、シアリル送受信の内部
処理用クロックの供給を停止するという独創的内容を有
する。
スタートビットを検出するまで、シアリル送受信の内部
処理用クロックの供給を停止するという独創的内容を有
する。
以下に図面を参照して本発明をより具体的に詳述するが
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら限定するものではない。
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら限定するものではない。
実施例
第１図は、本発明に従って構成されたマイクロコンピュ
ータの構成を模式的に示すブロック図である。
ータの構成を模式的に示すブロック図である。
第１図に示すように、このマイクロコンピュータ１１は
、同一基板上にＣＰ Ｕ１２とシリアル転送回路部１３
とを搭載している。また、これらの動作を規定するクロ
ック発生源１４は、信号線Ｓｌｌを介してＣＰＵ１２に
クロック信号を供給すると共に、シリアル転送回路部１
３の内部処理動作のために、第２のクロック発生源１５
に供給され、このクロック発生源１５が信号線３１３を
介してシリアル転送回路部１３にクロック信号を供給し
ている。更に、シリアル転送回路部１３には、この回路
が入力１１３並びに出力０１３を介して外部とデータの
授受を行う際の動作を規定する送受信用のクロック発生
源１６と、信号線Ｓ１５並びに３１４を介して接続され
ている。。
、同一基板上にＣＰ Ｕ１２とシリアル転送回路部１３
とを搭載している。また、これらの動作を規定するクロ
ック発生源１４は、信号線Ｓｌｌを介してＣＰＵ１２に
クロック信号を供給すると共に、シリアル転送回路部１
３の内部処理動作のために、第２のクロック発生源１５
に供給され、このクロック発生源１５が信号線３１３を
介してシリアル転送回路部１３にクロック信号を供給し
ている。更に、シリアル転送回路部１３には、この回路
が入力１１３並びに出力０１３を介して外部とデータの
授受を行う際の動作を規定する送受信用のクロック発生
源１６と、信号線Ｓ１５並びに３１４を介して接続され
ている。。
これらの構成は、基本的には第３図に示した従来のマイ
クロコンピュータの構成と同様であるが、本実施例のマ
イクロコンピュータでは、更に、シリアル転送回路部１
３、クロック発生源１５が信号線３１７、Ｓ１２を介し
てそれぞれＣＰＵ１２から直接制御されている。また、
クロック発生源１５．１６は、信号線Ｓ１３．３１６を
介してそれぞれシリアルデータ転送回路部１３に制御さ
れている。
クロコンピュータの構成と同様であるが、本実施例のマ
イクロコンピュータでは、更に、シリアル転送回路部１
３、クロック発生源１５が信号線３１７、Ｓ１２を介し
てそれぞれＣＰＵ１２から直接制御されている。また、
クロック発生源１５．１６は、信号線Ｓ１３．３１６を
介してそれぞれシリアルデータ転送回路部１３に制御さ
れている。
上述のような構成のマイクロコンピュータでは、シリア
ル送受信が可能な状態に設定されていてもスタートビッ
トが検出されていなければ信号３１３によりクロック発
生源１５の動作を停止し、シリアル転送回路部１３に入
力される内部処理用クロックの停止によりこの部分で消
費されるむだな電力を防止することができる。
ル送受信が可能な状態に設定されていてもスタートビッ
トが検出されていなければ信号３１３によりクロック発
生源１５の動作を停止し、シリアル転送回路部１３に入
力される内部処理用クロックの停止によりこの部分で消
費されるむだな電力を防止することができる。
第２図は、第１図中のシリアル転送回路部１３の構成を
詳細に示すブロック図である。
詳細に示すブロック図である。
第２図に示すように、このシリアル転送回路部１３は、
その入力端子Ｉｌｌ並びに出力端子０１１に、それぞれ
スタートビット検出部２１．２３とストップビット検出
部２２．２４を備えている。各端子の１対の検出部に対
してそれぞれ設けられたレジスタ２５．２６は、スター
トビットの検出により出力をＬＯＷとし、ストップビッ
トの検出により出力をＨｉとするように構成されている
。また論理ゲート２８は、レジスタ２５．２６の出力が
共にＨｉ比出力時にＨｉを出力するように構成されてい
る。
その入力端子Ｉｌｌ並びに出力端子０１１に、それぞれ
スタートビット検出部２１．２３とストップビット検出
部２２．２４を備えている。各端子の１対の検出部に対
してそれぞれ設けられたレジスタ２５．２６は、スター
トビットの検出により出力をＬＯＷとし、ストップビッ
トの検出により出力をＨｉとするように構成されている
。また論理ゲート２８は、レジスタ２５．２６の出力が
共にＨｉ比出力時にＨｉを出力するように構成されてい
る。
更に、このシリアル転送回路部１３は、シリアル送受信
するデータのデータ処理部２７と、スタートビットの検
出後にＣＰＵへの信号を生成するデータ送受信のための
内部処理部２９とを備えている。
するデータのデータ処理部２７と、スタートビットの検
出後にＣＰＵへの信号を生成するデータ送受信のための
内部処理部２９とを備えている。
第４図は、以上のように構成されたシリアル転送回路部
１３並びにこれを含むマイクロコンピュータ１１の動作
を説明するタイミング図である。
１３並びにこれを含むマイクロコンピュータ１１の動作
を説明するタイミング図である。
受信動作について動作を説明する。第４図に示すように
、スタートビットの入力期間４１からストップビットの
人力期間４２までの間で、まずスタートビットの検出に
よりレジスタ２５と論理ゲート２８がＬＯＷ出力となり
、論理ゲート２８の出力信号線５１３によりクロック発
生源１５の動作を指示する。
、スタートビットの入力期間４１からストップビットの
人力期間４２までの間で、まずスタートビットの検出に
よりレジスタ２５と論理ゲート２８がＬＯＷ出力となり
、論理ゲート２８の出力信号線５１３によりクロック発
生源１５の動作を指示する。
従って、クロック発生源１５は、第４図に示すように、
信号線Ｓ１４を介してクロック信号の供給を開始する。
信号線Ｓ１４を介してクロック信号の供給を開始する。
次に、ストップビット検出期間４２において、ストップ
ビットが検出されると、レジスタ２５並びに論理ゲート
２８の出力はＨｉとなり、信号線Ｓ１３を介してクロッ
ク信号源１５の停止を指示する。
ビットが検出されると、レジスタ２５並びに論理ゲート
２８の出力はＨｉとなり、信号線Ｓ１３を介してクロッ
ク信号源１５の停止を指示する。
送信に関しても、同様にクロック発生源１５の動作の停
止と開始を行うことがでる。即ち、このマイクロコンピ
ュータでは、スタートビットが検出されない限り内部処
理用クロックと動作しないので、待機中の無駄な電力の
消費を防止することができる。
止と開始を行うことがでる。即ち、このマイクロコンピ
ュータでは、スタートビットが検出されない限り内部処
理用クロックと動作しないので、待機中の無駄な電力の
消費を防止することができる。
発明の詳細
な説明したように本発明によればシリアル転送回路のス
タートビットとストップビットを検出しシリアル転送回
路部に供給するデータ送受信のための内部処理用クロッ
クを制御することにより、むだな電力の消費を防止する
ことができるマイクロコンピュータが得られる。即ち、
本発明によるマイクロコンピュータは、より一層の低消
費電力が要求されているＣＭＯＳマイクロコンピュータ
の特徴をより一層向上したものである。
タートビットとストップビットを検出しシリアル転送回
路部に供給するデータ送受信のための内部処理用クロッ
クを制御することにより、むだな電力の消費を防止する
ことができるマイクロコンピュータが得られる。即ち、
本発明によるマイクロコンピュータは、より一層の低消
費電力が要求されているＣＭＯＳマイクロコンピュータ
の特徴をより一層向上したものである。
第１図は本発明に従って構成されたマイクロコンピュー
タの構成例を概略的に示すブロック図であり、 第２図は、第１図に示したマイクロコンピュータのシリ
アル転送回路部の構成をより詳細に示すブロック図であ
り、 第３図は、従来のマイクロコンピュータの構成を概略的
に示すブロック図であり、 第４図は、第１図並びに第２図に示すマイクロコンピュ
ータの動作を説明するタイミング図である。 〔主な参照番号〕 Ｉｌｌ・・・・シリアル受信端子、 ０１１・・・・シリアル送信端子、 ＩＬ ３１・・・マイクロコンピュータ、１２．３２・
・・ＣＰＵ１ １３．３３・・・シリアル転送回路部、１４．３４・・
・クロック発生源 １５．３５・・・シリアル転送部のクロック発生源、２
１．２３・・・スタートビット検出手段、２２．２４・
・・ストップビット検出手段、２５．２６・・・フリッ
プ・フロップ、２８・・・・・論理ゲート、
タの構成例を概略的に示すブロック図であり、 第２図は、第１図に示したマイクロコンピュータのシリ
アル転送回路部の構成をより詳細に示すブロック図であ
り、 第３図は、従来のマイクロコンピュータの構成を概略的
に示すブロック図であり、 第４図は、第１図並びに第２図に示すマイクロコンピュ
ータの動作を説明するタイミング図である。 〔主な参照番号〕 Ｉｌｌ・・・・シリアル受信端子、 ０１１・・・・シリアル送信端子、 ＩＬ ３１・・・マイクロコンピュータ、１２．３２・
・・ＣＰＵ１ １３．３３・・・シリアル転送回路部、１４．３４・・
・クロック発生源 １５．３５・・・シリアル転送部のクロック発生源、２
１．２３・・・スタートビット検出手段、２２．２４・
・・ストップビット検出手段、２５．２６・・・フリッ
プ・フロップ、２８・・・・・論理ゲート、
Claims (1)
- 【特許請求の範囲】 相補型金属酸化膜半導体基板上に、ＣＰＵと共に、シリ
アルデータ送受信用の第１クロック発生源とシリアルデ
ータ送受信のための内部処理の実行に用いる第２クロッ
ク発生源とを具備したシリアル転送回路を内蔵したマイ
クロコンピュータにおいて、 前記シリアル転送回路のシリアル送受信時のスタートビ
ット並びにストップビットを検出する手段と、該検出手
段の出力により、スタートビットを検出した場合は前記
第２クロック発生源の動作を開始し、ストップビットを
検出した場合は前記第２クロック発生源の動作を停止す
る前記第２クロック発生源制御手段とを備えることを特
徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279888A JPH01120663A (ja) | 1987-11-05 | 1987-11-05 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279888A JPH01120663A (ja) | 1987-11-05 | 1987-11-05 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120663A true JPH01120663A (ja) | 1989-05-12 |
Family
ID=17617324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62279888A Pending JPH01120663A (ja) | 1987-11-05 | 1987-11-05 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120663A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205192B1 (en) | 1997-09-03 | 2001-03-20 | Nec Corporation | Clock input control circuit |
| JP2002351825A (ja) * | 2001-05-29 | 2002-12-06 | Rohm Co Ltd | 通信システム |
-
1987
- 1987-11-05 JP JP62279888A patent/JPH01120663A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205192B1 (en) | 1997-09-03 | 2001-03-20 | Nec Corporation | Clock input control circuit |
| JP2002351825A (ja) * | 2001-05-29 | 2002-12-06 | Rohm Co Ltd | 通信システム |
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